CN117981087A - 降低漏电流的氮化镓半导体装置及其制造方法 - Google Patents

Abstract

一种半导体装置，具有改进的漏电流特性，包括：半导体基板，其具有第一氮化物基半导体层和第二氮化物基半导体层，以形成利用二维电子气(2DEG)区域在所述第一氮化物基半导体层和所述第二氮化物基半导体层之间形成异质结。掺杂的III‑V族氮化物基半导体层设置在所述第二氮化物基半导体层上方。掺杂层具有近似呈倒梯形的横截面，所述呈倒梯形的横截面具有较长的倒梯形基底作为所述掺杂的III‑V族氮化物基半导体层的上表面，并且所述横截面的宽度沿远离所述上表面的方向减小。栅极设置在所述掺杂III‑V族半导体层上或上方，并且位于所述较长的倒梯形基底上或上方。至少两个源/漏(S/D)电极设置在所述第二氮化物基半导体层上方。

Description

降低漏电流的氮化镓半导体装置及其制造方法

技术领域

本发明涉及半导体装置。更具体地，本发明涉及高电子迁移率晶体管(HEMT)半导体装置，其具有位于栅极下方的倒梯形掺杂区以减少漏电流。

背景技术

高电子迁移率晶体管(HEMT)越来越多地应用于高功率开关和高频应用。HEMT利用具有不同带隙的两种材料之间的异质结界面形成类量子阱结构，该结构可以容纳二维电子气(2DEG)，满足高功率/频率装置的需求。除了HEMT之外，具有异质结构的装置的示例还包括异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)和调制掺杂FET(MODFET)。

增强型HEMT使用p掺杂GaN层来创建当导电栅极处于大约零偏压时处于常断状态的装置。p掺杂III-V化合物层与其下方的氮化物基半导体层形成p-n结以耗尽2DEG区域，使得2DEG区域中对应于栅极结构下方的位置的区域与2DEG区域的其余部分相比具有不同的特性(例如，电子浓度不同)，因此被阻挡。图4描绘了该p掺杂III-V层的形成。在空白p-GaN层上方形成掩模层，并使用图案化光刻胶来创建掩模图案。掩模用于刻蚀p-GaN层；然而，在此过程中，该层下方的阻挡层可能被有损害地蚀刻。此外，图1中的p掺杂层的常规配置实现漏电流传输。因此，本领域需要具有改善的漏电流特性的GaN基半导体装置。

发明内容

根据本公开的一个方面，一种具有改善的漏电流特性的半导体装置包括半导体基板，第一氮化物基半导体层设置在所述半导体基板之上。第二氮化物基半导体层设置在所述第一氮化物基半导体层上并且具有的带隙比所述第一氮化物基半导体层的带隙大，在所述第一氮化物基半导体层和所述第二氮化物基半导体层之间形成异质结，从而形成二维电子气(2DEG)区。

掺杂的III-V族氮化物基半导体层设置在所述第二氮化物基半导体层上方，且具有近似呈倒梯形的横截面，所述呈倒梯形的横截面具有较长的倒梯形基底作为所述掺杂的III-V族氮化物基半导体层的上表面，并且所述横截面的宽度沿远离所述上表面的方向减小。

栅极设置在所述掺杂III-V族半导体层上或上方，并且位于所述较长的倒梯形基底上或上方。至少两个源/漏(S/D)电极设置在所述第二氮化物基半导体层上方。

在另一方面，提供了一种用于制造半导体装置的方法，包括在半导体基板上方形成第一氮化物基半导体层。在所述第一氮化物基半导体层上形成第二氮化物基半导体层，其中，所述第二氮化物基半导体层的带隙大于所述第一氮化物基半导体层的带隙。在所述第二氮化物基半导体层上方形成介电硬掩模层。在所述硬掩模层中形成开口，所述开口具有倒梯形横截面。在所述硬掩模层中的所述开口中沉积掺杂的氮化物基半导体层。对所述硬掩模层中的开口上方的区域中的掺杂的氮化物基半导体层进行掩模。蚀刻所述掺杂的氮化物基半导体层。在所述第二氮化物基半导体层上或上方形成两个或多个源/漏(S/D)电极。在所述掺杂的氮化物基半导体层上或上方以及所述S/D电极之间形成栅极。

通过形成具有上述构造的掺杂半导体层，形成具有改善的漏电流特性的半导体装置。

附图说明

当结合附图阅读时，根据以下详细描述，可以容易地理解本公开的各方面。应当注意，各种特征可能未按比例绘制。事实上，为了讨论的清楚起见，各种特征的尺寸可以任意增加或减小。下面结合附图对本发明实施例进行更加详细的描述，其中：

图1是根据本发明一些实施例的半导体装置的侧剖视图。

图2是根据本公开一些实施例的半导体装置的侧剖视图。

图3A-3H示出了可用于形成图1和2的半导体装置的工艺。

图4(现有技术)示出了用于形成p掺杂GaN层的现有技术。

具体实施方式

在整个附图和详细描述中使用共同的附图标记来指示相同或相似的部件。通过以下结合附图的详细描述，将容易理解本公开的实施例。

空间描述，例如“上”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“较高”、“较低”、“上部”、“上”、“下方”等是相对于某个部件或部件组、或者部件或部件组的某个平面来指定的，用于组件的方向如相关图所示。应当理解，本文所使用的空间描述仅用于说明目的，并且本文所描述的结构的实际实现可以以任何方向或方式在空间上布置，只要不偏离本公开的实施例的优点即可。

在下面的描述中，半导体装置/半导体芯片、其制造方法等被阐述为优选示例。对于本领域技术人员来说显而易见的是，可以在不脱离本公开的范围和实质的情况下进行修改，包括添加和/或替换。为了不使本公开不清楚，可以省略具体细节；然而，编写本公开是为了使本领域技术人员能够在无需过度实验的情况下实践本文的教导。

在传统的GaN基HEMT装置中，当向栅极施加正偏压时，金属栅极边缘会产生较高的电场，从而形成漏电流。漏电流路径包括从金属栅极接触半导体栅极的边缘到阻挡层的距离。根据本公开的一些实施例，通过为不同装置组件选择的各种几何形状来减少漏电流，从而实现提高的HEMT性能。一方面，可以减小半导体栅极边缘处的电场，和/或可以增加栅极的漏电流路径。所以，HEMT装置可以获得具有相对低的漏电流和相对高的击穿电压。

图1是根据本公开的一些实施例的半导体装置100的侧视图。半导体装置100可以包括半导体基板102。半导体基板102的示例性材料可以包括例如但不限于Si、SiGe、SiC、砷化镓、p-掺杂Si、n-掺杂Si、蓝宝石、绝缘体上半导体，例如绝缘体上硅(SOI)或其他合适的半导体材料。在一些实施例中，半导体基板102可以包括例如但不限于III族元素、IV族元素、V族元素或其组合(例如，III-V化合物)。在其他实施例中，半导体基板102可以包括例如一个或多个其他部件，例如掺杂区域、埋层、外延(epi)层或其组合。

第一氮化物基半导体层110设置在半导体基板102上。氮化物基半导体层110的示例性材料可以包括例如但不限于：氮化物或III-V族化合物，如GaN、AlN、InN、In _x Al _yGa_(1–x–y)N，其中x+y≤1，Al _y Ga_(1–y)N，其中y≤1。

在一些实施例中，半导体装置100还可以包括在半导体基板102和氮化物基半导体层110之间的可选的成核和/或缓冲层103。成核层的示例性材料可以包括，例如但不限于至氮化铝。缓冲层可以包括氮化物或III-V族化合物，例如GaN、GaAs、InN、AlN、InGaN、AlGaN、In AlGaN、或其组合。提供可选的缓冲层用于减少半导体基板102与将在缓冲层之上形成的层(例如，外延地形成在其上)之间的晶格失配和热失配，从而防止由于失配而导致的缺陷。

氮化物基半导体层112设置在氮化物基半导体层110上。氮化物基半导体层112的示例性材料可以包括例如但不限于：氮化物或III-V族化合物，如GaN、AlN、InN、In _x Al _yGa_(1–x–y)N，其中x+y≤1，Al _y Ga_(1–y)N，其中y≤1。

通过选择氮化物基半导体层110和112的示例性材料，使得氮化物基半导体层112的带隙(即，禁带宽度)大于氮化物基半导体层110的带隙，这导致其电子亲合能彼此不同并且在它们之间形成异质结。例如，当氮化物基半导体层110是具有大约3.4eV的带隙的未掺杂的GaN层时，氮化物基半导体层112可以是具有大约4.0eV的带隙的AlGaN层。这样，氮化物基半导体层110和112分别用作沟道层和阻挡层。在沟道层和阻挡层之间的界面处产生三角形阱电势，使得电子在三角形阱电势中积累，从而在异质结附近产生二维电子气(2DEG)区域。

栅极结构114设置在氮化物基半导体层112上方。栅极结构114设置在中心区域104内。栅极结构114包括掺杂III-V化合物半导体层116和导电栅极118。掺杂III-V化合物层116可以是p型掺杂III-V化合物半导体层；在一些实施例中，它可以是n型掺杂III-V化合物半导体层。层116和导电栅极118堆叠在氮化物基半导体层112上。掺杂III-V族化合物半导体层116位于氮化物基半导体层112和导电栅极118之间。在一些实施例中，栅极结构140还可以包括在掺杂III-V族化合物层116和导电栅极118之间的薄介电层(未示出)。

该半导体装置100是增强模式装置，当导电栅极118处于大约零偏压时，其处于常断状态。具体来说，掺杂III-V化合物层116与氮化物基半导体层112形成p-n结以耗尽2DEG区域，使得2DEG区域中对应于栅极结构114下方的位置的区域具有与2DEG区域的其余部分不同的特性(例如，不同的电子浓度)，因此被阻断。由于这种机制，半导体装置100具有常断特性。换句话说，当没有电压施加到导电栅极118或者施加到导电栅极118的电压小于阈值电压(即，在栅极结构114下方形成反型层所需的最小电压)时，区域栅极结构114下方的2DEG区域保持被阻挡，因此没有电流流过。此外，通过提供掺杂III-V族化合物半导体层116，可以减少栅极漏电流并实现截止状态期间阈值电压的增加。

掺杂III-V化合物层116的示例性材料可以包括例如但不限于p掺杂III-V族氮化物半导体材料，例如p型GaN、p型AlGaN、p型InN、p型AlInN、p型InGaN、p型AlInGaN、或其组合。在一些实施例中，p掺杂材料通过在层沉积期间使用p型杂质(例如Be、Mg、Zn、Cd)来实现。在一些实施例中，氮化物基半导体层110包括未掺杂的GaN并且氮化物基半导体层112包括AlGaN，并且p型掺杂III-V族化合物层116是能够使下面的能带结构向上弯曲并耗尽2DEG区域的相应区域的p型GaN层，从而将半导体装置100置于截止状态条件。

在一些实施例中，导电栅极118可以包括金属或金属化合物。金属或金属化合物的示例性材料可包括例如但不限于W、Au、Pd、Ti、Ta、Co、Ni、Pt、Mo、TiN、TaN、其金属合金或其他金属化合物。在一些实施例中，导电栅极118的示例性材料可以包括例如但不限于氮化物、氧化物、硅化物、掺杂半导体或其组合。在一些实施例中，可选的介电层可以由单层或多层介电材料形成。示例性介电材料可以包括，例如但不限于，一层或多层氧化物层、SiO_x层、SiN_x层、高k介电材料(例如，HfO₂、Al₂ O₃、TiO₂、HfZrO、Ta₂ O₃、HfSiO₄、ZrO₂、ZrSiO₂等)或其组合。

掺杂III-V半导体层116的形状通过为漏电流创建更长的路径并且还通过减小栅极区域中的电场来减小来自栅极区域114的漏电流。在图1的实施例中，掺杂III-V族半导体层116的截面形状为近似倒梯形。如本文所用，梯形是指具有至少一对平行边的凸四边形。“近似倒梯形”是指梯形的两条平行边不需要完全平行，即顶面113和底面117可以不平行20％或更小，包括表面113和117完全平行时所有降至零的中间值。类似地，成角度的侧壁180和182不需要与顶部和底部具有相同的角度相交——它们在长度以及与顶部和底部表面的角度相交方面可以相同或不同。

掺杂层116的顶面113的长度可以与栅极的金属部分118大致相同，或者可以比金属栅极部分118的宽度更长或更短。特定长度的选择取决于栅极待形成的期望电场，且部分地取决于栅极的金属部分118的所选形状。

绝缘/介电层120设置在氮化物基半导体层112上方。绝缘层120可以是钝化层。钝化层120的示例性材料可以包括例如但不限于SiN_x、SiO_x、SiON、SiC、SiBN、SiCBN、氧化物、氮化物或其组合。在一些实施例中，钝化层120为多层结构，例如Al₂ O₃/SiN、Al₂ O₃/SiO₂、AlN/SiN、AlN/SiO₂或其组合的复合介电层。一方面，钝化层可以由用于创建掺杂层116的硬掩模材料制成，这将在下面结合制造装置的方法来进一步详细讨论。

第二绝缘/介电层130设置在绝缘/钝化层120上并且可以包括SiN_x、SiO_x、SiON、SiC、SiBN、SiCBN、氧化物、氮化物或其组合。在一些实施例中，层130可以是多层结构，例如Al₂ O₃/SiN、Al₂ O₃/SiO₂、AlN/SiN、AlN/SiO₂或其组合的复合介电层。层130可以与数据结构114共形并且保护栅极免受后续封装或绝缘层的影响。

S/D电极122和124设置在氮化物基半导体层112上。S/D电极可以接触层112的表面，或者可以延伸到层112的一部分中。在一些可选实施例中，源极漏电极可以延伸至半导体层110。S/D电极122和124位于栅极结构114的相对两侧(即，栅极结构114位于S/D电极122和124之间)。栅极结构114以及S/D电极122和124可以与2DEG区域113共同用作GaN基HEMT。

S/D电极122和124可以具有穿透绝缘/钝化层120的底部，以形成与氮化物基半导体层112的界面。S/D电极122和124可选地具有比其底部更宽的顶部。S/D电极122和124的顶部在绝缘层130的部分上延伸。

如图1B所示，左S/D电极122和右S/D电极124分别用作源电极和漏电极。S/D电极122和124可以可选地关于栅极结构114不对称。左S/D电极122比右S/D电极124更靠近栅极结构114。本公开不限于此，并且S/D电极122和124的配置是可调的。

在一些实施例中，S/D电极122和124中的每一个包括一个或多个共形导电层。在一些实施例中，S/D电极122和124可以包括例如但不限于金属、合金、掺杂半导体材料(例如掺杂多晶硅)、其他导体材料或其组合。S/D电极122和124的示例性材料可以包括例如但不限于Ti、AlSi、TiN或其组合。在一些实施例中，S/D电极122和124中的每一个与氮化物基半导体层112形成欧姆接触。欧姆接触可以通过对S/D电极122和124采用Ti、Al或其他合适的材料来实现。在一些实施例中，诸如SiN的介电层(未示出)可以设置在氮化物基半导体层112与S/D电极122和124之间。

钝化结构140设置在钝化层120以及S/D电极122和124上。钝化结构140可以是覆盖S/D电极122和124的单层或多层结构。钝化层140与S/D电极122和124的侧壁和顶表面形成界面。钝化层140可以具有平坦的顶表面，其能够充当用于承载在形成钝化层之后的步骤中形成的层的平坦基底。钝化层140或任何子层的示例性材料可包括例如但不限于SiN_x、SiO_x、SiON、SiC、SiBN、SiCBN、氧化物、氮化物或其组合。在一些实施例中，钝化层140为多层结构，例如Al₂ O₃/SiN、Al₂ O₃/SiO₂、AlN/SiN、AlN/SiO₂或其组合的复合介电层。在一些实施例中，钝化层140比钝化层120或氮化物基半导体层112厚。

尽管图1中未示出，通孔可以至少穿透钝化层140以连接到S/D电极122和124。通孔中的至少一个还穿透钝化层140以与导电栅极118的金属层形成界面。通孔的示例性材料可包括例如但不限于Cu、Al或其组合。

为了实现电路之间的互连的目的，可以在栅极结构114以及S/D电极122和124(未示出)之上形成附加金属线。金属线可以分别与通孔接触，使得栅极结构114以及S/D电极122和124可以布置成电路。例如，GaN基HEMT可以通过图案化导电层的金属线电连接到其他部件。出于相同目的，图案化导电层可以包括焊盘或线路。

图2描绘了图1的半导体装置100的替代实施例100'。在图2中，各个部件具有与图1相同的组成和相同的编号。金属栅极部分118包括在绝缘/介电层120上延伸的侧部。但在该实施例中，掺杂III-V半导体层的顶部113延伸超过金属栅极部分118的基底的宽度，小于金属栅极部分118的顶部部分的整个宽度。然而，在一些实施例中，其可以延伸至与栅极118的顶部部分相同的宽度，或者可替代地，可以比栅极118的顶部部分更宽。在所示的实施例中，与图1的实施例相比，漏电流路径被延长。

图3A至图3H示出了一种制造半导体装置100的方法。图3A是包括图2中标记的层102(基板)、103(可选的成核和/或缓冲层)、110(第一半导体层)和112(第二半导体层)的结构的侧视图。图3A中示出了元件200。在一些实施例中，氮化物基半导体层110和112可以通过沉积技术来形成。沉积技术可包括例如但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECVD)、外延生长或其他合适的工艺。

图3A中，结构200上提供硬掩模层210。硬掩模220可以选自多种材料，包括但不限于氧化硅、氮化硅、氮氧化硅、碳化硅、氧化铝、氮化铝、氧化钛、氮化钛、氧化钽、氮化钽、SiBN、SiCBN、氧化物、氮化物或其组合。在一些实施例中，硬掩模层210为多层结构，例如Al₂O ₃/氮化硅、Al ₂O _3/SiO₂、AlN/氮化硅、AlN/SiO ₂或Al 2O 3/氮化硅的复合介电层。其组合。也可以使用可以通过蚀刻来图案化并且与氮化物基半导体兼容的其他硬绝缘体/电介质材料。硬掩模层可以通过原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)金属有机CVD(MOCVD)或其他合适的工艺来沉积，如旋涂玻璃工艺。

在图2B中，在硬掩模层210上形成图案化抗蚀剂层220。图案化抗蚀剂层220可以以图案沉积或者可以沉积为完整层并经历光刻工艺，例如毯式沉积、通过掩模图案曝光、辐射、显影以创建所需的图案以创建如图2B所示的结构

使用图案化的抗蚀剂层220，硬掩模层210的一部分被去除以产生图3C中的空隙212。可以通过使用例如液体酸基蚀刻，或干法蚀刻工艺，例如等离子蚀刻工艺、反应离子蚀刻工艺或使用反应气体(例如C₃F₈、C₂ F₆、C₂ F₆、CF₄、CHF₃、NF₃、CCl₂ F₂、SF₆，取决于硬掩模层210所选择的材料)的离子铣技术。类似地，空隙212的侧壁角度(即，在侧壁和元件200之间形成的角度))部分取决于硬掩模材料的选择以及蚀刻剂工艺和蚀刻剂材料的选择。

在图3D中，沉积III-V半导体层216(对应于图1和图2的层116)。III-V半导体材料可以是III-V半导体的掺杂层(例如，通过添加掺杂剂气体)。或者，III-V半导体层以未掺杂状态沉积，其中通过诸如离子注入的技术添加掺杂剂。当层216是p掺杂III-V族氮化物半导体材料，诸如p型GaN时，p型AlGaN、p型InN、p型AlInN、p型InGaN、p型AlInGaN或其组合，p型掺杂剂在层沉积期间可以包括Be、Mg、Zn或Cd。可以通过原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECVD)、外延生长或其他合适的工艺来进行。

在图3E中，在掺杂III-V层216上形成图案化光刻胶230。层216的蚀刻通过液体酸基蚀刻或干蚀刻工艺实现，例如等离子体蚀刻工艺、反应离子蚀刻工艺或使用诸如C₃ F₈、C₂F₆、CF₄、CHF₃、NF₃、CCl₂ F₂、SF₆的反应气体的离子铣工艺，或基于层216的组成使用其他合适的反应物。蚀刻可以继续直到层216的上表面与硬掩模层210共面。当硬掩模层将保留在最终结构中作为绝缘/电介质层120时，这可能是期望的。或者，可以通过使用湿法或干法蚀刻工艺的选择性蚀刻来去除硬掩模层210。这形成图3G所示的结构，或者可选地，如果去除部分下层200，则得到图3H所示的结构。

如图1-2所示，栅极元件118形成在掺杂III-V族化合物层116上。栅极元件可以通过PVD(例如，溅射)、CVD、PECVD、电子束蒸发、MOCVD或其他合适的工艺来形成。可以使用一系列光刻工艺来图案化栅极118，包括涂覆光刻胶层、蚀刻、显影和/或其他合适的工艺。

钝化层120可以是如上所述的硬掩模层210。或者，当去除硬掩模层时(图3G、3H)，可以通过使用沉积技术来形成层120。沉积技术可包括例如但不限于ALD、PVD、CVD、PECVD、MOCVD或其他合适的工艺。在形成层120之后(或使用硬掩模层210)，至少进行蚀刻工艺以去除部分钝化层120，以形成可以作为S/D区域开口。

钝化层130形成在层120上以覆盖栅极118。在一些实施例中，钝化层130可以通过使用诸如ALD、PVD、CVD、PECVD、溅射、蒸发MOCVD或其他合适工艺的沉积技术来形成。

S/D电极122和124形成在S/D区域中并且部分地位于钝化层120上。在层130中形成开口，与层120中形成的开口对准。在一些实施例中，S/D电极的形成包括通过使用沉积技术和一系列光刻工艺来形成多于一层的层。沉积技术可包括例如但不限于ALD、PVD、蒸发、溅射、CVD、MOCVD或其他合适的工艺。这一系列光刻工艺包括涂覆光刻胶层、蚀刻、显影和/或其他合适的工艺，以便将所形成的层图案化为S/D电极122和124。

钝化层140形成在钝化层130上以覆盖源极122和漏极124。在一些实施例中，钝化层140可以通过使用沉积技术来形成。沉积技术可包括例如但不限于ALD、PVD、CVD、MOCVD、溅射、蒸发或其他合适的工艺。

本发明的前述描述是为了说明和描述的目的而提供的。其并非旨在是穷举的或将本发明限制于所公开的精确形式。许多修改和变化对于本领域技术人员来说是显而易见的。

选择和描述实施例是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够理解本发明的各种实施例以及适合于所设想的特定用途的各种修改。

如本文所使用且未另外定义的，术语“基本上”、“基本上”、“大约”和“大约”用于描述和解释小的变化。当与事件或情况结合使用时，这些术语可以涵盖其中事件或情况精确发生的情况以及其中事件或情况非常接近地发生的情况。例如，当与数值结合使用时，这些术语可以涵盖小于或等于该数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。术语“基本上共面”可以指沿着同一平面位于微米内的两个表面，例如沿着同一平面位于40μm内、30μm内、20μm内、10μm内或1μm内。

如本文所使用的，单数术语“一”、“一个”和“所述”可以包括复数指示物，除非上下文另外明确指出。在一些实施例的描述中，设置在另一组件“上”或“之上”的组件可以涵盖前一组件直接在后一组件上(例如，物理接触)的情况，以及其中一个或多个中间部件的情况。组件位于前一个组件和后一个组件之间。

虽然已经参考本公开的具体实施例描述和说明了本公开，但是这些描述和说明不是限制性的。本领域技术人员应当理解，在不脱离由所附权利要求限定的本公开的实质和范围的情况下，可以做出各种改变和等同。图示不一定按比例绘制。由于制造工艺和公差，本公开中的技术表现与实际装置之间可能存在差异。此外，应当理解，实际的装置和层可能与附图中的矩形层描绘有偏差。并且可以包括由于诸如保形沉积、蚀刻等制造工艺而导致的有角度的表面或边缘、圆角等。本公开可以存在未具体示出的其他实施例。说明书和附图应被视为说明性的而非限制性的。可以进行修改以使特定情况、材料、物质组成、方法或过程适应本公开的目的、实质和范围。所有这些修改都落在所附权利要求的范围内。虽然已经参考以特定顺序执行的特定操作描述了本文公开的方法，但是应当理解，这些操作可以被组合、细分或重新排序以形成等效方法，而不脱离本发明的教导。因此，除非本文具体指出，否则操作的顺序和分组不受限制。

Claims (17)

1.一种半导体装置，包括：

基板；

设置在所述基板上方的第一氮化物基半导体层；

第二氮化物基半导体层，其设置在所述第一氮化物基半导体层上并且具有的带隙比所述第一氮化物基半导体层的带隙大，在所述第一氮化物基半导体层和所述第二氮化物基半导体层之间形成异质结，从而形成二维电子气(2DEG)区；

掺杂的III-V族氮化物基半导体层，其设置在所述第二氮化物基半导体层上方，且具有近似呈倒梯形的横截面，所述呈倒梯形的横截面具有较长的倒梯形基底作为所述掺杂的III-V族氮化物基半导体层的上表面，并且所述横截面的宽度沿远离所述上表面的方向减小；

栅极，其设置在所述掺杂III-V族半导体层上或上方，并且位于所述较长的倒梯形基底上或上方；

至少两个源/漏(S/D)电极，其设置在所述第二氮化物基半导体层上方。

2.根据权利要求1所述的半导体装置，还包括第一介电层，其位于所述第二氮化物基半导体层上方并且延伸到所述掺杂的III-V族氮化物基半导体层的边缘。

3.根据权利要求2所述的半导体装置，还包括位于所述第一介电层上或上方且覆盖所述栅极的第二介电层。

4.根据权利要求3所述的半导体装置，还包括位于所述第二介电层上或上方且覆盖所述源电极和漏电极的第三介电层。

5.根据权利要求1所述的半导体装置，还包括一个或多个场板。

6.根据权利要求5所述的半导体装置，其中,至少一个场板至少部分地在所述栅极之上方延伸。

7.根据权利要求1所述的半导体装置，其中，所述栅极包括钛、钽、钨、铝、钴、铜、镍、铂、铅、钼、氮化钛、氮化钽中的一种或多种。

8.根据权利要求1所述的半导体装置，其中，所述第一氮化物基半导体层包括氮化镓。

9.根据权利要求1所述的半导体装置，其中，所述第二氮化物基半导体层包括氮化铝镓。

10.一种半导体装置的制造方法，包括：

在基板上方形成第一氮化物基半导体层；

在所述第一氮化物基半导体层上形成第二氮化物基半导体层，其中，所述第二氮化物基半导体层的带隙大于所述第一氮化物基半导体层的带隙；

在所述第二氮化物基半导体层上方形成介电硬掩模层；

在所述硬掩模层中形成开口，所述开口具有倒梯形横截面；

在所述硬掩模层中的所述开口中沉积掺杂的氮化物基半导体层；

对所述硬掩模层中的开口上方的区域中的掺杂的氮化物基半导体层进行掩模；

蚀刻所述掺杂的氮化物基半导体层；

在所述第二氮化物基半导体层上或上方形成两个或多个源/漏(S/D)电极；

在所述掺杂的氮化物基半导体层上或上方以及所述S/D电极之间形成栅极。

11.根据权利要求10所述的方法，还包括沉积位于所述硬掩模层上或上方并覆盖所述栅极的电介质层。

12.根据权利要求11所述的方法，还包括沉积位于所述第一电介质层上或上方并覆盖所述源电极和漏电极的第二电介质层。

13.根据权利要求10所述的方法，还包括形成一个或多个场板。

14.根据权利要求13所述的方法，其中，至少一个场板至少部分地在所述栅极上方延伸。

15.根据权利要求10所述的方法，其中，所述栅极包括钛、钽、钨、铝、钴、铜、镍、铂、铅、钼、氮化钛、氮化钽中的一种或多种。

16.根据权利要求10所述的方法，其中，所述第一氮化物基半导体层包括氮化镓。

17.根据权利要求10所述的方法，其中，所述第二氮化物基半导体层包括氮化铝镓。