WO2023127187A1 - 窒化物半導体デバイス - Google Patents

窒化物半導体デバイス Download PDF

Info

Publication number
WO2023127187A1
WO2023127187A1 PCT/JP2022/028179 JP2022028179W WO2023127187A1 WO 2023127187 A1 WO2023127187 A1 WO 2023127187A1 JP 2022028179 W JP2022028179 W JP 2022028179W WO 2023127187 A1 WO2023127187 A1 WO 2023127187A1
Authority
WO
WIPO (PCT)
Prior art keywords
nitride semiconductor
semiconductor layer
layer
resistance
semiconductor device
Prior art date
Application number
PCT/JP2022/028179
Other languages
English (en)
French (fr)
Inventor
直大 鶴見
直生 鳥居
大輔 柴田
聡之 田村
Original Assignee
パナソニックホールディングス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックホールディングス株式会社 filed Critical パナソニックホールディングス株式会社
Publication of WO2023127187A1 publication Critical patent/WO2023127187A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present disclosure relates to nitride semiconductor devices.
  • Nitride semiconductors typified by GaN (gallium nitride), are wide-gap semiconductors with a large bandgap. ) has the advantage of being larger than semiconductors.
  • the bandgaps of GaN and AlN (aluminum nitride) are 3.4 eV and 6.2 eV at room temperature, respectively.
  • Patent Literatures 1 and 2 disclose a vertical FET (Field Effect Transistor) having a GaN-based semiconductor layer.
  • the present disclosure provides a nitride semiconductor device with improved off characteristics.
  • a nitride semiconductor device includes a substrate, a first nitride semiconductor layer provided above the substrate, and the first nitride semiconductor layer provided above the first nitride semiconductor layer. a first high-resistance semiconductor layer having a resistance higher than that of one nitride semiconductor layer; a first p-type nitride semiconductor layer provided above the first high-resistance semiconductor layer; and the first p-type a second high-resistance semiconductor layer provided above the nitride semiconductor layer and having a higher resistance than the first nitride semiconductor layer; the second high-resistance semiconductor layer; and the first p-type nitride semiconductor.
  • the first high resistance semiconductor layer is a high resistance AlGaN layer.
  • FIG. 1 is a cross-sectional view of a nitride semiconductor device according to Embodiment 1.
  • FIG. FIG. 2 is a plan view of the nitride semiconductor device according to Embodiment 1.
  • FIG. 3 is a cross-sectional view of a nitride semiconductor device according to Embodiment 2.
  • FIG. 4 is a cross-sectional view of a nitride semiconductor device according to Embodiment 3.
  • FIG. FIG. 5 is a cross-sectional view of a nitride semiconductor device according to a fourth embodiment.
  • nitride semiconductor device disclosed in Patent Document 1, a highly resistive GaN layer and a p-type GaN layer located on the GaN layer are provided between the source electrode and the drift layer.
  • the breakdown voltage is improved by providing the GaN layer with increased resistance.
  • an undoped AlGaN layer and a p-type GaN layer located on the undoped AlGaN layer are provided between the source electrode and the drift layer.
  • the undoped AlGaN layer generates a two-dimensional electron gas near the interface with the undoped AlGaN layer within the drift layer. As a result, the resistance during operation is reduced by widening the current path in the horizontal direction.
  • the inventors of the present application are considering providing grooves penetrating through the p-type GaN layer at the end of the device in such a conventional nitride semiconductor device.
  • the p-type GaN layer is prevented from appearing on the facets, and leakage current flowing through the facets can be suppressed.
  • the nitride semiconductor device disclosed in Patent Document 2 does not include a high-resistance layer, there is a risk of a decrease in breakdown voltage due to an increase in off-leak during reverse conduction operation.
  • a two-dimensional electron gas exists in the drift layer, an electric field tends to concentrate on the end face of the groove, which induces deterioration of off-characteristics.
  • a nitride semiconductor device includes a substrate, a first nitride semiconductor layer provided above the substrate, and a semiconductor device provided above the first nitride semiconductor layer.
  • a first high-resistance semiconductor layer having a resistance higher than that of the first nitride semiconductor layer; a first p-type nitride semiconductor layer provided above the first high-resistance semiconductor layer; a second high-resistance semiconductor layer having a resistance higher than that of the first nitride semiconductor layer provided above the first p-type nitride semiconductor layer; a first opening that penetrates the p-type nitride semiconductor layer and the first high-resistance semiconductor layer and reaches the first nitride semiconductor layer; an electron transit layer and an electron supply layer provided in order from the bottom so as to cover the first opening; a gate electrode provided above the electron supply layer so as to cover the first opening; a source electrode provided apart from the electrode and in contact with the
  • the breakdown voltage can be improved.
  • the high resistance AlGaN layer functions as an etching stopper layer when forming the groove. Therefore, the high-resistance AlGaN layer located at the bottom of the groove can be left, and the formation of leakage current paths such as microspikes can be suppressed. Therefore, a decrease in breakdown voltage of the device can be suppressed, and the off characteristics can be improved.
  • the nitride semiconductor device includes a second nitride semiconductor layer provided between the first nitride semiconductor layer and the first high-resistance semiconductor layer.
  • the second nitride semiconductor layer may be an undoped AlGaN layer.
  • a two-dimensional electron gas is generated in the first nitride semiconductor layer near the interface with the undoped AlGaN layer. Since the current can easily spread laterally in the first nitride semiconductor layer, the on-state resistance can be reduced. Since the two-dimensional electron gas in the first nitride semiconductor layer also spreads in the vicinity of the groove, the electric field tends to concentrate on the end faces of the groove. However, since the high-resistance AlGaN layer is arranged on the bottom of the groove, it can withstand a high electric field and improve the breakdown voltage. In this way, it is possible to achieve both improvement in off-characteristics and reduction in on-resistance.
  • the insulating film may contain at least Si and N, for example.
  • the N vacancies in the nitride semiconductor layer can be terminated, so the occurrence of current collapse can be suppressed.
  • the nitride semiconductor device may include a second p-type nitride semiconductor layer provided between the gate electrode and the electron supply layer.
  • the second p-type nitride semiconductor layer can reduce the carrier concentration immediately below the gate electrode, and the threshold voltage of the FET can be shifted to the positive side. Therefore, the transistor portion of the nitride semiconductor device can be operated as a normally-off FET.
  • the nitride semiconductor device may include a field plate provided above the insulating film so as to protrude into the trench.
  • the concentration of the electric field at the termination can be relaxed, and the off characteristics can be further improved.
  • the field plate may be electrically connected to the source electrode.
  • the concentration of the electric field at the terminal end can be further alleviated, and the OFF characteristics can be further improved.
  • each figure is a schematic diagram and is not necessarily strictly illustrated. Therefore, for example, scales and the like do not necessarily match in each drawing. Moreover, in each figure, substantially the same configurations are denoted by the same reference numerals, and overlapping descriptions are omitted or simplified.
  • the x-axis, y-axis and z-axis indicate the three axes of a three-dimensional orthogonal coordinate system.
  • the x-axis and the y-axis are directions parallel to the first side of the rectangle and the second side orthogonal to the first side, respectively, when the substrate has a rectangular shape in plan view.
  • the z-axis is the thickness direction of the substrate.
  • the "thickness direction" of the substrate refers to the direction perpendicular to the main surface of the substrate.
  • the thickness direction is the same as the stacking direction of the semiconductor layers, and is also referred to as the “longitudinal direction”.
  • a direction parallel to the main surface of the substrate may be referred to as a "lateral direction”.
  • the side of the substrate on which the gate electrode and the source electrode are provided (the positive side of the z-axis) is regarded as the “upper side” or the “upper side”
  • the side of the substrate on which the drain electrode is provided (the negative side of the z-axis) is regarded as the “upper side”. side) as "lower” or "lower”.
  • the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and the downward direction (vertically downward) in absolute spatial recognition, but are based on the stacking order in the stacking structure. It is used as a term defined by a relative positional relationship. Also, the terms “above” and “below” are used not only when two components are spaced apart from each other and there is another component between the two components, but also when two components are spaced apart from each other. It also applies when two components are in contact with each other and are placed in close contact with each other.
  • planar view means when viewed from a direction perpendicular to the main surface of the substrate of the nitride semiconductor device, that is, when the main surface of the substrate is viewed from the front. .
  • ordinal numbers such as “first” and “second” do not mean the number or order of constituent elements unless otherwise specified, so as to avoid confusion between constituent elements of the same kind and to distinguish them from each other. It is used for the purpose of
  • AlGaN represents a ternary mixed crystal Al x Ga 1-x N (0 ⁇ x ⁇ 1).
  • multi-element mixed crystals are abbreviated by the arrangement of their constituent element symbols, eg, AlInN, GaInN, and the like.
  • AlxGa1 -xyInyN ( 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, and 0 ⁇ x+y ⁇ 1), which is an example of a nitride semiconductor, is abbreviated as AlGaInN.
  • FIG. 1 is a cross-sectional view of a nitride semiconductor device 1 according to this embodiment.
  • FIG. 2 is a plan view of nitride semiconductor device 1 according to the present embodiment.
  • FIG. 1 shows a cross section taken along line II of FIG.
  • the transistor portion 2 and the terminal portion 3 are schematically shown separately.
  • the nitride semiconductor device 1 includes a transistor portion 2 and a termination portion 3.
  • the nitride semiconductor device 1 includes a substrate 10, a drift layer 12, a first high-resistance semiconductor layer 14, a p-type nitride semiconductor layer 16, a second high-resistance semiconductor layer 18, It includes a gate opening 20 , an electron transit layer 22 , an electron supply layer 24 , a source opening 26 , a source electrode 28 , a potential fixing electrode 30 , a gate electrode 32 and a drain electrode 34 .
  • Nitride semiconductor device 1 also includes groove portion 40 provided in terminal portion 3 and insulating film 42 provided across transistor portion 2 and terminal portion 3 .
  • the transistor section 2 is a region containing FETs, and is a region containing the center of the nitride semiconductor device 1 as shown in FIG. Specifically, the transistor section 2 is a region in which the second high-resistance semiconductor layer 18, the gate opening 20, the electron transit layer 22, the electron supply layer 24, the source electrode 28 or the gate electrode 32 are arranged in plan view. (see Figure 1).
  • FIG. 2 illustration of details of each component arranged in the transistor section 2 is omitted.
  • a plurality of source electrodes 28 elongated in one direction in plan view are arranged in stripes, and gate electrodes 32 and gate openings 20 are arranged between adjacent source electrodes 28 .
  • a plurality of source electrodes 28 having a hexagonal shape in plan view may be arranged so as to be planarly filled with a gap therebetween.
  • the terminal portion 3 is a region other than the transistor portion 2 and is provided in a ring shape surrounding the transistor portion 2 .
  • the second high-resistance semiconductor layer 18 , gate opening 20 , electron transit layer 22 , electron supply layer 24 , source electrode 28 and gate electrode 32 are not arranged in the terminal portion 3 .
  • the nitride semiconductor device 1 is a device having a laminated structure of semiconductor layers mainly composed of nitride semiconductors such as GaN and AlGaN. Specifically, nitride semiconductor device 1 has a heterostructure of an AlGaN film and a GaN film.
  • the nitride semiconductor device 1 is a field effect transistor (FET) using a two-dimensional electron gas generated in the electron transit layer 22 as a channel.
  • FET field effect transistor
  • the nitride semiconductor device 1 is a so-called vertical FET.
  • the nitride semiconductor device 1 is a normally-off FET.
  • the source electrode 28 is grounded (that is, the potential is 0V), and the drain electrode 34 is given a positive potential.
  • the potential applied to the drain electrode 34 is, for example, 100 V or more and 1200 V or less, but is not limited thereto.
  • gate electrode 32 is applied with 0V or a negative potential (eg, -5V).
  • gate electrode 32 is applied with a positive potential (for example, +5 V).
  • Nitride semiconductor device 1 may be a normally-on FET.
  • the substrate 10 is a substrate made of a nitride semiconductor.
  • the substrate 10 is, for example, a substrate made of n + -type GaN having a thickness of 300 ⁇ m and a donor concentration of 1 ⁇ 10 18 cm ⁇ 3 .
  • the top surface of the substrate 10 substantially coincides with the (0001) plane (c-plane) of GaN.
  • n-type, n + -type and n - -type, and p-type, p + -type and p - -type indicate conductivity types of semiconductors.
  • the n-type, n + -type and n ⁇ -type are examples of the first conductivity type of nitride semiconductors.
  • P-type, p.sup. + - type, and p.sup.--type are examples of a second conductivity type that differs in polarity from the first conductivity type.
  • the substrate 10 does not have to be a nitride semiconductor substrate.
  • the substrate 10 may be a silicon (Si) substrate, a silicon carbide (SiC) substrate, a zinc oxide (ZnO) substrate, or the like.
  • Drift layer 12 is an example of a first nitride semiconductor layer provided above substrate 10 .
  • the drift layer 12 is, for example, a film made of n ⁇ -type GaN with a thickness of 8 ⁇ m.
  • Drift layer 12 is provided in contact with the upper surface of substrate 10 .
  • the donor concentration of the drift layer 12 is lower than the donor concentration of the substrate 10, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • the drift layer 12 may contain carbon (C).
  • the carbon concentration of the drift layer 12 is lower than the carbon concentration of the first high-resistance semiconductor layer 14, and is, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and 2 ⁇ 10 17 cm ⁇ 3 or less.
  • the first high-resistance semiconductor layer 14 is an example of a first high-resistance semiconductor layer provided above the drift layer 12 .
  • the resistance of the first high resistance semiconductor layer 14 is higher than the resistance of the drift layer 12 .
  • the thickness of the first high-resistance semiconductor layer 14 is, for example, 200 nm.
  • the first high resistance semiconductor layer 14 is provided in contact with the upper surface of the drift layer 12 .
  • the first high resistance semiconductor layer 14 is a high resistance AlGaN layer.
  • the high-resistance AlGaN layer is a layer containing AlGaN as a main component, and is a layer having a higher resistance than undoped AlGaN due to the presence of a predetermined element.
  • "undoped” means that dopants such as Si, O (oxygen), or Mg (magnesium) that change the polarity of the nitride semiconductor to n-type or p-type are not substantially doped.
  • the first high-resistance semiconductor layer 14 is an AlGaN layer containing carbon (C).
  • the carbon concentration is, for example, 3 ⁇ 10 17 cm ⁇ 3 or more, preferably 1 ⁇ 10 18 cm ⁇ 3 or more.
  • the first high-resistance semiconductor layer 14 may be formed by implanting ions such as magnesium (Mg), iron (Fe), or boron (B) into AlGaN. Similar effects can be obtained with ion species other than those described above as long as the ion species used for ion implantation is an ion species capable of increasing the resistance.
  • the p-type nitride semiconductor layer 16 is an example of a first p-type nitride semiconductor layer provided above the first high-resistance semiconductor layer 14 .
  • the p-type nitride semiconductor layer 16 is, for example, a film made of p ⁇ -type GaN having a thickness of 400 nm and a carrier concentration of 1 ⁇ 10 17 cm ⁇ 3 .
  • the p-type nitride semiconductor layer 16 contains, for example, magnesium (Mg) as p-type impurities.
  • the p-type nitride semiconductor layer 16 is provided in contact with the upper surface of the first high-resistance semiconductor layer 14 .
  • the second high-resistance semiconductor layer 18 is an example of a second high-resistance semiconductor layer provided above the p-type nitride semiconductor layer 16 .
  • the resistance of the second high resistance semiconductor layer 18 is higher than the resistance of the drift layer 12 .
  • the thickness of the second high resistance semiconductor layer 18 is, for example, 200 nm.
  • the second high resistance semiconductor layer 18 is provided in contact with the upper surface of the p-type nitride semiconductor layer 16 .
  • the second high resistance semiconductor layer 18 is a high resistance GaN layer.
  • the high-resistance GaN layer is a layer containing GaN as a main component and having a higher resistance than undoped GaN due to the presence of a predetermined element.
  • the second high-resistance semiconductor layer 18 is a GaN layer containing carbon (C).
  • the carbon concentration is, for example, 3 ⁇ 10 17 cm ⁇ 3 or more, preferably 1 ⁇ 10 18 cm ⁇ 3 or more.
  • the gate opening 20 is an example of a first opening that penetrates the second high-resistance semiconductor layer 18, the p-type nitride semiconductor layer 16, and the first high-resistance semiconductor layer 14 and reaches the drift layer 12.
  • gate opening 20 has a bottom portion 20a and sidewall portions 20b.
  • the bottom portion 20 a is the upper surface of the drift layer 12 and is located below the interface between the first high-resistance semiconductor layer 14 and the drift layer 12 .
  • Sidewall portion 20 b is an end surface of each of second high-resistance semiconductor layer 18 , p-type nitride semiconductor layer 16 and first high-resistance semiconductor layer 14 and part of the upper surface of drift layer 12 .
  • a side wall portion 20 b of the gate opening portion 20 is inclined with respect to the main surface of the substrate 10 .
  • the cross-sectional shape of the gate opening 20 is an inverted trapezoid, more specifically, an inverted isosceles trapezoid. Note that the cross-sectional shape of the gate opening 20 may be rectangular.
  • the electron transit layer 22 is provided so as to cover the upper surface of the second high-resistance semiconductor layer 18 and the gate opening 20 . Specifically, the electron transit layer 22 is provided in contact with the upper surface of the second high-resistance semiconductor layer 18 and the side wall portion 20b and the bottom portion 20a of the gate opening portion 20, respectively.
  • the electron transit layer 22 is a first regrowth layer formed by regrowth of the nitride semiconductor after the gate opening 20 is formed.
  • the thickness of the electron transit layer 22 is substantially uniform, and curved along the shape of the inner surface of the gate opening 20 .
  • the electron transit layer 22 is, for example, a film made of undoped GaN with a thickness of 100 nm.
  • the electron transit layer 22 may be n-type by being doped with Si or the like.
  • An AlN layer having a thickness of about 1 nm may be provided as a second regrowth layer between the electron transit layer 22 and the electron supply layer 24 .
  • the AlN layer can suppress alloy scattering and improve channel mobility.
  • the AlN layer may not be provided, and the electron transit layer 22 and the electron supply layer 24 may be in direct contact.
  • a two-dimensional electron gas (not shown) forming a channel is generated near the interface between the AlN layer and the electron transit layer 22 .
  • the electron supply layer 24 is provided above the electron transit layer 22 . Specifically, the electron supply layer 24 is provided along the upper surface of the electron transit layer 22 .
  • the electron supply layer 24 is a third regrowth layer formed by regrowth of the nitride semiconductor after the gate opening 20 is formed.
  • the electron supply layer 24 has a substantially uniform thickness and is curved along the curved shape of the upper surface of the electron transit layer 22 .
  • the electron supply layer 24 is, for example, a film made of AlGaN with a thickness of 50 nm.
  • the source opening 26 is an example of a second opening that penetrates the second high-resistance semiconductor layer 18 and reaches the p-type nitride semiconductor layer 16 at a position away from the gate electrode 32 . Specifically, the source opening 26 penetrates the electron supply layer 24 , the electron transit layer 22 and the second high-resistance semiconductor layer 18 and reaches the p-type nitride semiconductor layer 16 .
  • the source opening 26 has a bottom portion 26a and sidewall portions 26b.
  • the bottom portion 26 a is the upper surface of the p-type nitride semiconductor layer 16 and is located below the interface between the p-type nitride semiconductor layer 16 and the second high-resistance semiconductor layer 18 .
  • Side wall portion 26 b is an end surface of each of electron supply layer 24 , electron transit layer 22 and second high-resistance semiconductor layer 18 and part of the upper surface of p-type nitride semiconductor layer 16 .
  • a side wall portion 26 b of the source opening 26 is obliquely inclined with respect to the main surface of the substrate 10 .
  • the cross-sectional shape of the source opening 26 is an inverted trapezoid, more specifically, an inverted isosceles trapezoid. Note that the cross-sectional shape of the source opening 26 may be rectangular.
  • the source electrode 28 is provided apart from the gate electrode 32 and is in contact with the electron supply layer 24 and the electron transit layer 22 .
  • Source electrode 28 is provided to cover bottom portion 26 a and sidewall portion 26 b of source opening 26 .
  • the source electrode 28 is in direct contact with the two-dimensional electron gas in the electron transit layer 22 at the side wall portion 26b of the source opening 26 .
  • the source electrode 28 is formed using a conductive material such as metal.
  • a material that makes ohmic contact with an n-type semiconductor can be used, such as titanium (Ti).
  • Ti titanium
  • the source electrode 28 may have a laminated structure of a Ti film and an Al film. In the laminated structure, the Al film is on the lower layer side of the Ti film, and is expressed as Ti/Al in this specification.
  • the potential fixing electrode 30 is in contact with the p-type nitride semiconductor layer 16 at the bottom 26 a of the source opening 26 .
  • the potential fixing electrode 30 is electrically connected to the source electrode 28 .
  • the potential fixing electrode 30 is part of the source electrode 28 .
  • the potential fixing electrode 30 can be regarded as a portion of the source electrode 28 that contacts the bottom portion 26 a of the source opening 26 .
  • the potential fixing electrode 30 is formed using the same material as the source electrode 28 .
  • the gate electrode 32 is provided above the electron supply layer 24 so as to cover the gate opening 20 .
  • the gate electrode 32 is shaped along the upper surface of the electron supply layer 24 and is formed in contact with the upper surface of the electron supply layer 24 with a substantially uniform thickness.
  • the gate electrode 32 is formed using a conductive material such as metal.
  • the gate electrode 32 is formed using Pd.
  • a material that makes Schottky contact with an n-type semiconductor can be used, such as a Ni-based material, WSi, Au, or the like.
  • the drain electrode 34 is provided below the substrate 10 . Specifically, the drain electrode 34 is provided in contact with the lower surface of the substrate 10 (the surface opposite to the crystal growth surface).
  • the drain electrode 34 is formed using a conductive material such as metal.
  • the drain electrode 34 can be made of a material that makes ohmic contact with an n-type semiconductor, like the material of the source electrode 28 .
  • Each nitride semiconductor layer can be formed by epitaxial growth such as MOVPE (Metal-Organic Vapor Phase Epitaxy) method.
  • MOVPE Metal-Organic Vapor Phase Epitaxy
  • the drift layer 12, the first high-resistance semiconductor layer 14, the p-type nitride semiconductor layer 16, the second high-resistance semiconductor layer 18, the electron transit layer 22, and the electron supply layer 24 are formed using an MOVPE device.
  • MOVPE Metal-Organic Vapor Phase Epitaxy
  • the drift layer 12, the first high resistance semiconductor layer 14, the p-type nitride semiconductor layer 16 and the second high resistance semiconductor layer 18 are formed in this order, for example, continuously in the same chamber.
  • the electron transit layer 22 and the electron supply layer 24 are continuously formed in the same chamber by crystal regrowth.
  • P-type impurities and impurities for increasing resistance can be added to each layer by introducing impurity elements during crystal growth.
  • impurities may be added by ion implantation or the like after forming an undoped semiconductor layer.
  • Gate opening 20, source opening 26 and trench 40 are formed by photolithography and etching. Etching is, for example, dry etching.
  • the source electrode 28, the potential fixing electrode 30, the gate electrode 32 and the drain electrode 34 are each formed by depositing a metal film by vapor deposition or sputtering and patterning it into a predetermined shape. Patterning can be done by photolithography and etching. Note that the drain electrode 34 may be provided on the entire bottom surface of the substrate 10 without being patterned.
  • the second high resistance semiconductor layer 18, the electron transit layer 22, the electron supply layer 24, the source electrode 28 and the gate electrode 32 are not provided in the terminal portion 3.
  • the second high-resistance semiconductor layer 18, the electron transit layer 22, and the electron supply layer 24 in the termination portion 3 are removed simultaneously with the formation of the source opening portion 26.
  • a groove portion 40 is provided in the terminal end portion 3 .
  • the groove portion 40 is an isolation trench for partitioning and isolating the transistor portion 2 .
  • the groove portion 40 penetrates the p-type nitride semiconductor layer 16 and reaches the first high resistance semiconductor layer 14 .
  • a portion of the p-type nitride semiconductor layer 16 is provided at the terminal portion 3 .
  • the termination portion 3 includes, in plan view, a region where the p-type nitride semiconductor layer 16 is arranged and a region where the p-type nitride semiconductor layer 16 is not arranged (specifically, the groove portion 40 is provided). area), and
  • the groove portion 40 has a bottom portion 40a and side wall portions 40b.
  • the groove portion 40 is a stepped portion having sidewall portions 40b only on the transistor portion 2 side. That is, the bottom portion 40a of the groove portion 40 is connected to the end face of the nitride semiconductor device 1. As shown in FIG.
  • the groove portion 40 is provided in a ring shape surrounding the transistor portion 2, as shown in FIG.
  • a bottom portion 40 a of the groove portion 40 is part of the upper surface of the first high-resistance semiconductor layer 14 .
  • the bottom portion 40a is parallel to the upper surface of the substrate 10, for example.
  • the groove part 40 is formed so that the opening area is constant regardless of the distance from the substrate 10 .
  • the side wall portion 40b of the groove portion 40 is perpendicular to the bottom portion 40a. That is, the cross-sectional shape of the groove portion 40 is rectangular. Note that the cross-sectional shape of the groove portion 40 may be an inverted trapezoid like the gate opening portion 20 .
  • the trench 40 is formed, for example, by performing dry etching with a different etching mask following the dry etching process for forming the source opening 26 .
  • the trench 40 may be formed by dry etching after forming the source electrode 28 or the potential fixing electrode 30, or after forming the gate electrode 32.
  • the first high resistance semiconductor layer 14 is provided between the drift layer 12 and the p-type nitride semiconductor layer 16 . That is, the first high resistance semiconductor layer 14 is inserted into the parasitic pn junction of the parasitic pn diode composed of n-type GaN (drift layer 12) and p-type GaN (p-type nitride semiconductor layer 16). This makes it difficult for current to flow between the p-type nitride semiconductor layer 16 and the drift layer 12 . That is, the current path of the parasitic pn junction diode can be cut off.
  • the potential of the p-type nitride semiconductor layer 16 is fixed by the potential fixing electrode 30 .
  • the p-type nitride semiconductor layer 16 is fixed to the same potential as the potential of the source electrode 28 (source potential).
  • the p-type nitride semiconductor layer 16 functions as a blocking layer that suppresses leak current flowing from the drain electrode 34 toward the source electrode 28 without passing through the channel (two-dimensional electron gas in the electron transit layer 22).
  • the p-type nitride semiconductor layer 16 can be separated from the end surface of the nitride semiconductor device 1 by providing the groove portion 40 in the terminal portion 3 . As a result, it is possible to suppress the occurrence of leakage current along the end surface of the device when the device is turned off, and to increase the breakdown voltage.
  • the p-type nitride semiconductor layer 16 and the first high resistance semiconductor layer 14 are formed using different materials.
  • the p-type nitride semiconductor layer 16 is a p-type GaN layer
  • the first high-resistance semiconductor layer 14 is an AlGaN layer to which carbon is added.
  • the AlGaN layer functions as a stopper layer against dry etching of the GaN layer. That is, when the p-type nitride semiconductor layer 16 (GaN layer) is removed by dry etching, the first high resistance semiconductor layer 14 (AlGaN layer) remains without being removed.
  • the first high-resistance semiconductor layer 14 does not have a local opening or a portion having a small film thickness, a leakage current path between the p-type nitride semiconductor layer 16 and the n-type drift layer 12 is prevented. can be suppressed. As a result, it is possible to suppress the generation of leak current when the device is turned off, and to increase the breakdown voltage.
  • the OFF characteristics can be improved.
  • the insulating film 42 is provided over the transistor section 2 and the terminal section 3 . Specifically, the insulating film 42 covers the gate electrode 32 and the source electrode 28 and is provided along the inner surfaces (bottom portion 40a and side wall portions 40b) of the trench portion 40 .
  • the insulating film 42 is a protective film covering almost the entire nitride semiconductor device 1 .
  • the insulating film 42 is formed using an insulating material.
  • the insulating film 42 contains silicon (Si) and nitrogen (N).
  • Si silicon
  • N nitrogen
  • the insulating film 42 can terminate the N-holes. Therefore, the deterioration of the film quality of the GaN layer is suppressed, and the occurrence of current collapse can be suppressed.
  • the insulating film 42 does not necessarily contain Si and N.
  • the insulating film 42 is, for example, a single layer or laminated structure such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an aluminum oxide film, or the like.
  • the nitride semiconductor device according to Embodiment 2 differs from Embodiment 1 in that it includes a semiconductor layer forming a heterointerface with drift layer 12 .
  • the following description focuses on the differences from the first embodiment, and omits or simplifies the description of the common points.
  • FIG. 3 is a cross-sectional view of nitride semiconductor device 101 according to the present embodiment.
  • nitride semiconductor device 101 includes an electron supply layer 114 in addition to the configuration of nitride semiconductor device 1 shown in FIG.
  • the electron supply layer 114 is an example of a second nitride semiconductor layer provided between the drift layer 12 and the first high-resistance semiconductor layer 14 .
  • the electron supply layer 114 is, for example, a film made of undoped AlGaN with a thickness of 50 nm.
  • the electron supply layer 114 is formed by the MOVPE method following the formation of the drift layer 12 .
  • the electron supply layer 114 is arranged in contact with the upper surface of the drift layer 12 and forms an AlGaN/GaN heterointerface with the drift layer 12 . As a result, a two-dimensional electron gas is generated in the drift layer 12 near the interface with the electron supply layer 114 .
  • the two-dimensional electron gas in the drift layer 12 extends laterally (specifically, parallel to the upper surface of the substrate 10) from the vicinity of the bottom 20a of the gate opening 20. is formed in Therefore, electrons moving through the two-dimensional electron gas (channel) in the electron transit layer 22 tend to spread laterally through the two-dimensional electron gas in the drift layer 12 in the vicinity of the bottom portion 20a. Therefore, in the drift layer 12, not only the portion positioned immediately below the bottom portion 20a, but also the portion positioned outside the relevant portion (outside the bottom portion 20a in plan view) can be used as a current flow path. Therefore, the source-drain current is easily diffused over a wide region in the drift layer 12 . Therefore, the resistance value during operation of the nitride semiconductor device 101 can be reduced.
  • the two-dimensional electron gas in the drift layer 12 also spreads in the vicinity of the groove 40, the electric field tends to concentrate on the end faces of the groove 40.
  • the first high-resistance semiconductor layer 14 is arranged in the bottom portion 40a of the groove portion 40, it is possible to withstand a high electric field and improve the breakdown voltage.
  • nitride semiconductor device 101 according to the present embodiment it is possible to achieve both improvement in off-state characteristics and reduction in on-state resistance.
  • the nitride semiconductor device according to Embodiment 3 differs from Embodiment 1 in that a p-type nitride semiconductor layer is provided between the gate electrode and the electron transit layer.
  • the following description focuses on the differences from the first embodiment, and omits or simplifies the description of the common points.
  • FIG. 4 is a cross-sectional view of a nitride semiconductor device 201 according to this embodiment.
  • nitride semiconductor device 201 includes a p-type nitride semiconductor layer 232 in addition to the configuration of nitride semiconductor device 1 shown in FIG.
  • the p-type nitride semiconductor layer 232 is an example of a second p-type nitride semiconductor layer provided between the gate electrode 32 and the electron supply layer 24.
  • the p-type nitride semiconductor layer 232 is in contact with the top surface of the electron supply layer 24 and the bottom surface of the gate electrode 32 .
  • the p-type nitride semiconductor layer 232 is, for example, a nitride semiconductor layer made of p-type AlGaN having a thickness of 100 nm and a carrier concentration of 1 ⁇ 10 17 cm ⁇ 3 .
  • the p-type nitride semiconductor layer 232 is formed by forming a film by the MOVPE method successively from the film formation of the electron supply layer 24 and patterning.
  • the p-type nitride semiconductor layer 232 raises the potential of the conduction band edge of the channel portion. Therefore, the threshold voltage of nitride semiconductor device 201 can be increased. That is, the transistor section 2 of the nitride semiconductor device 201 can be operated as a normally-off FET.
  • a layer formed using an insulating material such as silicon nitride (SiN) or silicon oxide (SiO 2 ) may be provided instead of the p-type nitride semiconductor layer 232 .
  • the material is not particularly limited as long as it has the effect of raising the potential of the channel.
  • the nitride semiconductor device 201 may include the electron supply layer 114 as in the second embodiment.
  • the nitride semiconductor device according to Embodiment 4 differs from Embodiment 1 in that it includes a field plate.
  • the following description focuses on the differences from the first embodiment, and omits or simplifies the description of the common points.
  • FIG. 5 is a cross-sectional view of a nitride semiconductor device 301 according to this embodiment.
  • nitride semiconductor device 301 includes field plate 344 in addition to the configuration of nitride semiconductor device 1 shown in FIG.
  • the nitride semiconductor device 301 includes an insulating film 342 instead of the insulating film 42 .
  • the insulating film 342 is provided along the inner surface of the trench 40 .
  • the insulating film 342 includes components other than the field plate 344 and the source electrode 28 (specifically, the gate electrode 32, the electron supply layer 24, the p-type nitride semiconductor layer 16, and the first high resistance semiconductor). It is provided to electrically isolate the layer 14 and the drift layer 12).
  • the insulating film 342 is formed on the entire upper surface of the gate electrode 32 and the trench 40 after they are formed, and is patterned so as to expose at least part of the source electrode 28 . That is, the insulating film 342 has a contact hole for electrically connecting the source electrode 28 and the field plate 344 .
  • the insulating film 342 can be formed using the same material as the insulating film 42, for example.
  • the field plate 344 is provided above the insulating film 342 so as to protrude into the groove 40 . That is, the field plate 344 overlaps the bottom portion 40a of the groove portion 40 in plan view.
  • the field plate 344 is formed using a conductive material such as metal.
  • a conductive material such as metal.
  • the same material as the source electrode 28 can be used as the material of the field plate 344 .
  • field plate 344 is electrically connected to source electrode 28 . That is, the field plate 344 is supplied with the same potential as the source electrode 28 .
  • the electric field in the OFF state tends to concentrate at the intersection between the bottom portion 40 a and the side wall portion 40 b of the groove portion 40 , that is, the corner portion of the groove portion 40 .
  • the field plate 344 is provided so as to protrude from the groove 40, part of the electric field concentrated at the intersection of the bottom 40a and the side wall 40b can be dispersed to the protruding portion of the field plate 344. Since a pn junction including etching damage exists in the vicinity of the intersection of the bottom portion 40a and the side wall portion 40b, the off-characteristics of the nitride semiconductor device 301 are improved by alleviating the electric field concentration on the pn junction. can be improved.
  • the field plate 344 may be insulated from the source electrode 28 and may be separately supplied with the same potential as the source electrode 28 or a different potential.
  • the insulating film 342 is not provided with a contact hole for electrically connecting the source electrode 28 and the field plate 344 .
  • the nitride semiconductor device 301 may include the electron supply layer 114 as in the second embodiment. Further, nitride semiconductor device 301 may include p-type nitride semiconductor layer 232 as in the third embodiment.
  • the potential fixing electrode 30 is a part of the source electrode 28 was shown, but it is not limited to this.
  • the potential fixing electrode 30 and the source electrode 28 may be physically separated.
  • the potential fixing electrode 30 and the source electrode 28 can be electrically connected by the field plate 344 provided above the insulating film 342 .
  • the potential fixing electrode 30 may be formed using a material different from that of the source electrode 28 .
  • a material that makes ohmic contact with the p-type nitride semiconductor layer 16 can be used as the material of the potential fixing electrode 30 .
  • a material that makes ohmic contact with the p-type nitride semiconductor layer 16 can be used as the material of the potential fixing electrode 30 .
  • palladium (Pd), nickel (Ni), gold (Au), tungsten silicide (WSi), etc. can be used. Since these materials are the same as those used for the gate electrode 32, the gate electrode 32 and the potential fixing electrode 30 can be formed in the same process.
  • the source electrode 28 may not be provided within the source opening 26 .
  • the source electrode 28 may be arranged on the upper surface of the electron supply layer 24 and may not be in contact with the electron transit layer 22 .
  • the source opening 26 is an opening for the potential fixing electrode 30 to come into contact with the p-type nitride semiconductor layer 16 and is provided at a position separated from the source electrode 28 .
  • the drift layer 12 may have a graded structure in which the impurity concentration (donor concentration) is gradually reduced from the substrate 10 side to the first high-resistance semiconductor layer 14 side.
  • the donor concentration may be controlled by Si as a donor, or by carbon as an acceptor that compensates for Si.
  • the drift layer 12 may be composed of a plurality of nitride semiconductor layers with different impurity concentrations.
  • the termination portion 3 does not have to include the end surface of the nitride semiconductor device 1 .
  • the termination portion 3 is a portion for separating the transistor portion 2 from other devices.
  • Another element may be arranged in a region adjacent to the terminal portion 3 of the transistor portion 2 .
  • another element is a pn diode using a pn junction between the drift layer 12 and the p-type nitride semiconductor layer 16 .
  • the nitride semiconductor device 1 includes a transistor portion 2, a termination portion 3, and a pn diode.
  • the present disclosure can be used as a nitride semiconductor device with improved off characteristics, and can be used, for example, in power devices used in power supply circuits of consumer equipment.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

窒化物半導体デバイスは、基板と、ドリフト層と、第１の高抵抗半導体層と、ｐ型窒化物半導体層と、第２の高抵抗半導体層と、ドリフト層にまで達するゲート開口部と、電子走行層および電子供給層と、ゲート電極と、電子供給層に接するソース電極と、ｐ型窒化物半導体層にまで達するソース開口部と、ｐ型窒化物半導体層に接するように設けられ、ソース電極と接続された電位固定電極と、ドレイン電極と、窒化物半導体デバイスの終端部に設けられ、ｐ型窒化物半導体層を貫通し、第１の高抵抗半導体層にまで達する溝部と、ゲート電極およびソース電極を覆い、かつ、溝部の内面に沿って設けられた絶縁膜と、を備える。第１の高抵抗半導体層は、高抵抗ＡｌＧａＮ層である。

Description

窒化物半導体デバイス
　本開示は、窒化物半導体デバイスに関する。
　ＧａＮ（窒化ガリウム）に代表される窒化物半導体は、バンドギャップが大きいワイドギャップ半導体であり、絶縁破壊電界が大きく、電子の飽和ドリフト速度がＧａＡｓ（ヒ化ガリウム）などの化合物半導体またはＳｉ（シリコン）半導体などに比べて大きいという特長を有している。例えば、ＧａＮおよびＡｌＮ（窒化アルミニウム）のバンドギャップはそれぞれ、室温で３．４ｅＶ、６．２ｅＶである。このため、高出力化、かつ、高耐圧化に有利な窒化物半導体を用いたパワートランジスタの研究開発が行われている。例えば、特許文献１および２には、ＧａＮ系半導体層を備える縦型ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が開示されている。
国際公開第２０２１／０７０４６９号 国際公開第２０２１／１４０８９８号
　しかしながら、上記従来の半導体デバイスに対して、オフ特性の改善の余地がある。
　本開示は、オフ特性が改善された窒化物半導体デバイスを提供する。
　本開示の一態様に係る窒化物半導体デバイスは、基板と、前記基板の上方に設けられた第１の窒化物半導体層と、前記第１の窒化物半導体層の上方に設けられた、前記第１の窒化物半導体層より抵抗が高い第１の高抵抗半導体層と、前記第１の高抵抗半導体層の上方に設けられた第１のｐ型窒化物半導体層と、前記第１のｐ型窒化物半導体層の上方に設けられた、前記第１の窒化物半導体層より抵抗が高い第２の高抵抗半導体層と、前記第２の高抵抗半導体層、前記第１のｐ型窒化物半導体層および前記第１の高抵抗半導体層を貫通し、前記第１の窒化物半導体層にまで達する第１の開口部と、前記第２の高抵抗半導体層の上面および前記第１の開口部を覆うように下から順に設けられた、電子走行層および電子供給層と、前記第１の開口部を覆うように前記電子供給層の上方に設けられたゲート電極と、前記ゲート電極から離れて設けられ、前記電子供給層に接するソース電極と、前記第２の高抵抗半導体層を貫通し、前記第１のｐ型窒化物半導体層にまで達する第２の開口部と、前記第１のｐ型窒化物半導体層に接するように設けられ、前記ソース電極と接続された電位固定電極と、前記基板の下方に設けられたドレイン電極と、前記窒化物半導体デバイスの終端部に設けられ、前記第１のｐ型窒化物半導体層を貫通し、前記第１の高抵抗半導体層にまで達する溝部と、前記ゲート電極および前記ソース電極を覆い、かつ、前記溝部の内面に沿って設けられた絶縁膜と、を備える。前記第１の高抵抗半導体層は、高抵抗ＡｌＧａＮ層である。
　本開示によれば、オフ特性が改善された窒化物半導体デバイスを提供することができる。
図１は、実施の形態１に係る窒化物半導体デバイスの断面図である。 図２は、実施の形態１に係る窒化物半導体デバイスの平面図である。 図３は、実施の形態２に係る窒化物半導体デバイスの断面図である。 図４は、実施の形態３に係る窒化物半導体デバイスの断面図である。 図５は、実施の形態４に係る窒化物半導体デバイスの断面図である。
　（本開示の基礎となった知見）
　本願発明者らは、「背景技術」の欄において記載した従来の窒化物半導体デバイスに関し、以下の問題が生じることを見出した。
　特許文献１に開示された窒化物半導体デバイスでは、ソース電極とドリフト層との間に、高抵抗化されたＧａＮ層と、当該ＧａＮ層上に位置するｐ型ＧａＮ層とが設けられている。高抵抗化されたＧａＮ層が設けられていることにより、耐圧の向上を図っている。
　また、特許文献２に開示された窒化物半導体デバイスでは、ソース電極とドリフト層との間に、アンドープＡｌＧａＮ層と、当該アンドープＡｌＧａＮ層上に位置するｐ型ＧａＮ層とが設けられている。アンドープＡｌＧａＮ層は、ドリフト層内でアンドープＡｌＧａＮ層との界面近傍に二次元電子ガスを発生させる。これにより、電流経路を横方向に広げることで、動作時の抵抗の低減を図っている。
　本願発明者らは、このような従来の窒化物半導体デバイスに対して、デバイス終端部において、ｐ型ＧａＮ層を貫通する溝部を設けることを検討している。溝部を設けることでｐ型ＧａＮ層が端面に現れないようにして、端面を流れるリーク電流を抑制することができる。
　しかしながら、特許文献１に開示された窒化物半導体デバイスでは、溝部を形成するためのｐ型ＧａＮ層のエッチングを行う際に、高抵抗化されたＧａＮ層を均等な膜厚で残存させることが難しい。具体的には、エッチングが局所的にドリフト層に達するマイクロスパイク箇所が発生する。デバイスのオフ時にソース電極とドレイン電極との間に印加されている電圧によって、このマイクロスパイク箇所を介してｐ型ＧａＮ層とドリフト層との間にリーク電流が発生しうる。
　また、特許文献２に開示された窒化物半導体デバイスでは、高抵抗の層が設けられていないので、逆導通動作時にオフリークの増大による耐圧の低下を引き起こすおそれがある。また、ドリフト層内には二次元電子ガスが存在するため、溝部の端面で電界が集中しやすく、オフ特性の劣化を誘発する。
　このように、従来の窒化物半導体デバイスでは、オフ特性の低下が問題となる。
　これに対して、本開示の一態様に係る窒化物半導体デバイスは、基板と、前記基板の上方に設けられた第１の窒化物半導体層と、前記第１の窒化物半導体層の上方に設けられた、前記第１の窒化物半導体層より抵抗が高い第１の高抵抗半導体層と、前記第１の高抵抗半導体層の上方に設けられた第１のｐ型窒化物半導体層と、前記第１のｐ型窒化物半導体層の上方に設けられた、前記第１の窒化物半導体層より抵抗が高い第２の高抵抗半導体層と、前記第２の高抵抗半導体層、前記第１のｐ型窒化物半導体層および前記第１の高抵抗半導体層を貫通し、前記第１の窒化物半導体層にまで達する第１の開口部と、前記第２の高抵抗半導体層の上面および前記第１の開口部を覆うように下から順に設けられた、電子走行層および電子供給層と、前記第１の開口部を覆うように前記電子供給層の上方に設けられたゲート電極と、前記ゲート電極から離れて設けられ、前記電子供給層に接するソース電極と、前記第２の高抵抗半導体層を貫通し、前記第１のｐ型窒化物半導体層にまで達する第２の開口部と、前記第１のｐ型窒化物半導体層に接するように設けられ、前記ソース電極と接続された電位固定電極と、前記基板の下方に設けられたドレイン電極と、前記窒化物半導体デバイスの終端部に設けられ、前記第１のｐ型窒化物半導体層を貫通し、前記第１の高抵抗半導体層にまで達する溝部と、前記ゲート電極および前記ソース電極を覆い、かつ、前記溝部の内面に沿って設けられた絶縁膜と、を備える。前記第１の高抵抗半導体層は、高抵抗ＡｌＧａＮ層である。
　これにより、高抵抗ＡｌＧａＮ層がソース電極と第１の窒化物半導体層との間に設けられているので、耐圧を向上させることができる。また、高抵抗ＡｌＧａＮ層は、溝部を形成するときのエッチングのストッパ層として機能する。このため、溝部の底部に位置する高抵抗ＡｌＧａＮ層を残すことができ、マイクロスパイク箇所などのリーク電流の経路が形成されるのを抑制することができる。よって、デバイスの耐圧の低下を抑制することができ、オフ特性を改善することができる。
　また、例えば、本開示の一態様に係る窒化物半導体デバイスは、前記第１の窒化物半導体層と前記第１の高抵抗半導体層との間に設けられた第２の窒化物半導体層を備えてもよい。前記第２の窒化物半導体層は、アンドープＡｌＧａＮ層であってもよい。
　これにより、第１の窒化物半導体層内には、アンドープＡｌＧａＮ層との界面近傍に二次元電子ガスが発生する。電流が第１の窒化物半導体層内で横方向に広がりやすくなるので、オン時の抵抗を低くすることができる。なお、第１の窒化物半導体層内の二次元電子ガスは溝部の近傍にも広がるので、溝部の端面で電界が集中やすくなる。しかしながら、溝部の底部には高抵抗ＡｌＧａＮ層が配置されているので、高い電界に耐えることができ、耐圧を向上させることができる。このように、オフ特性の改善とオン抵抗の低減とを両立することができる。
　なお、溝部の形成の際に窒化物半導体層のエッチングを行った場合、窒化物半導体層から窒素が離脱し、窒化物半導体層にはＮ空孔が生じる。これに対して、例えば、前記絶縁膜は、少なくともＳｉおよびＮを含んでもよい。
　これにより、窒化物半導体層のＮ空孔を終端させることができるので、電流コラプスの発生を抑制することができる。
　また、例えば、本開示の一態様に係る窒化物半導体デバイスは、前記ゲート電極と前記電子供給層との間に設けられた第２のｐ型窒化物半導体層を備えてもよい。
　これにより、第２のｐ型窒化物半導体層によってゲート電極の直下のキャリア濃度を低減することができ、ＦＥＴの閾値電圧を正側にシフトさせることができる。したがって、窒化物半導体デバイスのトランジスタ部をノーマリオフ型のＦＥＴとして動作させることができる。
　また、例えば、本開示の一態様に係る窒化物半導体デバイスは、前記絶縁膜の上方において前記溝部に張り出すように設けられたフィールドプレートを備えてもよい。
　これにより、終端部の電界の集中を緩和することができ、オフ特性をさらに改善することができる。
　また、例えば、前記フィールドプレートは、前記ソース電極と電気的に接続されていてもよい。
　これにより、終端部の電界の集中をより一層緩和することができ、オフ特性をさらに改善することができる。
　以下では、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略または簡略化する。
　また、本明細書において、平行または直交などの要素間の関係性を示す用語、および、矩形または台形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書および図面において、ｘ軸、ｙ軸およびｚ軸は、三次元直交座標系の三軸を示している。ｘ軸およびｙ軸はそれぞれ、基板の平面視形状が矩形である場合に、当該矩形の第１の辺、および、当該第１の辺に直交する第２の辺に平行な方向である。ｚ軸は、基板の厚み方向である。なお、本明細書において、基板の「厚み方向」とは、基板の主面に垂直な方向のことをいう。厚み方向は、半導体層の積層方向と同じであり、「縦方向」とも記載される。また、基板の主面に平行な方向を「横方向」と記載する場合がある。
　また、基板に対してゲート電極およびソース電極が設けられた側（ｚ軸の正側）を「上方」または「上側」とみなし、基板に対してドレイン電極が設けられた側（ｚ軸の負側）を「下方」または「下側」とみなす。
　なお、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　また、本明細書において、「平面視」とは、窒化物半導体デバイスの基板の主面に対して垂直な方向から見たとき、すなわち、基板の主面を正面から見たときのことをいう。
　また、本明細書において、「第１」、「第２」などの序数詞は、特に断りのない限り、構成要素の数または順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
　また、本明細書において、ＡｌＧａＮとは、三元混晶ＡｌｘＧａ１－ｘＮ（０＜ｘ＜１）のことを表す。以下、多元混晶はそれぞれの構成元素記号の配列、例えばＡｌＩｎＮ、ＧａＩｎＮなどでもって略記される。例えば、窒化物半導体の一例であるＡｌｘＧａ１－ｘ－ｙＩｎｙＮ（０＜ｘ＜１、０＜ｙ＜１、かつ、０＜ｘ＋ｙ＜１）は、ＡｌＧａＩｎＮと略記される。
　（実施の形態１）
　［概要］
　まず、実施の形態１に係る窒化物半導体デバイスの概要について、図１および図２を用いて説明する。
　図１は、本実施の形態に係る窒化物半導体デバイス１の断面図である。図２は、本実施の形態に係る窒化物半導体デバイス１の平面図である。図１は、図２のＩ－Ｉ線における断面を表している。なお、図１では、トランジスタ部２と終端部３との間を模式的に分離して図示している。
　図１に示されるように、窒化物半導体デバイス１は、トランジスタ部２と、終端部３と、を備える。具体的には、窒化物半導体デバイス１は、基板１０と、ドリフト層１２と、第１の高抵抗半導体層１４と、ｐ型窒化物半導体層１６と、第２の高抵抗半導体層１８と、ゲート開口部２０と、電子走行層２２と、電子供給層２４と、ソース開口部２６と、ソース電極２８と、電位固定電極３０と、ゲート電極３２と、ドレイン電極３４とを備える。また、窒化物半導体デバイス１は、終端部３に設けられた溝部４０と、トランジスタ部２および終端部３に跨って設けられた絶縁膜４２と、を備える。
　トランジスタ部２は、ＦＥＴを含む領域であり、図２に示されるように、窒化物半導体デバイス１の中央を含む領域である。具体的には、トランジスタ部２は、平面視において、第２の高抵抗半導体層１８、ゲート開口部２０、電子走行層２２、電子供給層２４、ソース電極２８またはゲート電極３２が配置された領域である（図１を参照）。
　なお、図２では、トランジスタ部２に配置された各構成要素の詳細の図示が省略されている。一例として、平面視形状が一方向に長尺の複数のソース電極２８がストライプ状に配置されており、ゲート電極３２およびゲート開口部２０が隣り合うソース電極２８間に配置されている。あるいは、平面視形状が六角形の複数のソース電極２８が互いに隙間を空けながら平面充填されるように配置されていてもよい。
　終端部３は、トランジスタ部２以外の領域であり、トランジスタ部２を囲むリング状に設けられている。終端部３には、第２の高抵抗半導体層１８、ゲート開口部２０、電子走行層２２、電子供給層２４、ソース電極２８およびゲート電極３２が配置されていない。
　本実施の形態では、窒化物半導体デバイス１は、ＧａＮおよびＡｌＧａＮなどの窒化物半導体を主成分とする半導体層の積層構造を有するデバイスである。具体的には、窒化物半導体デバイス１は、ＡｌＧａＮ膜とＧａＮ膜とのヘテロ構造を有する。
　ＡｌＧａＮ膜とＧａＮ膜とのヘテロ構造において、（０００１）面上での自発分極またはピエゾ分極によって、ヘテロ界面には高濃度の二次元電子ガスが発生する。このため、アンドープ状態であっても、当該界面には、１×１０１３ｃｍ－２以上のシートキャリア濃度が得られる特徴を有する。
　本実施の形態に係る窒化物半導体デバイス１は、電子走行層２２内に発生する二次元電子ガスをチャネルとして利用した電界効果トランジスタ（ＦＥＴ）である。具体的には、窒化物半導体デバイス１は、いわゆる縦型ＦＥＴである。
　本実施の形態に係る窒化物半導体デバイス１は、ノーマリオフ型のＦＥＴである。窒化物半導体デバイス１では、例えば、ソース電極２８が接地され（すなわち、電位が０Ｖ）、ドレイン電極３４に正の電位が与えられている。ドレイン電極３４に与えられる電位は、例えば１００Ｖ以上１２００Ｖ以下であるが、これに限らない。窒化物半導体デバイス１がオフ状態である場合には、ゲート電極３２には０Ｖまたは負の電位（例えば－５Ｖ）が印加されている。窒化物半導体デバイス１がオン状態である場合には、ゲート電極３２には正の電位（例えば＋５Ｖ）が印加されている。なお、窒化物半導体デバイス１は、ノーマリオン型のＦＥＴであってもよい。
　［トランジスタ部の構成］
　以下では、窒化物半導体デバイス１のトランジスタ部２の構成について、図１を参照して説明する。
　基板１０は、窒化物半導体からなる基板である。基板１０は、例えば厚さが３００μｍであり、ドナー濃度が１×１０１８ｃｍ－３であるｎ＋型のＧａＮからなる基板である。基板１０の上面は、ＧａＮの（０００１）面（ｃ面）にほぼ一致する。
　なお、ｎ型、ｎ＋型およびｎ－型、ならびに、ｐ型、ｐ＋型およびｐ－型は、半導体の導電型を示している。ｎ型、ｎ＋型およびｎ－型は、窒化物半導体の第１の導電型の一例である。ｐ型、ｐ＋型およびｐ－型は、第１の導電型とは極性が異なる第２の導電型の一例である。
　なお、基板１０は、窒化物半導体基板でなくてもよい。例えば、基板１０は、シリコン（Ｓｉ）基板、炭化シリコン（ＳｉＣ）基板、または、酸化亜鉛（ＺｎＯ）基板などであってもよい。
　ドリフト層１２は、基板１０の上方に設けられた第１の窒化物半導体層の一例である。ドリフト層１２は、例えば、厚さが８μｍのｎ－型のＧａＮからなる膜である。ドリフト層１２は、基板１０の上面に接触して設けられている。ドリフト層１２のドナー濃度は、基板１０のドナー濃度よりも低く、例えば１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である。また、ドリフト層１２は、炭素（Ｃ）を含んでいてもよい。ドリフト層１２の炭素濃度は、第１の高抵抗半導体層１４の炭素濃度より低く、例えば１×１０１５ｃｍ－３以上２×１０１７ｃｍ－３以下である。
　第１の高抵抗半導体層１４は、ドリフト層１２の上方に設けられた第１の高抵抗半導体層の一例である。第１の高抵抗半導体層１４の抵抗は、ドリフト層１２の抵抗よりも高い。第１の高抵抗半導体層１４の厚さは、例えば２００ｎｍである。第１の高抵抗半導体層１４は、ドリフト層１２の上面に接触して設けられている。
　第１の高抵抗半導体層１４は、高抵抗ＡｌＧａＮ層である。高抵抗ＡｌＧａＮ層は、ＡｌＧａＮを主成分として含む層であり、所定の元素を含有することにより、アンドープＡｌＧａＮよりも抵抗が高い層である。なお、“アンドープ”とは、窒化物半導体の極性をｎ型またはｐ型に変化させるＳｉ、Ｏ（酸素）またはＭｇ（マグネシウム）などのドーパントが実質的にドープされていないことを意味する。
　具体的には、第１の高抵抗半導体層１４は、炭素（Ｃ）を含有するＡｌＧａＮ層である。炭素濃度は、例えば３×１０１７ｃｍ－３以上であり、好ましくは、１×１０１８ｃｍ－３以上であってもよい。第１の高抵抗半導体層１４は、マグネシウム（Ｍｇ）、鉄（Ｆｅ）またはボロン（Ｂ）などのイオンをＡｌＧａＮに注入することで形成されてもよい。イオン注入に用いられるイオン種は、高抵抗化できるイオン種であれば上記以外のイオン種でも同様の効果が得られる。
　ｐ型窒化物半導体層１６は、第１の高抵抗半導体層１４の上方に設けられた第１のｐ型窒化物半導体層の一例である。ｐ型窒化物半導体層１６は、例えば、厚さが４００ｎｍであり、キャリア濃度が１×１０１７ｃｍ－３であるｐ－型のＧａＮからなる膜である。ｐ型窒化物半導体層１６は、ｐ型不純物として、例えば、マグネシウム（Ｍｇ）を含んでいる。ｐ型窒化物半導体層１６は、第１の高抵抗半導体層１４の上面に接触して設けられている。
　第２の高抵抗半導体層１８は、ｐ型窒化物半導体層１６の上方に設けられた第２の高抵抗半導体層の一例である。第２の高抵抗半導体層１８の抵抗は、ドリフト層１２の抵抗よりも高い。第２の高抵抗半導体層１８の厚さは、例えば２００ｎｍである。第２の高抵抗半導体層１８は、ｐ型窒化物半導体層１６の上面に接触して設けられている。
　第２の高抵抗半導体層１８は、高抵抗ＧａＮ層である。高抵抗ＧａＮ層は、ＧａＮを主成分として含む層であり、所定の元素を含有することにより、アンドープＧａＮよりも抵抗が高い層である。具体的には、第２の高抵抗半導体層１８は、炭素（Ｃ）を含有するＧａＮ層である。炭素濃度は、例えば３×１０１７ｃｍ－３以上であり、好ましくは、１×１０１８ｃｍ－３以上であってもよい。
　ゲート開口部２０は、第２の高抵抗半導体層１８、ｐ型窒化物半導体層１６および第１の高抵抗半導体層１４を貫通し、ドリフト層１２にまで達する第１の開口部の一例である。図１に示されるように、ゲート開口部２０は、底部２０ａと、側壁部２０ｂとを有する。底部２０ａは、ドリフト層１２の上面であり、第１の高抵抗半導体層１４とドリフト層１２との界面よりも下側に位置している。側壁部２０ｂは、第２の高抵抗半導体層１８、ｐ型窒化物半導体層１６および第１の高抵抗半導体層１４の各々の端面と、ドリフト層１２の上面の一部とである。ゲート開口部２０の側壁部２０ｂは、基板１０の主面に対して斜めに傾斜している。例えば、ゲート開口部２０の断面形状は、逆台形、より具体的には、逆等脚台形である。なお、ゲート開口部２０の断面形状は、矩形であってもよい。
　電子走行層２２は、第２の高抵抗半導体層１８の上面とゲート開口部２０とを覆うように設けられている。具体的には、電子走行層２２は、第２の高抵抗半導体層１８の上面と、ゲート開口部２０の側壁部２０ｂおよび底部２０ａとの各々に接触して設けられている。電子走行層２２は、ゲート開口部２０を形成した後に、窒化物半導体の再成長によって形成される第１の再成長層である。電子走行層２２の厚さは、ほぼ均一であり、ゲート開口部２０の内面形状に沿って湾曲している。電子走行層２２は、例えば、厚さが１００ｎｍのアンドープＧａＮからなる膜である。なお、電子走行層２２は、Ｓｉなどがドープされることにより、ｎ型化されていてもよい。
　また、電子走行層２２と電子供給層２４との間には、厚さが１ｎｍ程度のＡｌＮ層が第２の再成長層として設けられていてもよい。ＡｌＮ層は、合金散乱を抑制し、チャネル移動度を向上させることができる。なお、ＡｌＮ層は設けられていなくてもよく、電子走行層２２と電子供給層２４とは直接接触していてもよい。電子走行層２２内において、ＡｌＮ層と電子走行層２２との界面近傍には、チャネルとなる二次元電子ガス（図示せず）が発生する。
　電子供給層２４は、電子走行層２２の上方に設けられている。具体的には、電子供給層２４は、電子走行層２２の上面に沿って設けられている。電子供給層２４は、ゲート開口部２０を形成した後に、窒化物半導体の再成長によって形成される第３の再成長層である。電子供給層２４の厚さは、ほぼ均一であり、電子走行層２２の上面の湾曲形状に沿って湾曲している。電子供給層２４は、例えば、厚さが５０ｎｍのＡｌＧａＮからなる膜である。
　ソース開口部２６は、ゲート電極３２から離れた位置において、第２の高抵抗半導体層１８を貫通し、ｐ型窒化物半導体層１６にまで達する第２の開口部の一例である。具体的には、ソース開口部２６は、電子供給層２４、電子走行層２２および第２の高抵抗半導体層１８を貫通し、ｐ型窒化物半導体層１６にまで達している。
　図１に示されるように、ソース開口部２６は、底部２６ａと、側壁部２６ｂとを有する。底部２６ａは、ｐ型窒化物半導体層１６の上面であり、ｐ型窒化物半導体層１６と第２の高抵抗半導体層１８との界面よりも下側に位置している。側壁部２６ｂは、電子供給層２４、電子走行層２２および第２の高抵抗半導体層１８の各々の端面と、ｐ型窒化物半導体層１６の上面の一部とである。ソース開口部２６の側壁部２６ｂは、基板１０の主面に対して斜めに傾斜している。例えば、ソース開口部２６の断面形状は、逆台形、より具体的には、逆等脚台形である。なお、ソース開口部２６の断面形状は、矩形であってもよい。
　ソース電極２８は、ゲート電極３２から離れて設けられ、電子供給層２４および電子走行層２２に接している。ソース電極２８は、ソース開口部２６の底部２６ａおよび側壁部２６ｂを覆うように設けられている。ソース電極２８は、ソース開口部２６の側壁部２６ｂにおいて、電子走行層２２内の二次元電子ガスと直接接触している。
　ソース電極２８は、金属などの導電性の材料を用いて形成されている。ソース電極２８の材料としては、ｎ型の半導体に対してオーミック接触される材料を用いることができ、例えば、チタン（Ｔｉ）などを用いることができる。ソース電極２８は、Ｔｉ膜とＡｌ膜との積層構造を有してもよい。積層構造は、Ａｌ膜がＴｉ膜より下層側であり、本明細書では、Ｔｉ／Ａｌと表す。
　電位固定電極３０は、ソース開口部２６の底部２６ａでｐ型窒化物半導体層１６に接している。本実施の形態では、電位固定電極３０は、ソース電極２８に電気的に接続されている。具体的には、電位固定電極３０は、ソース電極２８の一部である。電位固定電極３０は、ソース電極２８のうち、ソース開口部２６の底部２６ａに接触する部分とみなすことができる。電位固定電極３０は、ソース電極２８と同じ材料を用いて形成されている。
　ゲート電極３２は、ゲート開口部２０を覆うように電子供給層２４の上方に設けられている。ゲート電極３２は、電子供給層２４の上面に沿った形状で、電子供給層２４の上面に接触してほぼ均一な厚さで形成されている。
　ゲート電極３２は、金属などの導電性の材料を用いて形成されている。例えば、ゲート電極３２は、Ｐｄを用いて形成されている。なお、ゲート電極３２の材料としては、ｎ型の半導体に対してショットキー接触される材料を用いることができ、例えば、Ｎｉ系材料、ＷＳｉ、Ａｕなどを用いることができる。
　ドレイン電極３４は、基板１０の下方に設けられる。具体的には、ドレイン電極３４は、基板１０の下面（結晶成長面とは反対側の面）に接触して設けられている。ドレイン電極３４は、金属などの導電性の材料を用いて形成されている。例えば、ドレイン電極３４は、ソース電極２８の材料と同じく、ｎ型の半導体に対してオーミック接触となる材料を用いることができる。
　各窒化物半導体層は、ＭＯＶＰＥ（Ｍｅｔａｌ－Ｏｒｇａｎｉｃ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ）法などのエピタキシャル成長によって形成することができる。具体的には、ドリフト層１２、第１の高抵抗半導体層１４、ｐ型窒化物半導体層１６、第２の高抵抗半導体層１８、電子走行層２２および電子供給層２４は、ＭＯＶＰＥ装置を用いて順に成膜することで形成することができる。ドリフト層１２、第１の高抵抗半導体層１４、ｐ型窒化物半導体層１６および第２の高抵抗半導体層１８はこの順で、例えば、同一のチャンバー内で連続的に形成される。その後、ゲート開口部２０を形成した後、結晶の再成長により、電子走行層２２および電子供給層２４が同一のチャンバー内で連続的に形成される。
　ｐ型不純物および高抵抗化のための不純物は、結晶成長の際に不純物元素を導入することにより各層に添加することができる。あるいは、アンドープの半導体層を成膜した後にイオン注入などによって不純物を添加してもよい。
　ゲート開口部２０、ソース開口部２６および溝部４０は、フォトリソグラフィおよびエッチングによって形成される。エッチングは、例えばドライエッチングである。
　ソース電極２８、電位固定電極３０、ゲート電極３２およびドレイン電極３４はそれぞれ、蒸着法またはスパッタリング法などによって金属膜を成膜し、所定形状にパターニングすることで形成される。パターニングは、フォトリソグラフィおよびエッチングによって行うことができる。なお、ドレイン電極３４は、パターニングされておらず、基板１０の下面全面に設けられていてもよい。
　［終端部の構成］
　続いて、本実施の形態に係る窒化物半導体デバイス１の終端部３の構成を説明する。
　図１に示されるように、終端部３では、第２の高抵抗半導体層１８、電子走行層２２、電子供給層２４、ソース電極２８およびゲート電極３２は設けられていない。例えば、ソース開口部２６の形成と同時に、終端部３における第２の高抵抗半導体層１８、電子走行層２２および電子供給層２４が除去される。
　終端部３には、溝部４０が設けられている。溝部４０は、トランジスタ部２を区画し分離するためのアイソレーション用のトレンチである。溝部４０は、ｐ型窒化物半導体層１６を貫通して第１の高抵抗半導体層１４にまで達している。なお、ｐ型窒化物半導体層１６の一部は、終端部３に設けられている。言い換えると、終端部３は、平面視において、ｐ型窒化物半導体層１６が配置された領域と、ｐ型窒化物半導体層１６が配置されていない領域（具体的には、溝部４０が設けられた領域）と、を含んでいる。
　溝部４０は、底部４０ａと、側壁部４０ｂと、を有する。本実施の形態では、溝部４０は、トランジスタ部２側にのみ側壁部４０ｂを有する段差部である。つまり、溝部４０の底部４０ａは、窒化物半導体デバイス１の端面に繋がっている。溝部４０は、図２に示されるように、トランジスタ部２を囲むリング状に設けられている。
　溝部４０の底部４０ａは、第１の高抵抗半導体層１４の上面の一部である。底部４０ａは、例えば基板１０の上面に平行である。
　図１に示されるように、溝部４０は、基板１０からの距離によらず開口面積が一定になるように形成されている。具体的には、溝部４０の側壁部４０ｂは、底部４０ａに対して垂直である。つまり、溝部４０の断面視形状は、矩形である。なお、溝部４０の断面視形状は、ゲート開口部２０と同様に逆台形状であってもよい。
　溝部４０は、例えば、ソース開口部２６を形成するドライエッチング工程に続いて、エッチングマスクを変更してドライエッチングを行うことにより形成される。あるいは、ソース電極２８もしくは電位固定電極３０を形成した後、または、ゲート電極３２を形成した後に、ドライエッチングによって溝部４０を形成してもよい。
　［主な特徴的な構成と作用効果］
　続いて、上述した窒化物半導体デバイス１における主な特徴的な構成とその作用効果とについて説明する。
　本実施の形態では、ドリフト層１２とｐ型窒化物半導体層１６との間に第１の高抵抗半導体層１４が設けられている。つまり、ｎ型のＧａＮ（ドリフト層１２）とｐ型のＧａＮ（ｐ型窒化物半導体層１６）とで構成されていた寄生ｐｎダイオードの寄生ｐｎ接合部に第１の高抵抗半導体層１４が挿入されることにより、ｐ型窒化物半導体層１６とドリフト層１２との間で電流が流れにくくなる。つまり、寄生ｐｎ接合ダイオードの電流パスを遮断することができる。
　これにより、窒化物半導体デバイス１がオフの場合に、ドレイン側電位がソース側電位よりも低くなったとしても、ソース電極２８からドレイン電極３４に大電流が流れることを抑制することができる。逆導通動作で寄生ｐｎダイオードに大電流が流れにくくなるので、逆導通動作に起因する耐圧の低下を抑制することができる。
　また、ｐ型窒化物半導体層１６は、電位固定電極３０によって電位が固定される。具体的には、ｐ型窒化物半導体層１６は、ソース電極２８の電位（ソース電位）と同じ電位に固定される。これにより、ｐ型窒化物半導体層１６とゲート電極３２との間のキャリアを枯渇させ、オフ時のドレイン－ゲート間のリーク電流を抑制することができる。つまり、ｐ型窒化物半導体層１６は、ドレイン電極３４からソース電極２８に向かってチャネル（電子走行層２２内の二次元電子ガス）を介さずに流れるリーク電流を抑制するブロック層として機能する。
　また、終端部３では、溝部４０が設けられていることにより、ｐ型窒化物半導体層１６を窒化物半導体デバイス１の端面から離すことができる。これにより、オフ時のデバイスの端面に沿ったリーク電流の発生を抑制することができ、耐圧を高めることができる。
　本実施の形態では、ｐ型窒化物半導体層１６と第１の高抵抗半導体層１４とは、異なる材料を用いて形成されている。具体的には、ｐ型窒化物半導体層１６がｐ型ＧａＮ層であるのに対して、第１の高抵抗半導体層１４は、炭素が添加されたＡｌＧａＮ層である。ＡｌＧａＮ層は、ＧａＮ層のドライエッチングに対するストッパ層として機能する。すなわち、ｐ型窒化物半導体層１６（ＧａＮ層）をドライエッチングで除去した場合に、第１の高抵抗半導体層１４（ＡｌＧａＮ層）は除去されずに残存する。局所的な開口および膜厚が小さい箇所が第１の高抵抗半導体層１４には形成されないので、ｐ型窒化物半導体層１６とｎ型のドリフト層１２との間のリーク電流の経路の発生を抑制することができる。これにより、オフ時のリーク電流の発生を抑制することができ、耐圧を高めることができる。
　以上のように、本実施の形態に係る窒化物半導体デバイス１によれば、オフ特性を改善することができる。
　なお、絶縁膜４２は、トランジスタ部２および終端部３に亘って設けられている。具体的には、絶縁膜４２は、ゲート電極３２およびソース電極２８を覆い、かつ、溝部４０の内面（底部４０ａおよび側壁部４０ｂ）に沿って設けられている。例えば、絶縁膜４２は、窒化物半導体デバイス１のほぼ全域を覆う保護膜である。
　絶縁膜４２は、絶縁性材料を用いて形成されている。例えば、絶縁膜４２は、シリコン（Ｓｉ）および窒素（Ｎ）を含んでいる。これにより、ドライエッチングでの窒素抜けによりＧａＮ層にＮ空孔が発生したとしても、絶縁膜４２が当該Ｎ空孔を終端させることができる。よって、ＧａＮ層の膜質の劣化が抑制され、電流コラプスの発生を抑制することができる。なお、絶縁膜４２は必ずしもＳｉおよびＮを含んでいなくてもよい。絶縁膜４２は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、アルミニウム酸化膜などの単層または積層構造である。
　（実施の形態２）
　続いて、実施の形態２について説明する。
　実施の形態２に係る窒化物半導体デバイスは、実施の形態１と比較して、ドリフト層１２に対してヘテロ界面を形成する半導体層を備える点が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　図３は、本実施の形態に係る窒化物半導体デバイス１０１の断面図である。図３に示されるように、窒化物半導体デバイス１０１は、図１に示される窒化物半導体デバイス１の構成に加えて、電子供給層１１４を備える。
　電子供給層１１４は、ドリフト層１２と第１の高抵抗半導体層１４との間に設けられた第２の窒化物半導体層の一例である。電子供給層１１４は、例えば、厚さが５０ｎｍのアンドープＡｌＧａＮからなる膜である。電子供給層１１４は、ドリフト層１２の成膜から引き続いてＭＯＶＰＥ法によって成膜される。
　電子供給層１１４は、ドリフト層１２の上面に接触して配置され、ドリフト層１２との間でＡｌＧａＮ／ＧａＮのヘテロ界面を形成している。これにより、ドリフト層１２内には、電子供給層１１４との界面近傍に二次元電子ガスが発生する。
　つまり、窒化物半導体デバイス１０１では、ドリフト層１２内で二次元電子ガスが、ゲート開口部２０の底部２０ａの近傍から横方向（具体的には、基板１０の上面に平行な方向）に延びるように形成されている。このため、電子走行層２２内の二次元電子ガス（チャネル）を介して移動する電子は、底部２０ａの近傍においてドリフト層１２内の二次元電子ガスを通って横方向に広がりやすくなる。このため、ドリフト層１２内において、底部２０ａの直下方向に位置する部分だけでなく、当該部分の外側（平面視において底部２０ａの外側）に位置する部分も電流の流れる経路として利用可能になる。このため、ソース－ドレイン間電流が、ドリフト層１２内の広い領域に拡散されやすくなる。よって、窒化物半導体デバイス１０１の動作時の抵抗値を低減することができる。
　なお、ドリフト層１２内の二次元電子ガスは溝部４０の近傍にも広がるので、溝部４０の端面で電界が集中しやすくなる。しかしながら、溝部４０の底部４０ａには第１の高抵抗半導体層１４が配置されているので、高い電界に耐えることができ、耐圧を向上させることができる。このように、本実施の形態に係る窒化物半導体デバイス１０１によれば、オフ特性の改善とオン抵抗の低減とを両立することができる。
　（実施の形態３）
　続いて、実施の形態３について説明する。
　実施の形態３に係る窒化物半導体デバイスは、実施の形態１と比較して、ゲート電極と電子走行層との間にｐ型窒化物半導体層を備える点が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　図４は、本実施の形態に係る窒化物半導体デバイス２０１の断面図である。図４に示されるように、窒化物半導体デバイス２０１は、図１に示される窒化物半導体デバイス１の構成に加えて、ｐ型窒化物半導体層２３２を備える。
　図４に示されるように、ｐ型窒化物半導体層２３２は、ゲート電極３２と電子供給層２４との間に設けられた第２のｐ型窒化物半導体層の一例である。ｐ型窒化物半導体層２３２は、電子供給層２４の上面とゲート電極３２の下面とに接触している。
　ｐ型窒化物半導体層２３２は、例えば、厚さが１００ｎｍであり、キャリア濃度が１×１０１７ｃｍ－３であるｐ型のＡｌＧａＮからなる窒化物半導体層である。ｐ型窒化物半導体層２３２は、電子供給層２４の成膜から引き続いてＭＯＶＰＥ法によって成膜され、パターニングされることによって形成される。
　本実施の形態によれば、ｐ型窒化物半導体層２３２によって、チャネル部分の伝導帯端のポテンシャルが持ち上げられる。このため、窒化物半導体デバイス２０１の閾値電圧を増大させることができる。つまり、窒化物半導体デバイス２０１のトランジスタ部２をノーマリオフ型のＦＥＴとして動作させることができる。
　なお、ｐ型窒化物半導体層２３２の代わりに、窒化シリコン（ＳｉＮ）または酸化シリコン（ＳｉＯ２）のような絶縁性材料を用いて形成された層が設けられていてもよい。つまり、チャネルのポテンシャルを持ち上げる効果がある材料であれば特に限定されない。
　また、窒化物半導体デバイス２０１は、実施の形態２と同様に、電子供給層１１４を備えてもよい。
　（実施の形態４）
　続いて、実施の形態４について説明する。
　実施の形態４に係る窒化物半導体デバイスは、実施の形態１と比較して、フィールドプレートを備える点が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　図５は、本実施の形態に係る窒化物半導体デバイス３０１の断面図である。図５に示されるように、窒化物半導体デバイス３０１は、図１に示される窒化物半導体デバイス１の構成に加えて、フィールドプレート３４４を備える。また、窒化物半導体デバイス３０１は、絶縁膜４２の代わりに絶縁膜３４２を備える。
　絶縁膜３４２は、溝部４０の内面に沿って設けられている。具体的には、絶縁膜３４２は、フィールドプレート３４４とソース電極２８以外の構成要素（具体的には、ゲート電極３２、電子供給層２４、ｐ型窒化物半導体層１６、第１の高抵抗半導体層１４およびドリフト層１２）とを電気的に絶縁するために設けられている。例えば、絶縁膜３４２は、ゲート電極３２および溝部４０が形成された後、その上面全面に成膜され、ソース電極２８の少なくとも一部のみを露出させるようにパターニングされることで形成される。つまり、絶縁膜３４２には、ソース電極２８とフィールドプレート３４４とを電気的に接続するためのコンタクトホールが形成されている。絶縁膜３４２は、例えば、絶縁膜４２と同じ材料を用いて形成することができる。
　フィールドプレート３４４は、絶縁膜３４２の上方において溝部４０に張り出すように設けられている。つまり、フィールドプレート３４４は、平面視において、溝部４０の底部４０ａに重なっている。
　フィールドプレート３４４は、金属などの導電性材料を用いて形成されている。例えば、フィールドプレート３４４の材料としては、ソース電極２８と同じ材料を用いることができる。本実施の形態では、フィールドプレート３４４は、ソース電極２８と電気的に接続されている。つまり、フィールドプレート３４４は、ソース電極２８と同じ電位が供給されている。
　終端部３において、オフ状態における電界は、溝部４０の底部４０ａと側壁部４０ｂとの交差部分、すなわち、溝部４０の角部に集中しやすい。フィールドプレート３４４が溝部４０に張り出すように設けられていることで、底部４０ａと側壁部４０ｂとの交差部分に集中する電界の一部をフィールドプレート３４４の張り出した部分に分散させることができる。底部４０ａと側壁部４０ｂとの交差部分の近傍にはエッチングダメージを含むｐｎ接合が存在しているので、当該ｐｎ接合への電界集中が緩和されることにより、窒化物半導体デバイス３０１のオフ特性を改善することができる。
　なお、本実施の形態では、フィールドプレート３４４がソース電極２８と電気的に接続されている例を示したが、これに限らない。フィールドプレート３４４は、ソース電極２８と絶縁されていてもよく、ソース電極２８と同じ電位または異なる電位が別途供給されてもよい。この場合、絶縁膜３４２には、ソース電極２８とフィールドプレート３４４とを電気的に接続するためのコンタクトホールが設けられていない。
　また、窒化物半導体デバイス３０１は、実施の形態２と同様に、電子供給層１１４を備えてもよい。また、窒化物半導体デバイス３０１は、実施の形態３と同様に、ｐ型窒化物半導体層２３２を備えてもよい。
　（他の実施の形態）
　以上、１つまたは複数の態様に係る窒化物半導体デバイスについて、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、および、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
　例えば、上記の実施の形態では、電位固定電極３０がソース電極２８の一部である例を示したが、これに限定されない。電位固定電極３０とソース電極２８とは、物理的に離れて配置されていてもよい。この場合、絶縁膜３４２の上方に設けられたフィールドプレート３４４によって、電位固定電極３０とソース電極２８とを電気的に接続することができる。また、電位固定電極３０は、ソース電極２８とは異なる材料を用いて形成されていてもよい。
　例えば、電位固定電極３０の材料としては、ｐ型窒化物半導体層１６に対してオーミック接触する材料を用いることができる。例えば、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、金（Ａｕ）、タングステンシリサイド（ＷＳｉ）などを用いることができる。これらは、ゲート電極３２に使用される材料と同じであるため、ゲート電極３２と電位固定電極３０とを同じ工程で形成することができる。
　また、例えば、ソース電極２８は、ソース開口部２６内に設けられていなくてもよい。例えば、ソース電極２８は、電子供給層２４の上面に配置されており、電子走行層２２には接触していなくてもよい。この場合、ソース開口部２６は、電位固定電極３０がｐ型窒化物半導体層１６に接触するための開口部であり、ソース電極２８とは離れた位置に設けられている。
　また、例えば、ドリフト層１２は、基板１０側から第１の高抵抗半導体層１４側にかけて徐々に不純物濃度（ドナー濃度）を低減させていくグレーデッド構造にしてもよい。なお、ドナー濃度の制御は、ドナーとなるＳｉで制御してもよいし、Ｓｉを補償するようなアクセプターとなる炭素で制御してもよい。あるいは、ドリフト層１２は、不純物濃度が異なる複数の窒化物半導体層から構成されてもよい。
　また、例えば、終端部３は、窒化物半導体デバイス１の端面を含んでいなくてもよい。終端部３は、トランジスタ部２を他の装置から分離するための部分である。トランジスタ部２の終端部３を挟んだ隣の領域に他の素子が配置されていてもよい。例えば、他の素子は、ドリフト層１２とｐ型窒化物半導体層１６とのｐｎ接合を利用したｐｎダイオードである。この場合、窒化物半導体デバイス１は、トランジスタ部２と、終端部３と、ｐｎダイオードと、を備える。
　また、上記の各実施の形態は、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示は、オフ特性が改善された窒化物半導体デバイスとして利用でき、例えば、民生機器の電源回路などで用いられるパワーデバイスなどに利用することができる。
１、１０１、２０１、３０１　窒化物半導体デバイス
２　トランジスタ部
３　終端部
１０　基板
１２　ドリフト層
１４　第１の高抵抗半導体層
１６、２３２　ｐ型窒化物半導体層
１８　第２の高抵抗半導体層
２０　ゲート開口部
２０ａ、２６ａ、４０ａ　底部
２０ｂ、２６ｂ、４０ｂ　側壁部
２２　電子走行層
２４、１１４　電子供給層
２６　ソース開口部
２８　ソース電極
３０　電位固定電極
３２　ゲート電極
３４　ドレイン電極
４０　溝部
４２、３４２　絶縁膜
３４４　フィールドプレート

Claims (7)

  1. 　窒化物半導体デバイスであって、
    　基板と、
    　前記基板の上方に設けられた第１の窒化物半導体層と、
    　前記第１の窒化物半導体層の上方に設けられた、前記第１の窒化物半導体層より抵抗が高い第１の高抵抗半導体層と、
    　前記第１の高抵抗半導体層の上方に設けられた第１のｐ型窒化物半導体層と、
    　前記第１のｐ型窒化物半導体層の上方に設けられた、前記第１の窒化物半導体層より抵抗が高い第２の高抵抗半導体層と、
    　前記第２の高抵抗半導体層、前記第１のｐ型窒化物半導体層および前記第１の高抵抗半導体層を貫通し、前記第１の窒化物半導体層にまで達する第１の開口部と、
    　前記第２の高抵抗半導体層の上面および前記第１の開口部を覆うように下から順に設けられた、電子走行層および電子供給層と、
    　前記第１の開口部を覆うように前記電子供給層の上方に設けられたゲート電極と、
    　前記ゲート電極から離れて設けられ、前記電子供給層に接するソース電極と、
    　前記第２の高抵抗半導体層を貫通し、前記第１のｐ型窒化物半導体層にまで達する第２の開口部と、
    　前記第１のｐ型窒化物半導体層に接するように設けられ、前記ソース電極と接続された電位固定電極と、
    　前記基板の下方に設けられたドレイン電極と、
    　前記窒化物半導体デバイスの終端部に設けられ、前記第１のｐ型窒化物半導体層を貫通し、前記第１の高抵抗半導体層にまで達する溝部と、
    　前記ゲート電極および前記ソース電極を覆い、かつ、前記溝部の内面に沿って設けられた絶縁膜と、を備え、
    　前記第１の高抵抗半導体層は、高抵抗ＡｌＧａＮ層である、
    　窒化物半導体デバイス。
  2. 　前記第１の窒化物半導体層と前記第１の高抵抗半導体層との間に設けられた第２の窒化物半導体層を備え、
    　前記第２の窒化物半導体層は、アンドープＡｌＧａＮ層である、
    　請求項１に記載の窒化物半導体デバイス。
  3. 　前記高抵抗ＡｌＧａＮ層は、前記アンドープＡｌＧａＮ層よりも抵抗が高い、
    　請求項２に記載の窒化物半導体デバイス。
  4. 　前記絶縁膜は、少なくともＳｉおよびＮを含む、
    　請求項１から３のいずれか１項に記載の窒化物半導体デバイス。
  5. 　前記ゲート電極と前記電子供給層との間に設けられた第２のｐ型窒化物半導体層を備える、
    　請求項１から４のいずれか１項に記載の窒化物半導体デバイス。
  6. 　前記絶縁膜の上方において前記溝部に張り出すように設けられたフィールドプレートを備える、
    　請求項１から５のいずれか１項に記載の窒化物半導体デバイス。
  7. 　前記フィールドプレートは、前記ソース電極と電気的に接続されている、
    　請求項６に記載の窒化物半導体デバイス。
PCT/JP2022/028179 2021-12-27 2022-07-20 窒化物半導体デバイス WO2023127187A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021212461 2021-12-27
JP2021-212461 2021-12-27

Publications (1)

Publication Number Publication Date
WO2023127187A1 true WO2023127187A1 (ja) 2023-07-06

Family

ID=86998547

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/028179 WO2023127187A1 (ja) 2021-12-27 2022-07-20 窒化物半導体デバイス

Country Status (1)

Country Link
WO (1) WO2023127187A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015004853A1 (ja) * 2013-07-12 2015-01-15 パナソニックＩｐマネジメント株式会社 半導体装置
JP2015023074A (ja) * 2013-07-17 2015-02-02 豊田合成株式会社 半導体装置
WO2019187789A1 (ja) * 2018-03-27 2019-10-03 パナソニック株式会社 窒化物半導体装置
WO2021070469A1 (ja) * 2019-10-09 2021-04-15 パナソニック株式会社 窒化物半導体デバイス
WO2021140898A1 (ja) * 2020-01-08 2021-07-15 パナソニック株式会社 窒化物半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015004853A1 (ja) * 2013-07-12 2015-01-15 パナソニックＩｐマネジメント株式会社 半導体装置
JP2015023074A (ja) * 2013-07-17 2015-02-02 豊田合成株式会社 半導体装置
WO2019187789A1 (ja) * 2018-03-27 2019-10-03 パナソニック株式会社 窒化物半導体装置
WO2021070469A1 (ja) * 2019-10-09 2021-04-15 パナソニック株式会社 窒化物半導体デバイス
WO2021140898A1 (ja) * 2020-01-08 2021-07-15 パナソニック株式会社 窒化物半導体装置

Similar Documents

Publication Publication Date Title
US9520489B2 (en) Semiconductor device
EP2763179B1 (en) High Electron Mobility Transistor (HEMT)
US7816707B2 (en) Field-effect transistor with nitride semiconductor and method for fabricating the same
US6548333B2 (en) Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
US20140110759A1 (en) Semiconductor device
US9589951B2 (en) High-electron-mobility transistor with protective diode
WO2010084727A1 (ja) 電界効果トランジスタ及びその製造方法
US10868165B2 (en) Transistor structure with depletion-mode and enhancement mode-devices
KR101982402B1 (ko) 반도체 장치와 그 제조 방법
WO2022176455A1 (ja) 窒化物半導体デバイス
US20230207636A1 (en) High Voltage Blocking III-V Semiconductor Device
JP7195306B2 (ja) 窒化物半導体装置
US9680001B2 (en) Nitride semiconductor device
CN114270532B (zh) 半导体装置及其制造方法
US20230215923A1 (en) Nitride semiconductor device
JP7303807B2 (ja) 窒化物半導体装置
US20240105812A1 (en) Nitride-based semiconductor device and method for manufacturing the same
JP2011066464A (ja) 電界効果トランジスタ
JP2013239735A (ja) 電界効果トランジスタ
JP7361723B2 (ja) 窒化物半導体装置
WO2023127187A1 (ja) 窒化物半導体デバイス
WO2023112374A1 (ja) 窒化物半導体デバイス
WO2023042617A1 (ja) 半導体装置
US20230387288A1 (en) Nitride semiconductor device
WO2024116612A1 (ja) 窒化物半導体デバイス

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22915422

Country of ref document: EP

Kind code of ref document: A1