JP7220401B2 - パルス幅変調回路 - Google Patents

Description

本発明は、クロック信号に同期して動作し、入力する制御値に応じたパルス幅の出力パルス信号を生成するパルス幅変調回路に関する。

ヒータの通電制御、LEDの調光制御、モータの回転制御等における電力制御では、パルス幅変調回路を利用することができる。このパルス幅変調回路では、オン、オフが繰り返される一定周期のパルス信号においてオン時間（一定周期に対するオン時間の割合であるデューティ比）が制御される。このようなパルス幅変調回路では、パルス幅変調のための分解能を向上させるために、同期用のクロック信号の周波数を引き上げることが考えられる。しかし、クロック信号の周波数を引き上げると、消費電力が増大してしまうという問題がある。

このクロック信号の周波数を引き上げることなく、パルス幅調整の分解能を向上させることのできるパルス幅変調回路として、例えば、特許文献１に記載されるPWM制御回路が知られている。このPWM制御回路では、クロック信号をカウントするカウンタの出力値（カウント値）を用い、PWM周期設定レジスタに設定された周期（カウント値で特定）で、エッジ設定レジスタに設定されるエッジ点（カウント値（制御値）で特定）で変化する、パルス信号が生成される。そして、遅延レジスタの設定値（制御値）に応じて前記エッジ点をクロック信号の１クロック周期より短い期間だけ遅延させることができる。このように設定されたパルス信号の周期のなかでそのエッジ点が１クロック周期より短い期間をもって調整する（遅延させる）ことができるので、ある周期のパルス信号においてそのオン時間（デューティー比）を調整するための分解能を高めることができる。

特開２００４－３２７３２号公報

前述した従来のPWM制御回路（パルス幅変調回路）では、パルス信号のエッジ点を変化させるために信号の遅延を利用しているので、パルス信号の信号レベル変化のタイミングを精度よく設定することが難しい。具体的には、クロック信号の立下りでサンプリングするフリップフロップとそのフリップフロップの出力を入力とする回路（例えば、AND回路）とが用いられているので、クロック信号の半周期相当の遅延を発生させる経路を通る場合と通らない場合とで、クロック信号の遷移タイミング（レベル変化のタイミング）からPWM信号（調整パルス信号）の出力までの伝搬遅延量が変動するという問題が発生する。つまり、時間的な最小分解能の大きさがばらついて、期待されるものよりも劣化し得る。

また、クロック信号の立下りでサンプリングするフリップフロップの挿入により、クロック同期動作に必要なタイミングマージンが目減りして大きく損なわれてしまう。このようにタイミングマージンが目減りするということは、使用できるクロック信号の最大周波数が制限されることにつながり、パルス幅調整を高分解能化させる目的達成の効果が薄い。

本発明は、このような事情に鑑みてなされたもので、精度の良い高分解能でのパルス幅調整を容易に行うことのできるパルス幅変調回路を提供するものである。

本発明に係るパルス幅変調回路は、クロック信号に同期して最小値から最大値までサイクリックに変化するカウント動作を行うカウンタのカウント値に基づいて所定周期の出力パルス信号のレベル変化のタイミングを調整するパルス幅変調回路であって、第１制御値を入力し、前記カウンタのカウント値と前記第１制御値とを比較して、前記カウント値と前記第１制御値が等しい場合の中間状態を含む前記カウント値と前記第１制御値との大小関係に基づいた３つの状態を取り得る判定信号を出力する比較判定回路と、前記カウンタの最小値でレベルが変化し、第１値と第２値とを取り得る第２制御値を入力し、前記第２制御値が第１値のときに、前記比較判定回路からの前記判定信号の前記中間状態とそれ以外の一の状態との間の変化タイミングにて前記カウンタの最小値で変化したレベルが変化し、前記第２制御値が第２値のときに、前記判定信号の前記中間状態とそれ以外の他の一の状態との間の変化タイミングにて前記カウンタの最小値で変化したレベルが変化する前記所定周期の第１パルス信号を生成する第１信号生成回路と、前記カウンタの最小値でレベルが変化し、前記第２制御値に係わらず、前記判定信号の前記中間状態とそれ以外の一の状態との間での変化タイミングにて前記カウンタの最小値で変化したレベルが変化する前記所定周期の第２パルス信号を生成する第２信号生成回路と、前記第１信号生成回路からの前記第１パルス信号の信号レベルと、前記第２信号生成回路からの前記第２パルス信号の信号レベルとを前記クロック信号のレベルに応じて交互に選択して前記出力パルス信号を生成する選択回路と、を有する構成となる。

このような構成によれば、クロック信号に同期したカウンタのカウント値の変化に伴って、比較判定回路からの判定信号の状態が、前記カウント値と第１制御値とが等しい中間状態以外の一の状態（例えば、前記カウント値が前記第１制御値より小さい場合の状態）、前記中間状態、及び前記中間状態以外の他の一の状態（例えば、前記カウント値が前記第１制御値より大きい場合の状態）の間で変化する。入力される第２制御値が第１値の場合、上記のように判定信号の状態が変化する過程で、第１信号生成回路は、前記判定信号の前記中間状態とそれ以外の一の状態との間での変化タイミングにてレベルが変化する所定周期の第１パルス信号を生成する。また、この場合、第２信号生成回路は、前記第１信号生成回路と同様に、前記判定信号の中間状態とそれ以外の一の状態との間での変化タイミングにてレベルが変化する所定周期の第２パルス信号を生成する。その結果、同じように信号レベルが変化する所定周期の第１パルス信号及び第２パルス信号の各信号レベルをクロック信号のクロックレベルに応じて交互に選択する選択回路は、第１パルス信号及び第２パルス信号と同様に、前記判定信号の中間状態とそれ以外の一の状態との間での変化タイミングにてレベルが変化する所定周期の出力パルス信号を生成する。

入力される第２制御値が第２値の場合、上記のような前記判定信号の変化の過程で、第２制御値に係わらず動作する第２信号生成回路は、上記の場合と同様に、前記判定信号の中間状態とそれ以外の一の状態との間での変化タイミングにてレベルが変化する第２パルス信号を生成する。一方、第１信号生成回路は、前記３つの状態の間で変化する比較判定回路からの判定信号の中間状態とそれ以外の他の一の状態との間での変化タイミングにてレベルが変化する所定周期の第１パルス信号を生成する。このように、第１パルス信号の信号レベルの変化タイミングと、第２パルス信号の信号レベルの変化タイミングとが異なり、前記判定信号が中間状態を維持する間、即ち、カウント値と第１制御値とが等しいと判定される１クロック周期において第１パルス信号の信号レベルと第２パルス信号の信号レベルとが異なる。このため、選択回路は、カウント値と第１制御値とが等しいと判定される１クロック周期において、クロック信号のレベルに応じて、第１パルス信号及び第２パルス信号のその異なるレベルを交互に選択する。その結果、カウント値と第１制御値とが等しいと判定される１クロック周期内（判定信号が中間状態を維持する間）においてレベルが変化する所定周期の出力パルス信号が生成され得る。

本発明に係るパルス幅変調回路において、前記カウンタは、カウント値を順次増加させるアップカウンタであり、前記判定信号の前記中間状態以外の一の状態は、前記カウント値が前記第１制御値より小さい場合の状態であり、前記判定信号の前記中間状態以外の他の一の状態は、前記カウント値が前記第１制御値より大きい場合の状態である、構成とすることができる。

このような構成により、カウント値が順次増加する過程で、比較判定回路は、前記カウント値が前記第１制御値より小さい場合の状態（中間状態以外の一の状態）、前記カウント値が前記第１制御値と等しい場合の中間状態、及び前記カウント値が前記第１制御値より大きい場合の状態（中間状態以外の他の一の状態）、の３つの状態を取り得る判定信号を出力する。

本発明に係るパルス幅変調回路において、前記第２制御値は、０及び１を前記第１値及び前記第２値として取り得る１ビットの値である構成とすることができる。

また、本発明に係るパルス幅変調回路において、前記選択回路は、前記クロック信号のレベルに応じて前記第１パルス信号の信号レベル及び前記第２パルス信号の信号レベルのいずれかを選択するマルチプレクサを含む、構成とすることができる。

このような構成により、簡易な構成となるマルチプレクサの選択動作により、第１パルス信号の信号レベルと第２パルス信号の信号レベルとをクロック信号のレベルに応じて交互に確実に選択することができる。

本発明に係るパルス幅変調回路において、前記比較判定回路は、前記カウント値が前記第１制御値と等しいか否かを判定する第１判定回路と、前記カウント値が前記制御値より小さいか否かの判定、及び前記カウント値が前記第１制御値より大きいか否かの判定のいずれかを行う第２判定回路と、を含む構成とすることができる。

このような構成により、第１判定回路によるカウント値が第１制御値と等しいか否かの２つの判定結果と、第２判定回路によるカウント値が第１制御値より小さいか否かの２つの判定結果または第２判定回路によるカウント値が第１制御値より大きいか否かの２つの判定結果とにより、カウント値と第１制御値とが等しい場合の中間状態と、前記中間状態以外の一の状態と、前記中間状態以外の他の一の状態と、の３つの状態を取り得る判定信号を生成することができる。

本発明に係るパルス幅変調回路において、前記第１信号生成回路は、前記比較判定回路からの前記判定信号の状態及び前記第２制御値に応じて２つの信号レベルのいずれかを選択する第１信号レベル選択回路を含み、前記第２信号生成回路は、前記判定信号の状態に応じて２つの信号レベルのいずれかを選択する第２信号レベル選択回路を含む、構成とすることができる。

このような構成により、第１信号生成回路の第１レベル選択回路は、比較判定回路からの判定信号の状態及び第２制御値に応じて２つの信号レベルのいずれかを選択することにより、判定信号の中間状態とそれ以外の一の状態との間で変化タイミングにてレベルが変化する、及び、判定信号の中間状態とそれ以外の他の一の状態との間の変化タイミングにてレベルが変化する、それぞれの第１パルス信号を生成することができる。

また、第２信号生成回路の第２レベル選択回路は、比較判定回路からの判定信号の状態に応じて２つの信号レベルのいずれかを選択することにより、判定信号の中間状態とそれ以外の一の状態との間での変化タイミングにてレベルが変化する第２パルス信号を生成することができる。

本発明に係るパルス幅変調回路において、前記第１信号レベル選択回路は、前記判定信号が前記中間状態であるか否かに応じて、前記第２制御値に応じた一の信号レベルまたは他の一の信号レベルと前記一のレベルとのいずれかを選択する第１回路と、前記判定信号が前記中間状態以外の一の状態であるか否かに応じて、前記他の一の信号レベルと前記第１回路にて選択された信号レベルとのいずれかを選択する第２回路と、を有する構成とすることができる。

このような構成により、第１回路が、比較判定回路からの判定信号が中間状態であるか否かに応じて、第２制御値に応じた一の信号レベルまたは他の一のレベルと前記一の信号レベルとのいずれかを選択し、第２回路が、判定信号の前記中間状態以外の一の状態であるか否かに応じて、前記他の一の信号レベルと前記第１回路にて選択された信号レベルとのいずれかを選択する。これにより、判定信号の中間状態とそれ以外の一の状態との間での変化タイミングにて前記一の信号レベルと前記他の一の信号レベルとの間にて変化する、及び判定信号の中間状態とそれ以外の他の一の状態との間での変化タイミングにて前記一の信号レベルと前記他の一の信号レベルとの間で変化する、それぞれの第１パルス信号を生成することができきる。

本発明に係るパルス幅変調回路において、前記第１回路及び前記第２回路のそれぞれは、マルチプレクサである構成とすることができる。

このような構成によれば、簡易な構成となるマルチプレクサの選択動作により、２つの信号レベルのいずれかを確実に選択することができる。

本発明に係るパルス幅変調回路において、前記第２信号レベル選択回路は、前記判定信号が前記中間状態以外の一の状態であるか否かに応じて、２つの信号レベルのいずれかを選択するマルチプレクサを含む構成とすることができる。

このような構成によれば、簡易な構成となるマルチプレクサが選択動作により、判定信号の中間状態とそれ以外の一の状態との間の変化タイミングにて２つの信号レベルの間で変化するとする第２パルス信号を生成することができきる。

本発明に係るパルス幅変調回路において、前記第１信号生成回路は、更に、前記第１信号レベル選択回路から出力される信号を、前記クロック信号に同期してラッチする第１ラッチ回路を有し、前記第１ラッチ回路から出力される信号を前記第１パルス信号として出力し、前記第２信号生成回路は、更に、前記第２信号レベル選択回路から出力される信号を、前記クロック信号に同期してラッチする第２ラッチ回路を有し、前記第２ラッチ回路から出力される信号を前記第２パルス信号として出力する、構成とすることができる。

このような構成により、前記第１信号レベル選択回路から出力される信号と前記第２信号レベル選択回路から出力される信号それぞれの遷移タイミングの時間差を極小値に揃えることができる。このため、更に高い精度でのパルス幅調整を行うことができる。

本発明に係るパルス幅変調回路によれば、クロック信号の周波数を引き上げることなく、パルス幅調整の分解能を向上させることができることは勿論、遅延回路やフリップフロップ等のタイミング調整のための回路を用いることなく、クロック信号によって確実に決まるタイミングに基づいて所定周期の出力パルス信号のレベル変化のタイミングを１クロック周期の半分（クロック信号の各レベルが維持される期間）の分解能で調整することができ、なおかつ、その時間的な分解能の精度を高く保つことが可能となる。このため、精度の良い高分解能でのパルス幅調整を容易に行うことができる。

本発明の第１の実施の形態に係るパルス幅変調回路を示す回路図である。 図１に示すパルス幅変調回路における比較判定回路から出力される判定信号と、その判定信号が表す状態との関係を示す図である。 図１に示すパルス幅変調回路の動作（その１）を示すタイミングチャートである。 図１に示すパルス幅変調回路の動作（その２）を示すタイミングチャートである。 図１に示すパルス幅変調回路に入力される第１制御値Vcont1及び第２制御値Vcont2と、調整されるパルス幅及びデューティ比との関係を示す図である。 本発明の第２の実施の形態に係るパルス幅変調回路を示す図である。 図６に示すパルス幅変調回路で利用可能な、既製のプログラマブルロジックデバイスに含まれる回路部分を示す回路図である。

以下、本発明の実施の形態について図面を用いて説明する。

本発明の第１の実施の形態に係るパルス幅変調回路は、図１に示すように構成される。

図１において、このパルス幅変調回路１０は、カウンタ１１、比較判定回路１２、第１信号生成回路１３、第２信号生成回路１４及び選択回路１５を有している。また、このパルス幅変調回路１０にはレジスタ２０が接続されている。レジスタ２０には、例えば、３ビットの第１制御値Vcont1（０～７の値）と、１ビットの第２制御値Ｖcont2（０（第１値）または１（第２値））がセットされ、それら第１制御値Vcont1及び第２制御値Vcont2がパルス幅変調回路１０に入力する。

パルス幅変調回路１０は、クロック発生器（図示略）から、L（ロー）レベルとH（ハイ）レベルとが交互に切換るクロック信号CLKを入力する。カウンタ１１は、クロック信号CLKに同期して、具体的には、クロック信号CLKのLレベルからHレベルへの立ち上がりに同期してアップカウント動作を行い、そのカウント値CNTを出力する。カウンタ１１の出力は、例えば、３ビットであって、そのカウント値CNTは、クロック信号CLKに同期して最小値Cmin（＝０（０００））から最大値Cmax（＝７（１１１））までの間でサイクリックに変化する。

比較判定回路１２は、レジスタ２０からの第１制御値Vcont1とカウンタ１１からのカウント値CNTとを入力し、カウント値CNTと第１制御値Vcont1とを比較して、カウント値CNTと第１制御値Vcont1とが等しい場合の第２状態ST2（中間状態）を含むカウント値CNTと第１制御値Vcont1との大小関係に基づいた３つの状態（ST1、ST2、ST3）を取り得る判定信号（２ビット：D1、D2）を出力する。具体的には、比較判定回路１２は、カウント値CNTが第１制御値Vcont1に等しいか否かを判定する第１判定回路１２１と、カウント値CNTが第１制御値Vcont2より小さいか否かを判定する第２判定回路１２２とを備えている。第１判定回路１２１は、カウント値CNTが第１制御値Vcont1に等しいときに“１”を出力し（D1＝１）、カウント値CNTが第１制御値Vcont1に等しくないときに“０”を出力する（D1＝０）。また、第２判定回路１２２は、カウント値CNTが第１制御値Vcont1より小さいときに“１”を出力し（D2＝１）、カウント値CNTが第１制御値Vcont1より小さくないときに“０”を出力する（D2＝０）。これら第１判定回路１２１及び第２判定回路１２２により、比較判定回路１２は、図２に示すように、カウント値CNTが第１制御値Vcont1より小さいとき（CNT＜Vcont1）に第１状態ST1（D1＝０、D2＝１：中間状態以外の一の状態）の判定信号を、カウント値CNTと第１制御値Vcont1とが等しいとき（CNT＝Vcont1）に第２状態ST2（D1＝１、D2＝０：中間状態）の判定信号を、カウント値CNTが第１制御値Vcont1より大きいとき（CNT＞Vcont1）に第３状態ST3（D1＝０、D2＝０：中間状態以外の他の一の状態）の判定信号を、それぞれ出力する。

なお、第２判定回路１２２は、カウント値CNTが第１制御値Vcont1より小さいか否かではなく、大きいか否かを判定するものであってもよい。この場合であっても、第１判定回路１２１と第２判定回路１２２を備える比較判定回路１２は、カウント値CNTが第１制御値Vcont1より小さい場合の第１状態ST1、カウント値CNTが第１制御値Vcont1に等しい場合の第２状態ST2（中間状態）、及びカウント値CNTが第１制御値Vcont1より大きい場合の第３状態ST3、の３つの状態を取り得る判定信号（２ビット：D1、D2）を出力し得るものとなる。

第１信号生成回路１３は、比較判定回路１２からの判定信号（D1、D2）及びレジスタ２０からの第２制御値Vcont2（０または１）に応じてLレベル（一の信号レベル）及びHレベル（他の一の信号レベル）の２つの信号レベルのいずれかを選択する第１信号レベル選択回路であって、第１マルチプレクサ１３１（第１回路）と第２マルチプレクサ１３２（第２回路）とを含む。第１マルチプレクサ１３１は、比較判定回路１２における第１判定回路１２１の出力D1の値（０または１）に応じて、即ち、前記判定信号が第２状態ST2（中間状態）であるか否かに応じて、第２制御値Vcont2（０または１）に応じたLレベル（“０”：一の信号レベル）またはHレベル（“１”：他の信号一のレベル）と固定されたLレベル（“０”：一の信号レベル）とのいずれかを選択する。具体的には、第１マルチプレクサ１３１は、第１判定回路１２１の出力D1が“１”（判定信号が第２状態ST2（中間状態）である）のとき、第２制御値Vcont2（０または１）に応じたLレベルまたはHレベルを選択し、第１判定回路１２１の出力D1が“０”（判定信号が第２状態ST2（中間状態）ではない）のとき、固定されたLレベル（“０”）を選択する。第２マルチプレクサ１３２は、比較判定回路１２における第２判定回路１２２の出力D２の値（０または１）に応じて、即ち、前記判定信号が第１状態ST1（第２状態ST2（中間状態）以外の一の状態）であるか否かに応じてHレベル（“１”：他の一の信号レベル）と第１マルチプレクサ１３１で選択された信号レベルとのいずれかを選択する。具体的には、第２マルチプレクサ１３２は、第２判定回路１２２の出力D2が“１”（判定信号が第１状態ST1である）のとき、固定されたHレベル（“１”：他の一の信号レベル）を選択し、第２判定回路１２２の出力D2が“０”（判定信号が第１状態ST1ではない）のとき、第１マルチプレクサ１３１にて選択された信号レベルを選択する。

上述した第１信号生成回路１３では、比較判定回路１２（第１判定回路１２１、第２判定回路１２２）からの判定信号（D1、D2）の状態に応じた第１マルチプレクサ１３１及び第２マルチプレクサ１３２の２つの信号レベル（Lレベル、Hレベル）のいずれかを選択する動作によって、後述するように１周期（８クロック周期分）内で信号レベルが変化する第１パルス信号（１）が生成される。そして、第１信号生成回路１３（第２マルチプレクサ１３２）から出力される第１パルス信号（１）が選択回路１５に入力する。

第２信号生成回路１４は、レジスタ２０にセットされた前記第２制御値Vcont2に係わらず、比較判定回路１２からの判定信号（D1、D2）に応じてLレベル及びHレベルの２つの信号レベルのいずれかを選択する第２信号レベル選択回路であって、マルチプレクサ１４１により構成される。このマルチプレクサ１４１（第２信号レベル選択回路）は、比較判定回路１２の第２判定回路１２２の出力D2の値（０または１）に応じて、即ち、前記判定信号が第１状態ST1（中間状態以外の一の状態）であるか否かに応じて、固定されたHレベルと固定されたLレベルのいずれかを選択する。具体的には、マルチプレクサ１４１（第２信号レベル選択回路）は、第２判定回路１２２の出力D2が“１”（判定信号が第１状態ST1である）のとき、Hレベル（“１”）を選択し、第２判定回路１２２の出力D2が“０”（判定信号が状態ST1ではない）のとき、Lレベル（“０”）を選択する。

上述した第２信号生成回路１４では、比較判定回路１２（第２判定回路１２２）からの判定信号D2の状態に応じたマルチプレクサ１４１の２つの信号レベル（Lレベル、Hレベル）のいずれかを選択する動作によって、後述するように１周期（８クロック周期分）内で信号レベルが変化する第２パルス信号（２）が生成される。そして、第２信号生成回路１４（マルチプレクサ１４１）から出力される第２パルス信号（２）が選択回路１５に入力する。

選択回路１５は、マルチプレクサによって構成される。この選択回路１５（マルチプレクサ）は、第１信号生成回路１３（第１信号レベル選択回路）から第１パルス信号（１）のものとして出力される信号レベルと、第２信号生成回路１４（第２信号レベル選択回路）から第２パルス信号（２）のものとして出力される信号レベルとをクロック信号CLKのレベルに応じて交互に選択してPWM信号（出力パルス信号）を生成し、出力する。具体的には、クロック信号CLKがHレベルのときに、第１パルス信号（１）の信号レベルが選択され、クロック信号CLKがLレベルのときに、第２パルス信号（２）の信号レベルが選択され、それら第１パルス信号（１）と第２パルス信号（２）との交互の信号レベルによりPWM信号（出力パルス信号）が生成される。

次に、図３及び図４に示すタイミングチャートを参照して、上述したパルス幅変調回路１０の動作について説明する。図３は、第２制御値Vcont2が「０」（第１値：Vcont2＝０）の場合の動作を示し、図４は、第２制御値Vcont2が「１」（第２値：Vcont2＝１）の場合の動作を示す。

前述したように、カウンタ１１の出力は、例えば、３ビットであって、そのカウント値CNTは、クロック信号CLKに同期して最小値Cmin（＝０（０００））から最大値Cmax（＝７（１１１））までの間でサイクリックに変化する。このため、図３及び図４に示すように、クロック信号CLKに同期して順次増加するカウント値CNTが最小値Cmin（＝０）から最大値Cmax（＝７）まで変化する８クロック周期分を１周期としたPWM信号（出力パルス信号）が生成される。

まず、図３を参照して、第１制御値Vcont1が「３」に設定され（Vcont1＝３）、第２制御値Vcont2が「０」に設定されている（Vcont2＝０）場合の動作について説明する。

クロック信号CLKに同期したカウント値CNTの最小値Cmin（＝０）からCmax（＝７）までの変化に伴って、比較判定回路１２から出力される判定信号（D1、D2）の状態が変化する。具体的には、カウント値CNTが第１制御値Vcont1（＝３）に達する前まで（CNT＜Vcont1）は、比較判定回路１２の第１判定回路１２１の出力D1が“０”（D1＝０）、かつ第２判定回路１２２の出力D2が“１”（D2＝１）であって、判定信号（D1、D2）が第１状態ST1（D1＝０、D2＝１）になる。カウント値CNTが第１制御値Vcont1（＝３）に達すると（CNT＝Vcont1）、比較判定回路１２の第１判定回路１２１の出力D1が“１”（D1＝１）、かつ第２判定回路１２２の出力D2が“０”（D2＝０）であって、判定信号（D1、D2）が第２状態ST2（中間状態：D1＝１、D2＝０）になる。更に増加するカウント値CNTが第１制御値Vcont1（＝３）を超えて大きくなると、比較判定回路１２の第１判定回路１２１の出力D1が“０”（D1＝０）、かつ第２判定回路１２２の出力D2が“０”（D2＝０）であって、判定信号（D1、D2）が第３状態ST3（D1＝０、D2＝０）になる。

上述したようにカウント値CNTがCmin「０」からCmax「７」まで変化する間、比較判定回路１２から出力される判定信号（D1、D2）は、第１状態ST1（D1＝０、D2＝１）、第２状態ST2（中間状態：D1＝１、D2＝０）、第３状態ST3（D1＝０、D2＝０）と順次変化する。その過程で、判定信号（D1、D2）が第１状態ST1（中間状態以外の一の状態：D1＝０、D2＝１）である間（カウント値CNT＝０～２までのクロック３周期分）、第１信号生成回路１３（第２マルチプレクサ１３２）からは、第１パルス信号（１）の信号レベルとしてHレベルが出力される。また、その間、第２信号生成回路１４（マルチプレクサ１４１）からは、第２パルス信号（２）の信号レベルとしてHレベルが出力される。続いて、判定信号（D1、D2）が第２状態ST2（中間状態：D1＝１、D2＝０）である間（カウント値CNT＝３のクロック１周期分）、第１信号生成回路１３では、第１マルチプレクサ１３１が第２制御値Vcont2（＝０）に応じたLレベルを選択し、第２マルチプレクサ１３２がその第１マルチプレクサ１３１にて選択されたLレベルを選択する。このため、第１信号生成回路１３からは、第１パルス信号（１）の信号レベルとして、Hレベルから切り換わったLレベルが出力される。また、その間、第２信号生成回路１４（マルチプレクサ１４１）からは、第２パルス信号（２）の信号レベルとして、第１パルス信号（１）と同様に、Hレベルから切り換わったLレベルが出力される。更に、判定信号（D1、D2）が第３状態ST3（中間状態以外の他の一の状態：D1＝０、D2＝０）である間（カウント値CNT=４～７のクロック４周期分）、第１信号生成回路１３では、第１マルチプレクサ１３１が固定されたLレベルを選択し、第２マルチプレクサ１３２がその第１マルチプレクサ１３１にて選択されたLレベルを選択する。このため、第１信号生成回路１３からは、第１パルス信号（１）信号レベルとして、Lレベルが維持されて出力される。また、その間、第２信号生成回路１４（マルチプレクサ１４１）からは、第２パルス信号の信号レベルとして、第１パルス信号（１）と同様に、Lレベルが維持されて出力される。

上述したように、カウント値CNTが最小値Cmin「０」から最大値Cmax「７」まで変化するクロック８周期分の間、第１信号生成回路１３は、判定信号（D1、D2）の状態が、第１状態ST1（中間状態以外の一の状態）から第２状態ST2（中間状態）に変化するタイミングｔｃにて信号レベルがHレベルからLレベルに立ち下がる第１パルス信号（１）を生成する。また、その間、第２信号生成回路１４は、第１信号生成回路１３と同様に、判定信号（D1、D2）の状態が、状態ST1（中間状態以外の一の状態）から第２状態ST2（中間状態）に変化するタイミングｔｃにて信号レベルがHレベルからLレベルに立ち下がる第２パルス信号（２）を生成する。そして、カウント値CNTが最小値Cmin（＝０）から最大値Cmax（＝７）の間（クロック８周期分）でサイクリックに変化する過程で上述した動作が繰り返し行われることにより、第１パルス信号（１）及び第２パルス信号（２）のそれぞれは、カウント値CNTが「７」から「０」に戻るタイミングでHレベルに立ち上がり、カウント値CNTが「２」から「３」に変化するタイミングでHレベルからLレベルに立ち下がる（変化する）、クロック８周期分を１周期とするパルス信号となる。

第１信号生成回路１３及び第２信号生成回路１４から前述したようにレベルが変化する第１パルス信号（１）及び第２パルス信号（２）が出力される過程で、選択回路１５（マルチプレクサ）は、クロック信号CLKがHレベルのときに第１パルス信号（１）の信号レベルを選択し、クロック信号CLKがLレベルのときに第２パルス信号（２）の信号レベルを選択して出力する。それら第１パルス信号（１）と第２パルス信号（２）との交互の信号レベルによりPWM信号（出力パルス信号）が生成される。この場合、第１パルス信号（１）と第２パルス信号（２）とは、同じタイミングｔｃで信号レベルが変化（立ち下がる）する同じ周期（クロック８周期分）の信号であるので、生成されるPWM信号は、第１パルス信号（１）及び第２パルス信号（２）と同様に、カウント値CNTが「７」から「０」に戻るタイミングで信号レベルがHレベルに立ち上がり、判定信号（D1、D2）が第１状態ST1（中間状態以外の一の状態）から第２状態ST2（中間状態）に変化する、カウント値CNTが「２」から「３」に変化する、タイミングｔｃでHレベルからLレベルに立ち下がるクロック８周期分の周期のパルス信号となる。即ち、クロック８周期分の周期でパルス幅（Hレベル期間の幅）がクロック３周期分（デューティ比３／８）のPWM信号（出力パルス信号）が生成され、出力される。

次に、図４を参照して、第１制御値Vcont1が「３」に設定され（Vcont1＝３）、前述した場合（図３参照）と異なり、第２制御値Vcont2が「１」に設定されている（Vcont2＝１）場合の動作について説明する。

前述した場合（Vcont1＝３、Vcont2＝０：図３参照）と同様に、カウント値CNTが最小値Cmin「０」から最大値Cmax「７」まで増加する間に、比較判定回路１２から出力される判定信号（D1、D2）は、第１状態ST1（D1＝０、D2＝１）、第２状態ST2（中間状態：D1＝１、D2＝０）、第３状態ST3（D1＝０、D2＝０）と順次変化する。その過程で、第２制御値Vcont2に関係なく動作する第２信号生成回路１４は、前述した場合（図３参照）と同様に、比較判定回路１２から出力される判定信号（D1、D2）の状態が第１状態ST1（中間状態以外の一の状態）から第２状態ST2（中間状態）に変化するタイミングｔ１にて信号レベルがHレベルからLレベルに立ち下がる第２クロック信号（２）を生成する。

一方、第１信号生成回路１３は、比較判定回路１２から出力される判定信号（D1、D2）が上述したように順次変化する過程で、次のように動作する。

比較判定回路１２から出力される判定信号（D1、D2）が第１状態ST1（中間状態以外の一の状態：D1＝０、D2＝１）である間（カウント値CNT＝０～２までのクロック３周期分）、第１信号生成回路１３（第２マルチプレクサ１３２）からは、第１パルス信号（１）の信号レベルとしてHレベルが出力される。続いて、判定信号（D1、D2）が第２状態ST2（中間状態：D1＝１、D2＝０）である間（カウント値CNT＝３のクロック１周期分）、第１信号生成回路１３では、第１マルチプレクサ１３１が第２制御値Vcont2（＝１）に応じたHレベルを選択し、第２マルチプレクサ１３２がその第１マルチプレクサ１３１にて選択されたHレベルを選択する。このため、第１信号生成回路１３からは、第１パルス信号（１）の信号レベルとして、Hレベルが維持されて出力される。更に、判定信号（D1、D２）が第３状態ST3（中間状態以外の他の一の状態：D1＝０、D2＝０）である間（カウント値CNT=４～７のクロック４周期分）、第１信号生成回路１３では、第１マルチプレクサ１３１が固定されたLレベルを選択し、第２マルチプレクサ１３２がその第１マルチプレクサ１３１にて選択されたLレベルを選択する。このため、第１信号生成回路１３からは、第１パルス信号（１）信号レベルとして、Hレベルから切り換わったLレベルが出力される。このようにして、カウント値CNTが最小値Cmin（＝０）から最大値Cmax（＝７）まで変化するクロック８周期分の間、第１信号生成回路１３は、判定信号（D1、D2）の状態が、第２状態ST2（中間状態）から第３状態ST3（中間状態以外の他の一の状態）に変化するタイミングｔ２にて信号レベルがHレベルからLレベルに立ち下がる第1パルス信号（１）を生成する。

そして、カウント値CNTが最小値Cmin（＝０）から最大値Cmax（＝７）の間（クロック8周期分）でサイクリックに変化する過程で上述した動作が繰り返し行われることにより、第１パルス信号（１）は、カウント値CNTが「７」から「０」に戻るタイミングでHレベルに立ち上がり、カウント値CNTが「３」から「４」に変化するタイミングｔ２でHレベルからLレベルに立ち下がる（変化する）、クロック８周期分を１周期とするパルス信号となる。また、第２パルス信号（２）は、カウント値が「７」から「０」に戻るタイミングでHレベルに立下り、カウント値CNTが「２」から「３」に変化するタイミングｔ１でHレベルからLレベルに立ち下がる（変化する）、クロック周期８周期分を１周期とするパルス信号となる。このように、第１信号生成回路１３から出力される第１パルス信号（１）と第２信号生成回路１４から出力される第２パルス信号（２）とでは、HレベルからLレベルに立ち下がるタイミングが、判定信号（D1、D2）が第２状態ST2（中間状態）である１クロック周期分ずれる。

第１信号生成回路１３及び第２信号生成回路１４から前述したようにレベルが変化する第１パルス信号（１）及び第２パルス信号（２）が出力される過程で、選択回路１５（マルチプレクサ）は、クロック信号CLKがHレベルのときに第１パルス信号（１）の信号レベルを選択し、クロック信号CLKがLレベルのときに第２パルス信号（２）の信号レベルを選択して出力する。それら第１パルス信号（１）と第２パルス信号（２）との交互の信号レベルによりPWM信号（出力パルス信号）が生成される。この場合、第１パルス信号（１）と第２パルス信号（２）とでは、HレベルからLレベルに立ち下がるタイミング（ｔ１、ｔ２）が異なり、判定信号（D1、D2）が第２状態ST2（中間状態：D1＝１、D2＝０）を維持する間、即ち、カウント値CNTが第１制御値Vcont1（＝３）と等しいと判定される１クロック周期において第１パルス信号（１）の信号レベル（Hレベル）と第２パルス信号（２）の信号レベル（Lレベル）とが異なる。このため、選択回路１５（マルチプレクサ）は、カウント値CNTと第１制御値Vcont1（＝３）とが等しいと判定される１クロック周期において、クロック信号のレベルに応じて、第１パルス信号（１）及び第２パルス信号のそれぞれ異なるレベル（Hレベル、Lレベル）を交互に選択する。その結果、カウント値CNTと第１制御値Vcont1とが等しいと判定される１クロック周期内（判定信号が状態ST2を維持する間）においてクロック信号CLKのレベルがHレベルからLレベルに切り換わるタイミングｔｃにおいて信号レベルがHレベル（第１パルス信号）からLレベル（第２パルス信号）に立ち下がる信号がPWM信号として生成される。

この場合、生成されるPWM信号は、カウント値が「７」から「０」に戻るタイミングで信号レベルがHレベルに立ち上がり、判定信号（D1、D2）が第２状態ST2（中間状態）である、カウント値CNTが「３」を維持する期間の中間時点ｔｃでHレベルからLレベルに立ち下がるクロック８周期分の周期のパルス信号となる。即ち、クロック８周期分の周期でパルス幅（Hレベル期間の幅）がクロック３．５周期分（デューティ比３．５／８）のPWM信号（出力パルス）が生成される。

以上、第１制御値Vcont1が「３」に設定された場合について説明したが、一般的には、図５に示すように、第１制御値Vcont1と第２制御値Vcont2とによって、８クロック周期分のPWM信号（出力パルス信号）のパルス幅、デューティ比を調整することができる。具体的には、第１制御値Vcont1が「ｎ」（０～７の整数：例えば、「５」）で、第２制御値Vcont2が「０」の場合、パルス幅が「ｎ」クロック周期分（例えば、「５」クロック周期分）で、デューティ比が「ｎ／８」（例えば、「５／８」）に調整される。また、第１制御値Vcont1が「ｎ」（例えば、「５」）で、第２制御値Vcont2が「１」の場合、パルス幅が「ｎ＋０．５」クロック周期分（例えば、「５．５」クロック周期分）で、デューティ比が「(n+0.5)／８」（例えば、「５．５／８」）に調整される。

上述したようなパルス幅変調回路１０によれば、クロック信号CLKの周波数を引き上げることなく、パルス幅調整の分解能を向上（２倍に）させることができることは勿論、遅延回路やフリップフロップ等のタイミング調整のための回路を用いることなく、クロック信号CLKによって確実に決まるタイミングに基づいて所定周期（８クロック周期分）のPWM信号（出力パルス信号）のHレベルからLレベルの立下りタイミングを１クロック周期の半分（クロック信号CLKの各レベルが維持される期間）の分解能で調整することができ、なおかつ、その時間的な分解能の精度を高く保つことができる。このため、精度の良い高分解能でのパルス幅変調を容易に行うことができる。

上述した第１の実施の形態では、カウンタ１１は、クロック信号CLKに同期してカウント値CLKを増加させるアップカウンタであったが、クロック信号CLKに同期してカウント値CLKを減少させるダウンカウンタであってもよい。また、カウンタ１１は、クロック信号CLKのLレベルからHレベルの立ち上がりに同期してカウント動作を行うものであったが、クロック信号CLKのHレベルからLレベルへの立下りに同期してカウント動作を行うものであってもよい。また、１周期内においてHレベルからLレベルへの立下りタイミングを調整することによりPWM信号（出力パルス信号）のパルス幅（デューティ比）を調整するものであったが、１周期内においてLレベルからHレベルへの立ち上がりタイミングを調整することによりPWM信号（出力パルス信号）のパルス幅（デューティ比）を調整するものであってもよい。

また、カウンタ１１の出力が３ビット、及び第１制御値Vcont1が３ビットで、クロック信号CLKの８周期分を１周期とするPWM信号（出力パルス信号）を生成するものであったが、本発明はこれに限定されない。カウンタ１１の出力ビット数に関係なく、PWM信号の周期を設定することができ、また、その周期も、２のべき乗（２³＝８）のクロック数分ではなく、任意のクロック数ｎ分に設定することができる。

本発明の第２の実施の形態に係るパルス幅変調回路は図６に示すように構成される。

図６において、このパルス幅変調回路１０では、第１信号生成回路１３（第１信号レベル選択回路）は、更に、第１ラッチ回路１３３を有し、第２信号生成回路１４（第２信号レベル選択回路）は、更に、第２ラッチ回路１４２を有している。なお、パルス幅変調回路１０の他の構成部分は、前述した第１の実施の形態に係るパルス変調回路１０（図１参照）と同じである。

第１ラッチ回路１３３は、D-フリップフロップで構成されており、クロック信号CLKに同期して、第２マルチプレクサ１３２から出力される信号レベルをラッチし、そのラッチした信号レベルを出力する。そして、第１ラッチ回路１３３から出力される信号レベルが第１パルス信号（１）の信号レベルとして選択回路１５に入力する。また、第２ラッチ回路１４２も、D-フリップフロップで構成されており、クロック信号CLKに同期して、マルチプレクサ１４１から出力される信号レベルをラッチし、そのラッチした信号レベルを出力する。そして、第２ラッチ回路１４２から出力される信号レベルが第２パルス信号（２）の信号レベルとして選択回路１５に入力する。

選択回路１５（マルチプレクサ）は、第１信号生成回路１３の第１ラッチ回路１３３から第１パルス信号（１）のものとして出力される信号レベルと、第２信号生成回路１４の第２ラッチ回路１４２から第２パルス信号（２）のものとして出力される信号レベルとをクロック信号CLKのレベルに応じて交互に選択してPWM信号（出力パルス信号）を生成し、出力する。

上述した本発明の第２の実施の形態に係るパルス幅変調回路１０では、第１信号生成回路１３（第１信号レベル選択回路）及び第２信号生成回路（第２信号レベル選択回路）にラッチ回路１３３、１４２が設けられているので、第１信号レベル選択回路（第１マルチプレクサ１３１、第２マルチプレクサ１３２）から出力される信号と第２信号レベル選択回路（マルチプレクサ１４１）から出力される信号それぞれの遷移タイミングの時間差を極小値に揃えることができる。このため、更に高い精度でのパルス幅調整を行うことができる。また、第１信号生成回路１３（第１信号レベル選択回路：第１マルチプレクサ１３１及び第２マルチプレクサ１３２）での信号レベルの選択動作における信号レベルの切換え時に切換えノイズが発生したとしても、第１ラッチ回路１３３によってそのノイズの伝搬を遮断することができる。また、同様に、第２信号生成回路１４（第２信号レベル選択回路：マルチプレクサ１４１）での信号レベルの選択動作における信号レベルの切換え時に切換えノイズが発生したとしても、第２ラッチ回路１４２によってそのノイズの伝搬を遮断することができる。

なお、第１信号生成回路１３（第１信号レベル選択回路）及び第２信号生成回路１４（第２信号レベル選択回路）に設けられる、２つのラッチ回路１３３、１４２及び選択回路１５（マルチプレクサ）として、例えば、図７に示す、既製のプログラマブルロジックデバイス（例えば、Intel (Altera)社製 MAX 10シリーズFPGA）のI/Oハードマクロ（図７におけるDDI_OUTの矩形線内の部分）を利用することができる。これにより、第１信号生成回路１３、第２信号生成回路１４及び選択回路１５を容易に構成することができる。

なお、本発明は、前述した実施の形態及びその変形例に限定されるものではない。本発明の趣旨に基づいて種々変形することが可能であり、これらを本発明の範囲から除外するものではない。

本発明に係るパルス幅変調回路は、精度の良い高分解能でのパルス幅調整を容易に行うことができるという効果を有し、クロック信号に同期して動作し、入力する制御値に応じたパルス幅の出力パルス信号を生成するパルス幅変調回路として有用である。

１０ パルス幅変調回路
１１ カウンタ
１２ 比較判定回路
１３ 第１信号生成回路
１４ 第２信号生成回路
１５ 選択回路
１２１ 第１判定回路
１２２ 第２判定回路
１３１ 第１マルチプレクサ
１３２ 第２マルチプレクサ
１３３ 第１ラッチ回路
１４１ マルチプレクサ
１４２ 第２ラッチ回路

Claims (10)

1. クロック信号に同期して最小値から最大値までサイクリックに変化するカウント動作を行うカウンタのカウント値に基づいて所定周期の出力パルス信号のレベル変化のタイミングを調整するパルス幅変調回路であって、
   第１制御値を入力し、前記カウンタのカウント値と前記第１制御値とを比較して、前記カウント値と前記第１制御値が等しい場合の中間状態を含む前記カウント値と前記第１制御値との大小関係に基づいた３つの状態を取り得る判定信号を出力する比較判定回路と、
   前記カウンタの最小値でレベルが変化し、第１値と第２値とを取り得る第２制御値を入力し、前記第２制御値が第１値のときに、前記比較判定回路からの前記判定信号の前記中間状態とそれ以外の一の状態との間の変化タイミングにて前記カウンタの最小値で変化したレベルが変化し、前記第２制御値が第２値のときに、前記判定信号の前記中間状態とそれ以外の他の一の状態との間の変化タイミングにて前記カウンタの最小値で変化したレベルが変化する前記所定周期の第１パルス信号を生成する第１信号生成回路と、
   前記カウンタの最小値でレベルが変化し、前記第２制御値に係わらず、前記判定信号の前記中間状態とそれ以外の一の状態との間での変化タイミングにて前記カウンタの最小値で変化したレベルが変化する前記所定周期の第２パルス信号を生成する第２信号生成回路と、
   前記第１信号生成回路からの前記第１パルス信号の信号レベルと、前記第２信号生成回路からの前記第２パルス信号の信号レベルとを前記クロック信号のレベルに応じて交互に選択して前記出力パルス信号を生成する選択回路と、を有するパルス幅変調回路。
2. 前記カウンタは、カウント値を順次増加させるアップカウンタであり、
   前記判定信号の前記中間状態以外の一の状態は、前記カウント値が前記第１制御値より小さい場合の状態であり、前記判定信号の前記中間状態以外の他の一の状態は、前記カウント値が前記第１制御値より大きい場合の状態である、請求項１記載のパルス幅変調回路。
3. 前記第２制御値は、０及び１を前記第１値及び前記第２値として取り得る１ビットの値である請求項１または２記載のパルス幅変調回路。
4. 前記選択回路は、
   前記クロック信号のレベルに応じて前記第１パルス信号の信号レベル及び前記第２パルス信号の信号レベルのいずれかを選択するマルチプレクサを含む、請求項１乃至３のいずれかに記載のパルス幅変調回路。
5. 前記比較判定回路は、
   前記カウント値が前記第１制御値と等しいか否かを判定する第１判定回路と、
   前記カウント値が前記制御値より小さいか否かの判定、及び前記カウント値が前記第１制御値より大きいか否かの判定のいずれかを行う第２判定回路と、を含む請求項１乃至４のいずれかに記載のパルス幅変調回路。
6. 前記第１信号生成回路は、
   前記比較判定回路からの前記判定信号の状態及び前記第２制御値に応じて２つの信号レベルのいずれかを選択する第１信号レベル選択回路を含み、
   前記第２信号生成回路は、
   前記判定信号の状態に応じて２つの信号レベルのいずれかを選択する第２信号レベル選択回路を含む、請求項１乃至５のいずれかに記載のパルス変調回路。
7. 前記第１信号レベル選択回路は、
   前記判定信号が前記中間状態であるか否かに応じて、前記第２制御値に応じた一の信号レベルまたは他の一の信号レベルと前記一のレベルとのいずれかを選択する第１回路と、
   前記判定信号が前記中間状態以外の一の状態であるか否かに応じて、前記他の一の信号
   レベルと前記第１回路にて選択された信号レベルとのいずれかを選択する第２回路と、を有する請求項６記載のパルス幅変調回路。
8. 前記第１回路及び前記第２回路のそれぞれは、マルチプレクサである請求項７記載のパルス幅変調回路。
9. 前記第２信号レベル選択回路は、
   前記判定信号が前記中間状態以外の一の状態であるか否かに応じて、２つの信号レベルのいずれかを選択するマルチプレクサを含む請求項６乃至８のいずれかに記載のパルス幅変調回路。
10. 前記第１信号生成回路は、更に、
    前記第１信号レベル選択回路から出力される信号を、前記クロック信号に同期してラッチする第１ラッチ回路を有し、
    前記第１ラッチ回路から出力される信号を前記第１パルス信号として出力し、
    前記第２信号生成回路は、更に、
    前記第２信号レベル選択回路から出力される信号を、前記クロック信号に同期してラッチする第２ラッチ回路を有し、
    前記第２ラッチ回路から出力される信号を前記第２パルス信号として出力する、請求項６乃至９のいずれかに記載のパルス幅変調回路。

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