JP2011109524A - 半導体装置 - Google Patents
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Abstract
【課題】デジタルDLL回路における消費電力を低減するとともに、ノイズによる電源電圧の変動の影響を軽減することが可能な半導体装置を提供すること。
【解決手段】デジタルDLL回路を備える半導体装置において、位相比較の間欠間隔を設定する間欠間隔設定回路を設ける。間欠間隔設定回路による間欠間隔の設定は、外部から入力される設定信号に基づいて制御する。これにより、ノイズによる電源電圧の変動の影響を軽減し、平均化された遅延素子の段数の調整が可能となる。
【選択図】図1
【解決手段】デジタルDLL回路を備える半導体装置において、位相比較の間欠間隔を設定する間欠間隔設定回路を設ける。間欠間隔設定回路による間欠間隔の設定は、外部から入力される設定信号に基づいて制御する。これにより、ノイズによる電源電圧の変動の影響を軽減し、平均化された遅延素子の段数の調整が可能となる。
【選択図】図1
Description
本願は、入力信号に対して遅延を与えるデジタルDLL回路を備える半導体装置に関する。
従来、半導体装置において、所望の安定した遅延を得るためにDLL(Delay Locked Loop)回路が用いられている。DLL回路の一方式であるデジタルDLL回路は、遅延素子が直列に複数接続されたディレイラインを有し、ディレイラインにおける遅延素子の段数を調整することにより遅延量を調整する。そのため、得られる遅延量は離散的であるが、ノイズに強いという特徴がある。
デジタルDLL回路を含め、DLL回路は、一般に、入力された基準信号の位相と、基準信号を遅延させた遅延信号の位相と、を比較し、比較結果に応じて遅延信号の遅延量を制御する構成を有する。これに関連して、位相比較を間欠的に行うことで、DLL回路の消費電力を低減する技術が知られている。
回路の動作速度は電源電圧の変動に伴って変化するため、デジタルDLL回路では、電源電圧が高い場合と低い場合とで、遅延素子の段数が同じであっても遅延量が異なってくる。そのため、位相比較の間欠間隔によっては、遅延素子の段数の調整がノイズによる電源電圧の変動の影響を受けてしまい、正しく行われないおそれがある。このような問題について、上記の特許文献1、2では、触れられていない。
本発明は、上記の課題に鑑み提案されたものであって、デジタルDLL回路における消費電力を低減するとともに、ノイズによる電源電圧の変動の影響を軽減することが可能な半導体装置を提供することを目的とする。
本願に開示されている半導体装置は、入力信号に対して遅延を与えるデジタルDLL回路を備える半導体装置であって、直列に接続された複数の遅延素子をそれぞれに含む第1、第2のディレイラインと、前記第1のディレイラインにおいて基準クロックの1周期分の遅延に必要な遅延素子の段数を検出する周期検出回路と、前記第2のディレイラインにおける遅延素子の段数を調整し、前記入力信号に与える遅延を作成するディレイ作成回路と、を備え、前記周期検出回路は、前記基準クロックを分周した分周クロックと、前記分周クロックに対して前記基準クロックの1周期分の遅延を有する参照クロックと、を出力するクロック分周ゲート回路と、前記分周クロックに前記第1のディレイラインによる遅延が加えられた遅延クロックを、前記参照クロックと比較し、前記第1のディレイラインによる遅延が前記基準クロックの1周期分の遅延に対して遅いか否かを判定する位相判定回路と、前記位相判定回路の判定結果に基づいて、前記第1のディレイラインにおける遅延素子の段数を示すコードを、更新するか否かを判定するコード更新判定回路と、前記コードに基づいて、前記第1のディレイラインにおける遅延素子の段数を増減する段数制御回路と、前記クロック分周ゲート回路による前記分周クロックと前記参照クロックとの出力を制御し、前記位相判定回路による前記遅延クロックと前記参照クロックとの比較の間欠間隔を設定する間欠間隔設定回路と、を含み、前記ディレイ作成回路は、前記基準クロックの1周期分の遅延に対して、外部から入力される選択信号により設定された量の遅延となるように、前記周期検出回路により検出された段数を基に、前記第2のディレイラインにおける遅延素子の段数を設定する段数変換回路を含み、前記間欠間隔設定回路による前記間欠間隔の設定は、外部から入力される設定信号に基づいて制御される。
開示の半導体装置によれば、位相比較の間欠間隔の設定を、外部から入力される設定信号に基づいて制御することで、デジタルDLL回路における消費電力を低減するとともに、ノイズによる電源電圧の変動の影響を軽減することが可能である。
図1は、デジタルDLL回路を備える半導体装置について、実施形態の一例を示す回路ブロック図である。本実施形態の半導体装置は、遅延素子が直列に複数接続されたディレイライン1、7を有する。ディレイライン1、7では、各遅延素子の出力にスイッチが接続されており、何れかのスイッチをオンにすることで、遅延素子の段数を調整することができる。周期検出回路10は、ディレイライン1において基準クロックの1周期分の遅延に必要な遅延素子の段数を検出する。ディレイ作成回路20は、ディレイライン7における遅延素子の段数を調整し、入力信号INに与える遅延を作成する。周期検出回路10、ディレイ作成回路20、それぞれの構成について、順に説明する。
周期検出回路10は、クロック分周ゲート回路2、位相判定回路3、コード更新判定回路4、段数制御回路5、間欠間隔設定回路6、を備える。クロック分周ゲート回路2は、入力された基準クロックを分周した分周クロックと、分周クロックに対して基準クロックの1周期分の遅延を有する参照クロックと、を出力する。位相判定回路3は、クロック分周ゲート回路2が出力する分周クロックにディレイライン1による遅延が加えられた遅延クロックを、参照クロックと比較し、ディレイライン1による遅延が基準クロックの1周期分の遅延に対して遅いか否かを判定する。コード更新判定回路4は、位相判定回路3の判定結果に基づいて、ディレイライン1における遅延素子の段数を示すコードを、更新するか否かを判定する。段数制御回路5は、コード更新判定回路4が更新するコードをデコードし、ディレイライン1において何れかのスイッチをオンにして遅延素子の段数を増減する。これにより、周期検出回路10は、ディレイライン1において基準クロックの1周期分の遅延に必要な遅延素子の段数を検出する。また、間欠間隔設定回路6は、外部から入力されるモード設定信号に基づいて、クロック分周ゲート回路2による分周クロックと参照クロックとの出力を制御し、位相判定回路3による遅延クロックと参照クロックとの比較の間欠間隔を設定する。
ディレイ作成回路20は、段数変換回路8を備える。段数変換回路8には、周期検出回路10の段数制御回路5から、基準クロックの1周期分の遅延に必要な遅延素子の段数が伝送される。段数変換回路8は、基準クロックの1周期分の遅延に対して、外部から入力される選択信号により設定された量の遅延となるように、周期検出回路10により検出された段数を基に、ディレイライン7において何れかのスイッチをオンにして遅延素子の段数を設定する。これにより、ディレイ作成回路20は、ディレイライン7における遅延素子の段数を調整し、入力信号INに与える遅延を作成する。その結果、基準クロックの1周期分の遅延に対して、選択信号により設定された量の遅延が入力信号INに付与され、出力信号OUTが得られる。
また、本実施形態の半導体装置は、クロックゲーティングと呼ばれる手法を採用している。ここで、クロックゲーティングとは、動作する必要のないブロックへのクロック信号の供給を止め、消費電力を低減する手法である。具体的には、クロック分周ゲート回路2は、コード更新判定回路4、段数制御回路5に対して、それぞれコード更新クロック、段数制御クロックを、処理フローに応じて、必要な期間だけ供給する。また、クロックゲート回路9は、クロック分周ゲート回路2が出力するコードイネーブル信号がアクティブである期間だけ、段数変換回路8に対して、基準クロックを供給する。
図2は、クロック分周ゲート回路2、間欠間隔設定回路6の具体例を示す回路ブロック図である。クロック分周ゲート回路2において、フリップフロップ21のCLK端子には基準クロックが入力され、フリップフロップ23のCLK端子にはフリップフロップ21のData Out端子からの出力が入力され、フリップフロップ25のCLK端子にはフリップフロップ23のData Out端子からの出力が入力される。フリップフロップ21、23、25のData In端子は、それぞれインバータ22、24、26を介して、フリップフロップ21、23、25のData Out端子と接続される。これにより、フリップフロップ21、23、25のData Out端子からは、それぞれ基準クロックを2分周した2分周クロック、4分周した4分周クロック、8分周した8分周クロック、が得られる。フリップフロップ25のData Out端子から出力される8分周クロックは、分周クロックとしてクロック分周ゲート回路2から出力されるとともに、バッファ27を介してフリップフロップ28に入力される。フリップフロップ28は、バッファ27を介して入力された8分周クロックを、基準クロックの立ち上がりでラッチする。フリップフロップ28の出力は、分周クロックに対して基準クロックの1周期分の遅延を有する参照クロックとしてクロック分周ゲート回路2から出力される。
間欠間隔設定回路6は、サイクルカウンタ61、間欠間隔設定レジスタ62、間欠間隔モード切替回路63、間欠間隔検出回路64、分周イネーブル信号作成回路65、を備える。サイクルカウンタ61は、入力された基準クロックのサイクル数をカウントするカウンタである。間欠間隔モード切替回路63は、間欠間隔を固定値にするか、動的に変更するか、などのモードの切り替えをモード設定信号に従って行い、間欠間隔設定レジスタ62のレジスタ値を設定する。間欠間隔検出回路64は、サイクルカウンタ61のカウント値(1)と、間欠間隔設定レジスタ62のレジスタ値(2)とが、一致したか否かを検出する。分周イネーブル信号作成回路65は、図1のデジタルDLL回路において位相判定回路3の判定結果に基づいてコードが更新され、ディレイライン1、7における遅延素子の段数が切り替えられるまでに最低限必要な基準クロックのサイクル数である最低サイクル数を保持している。分周イネーブル信号作成回路65は、サイクルカウンタ61のカウント値(1)が最低サイクル数以上であり、かつ、間欠間隔検出回路64の検出結果(3)が不一致を示している場合は、フリップフロップ21をディセーブルする(図2(4)参照)。また、サイクルカウンタ61、間欠間隔検出回路64は、間欠間隔検出回路64が一致を検出するとリセットされる構成である。また、間欠間隔モード切替回路63は、間欠間隔検出回路64の検出結果(3)に応じて、間欠間隔設定レジスタ62のレジスタ値の設定を切り替える構成である。
図3は、位相判定回路3による判定の説明図である。位相判定回路3は、遅延クロックと参照クロックとの比較において、参照クロックの立ち上がり時における遅延クロックのレベルを判定する。これにより、位相判定回路3は、ディレイライン1における遅延素子の段数が、基準クロックの1周期分の遅延に対して不足している場合は、図3(A)に示されるように、位相判定結果として1を出力する。また、位相判定回路3は、ディレイライン1における遅延素子の段数が、基準クロックの1周期分の遅延に対して過剰である場合は、図3(B)に示されるように、位相判定結果として0を出力する。
図4は、コード更新判定回路4の具体例を示す回路ブロック図である。コード更新判定回路4は、ディレイライン1における遅延素子の段数を示すコードを更新するか否かの判定において、複数回の判定結果を根拠にする。具体的には、コード更新判定回路4は、位相判定回路3によって不足又は過剰と判定された回数が、所定の累積判定数に到達した時点でコードを更新する。ここでは、ディレイライン1、7において直列に接続された遅延素子の段数が256段であり、累積判定数が32である場合について説明する。
加算レジスタ41は、6bitのレジスタであり、判定結果が1の場合に+1を、判定結果が0の場合に−1を、それぞれ加算する。判定回路42は、加算レジスタ41の加算値と、判定比較レジスタ43のレジスタ値とを比較する。判定比較レジスタ43は、6bitのレジスタであり、累積判定数32を保持する。コードレジスタ44は、8bitのレジスタであり、現在のコードを保持する。
ディレイライン1における遅延素子の段数が不足している場合(判定結果=1の場合)、加算レジスタ41は、加算値を0→1→2→…→30→31→32とカウントアップする。加算値がカウントアップされて32となり、判定比較レジスタ43のレジスタ値32と等しくなると、判定回路42は、コードアップ信号を出力して、コードレジスタ44のコードに+1を加算する。そして、加算レジスタ41の加算値は、0にリセットされる。
一方、ディレイライン1における遅延素子の段数が過剰である場合(判定結果=0の場合)、加算レジスタ41は、加算値を0→63→62→…→34→33→32とカウントダウンする。加算値がカウントダウンされて32となり、判定比較レジスタ43のレジスタ値32と等しくなると、判定回路42は、コードダウン信号を出力して、コードレジスタ44のコードに−1を加算する。そして、加算レジスタ41の加算値は、0にリセットされる。
図5は、上記のように構成された本実施形態の半導体装置について、動作の一例を示すタイミングチャートである。時間の経過に従って、順に説明する。間欠間隔設定レジスタ62のレジスタ値(2)が7に設定されている状態で、サイクルカウンタ61のカウント値(1)が7になると、間欠間隔検出回路64が一致を検出して、その検出結果(3)がHレベルになる。それに伴って、サイクルカウンタ61のカウント値(1)は8から0にリセットされ、間欠間隔モード切替回路63は間欠間隔設定レジスタ62のレジスタ値(2)の設定を7から10に切り替える(図5★印参照)。
8分周クロックを基に、クロック分周ゲート回路2から分周クロックと、分周クロックに対して基準クロックの1周期分の遅延を有する参照クロックと、が出力される。また、分周クロックにディレイライン1による遅延が加えられ、遅延クロックが生成される。遅延クロックと参照クロックとの位相比較が位相判定回路3によって行われ、位相判定回路3は、判定結果を出力する。クロック分周ゲート回路2は、各分周クロックから基準クロックのサイクル数を検知し、コード更新に必要なサイクル数だけコード更新クロック用イネーブルを出力し、コード更新判定回路4に対してコード更新クロックを供給する。これにより、コード更新判定回路4では、位相判定回路3の判定結果に基づいて、加算レジスタ41の加算値がカウントアップ又はカウントダウンされる。そして、加算値が累積判定数32と等しくなった場合は、コードレジスタ44のコードが更新される。
また、クロック分周ゲート回路2は、各分周クロックから基準クロックのサイクル数を検知し、段数制御に必要なサイクル数だけ段数制御クロック用イネーブルを出力し、段数制御回路5に対して段数制御クロックを供給する。これにより、段数制御回路5は、コード更新判定回路4が更新するコードをデコードし、ディレイライン1において何れかのスイッチをオンにして遅延素子の段数を増減する。また、段数制御クロック用イネーブルは、コードイネーブル信号として、ディレイ作成回路20へも出力される。これにより、ディレイ作成回路20では、クロックゲート回路9から段数変換回路8に対して基準クロックが供給され、段数変換回路8は、周期検出回路10により検出された段数を基に、ディレイライン7において何れかのスイッチをオンにして遅延素子の段数を設定する。
また、間欠間隔検出回路64は、サイクルカウンタ61のカウント値(1)と、間欠間隔設定レジスタ62のレジスタ値(2)とを、基準クロックのサイクル毎に比較している。上述のように、分周イネーブル信号作成回路65は、位相判定回路3の判定結果に基づいてコードが更新され、ディレイライン1、7における遅延素子の段数が切り替えられるまでに最低限必要な基準クロックのサイクル数である最低サイクル数を保持している。ここでは、最低サイクル数が7である場合を説明する。分周イネーブル信号作成回路65は、サイクルカウンタ61のカウント値(1)が最低サイクル数の7以上であり、かつ、間欠間隔検出回路64の検出結果(3)が不一致を示している場合は(図5*参照)、フリップフロップ21をディセーブルするため、分周イネーブル信号(4)をLレベルにする。これにより、フリップフロップ21は、2分周クロックを出力せずに待機する。そして、サイクルカウンタ61のカウント値(1)が、間欠間隔設定レジスタ62のレジスタ値(2)に設定されている10になると、間欠間隔検出回路64が一致を検出して、その検出結果(3)がHレベルになる。これにより、分周イネーブル信号(4)がHレベルになって、フリップフロップ21のウェイトが解除され、再び各分周クロックが出力されるようになる。それに伴って、サイクルカウンタ61のカウント値(1)は11から0にリセットされ、間欠間隔モード切替回路63は間欠間隔設定レジスタ62のレジスタ値(2)の設定を10からnに切り替える(図5★印参照)。以下、同様にして、動作が継続される。
図6は、間欠間隔の変更による効果の説明図である。電源電圧は、ノイズによって変動する。そのため、例えば、図6に示されるように、電源電圧は、高い状態と低い状態とを周期的に変動する。回路の動作速度は電源電圧の変動に伴って変化するため、デジタルDLL回路では、電源電圧が高い場合には遅延素子の段数は多めに、電源電圧が低い場合には遅延素子の段数は少なめに、調整されることになる。したがって、位相比較の周期が電源変動の周期と一致すると、遅延素子の段数の調整に偏りが生じて、基準クロックの1周期分の遅延に必要な遅延素子の段数が正しく判定されないおそれがある。
これに対して、本実施形態では、間欠間隔設定回路6において、間欠間隔モード切替回路63は、間欠間隔を固定値にするか、動的に変更するか、などのモードの切り替えをモード設定信号に従って行い、間欠間隔設定レジスタ62のレジスタ値を設定する。これにより、間欠間隔設定回路6は、外部から入力されるモード設定信号に基づいて、クロック分周ゲート回路2による分周クロックと参照クロックとの出力を制御し、位相判定回路3による遅延クロックと参照クロックとの比較の間欠間隔を設定する。そのため、ノイズの位相等、使用される状況に合わせて間欠間隔を設定することができる。したがって、図6に示されるように、電源電圧が高い状態と低い状態とで均等に位相比較が行われるように、位相比較の間隔A、Bを設定することができる。また、コード更新判定回路4は、位相判定回路3の判定結果を累積的に処理してコードを更新する。その結果、ノイズによる電源電圧の変動の影響を軽減し、平均化された遅延素子の段数の調整が可能となる。
ここで、特許請求の範囲との対応は以下の通りである。
ディレイライン1は第1のディレイラインの一例であり、ディレイライン7は第2のディレイラインの一例である。モード設定信号は設定信号の一例であり、コードイネーブル信号はイネーブル信号の一例である。
ディレイライン1は第1のディレイラインの一例であり、ディレイライン7は第2のディレイラインの一例である。モード設定信号は設定信号の一例であり、コードイネーブル信号はイネーブル信号の一例である。
以上、詳細に説明したように、前記実施形態によれば、基準クロックを分周した分周クロックを用いて位相比較を間欠的に行う。クロック分周ゲート回路2は、コード更新判定回路4、段数制御回路5に対して、それぞれコード更新クロック、段数制御クロックを、処理フローに応じて、必要な期間だけ供給する。クロックゲート回路9は、クロック分周ゲート回路2が出力するコードイネーブル信号がアクティブである期間だけ、段数変換回路8に対して、基準クロックを供給する。このように、位相比較を間欠的に行い、また、クロックゲーティングの手法を採用することで、デジタルDLL回路の消費電力を低減することができる。
また、間欠間隔設定回路6は、外部から入力されるモード設定信号に基づいて、クロック分周ゲート回路2による分周クロックと参照クロックとの出力を制御し、位相判定回路3による遅延クロックと参照クロックとの比較の間欠間隔を設定する。これにより、電源電圧が高い状態と低い状態とで均等に位相比較が行われるように、ノイズの位相に合わせて間欠間隔を可変に設定することができる。また、コード更新判定回路4は、位相判定回路3の判定結果を累積的に処理してコードを更新するため、ノイズによる電源電圧の変動の影響を軽減し、平均化された遅延素子の段数の調整が可能となる。前記実施形態の半導体装置によれば、デジタルDLL回路における消費電力を低減するとともに、ノイズによる電源電圧の変動の影響を軽減することが可能である。
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、間欠間隔の設定の具体例として、位相比較の間隔を順次変化させる例を、図6を参照して説明したが、これに限定されない。一般にノイズは、基準クロックの2倍、4倍、8倍…というように、基準クロックに対して2のべき乗の周期を有する場合が多い。そのため、例えば、位相比較の間隔を基準クロックの素数倍に設定することで、位相比較の周期と電源変動の周期とをずらして、ノイズの影響を軽減するようにしてもよい。また、ノイズの位相がランダムに入ってくるような場合は、位相比較の間隔を適当な値に固定することで、遅延素子の段数の調整を平均化するようにしてもよい。
また、前記実施形態では、8分周クロックをベースにした例を説明したが、これに限定されないことは言うまでもない。
1、7 ディレイライン
2 クロック分周ゲート回路
3 位相判定回路
4 コード更新判定回路
5 段数制御回路
6 間欠間隔設定回路
8 段数変換回路
9 クロックゲート回路
10 周期検出回路
20 ディレイ作成回路
61 サイクルカウンタ
62 間欠間隔設定レジスタ
63 間欠間隔モード切替回路
64 間欠間隔検出回路
65 分周イネーブル信号作成回路
IN 入力信号
2 クロック分周ゲート回路
3 位相判定回路
4 コード更新判定回路
5 段数制御回路
6 間欠間隔設定回路
8 段数変換回路
9 クロックゲート回路
10 周期検出回路
20 ディレイ作成回路
61 サイクルカウンタ
62 間欠間隔設定レジスタ
63 間欠間隔モード切替回路
64 間欠間隔検出回路
65 分周イネーブル信号作成回路
IN 入力信号
Claims (5)
- 入力信号に対して遅延を与えるデジタルDLL回路を備える半導体装置であって、
直列に接続された複数の遅延素子をそれぞれに含む第1、第2のディレイラインと、
前記第1のディレイラインにおいて基準クロックの1周期分の遅延に必要な遅延素子の段数を検出する周期検出回路と、
前記第2のディレイラインにおける遅延素子の段数を調整し、前記入力信号に与える遅延を作成するディレイ作成回路と、
を備え、
前記周期検出回路は、
前記基準クロックを分周した分周クロックと、前記分周クロックに対して前記基準クロックの1周期分の遅延を有する参照クロックと、を出力するクロック分周ゲート回路と、
前記分周クロックに前記第1のディレイラインによる遅延が加えられた遅延クロックを、前記参照クロックと比較し、前記第1のディレイラインによる遅延が前記基準クロックの1周期分の遅延に対して遅いか否かを判定する位相判定回路と、
前記位相判定回路の判定結果に基づいて、前記第1のディレイラインにおける遅延素子の段数を示すコードを、更新するか否かを判定するコード更新判定回路と、
前記コードに基づいて、前記第1のディレイラインにおける遅延素子の段数を増減する段数制御回路と、
前記クロック分周ゲート回路による前記分周クロックと前記参照クロックとの出力を制御し、前記位相判定回路による前記遅延クロックと前記参照クロックとの比較の間欠間隔を設定する間欠間隔設定回路と、
を含み、
前記ディレイ作成回路は、
前記基準クロックの1周期分の遅延に対して、外部から入力される選択信号により設定された量の遅延となるように、前記周期検出回路により検出された段数を基に、前記第2のディレイラインにおける遅延素子の段数を設定する段数変換回路
を含み、
前記間欠間隔設定回路による前記間欠間隔の設定は、外部から入力される設定信号に基づいて制御される
ことを特徴とする半導体装置。 - 前記間欠間隔設定回路は、
前記基準クロックのサイクル数をカウントするサイクルカウンタと、
前記間欠間隔の設定を保持する間欠間隔設定レジスタと、
前記設定信号に基づいて、前記間欠間隔設定レジスタのレジスタ値を設定する間欠間隔モード切替回路と、
前記サイクルカウンタのカウント値と、前記間欠間隔設定レジスタのレジスタ値とが、一致したか否かを検出する間欠間隔検出回路と、
前記間欠間隔検出回路の検出結果に基づいて、前記クロック分周ゲート回路による前記分周クロックと前記参照クロックとの出力を制御する分周イネーブル信号作成回路と、
を備えることを特徴とする請求項1に記載の半導体装置。 - 前記クロック分周ゲート回路は、前記分周クロックと前記参照クロックとの出力に応じて、前記コード更新判定回路と前記段数制御回路とに動作クロックを供給する
ことを特徴とする請求項1又は2に記載の半導体装置。 - 前記周期検出回路は、前記ディレイ作成回路に対して、前記間欠間隔の設定に合わせて前記段数変換回路の動作を可能にするイネーブル信号を出力する
ことを特徴とする請求項1乃至3のいずれかに記載の半導体装置。 - 前記コード更新判定回路は、前記位相判定回路の複数回の判定結果を累積的に処理して前記コードを更新する
ことを特徴とする請求項1乃至4のいずれかに記載の半導体装置。
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Cited By (1)
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US9875778B2 (en) | 2013-11-28 | 2018-01-23 | Micron Technology, Inc. | Semiconductor device including a clock adjustment circuit |
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