JP2000269816A - Pwm制御回路、マイクロコンピュータ、及び電子機器 - Google Patents
Pwm制御回路、マイクロコンピュータ、及び電子機器Info
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Abstract
成できるPWM制御回路、マイクロコンピュータ、及び
電子機器を提供すること。 【解決手段】 PWM周期設定レジスタ10、カウンタ
12、エッジ点設定レジスタ14、第1のエッジ点にお
いてPWM信号のレベルを変化させるPWM出力回路2
0、エッジ点設定レジスタ14の下位に付加して設けら
れ第1のエッジ点の遅延時間を特定する遅延設定レジス
タ16を含む。PWM出力回路20は、遅延設定レジス
タ16の設定値に応じて第1のエッジ点をCLKの1ク
ロック周期よりも短い期間だけ遅延させる。これにより
PWM信号の分解能を向上できる。遅延設定レジスタ1
6に1ビット又は2ビットの設定値を記憶させ、この設
定値に応じて、1/2クロック周期だけ第1のエッジ点
を遅延させたり、1/4、2/4、3/4クロック周期
だけ第1のエッジ点を遅延させる。
Description
マイクロコンピュータ、及び電子機器に関する。
(A)に示すようなPWM(パルス幅変調)信号を生成
するためのPWM制御回路が従来より公知である。
回路は、PWM周期設定レジスタ900、カウンタ90
2、エッジ点設定レジスタ904、比較回路906、9
08、RSフリップフロップ909を含む。
図1(C)に示すPWM信号の周期TPを特定するため
の周期設定値を記憶するものである。カウンタ(アップ
カウンタ)902は、動作クロックCLKに基づいてカ
ウント動作を行い、カウント値をインクリメントするも
のである。エッジ点設定レジスタ904は、PWM信号
のレベルが例えばLレベルからHレベルに変化する点で
ある図1(C)の第1のエッジ点(立ち上がりエッジ)
910を特定するためのエッジ点設定値を記憶するもの
である。
904からのエッジ点設定値とカウンタ902からのカ
ウント値を比較し、一致した場合には、RSフリップフ
ロップ909の端子S(セット端子)に出力する信号を
Hレベルにする。これにより、図1(C)の第1のエッ
ジ点(立ち上がりエッジ)910に示すように、PWM
信号がLレベルからHレベルに変化する。
タ900からの周期設定値とカウンタ902からのカウ
ント値を比較し、一致した場合には、RSフリップフロ
ップ909の端子R(リセット端子)に出力する信号を
Hレベルにする。これにより、図1(C)の第2のエッ
ジ点(立ち下がりエッジ)912に示すように、PWM
信号がHレベルからLレベルに戻る。
をマイクロコンピュータやASICに内蔵させた場合
に、以下のような課題があることが判明した。
WM信号を、アナログの音信号に変換し、ゲーム装置に
おけるゲーム音の生成や、カーナビゲーションシステム
におけるガイド音声の生成に利用する場合を考える。こ
の場合、折り消し雑音の混入を防ぎ、生成される音の高
品質化を図るためには、PWM信号の周波数FPを80
KHZ以上に設定する必要がある。つまり、図1(C)
に示すPWM信号の周期TPを1/FP=12.5μs
以下に設定する必要がある。
させる動作クロックCLKの周波数FCは、PWM制御
回路が内蔵されるマイクロコンピュータやASICの性
能により、その上限が制限されてしまう。例えば、低コ
ストを狙った現在の一般的なマイクロコンピュータの場
合、動作クロックCLKの周波数FCは20MHZ〜4
0MHZ程度となる。
は、PWM信号によるD/A変換の分解能(変換精度)
は、FC/FP=(20×106)/(80×103)=
250の計算式から、28程度となる。これは、8ビッ
トのD/A変換器の分解能に相当する。また、FC=4
0MHZの場合には、PWM信号によるD/A変換の分
解能は、FC/FP=(40×106)/(80×1
03)=500の計算式から、29程度となる。これは、
9ビットのD/A変換器の分解能に相当する。従って、
動作クロックCLKの周波数FCが20MHZ〜40M
HZであるマイクロコンピュータでは、結局、8〜9ビ
ットの分解能のPWM信号しか生成できないことにな
る。
ビゲーションシステムなどの電子機器の音出力において
は、10ビット以上の分解能が要求される場合が多い。
従って、上記のようにCLKの周波数FCが20MHZ
〜40MHZであるマイクロコンピュータでは、結局、
このような要求に応えることができない。このため、こ
のような電子機器に組み込まれるマイクロコンピュータ
では、ラダー抵抗型、逐次変換型等のアナログ方式のD
/A変換器を内蔵せざるを得なかった。そして、このア
ナログ方式のD/A変換器は、回路規模が大きいと共に
高性能を実現するための回路設計が難しい。従って、マ
イクロコンピュータの高コスト化、設計期間の長期化等
の問題を招いていた。
てなされたものであり、その目的とするところは、高分
解能のPWM信号を小さな回路規模で生成できるPWM
制御回路、マイクロコンピュータ、及び電子機器を提供
することにある。
に本発明は、PWM信号を生成するためのPWM制御回
路であって、所与の動作クロックに基づいてカウント値
をインクリメント又はデクリメントするカウンタと、P
WM信号のレベルが変化する点である第1のエッジ点を
特定するためのエッジ点設定値を記憶するエッジ点設定
レジスタと、前記カウンタからの前記カウント値と前記
エッジ点設定レジスタからの前記エッジ点設定値とに基
づいて、前記エッジ点設定値により特定される前記第1
のエッジ点においてPWM信号のレベルを変化させるP
WM出力回路と、前記エッジ点設定レジスタの下位に付
加して設けられ、前記第1のエッジ点の遅延時間を特定
するための少なくとも1ビットの遅延設定値を記憶する
遅延設定レジスタとを含み、前記PWM出力回路が、前
記遅延設定レジスタに記憶された前記遅延設定値に応じ
て、前記第1のエッジ点を、前記動作クロックの1クロ
ック周期よりも短い期間だけ遅延させることを特徴とす
る。
エッジ点設定値により第1のエッジ点が特定され、その
第1のエッジ点において信号レベルが変化するPWM信
号が生成される。そして、本発明によれば、上記第1の
エッジ点が、遅延設定レジスタからの遅延設定値に応じ
て、動作クロックの1クロック周期よりも短い期間だけ
遅延する。これにより、動作クロックの周波数を高くし
た場合に得られる分解能と同等の分解能を、動作クロッ
クの周波数を高くすることなく得ることができるように
なる。しかも、本発明によれば、このようなPWM信号
の分解能の向上を、従来のPWM制御回路に小規模な回
路を付加するだけで実現できる。従って、高分解能のP
WM信号を小さな回路規模で生成できるようになる。
1ビットの遅延設定値を記憶し、前記PWM出力回路
が、前記遅延設定レジスタに記憶された前記1ビットの
遅延設定値に応じて、前記動作クロックの1/2クロッ
ク周期だけ前記第1のエッジ点を遅延させることを特徴
とする。このようにすれば、1ビットの遅延設定レジス
タや、第1のエッジ点を遅延させる回路等の付加だけ
で、PWM信号の分解能を1ビット分だけ向上できるよ
うになる。
記カウンタからの前記カウント値と前記エッジ点設定レ
ジスタからの前記エッジ点設定値とを比較し、前記エッ
ジ点設定値により特定される前記第1のエッジ点におい
て信号レベルが変化する第1の信号を生成する比較回路
と、前記第1のエッジ点から前記動作クロックの1/2
クロック周期だけ遅延した点において信号レベルが変化
する第2の信号を、前記第1の信号と前記動作クロック
とに基づき生成する遅延回路と、前記遅延設定レジスタ
に記憶された前記1ビットの遅延設定値が第1のレベル
である場合には、前記第1の信号を選択し、前記1ビッ
トの遅延設定値が第2のレベルである場合には、前記第
2の信号を選択するマルチプレクサとを含むことを特徴
とする。このようにすれば、小規模の回路を付加するだ
けで、PWM信号の分解能を1ビット分だけ向上できる
ようになる。しかも、遅延回路における信号遅延は、動
作クロックに基づいて行われるため、精度の高いPWM
信号を得ることができる。
Mビットの遅延設定値を記憶し、前記PWM出力回路
が、前記遅延設定レジスタに記憶された前記Mビットの
遅延設定値に応じて、前記動作クロックの略1/2Mク
ロック周期、又は略2/2Mクロック周期・・・・又は
略(2M−1)/2Mクロック周期だけ、前記第1のエッ
ジ点を遅延させることを特徴とする。このようにすれ
ば、Mビットの遅延設定レジスタや、第1のエッジ点を
遅延させる回路等の付加だけで、PWM信号の分解能を
Mビット分だけ向上できるようになる。
記カウンタからの前記カウント値と前記エッジ点設定レ
ジスタからの前記エッジ点設定値とを比較し、前記エッ
ジ点設定値により特定される前記第1のエッジ点におい
て信号レベルが変化する第1の信号を生成する比較回路
と、前記第1のエッジ点から前記動作クロックの略1/
2Mクロック周期だけ遅延した点において信号レベルが
変化する第2の信号、及び前記第1のエッジ点から前記
動作クロックの略2/2Mクロック周期だけ遅延した点
において信号レベルが変化する第3の信号・・・・・・
及び前記第1のエッジ点から前記動作クロックの略(2
M−1)/2Mクロック周期だけ遅延した点において信号
レベルが変化する第2Mの信号を、前記第1の信号と前
記動作クロックと所与の遅延素子とに基づいて生成する
遅延回路と、前記遅延設定レジスタに記憶された前記M
ビットの遅延設定値に応じて、前記第1〜第2Mの信号
のいずれかを選択するマルチプレクサとを含むことを特
徴とする。このようにすれば、PWM信号の分解能をM
ビット分だけ向上できる。そして、この場合、遅延素子
での素子遅延が変動してしまい、誤差が増大化する可能
性がある。しかしながら、PWM制御を用いる本発明で
は1クロックの幅については高い精度が確保されてお
り、1クロック分のレベルの精度については非常に高
い。また、誤差も下位のMビット分だけの誤差となる。
従って、トータルとしては、抵抗値によってその精度が
決まる抵抗ラダー型D/A変換などの他の方式に比べれ
ば、より高い精度を得ることができる。
ンピュータであって、上記のいずれかのPWM制御回路
を内蔵するプログラマブルタイマと、命令の実行処理を
行うと共に、前記PWM制御回路の前記エッジ点設定レ
ジスタ及び前記遅延設定レジスタに対して前記エッジ点
設定値及び前記遅延設定値を記憶させるための処理を行
うプロセッサとを含むことを特徴とする。このようにす
れば、マイクロコンピュータが元来有しているプログラ
マブルカウンタに対して小規模の回路を付加するだけ
で、高分解能のPWM信号を生成できるPWM制御回路
をマイクロコンピュータに内蔵させることが可能にな
る。
クロコンピュータと、前記マイクロコンピュータの処理
対象となるデータの入力源と、前記マイクロコンピュー
タが含む前記PWM制御回路により生成されたPWM信
号を用いてアナログ信号を出力する出力装置とを含むこ
とを特徴とする。このようにすれば、電子機器が出力す
る音などのアナログ信号の高品質化を図りながら、電子
機器の低コスト化を図れるようになる。
ついて図面を用いて詳細に説明する。
す。この第1の実施形態のPWM制御回路は、PWM周
期設定レジスタ10、カウンタ12、エッジ点設定レジ
スタ14、遅延設定レジスタ16、PWM出力回路20
を含む。またPWM出力回路20は遅延回路22を含
む。
(B)に示すPWM信号の周期TPを特定するための周
期設定値を記憶するNビットのレジスタである。カウン
タ12は、動作クロックCLKに基づいてカウント動作
を行い、カウント値をインクリメント又はデクリメント
するNビットのカウンタである。エッジ点設定レジスタ
14は、PWM信号のレベルが例えばLレベルからHレ
ベルに変化する点である図2(B)の第1のエッジ点2
00を特定するためのエッジ点設定値を記憶するNビッ
トのレジスタである。
ジ点設定レジスタ14としては、Dフリップフロップ、
論理回路、或いは半導体メモリなどを用いた公知の構成
のレジスタを採用できる。また、カウンタ12として
は、公知の構成のアップカウンタ、ダウンカウンタを採
用できる。また、PWM周期設定レジスタ10は任意の
構成要素であり、固定の周期設定値を出力する回路(例
えばNビットのスイッチ群)などで代替えできる。
のカウント値と、エッジ点設定レジスタ14からのエッ
ジ点設定値とに基づいて、エッジ点設定値によりその位
置が特定される図2(B)の第1のエッジ点200にお
いて、PWM信号のレベルを変化させるものである。
例と異なり、エッジ点設定レジスタ14の下位に付加し
て、第1のエッジ点200の遅延時間を特定するための
1ビット又は複数ビットの遅延設定値を記憶する遅延設
定レジスタ16が設けられる。そして本実施形態の特徴
は、遅延回路22が、遅延設定レジスタ16に記憶され
た遅延設定値に応じて、図2(B)のD1、D2に示す
ようにPWM信号の第1のエッジ点200をCLKの1
クロック周期TCよりも短い期間だけ遅延させる点にあ
る。
ると次のようになる。即ち、遅延設定値であるビット0
が0の場合には、図2(B)のD1に示すようにPWM
信号の第1のエッジ点200を遅延させない。一方、遅
延設定値であるビット0が1の場合には、D2に示すよ
うに例えば動作クロックCLKの1/2クロック周期だ
け第1のエッジ点200を遅延させる。
ど大きくすることなく、PWM信号の分解能(PWM信
号を利用したD/A変換の変換精度)を高めることが可
能になる。
に、動作クロックCLKの周波数FCが20MHZの場
合には8ビットの分解能、40MHZの場合には9ビッ
トの分解能しか実現できなかった。
の周波数が20MHZの場合には9ビット以上の分解能
を、40MHZの場合には10ビット以上の分解能を実
現できる。例えば遅延設定レジスタ16の遅延設定値を
1ビットとし、第1のエッジ点200をCLKの1/2
クロック周期だけ遅延させる制御を行った場合には、C
LKの周波数が20MHZで9ビットの分解能を、40
MHZで10ビットの分解能を実現できる。従って、9
ビットや10ビットの分解能を要求する電子機器に対し
て、本実施形態のPWM制御回路を有するマイクロコン
ピュータを組み込むことが可能になる。
例の構成に、遅延設定レジスタ16、遅延回路22など
の回路を付加するだけで実現できる。従って、回路の大
規模化を最小限に抑えながら、PWM信号の分解能を高
めることができる。
クロコンピュータに内蔵させる場合には、マイクロコン
ピュータが通常有するプログラマブルタイマに、最小限
の回路(遅延設定レジスタ16、遅延回路22等)を付
加するだけで、本実施形態のPWM制御回路を実現でき
る。そして、これらの遅延設定レジスタ16、遅延回路
22の回路規模は、マイクロコンピュータの回路規模に
比べてほとんど無視できるほど小さい。従って、これら
の遅延設定レジスタ16、遅延回路22を付加しても、
マイクロコンピュータの回路規模やコストはほとんど増
加しない。従って、大規模で複雑なアナログ回路で構成
されるD/A変換器内蔵のマイクロコンピュータに比べ
て、回路の小規模化、低コスト化、設計期間の短縮化を
図りながらも、9ビットや10ビットの分解能を必要と
する電子機器の要求に応えることができるようになる。
第2の実施形態のPWM制御回路は、15ビットのPW
M周期設定レジスタ30、15ビットのアップカウンタ
32、15ビットのエッジ点設定レジスタ34、1ビッ
トの遅延設定レジスタ36、PWM出力回路40を含
む。またPWM出力回路40は、遅延回路42、比較回
路50、比較回路52、マルチプレクサ54を含む。
のは、アップカウンタ32を用いている点、遅延設定レ
ジスタ36のビット数が1である点、及びPWM出力回
路40の詳細な構成例が示されている点である。なお、
図3において図2(A)と同名の名前が付されているブ
ロックの機能、構成及び動作については、図2(A)と
同様であるため、ここでは説明を省略する。
ウンタ32からのカウント値とPWM周期設定レジスタ
30からの周期設定値を比較する。そして、カウント値
が周期設定値に一致した場合には、図4のE1、E2に
示すように、信号RESをHレベルにする。
のカウント値とエッジ点設定レジスタ34からのエッジ
点設定値を比較する。そして、カウント値がエッジ点設
定値に一致した場合には、E3に示すように、信号CQ
(第1の信号)を第1のエッジ点210においてLレベ
ルからHレベルに変化させる。
に、カウント値が周期設定値に一致し、信号RESがH
レベルになると、Lレベルにリセットされる。
ップフロップ44、AND46を含む。
反転させるものであり、このCLKの反転信号はDフリ
ップフロップ44の端子Cに入力される。そして、Dフ
リップフロップ44の端子Dには、比較回路52からの
信号CQが入力され、Dフリップフロップ44は、この
信号CQをCLKの反転信号でサンプリングする(CL
Kの立ち下がりでサンプリングする)。従って、Dフリ
ップフロップ44の端子Qからは、図4のE6に示すよ
うに、CLKの1/2クロック周期だけ信号CQを遅延
させた信号であるDQが出力されることになる。
力され、これにより図4に示すような信号AQ(第2の
信号)が生成される。この信号AQは、信号DQのE
7、E8に示す部分をカットした信号になっている。
36からの遅延設定値、即ちビット0に基づいて、信号
CQ及びAQのいずれかを選択し、選択した信号をPW
M信号として出力する。即ち、ビット0(遅延設定値)
が0である場合には、E9に示すように、信号CQがP
WM信号として選択され出力される。一方、ビット0が
1である場合には、E10に示すように、信号AQがP
WM信号として選択され出力される。
点210は、エッジ点設定レジスタ34に設定されたビ
ット15〜1(エッジ点設定値)により、その位置が変
化する。そして、遅延設定レジスタ36に設定されたビ
ット0(遅延設定値)が0である場合には、第1のエッ
ジ点210は遅延せず、ビット0が1である場合には、
第1のエッジ点210は1/2クロック周期だけ遅延す
る。このようにすることで、PWM信号の分解能を1ビ
ット分だけ向上させることができるようになる。即ちC
LKの周波数が20MHZの場合には、図1(B)の従
来例では8ビットであった分解能を9ビットに向上で
き、40MHZの場合には、従来例では9ビットであっ
た分解能を10ビットに向上できる(PWM信号の周波
数が80KHZの場合)。
例に対して、遅延設定レジスタ36、遅延回路42、マ
ルチプレクサ54等の小規模の回路を付加するだけで実
現できる。従って、回路規模の増大化を最小限に抑えな
がらPWM信号の分解能を向上できることになる。
である場合に、第1のエッジ点210が、ほぼ正確に1
/2クロック周期だけ遅延する。従って、量子化誤差を
最適化できる。
WM周期設定レジスタ30、アップカウンタ32、エッ
ジ点設定レジスタ34、PWM出力回路40の全てを、
CLKの1/2クロック周期で動作させる手法(CLK
の立ち上がり及び立ち下がりエッジの両方を使用して動
作させる手法)も考えることができる。この手法によっ
てもPWM信号の分解能を1ビット分だけ向上できる。
周期設定レジスタ30、アップカウンタ32、エッジ点
設定レジスタ34、PWM出力回路40等の全ての回路
を、高速で動作させる必要がある。例えばCLKが20
〜40MHZであった場合には、これらの全ての回路が
40〜80MHZで動作するように、回路設計しなけれ
ばならなくなる。このため、高コストの製造プロセスが
必要になったり、回路設計が難しくなるという問題が生
じる。
が要求されるのは遅延回路42(特にDフリップフロッ
プ44)だけである。従って、この遅延回路42だけ
が、例えば40〜80MHZで動作するように回路設計
しさえすればよい。即ち、PWM周期設定レジスタ3
0、アップカウンタ32、エッジ点設定レジスタ34、
遅延設定レジスタ36、比較回路50、52などについ
ては、20〜40MHZで動作可能であれば十分とな
る。従って、本実施形態によれば、上記した手法に比べ
て、高コストの製造プロセスを採用することなく、PW
M信号の分解能を向上できるという利点を有する。
の第2の実施形態と主に異なるのは、遅延設定レジスタ
36のビット数が2である点、遅延回路72の構成が異
なる点である。なお、図5において図3と同名の名前が
付されているブロックの機能、構成及び動作について
は、図3と同様であるため、ここでは説明を省略する。
タ73、Dフリップフロップ74、遅延素子75、7
6、AND77、78、79を含む。
ように、比較回路82からの信号CQを略1/4クロッ
ク周期だけ遅延させた信号DQ1を出力する。またDフ
リップフロップ74は、F2に示すように、信号CQを
2/4クロック周期だけ遅延させた信号DQ2を出力す
る。また遅延素子76は、F3に示すように、信号CQ
を略3/4クロック周期だけ遅延させた信号(DQ2を
略1/4クロック周期だけ遅延させた信号)DQ3を出
力する。
ば複数のインバータを直列接続した構成等により実現で
きる。但し、温度変化やプロセス変動が生じた場合に、
遅延素子75、76での素子遅延の変動がなるべく少な
くなるように、回路設計に工夫を施すことが望ましい。
と遅延素子75からの信号DQ1が入力される。これに
より図6に示す信号AQ1(第2の信号)が生成され
る。またAND78には、信号CQとDフリップフロッ
プ74からの信号DQ2が入力される。これにより信号
AQ2(第3の信号)が生成される。またAND79に
は、信号CQと遅延素子76からの信号DQ3が入力さ
れる。これにより信号AQ3(第4の信号)が生成され
る。これらの信号AQ1、AQ2、AQ3は、信号DQ
1、DQ2、DQ3のF4、F5、F6、F7、F8、
F9に示す部分をカットした信号になっている。
66からの2ビットの遅延設定値、即ちビット1、0に
基づいて、信号CQ、AQ1、AQ2、AQ3のいずれ
かを選択し、選択した信号をPWM信号として出力す
る。即ち、ビット1、0が(00)であった場合には、
CQが選択され、CQがPWM信号として出力される。
また(01)であった場合には、AQ1が選択され、A
Q1がPWM信号として出力される。また(10)であ
った場合には、AQ2が選択され、AQ2がPWM信号
として出力される。また(11)であった場合には、A
Q3が選択され、AQ3がPWM信号として出力され
る。
第1のエッジ点220は、エッジ点設定レジスタ64の
ビット15〜2により、その位置が変化する。そして、
遅延設定レジスタ66のビット1、0が(00)である
場合には、第1のエッジ点220は変化せず、(01)
である場合には略1/2クロック周期だけ遅延し、(1
0)である場合には2/4クロック周期だけ遅延し、
(11)である場合には3/4クロック周期だけ遅延す
る。このようにすることで、PWM信号の分解能を2ビ
ット分だけ向上させることができるようになる。即ちC
LKの周波数が20MHZの場合には、図1(B)の従
来例では8ビットであった分解能を10ビットに向上で
き、40MHZの場合には、従来例では9ビットであっ
た分解能を11ビットに向上できる(PWM信号の周波
数が80KHZの場合)。
例に対して、遅延設定レジスタ66、遅延回路72、マ
ルチプレクサ84等の小規模の回路を付加するだけで実
現できる。従って、回路規模の増大化を最小限に抑えな
がらPWM信号の分解能を向上できることになる。
2ビットの場合を例にとり示したが、遅延設定レジスタ
66を3ビット以上にすることも可能である。即ち、遅
延設定レジスタ66がMビットである場合には、Mビッ
トの遅延設定値に応じて、CLKの略1/2Mクロック
周期、又は略2/2Mクロック周期・・・・又は略(2 M
−1)/2Mクロック周期だけ、図6の第1のエッジ点
220を遅延させるようにすればよい。より具体的に
は、第1のエッジ点からCLKの略1/2Mクロック周
期だけ遅延した点において信号レベルが変化する第2の
信号、及び第1のエッジ点からCLKの略2/2Mクロ
ック周期だけ遅延した点において信号レベルが変化する
第3の信号・・・・・・及び第1のエッジ点からCLK
の略(2M−1)/2Mクロック周期だけ遅延した点にお
いて信号レベルが変化する第2Mの信号を、遅延回路7
2を用いて生成する。そして、第比較回路82からの信
号CQ、及び第2〜第2Mの信号の中から、PWM信号
として出力する信号を、Mビットの遅延設定値に基づい
てマルチプレクサ84が選択するようにすればよい。
の第2の実施形態と主に異なるのは、図3のアップカウ
ンタ32の代わりにダウンカウンタ92を使用している
点、図3の比較回路50を設けずに、PWM周期設定レ
ジスタ90の周期設定値をダウンカウンタ92にロード
可能な構成とした点である。なお、図7において図3と
同名の名前が付されているブロックの機能、構成及び動
作については、図3と同様であるため、ここでは説明を
省略する。
ジスタ90の周期設定値がダウンカウンタ92にロード
される。そして、ダウンカウンタ92のデクリメント動
作が始まり、カウント値が、エッジ点設定レジスタ94
からのエッジ点設定値と一致すると、図4のE3と同様
に信号CQがLレベルからHレベルに変化する。
リメントが進み、アンダーフローになると、信号UDF
がHレベルになる。すると、比較回路112の端子R
(リセット端子)がHレベルになるため、図4のE5と
同様に信号CQがHレベルからLレベルにリセットされ
る。また、ダウンカウンタ92の端子LD(ロード端
子)もHレベルになるため、PWM周期設定レジスタ9
0の周期設定値が、ダウンカウンタ92に再度ロードさ
れる。そして、ダウンカウンタ92のデクリメント動作
が開始する。
に記憶される1ビットの遅延設定値に応じて、マルチプ
レクサ114が信号CQ、AQのいずれかを選択するよ
うにすることで、図1(B)の従来例に比べて、分解能
を1ビット分だけ向上できるようになる。
に、アップカウンタ62の代わりにダウンカウンタを設
け、比較回路80を設ける代わりにPWM周期設定レジ
スタの周期設定値をダウンカウンタにロード可能な構成
とすることができる。
形態において、周期設定レジスタ、エッジ点設定レジス
タ、遅延設定レジスタへの設定値は、マイクロコンピュ
ータなどを用いて、所望の値に設定されることになる。
制御回路を内蔵するマイクロコンピュータの構成例を示
す。
処理を行うCPU(広義にはプロセッサ)300、RO
M302、RAM304、クロックジェネレータ30
6、プリスケーラ308、プログラマブルタイマ31
0、リセット回路314、DMAコントローラ316、
割り込みコントローラ318、バスコントローラ32
0、A/D変換器322、入力ポート324、出力ポー
ト326、I/Oポート328などを含む。
WM制御回路312は、16ビットのプログラマブルタ
イマ310に内蔵される。即ち、プログラマブルタイマ
310が有するレジスタ、カウンタ、比較回路などを利
用して、第1〜第4の実施形態のPWM制御回路312
が実現される。そして、PWM制御回路312からのP
WM信号は外部に出力される。但し、PWM信号を平滑
化するためのローパスフィルターをマイクロコンピュー
タに内蔵させ、ローパスフィルタにより平滑化されたア
ナログ信号を外部に出力するようにしてもよい。
M周期設定レジスタ、エッジ点設定レジスタ、遅延設定
レジスタに対して周期設定値、エッジ点設定値、遅延設
定値を記憶させるための処理は、所与のソフトウェアに
より動作するCPU300の機能により実現できる。
作クロックは、クロックジェネレータ306から供給し
てもよいし、外部クロックを用いてもよい。
12をマイクロコンピュータに内蔵させ、このPWM制
御回路312からのPWM信号を用いて音等のアナログ
信号を生成するようにすれば、アナログ方式のD/A変
換器をマイクロコンピュータに内蔵する必要がなくな
る。これによりマイクロコンピュータの低コスト化、マ
イクロコンピュータの設計期間の短縮化等を図れる。し
かも、第1〜第4の実施形態のPWM制御回路312に
よれば高分解能のPWM信号を生成できる。従って、高
分解能のアナログ信号を必要とする電子機器に最適であ
り且つ低コストな組み込み型マイクロコンピュータを提
供できるようになる。
して説明する。
るカーナビゲーションシステムの内部ブロック図を示
し、図10(A)に、その外観図を示す。カーナビゲー
ションシステムの操作はリモコン510を用いて行わ
れ、GPSやジャイロからの情報に基づいて位置検出部
520が車の位置を検出する。地図などの情報はCDR
OM530(情報記憶媒体)に格納されている。メモリ
540は画像処理や音声処理の際の作業領域になるメモ
リであり、生成された画像は画像出力部550を用いて
運転者に表示される。また、生成されたカーナビゲーシ
ョン用のガイド音声は、音出力部535を用いて運転者
に出力される。マイクロコンピュータ500は、リモコ
ン510、位置検出部520、CDROM530などの
データ入力源からデータを入力し、種々の処理を行い、
処理後のデータを、画像出力部550、音出力部535
などの出力装置を用いて出力する。
ム装置の内部ブロック図を示し、図10(B)に、その
外観図を示す。このゲーム装置では、ゲームコントロー
ラ560からのプレーヤの操作情報、CDROM570
からのゲームプログラム、ICカード580からのプレ
ーヤ情報等に基づいて、メモリ590を作業領域として
ゲーム画像やゲーム音を生成し、画像出力部610、音
出力部600を用いて出力する。
内蔵するマイクロコンピュータを電子機器に利用すれ
ば、電子機器から出力される音などのアナログ信号の分
解能を高めることができる。これにより、電子機器の商
品力を高めることが可能になる。また電子機器に組み込
まれるマイクロコンピュータを小規模化、低コスト化で
きるため、電子機器の低コスト化も図れるようになる。
子機器としては、上記以外にも例えば、携帯電話(セル
ラーフォン)、PHS、ページャ、オーディオ機器、電
子手帳、電子卓上計算機、POS端末、タッチパネルを
備えた装置、プロジェクタ、ワードプロセッサ、パーソ
ナルコンピュータ、テレビ、ビューファインダ型、モニ
タ直視型のビデオテープレコーダ、又はプリンタなど種
々のものを考えることができる。
本発明の要旨の範囲内で種々の変形実施が可能である。
図2(A)、図3、図5、図7で説明したものが特に望
ましいが、これに限定されるものではなく、種々の変形
実施が可能である。
遅延設定レジスタのビット数も全く任意である。
コンピュータに内蔵させることが特に望ましいが、AS
ICなどに内蔵させるようにしてもよい。
されるPWM信号は、音の生成に利用することが特に望
ましいが、ボリューム(音量)制御、選局制御、モータ
制御などにも利用できる。
子機器の構成も、図8〜図10(B)で説明したものに
限定されるものでなく、種々の変形実施が可能である。
制御回路の問題点について説明するための図である。
路の構成例を示す図であり、図2(B)は、その動作を
説明するための信号波形図である。
す図である。
形図である。
す図である。
形図である。
す図である。
するマイクロコンピュータの構成例を示す図である。
ブロック図の例である。
外観図の例である。
Claims (7)
- 【請求項1】 PWM信号を生成するためのPWM制御
回路であって、 所与の動作クロックに基づいてカウント値をインクリメ
ント又はデクリメントするカウンタと、 PWM信号のレベルが変化する点である第1のエッジ点
を特定するためのエッジ点設定値を記憶するエッジ点設
定レジスタと、 前記カウンタからの前記カウント値と前記エッジ点設定
レジスタからの前記エッジ点設定値とに基づいて、前記
エッジ点設定値により特定される前記第1のエッジ点に
おいてPWM信号のレベルを変化させるPWM出力回路
と、 前記エッジ点設定レジスタの下位に付加して設けられ、
前記第1のエッジ点の遅延時間を特定するための少なく
とも1ビットの遅延設定値を記憶する遅延設定レジスタ
とを含み、 前記PWM出力回路が、 前記遅延設定レジスタに記憶された前記遅延設定値に応
じて、前記第1のエッジ点を、前記動作クロックの1ク
ロック周期よりも短い期間だけ遅延させることを特徴と
するPWM制御回路。 - 【請求項2】 請求項1において、 前記遅延設定レジスタが、 1ビットの遅延設定値を記憶し、 前記PWM出力回路が、 前記遅延設定レジスタに記憶された前記1ビットの遅延
設定値に応じて、前記動作クロックの1/2クロック周
期だけ前記第1のエッジ点を遅延させることを特徴とす
るPWM制御回路。 - 【請求項3】 請求項2において、 前記PWM出力回路が、 前記カウンタからの前記カウント値と前記エッジ点設定
レジスタからの前記エッジ点設定値とを比較し、前記エ
ッジ点設定値により特定される前記第1のエッジ点にお
いて信号レベルが変化する第1の信号を生成する比較回
路と、 前記第1のエッジ点から前記動作クロックの1/2クロ
ック周期だけ遅延した点において信号レベルが変化する
第2の信号を、前記第1の信号と前記動作クロックとに
基づき生成する遅延回路と、 前記遅延設定レジスタに記憶された前記1ビットの遅延
設定値が第1のレベルである場合には、前記第1の信号
を選択し、前記1ビットの遅延設定値が第2のレベルで
ある場合には、前記第2の信号を選択するマルチプレク
サとを含むことを特徴とするPWM制御回路。 - 【請求項4】 請求項1において、 前記遅延設定レジスタが、 Mビットの遅延設定値を記憶し、 前記PWM出力回路が、 前記遅延設定レジスタに記憶された前記Mビットの遅延
設定値に応じて、前記動作クロックの略1/2Mクロッ
ク周期、又は略2/2Mクロック周期・・・・又は略
(2M−1)/2Mクロック周期だけ、前記第1のエッジ
点を遅延させることを特徴とするPWM制御回路。 - 【請求項5】 請求項4において、 前記PWM出力回路が、 前記カウンタからの前記カウント値と前記エッジ点設定
レジスタからの前記エッジ点設定値とを比較し、前記エ
ッジ点設定値により特定される前記第1のエッジ点にお
いて信号レベルが変化する第1の信号を生成する比較回
路と、 前記第1のエッジ点から前記動作クロックの略1/2M
クロック周期だけ遅延した点において信号レベルが変化
する第2の信号、及び前記第1のエッジ点から前記動作
クロックの略2/2Mクロック周期だけ遅延した点にお
いて信号レベルが変化する第3の信号・・・・・・及び
前記第1のエッジ点から前記動作クロックの略(2M−
1)/2Mクロック周期だけ遅延した点において信号レ
ベルが変化する第2Mの信号を、前記第1の信号と前記
動作クロックと所与の遅延素子とに基づいて生成する遅
延回路と、 前記遅延設定レジスタに記憶された前記Mビットの遅延
設定値に応じて、前記第1〜第2Mの信号のいずれかを
選択するマルチプレクサとを含むことを特徴とするPW
M制御回路。 - 【請求項6】 情報処理を行うマイクロコンピュータで
あって、 請求項1乃至5のいずれかのPWM制御回路を内蔵する
プログラマブルタイマと、 命令の実行処理を行うと共に、前記PWM制御回路の前
記エッジ点設定レジスタ及び前記遅延設定レジスタに対
して前記エッジ点設定値及び前記遅延設定値を記憶させ
るための処理を行うプロセッサとを含むことを特徴とす
るマイクロコンピュータ。 - 【請求項7】 請求項6のマイクロコンピュータと、 前記マイクロコンピュータの処理対象となるデータの入
力源と、 前記マイクロコンピュータが含む前記PWM制御回路に
より生成されたPWM信号を用いてアナログ信号を出力
する出力装置とを含むことを特徴とする電子機器。
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