JP2014045268A - 時間デジタル変換回路、および、デジタル時間変換回路 - Google Patents
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Abstract
【解決手段】時間デジタル変換回路は、第1、第2のフリップフロップを備える。時間デジタル変換回路は、第1の出力信号に基づいて、第1の信号入力端子を介して入力された基準データ信号の遅延時間を制御することにより得られた第1のデータ信号を出力し且つ第2の信号入力端子を介して入力された基準クロック信号の遅延時間を制御することにより得られた第1のクロック信号を出力する第1の遅延制御回路CON1を備える。
【選択図】図1
Description
第2の信号入力端子Tin2は、基準期間Tの第1の時刻で基準クロック信号SCrが入力されるようになっている。
第2のNOR回路D11eと、を有する。
第2のNOR回路D21eと、を有する。
第2のNOR回路D31eと、を有する。
図1の例では1クロックサイクルで4bitの変換を行ったが、4クロックサイクルかけて変換を行ってもよい。この場合はフリップフロップの数は1つでよい。またこの場合は、上位bitの結果に応じて実施例1と同様にクロック信号かデータ信号のどちらかを遅らせてもよいし、クロック信号、またはデータ信号だけを早めたり遅らせたりしてもよい。
また、例えば、第1の遅延時間は、第2の遅延時間の2倍に設定されている。また、第2の遅延時間は、第3の遅延時間の2倍に設定されている。
300 デジタル時間変換回路
Claims (7)
- 基準期間中において基準データ信号の論理が変化した時間をデジタル値に変換する時間デジタル変換回路であって、
基準データ信号が入力される第1の信号入力端子と、
基準期間中の第1の時刻で基準クロック信号が入力される第2の信号入力端子と、
最上位ビットである第1のデジタル値を出力する第1の信号出力端子と、
前記第1のデジタル値より下位である第2のデジタル値を出力する第2の信号出力端子と、
前記第1の信号入力端子に入力された前記基準データ信号に基づいた信号が入力されるデータ端子と、前記第2の信号入力端子に入力された前記基準クロック信号が入力されるクロック端子と、前記第1の信号出力端子に接続され、第1の出力信号を出力する出力端子と、を有する第1のフリップフロップと、
前記第1の出力信号に基づいて、前記第1の信号入力端子を介して入力された基準データ信号の遅延時間を制御することにより得られた第1のデータ信号を出力し且つ前記第2の信号入力端子を介して入力された基準クロック信号の遅延時間を制御することにより得られた第1のクロック信号を出力する第1の遅延制御回路CON1と、
前記第1のデータ信号に基づいた信号が入力されるデータ端子と、前記第1のクロック信号が入力されるクロック端子と、前記第2の信号出力端子に接続され、第2の出力信号を出力する出力端子と、を有する第2のフリップフロップと、を備える
ことを特徴とする時間デジタル変換回路。 - 前記基準データ信号の遅延時間と前記基準クロック信号の遅延時間との差である第1の遅延時間は、前記基準期間の4分の1に設定されている
ことを特徴とする請求項1に記載の時間デジタル変換回路。 - 第1の遅延制御回路は、
前記基準データ信号の論理の変化が前記第1の時刻以前の場合には、前記基準データ信号の遅延時間よりも前記基準クロック信号の遅延時間が短くなるように制御し、
一方、前記基準データ信号の論理の変化が前記第1の時刻よりも後の場合には、前記基準データ信号の遅延時間よりも前記基準クロック信号の遅延時間が長くなるように制御する
ことを特徴とする請求項1または2に記載の時間デジタル変換回路。 - 前記第1の遅延制御回路は、
前記第1の出力信号に基づいて、前記第1の信号入力端子を介して入力された基準データ信号の遅延時間を制御することにより得られた第1のデータ信号を出力する第1の遅延切換回路と、
前記第1の出力信号に基づいて、前記第2の信号入力端子を介して入力された基準クロック信号の遅延時間を制御することにより得られた第1のクロック信号を出力する第2の遅延切換回路と、を有する
ことを特徴とする請求項1に記載の時間デジタル変換回路。 - 前記第1の遅延制御回路は、
前記第1のフリップフロップの前記出力端子に入力が接続され、前記第1の出力信号を反転した信号を出力する制御用インバータをさらに有し、
前記第1の遅延切換回路は、
前記第1のフリップフロップの前記出力端子に入力が接続された第1のインバータと、
前記第1の信号入力端子および前記第1のインバータの出力に入力が接続された第1のNOR回路と、
前記第1のNOR回路の出力に入力が接続され、前記第1のNOR回路から入力された信号を前記第1の遅延時間だけ遅延させて出力する第1の遅延回路と、
前記第1の信号入力端子に入力が接続された第2のインバータと、
前記第1の遅延回路の出力および前記第2のインバータの出力に入力が接続され、前記第1のデータ信号を出力から出力する第2のNOR回路と、を有し、
前記第2の遅延切換回路は、
前記制御用インバータの出力に入力が接続された第3のインバータと、
前記第2の信号入力端子および前記第3のインバータの出力に入力が接続された第3のNOR回路と、
前記第3のNOR回路の出力に入力が接続され、前記第3のNOR回路から入力された信号を前記第1の遅延時間だけ遅延させて出力する第2の遅延回路と、
前記第2の信号入力端子に入力が接続された第4のインバータと、
前記第2の遅延回路の出力および前記第4のインバータの出力に入力が接続され、前記第1のクロック信号を出力から出力する第4のNOR回路と、を有する
ことを特徴とする請求項4に記載の時間デジタル変換回路。 - 基準期間中において基準データ信号の論理が変化した時間をデジタル値に変換する時間デジタル変換回路であって、
基準データ信号が入力される第1の信号入力端子と、
基準期間の真ん中の第1の時刻で基準クロック信号が入力される第2の信号入力端子と、
デジタル値を出力する第1の信号出力端子と、
前記第1の信号入力端子に入力が接続された第1のマルチプレクサと、
前記第2の信号入力端子に入力が接続された第2のマルチプレクサと、
前記第1のマルチプレクサから出力された信号に基づいた信号が入力されるデータ端子と、前記第2のマルチプレクサから出力された信号が入力されるクロック端子と、前記第1の信号出力端子に接続され、第1の出力信号を出力する出力端子と、を有する第1のフリップフロップと、
前記第1の出力信号に基づいて、前記第1のマルチプレクサから出力された信号の遅延時間を制御することにより得られた第1のデータ信号を出力し且つ前記第2のマルチプレクサから出力された信号の遅延時間を制御することにより得られた第1のクロック信号を出力する第1の遅延制御回路と、を備え、
前記第1のマルチプレクサは、前記基準データ信号および前記第1のデータ信号が入力され、前記基準データ信号を選択して出力した後、前記第1のデータ信号を選択して出力し、
前記第2のマルチプレクサは、前記基準クロック信号および前記第1のクロック信号が入力され、前記基準クロック信号を選択して出力した後、前記第1のクロック信号を選択して出力する
ことを特徴とする時間デジタル変換回路。 - 第1のデジタル値が入力される第1のインバータと、
信号が入力される入力端子および前記第1のインバータの出力に入力が接続された第1のNOR回路と、
前記第1のNOR回路に入力が接続され、前記第1のNOR回路から入力された信号を前記第1の遅延時間だけ遅延させて出力する第1の遅延回路と、
クロック入力端子に入力が接続された第2のインバータと、
前記第1の遅延回路の出力および前記第2のインバータの出力に入力が接続された第2のNOR回路と、
第2のデジタル値が入力される第3のインバータと、
前記第2のNOR回路の出力および前記第3のインバータの出力に入力が接続された第3のNOR回路と、
前記第3のNOR回路に入力が接続され、前記第3のNOR回路から入力された信号を第2の遅延時間だけ遅延させて出力する第2の遅延回路と、
前記第2のNOR回路の出力に入力が接続された第4のインバータと、
前記第2の遅延回路の出力および前記第4のインバータの出力に入力が接続された第4のNOR回路と、を備える
ことを特徴とするデジタル時間変換回路。
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