JP2014045268A

JP2014045268A - 時間デジタル変換回路、および、デジタル時間変換回路

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Publication number: JP2014045268A
Application number: JP2012185439A
Authority: JP
Inventors: Daisuke Miyashita; 下大輔宮
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-08-24
Filing date: 2012-08-24
Publication date: 2014-03-13
Also published as: US8878715B2; US20140055296A1

Abstract

【課題】回路規模を縮小することが可能な時間デジタル変換回路を提供する。
【解決手段】時間デジタル変換回路は、第１、第２のフリップフロップを備える。時間デジタル変換回路は、第１の出力信号に基づいて、第１の信号入力端子を介して入力された基準データ信号の遅延時間を制御することにより得られた第１のデータ信号を出力し且つ第２の信号入力端子を介して入力された基準クロック信号の遅延時間を制御することにより得られた第１のクロック信号を出力する第１の遅延制御回路ＣＯＮ１を備える。
【選択図】図１

Description

時間デジタル変換回路（Time-to-Digital Converter : TDC）、および、デジタル時間変換回路（Digital-to-Time Converter : DTC）に関する。

従来の時間デジタル変換回路には、インバータ等で遅延させた信号をフリップフロップでサンプリングすることで時間をデジタル信号に変換するものがある。

特開２００８−１６０５９４号公報

回路規模を縮小することが可能な時間デジタル変換回路およびデジタル時間変換回路を提供する。

実施形態に従った時間デジタル変換回路は、基準期間中において基準データ信号の論理が変化した時間をデジタル値に変換する時間デジタル変換回路である。

時間デジタル変換回路は、基準データ信号が入力される第１の信号入力端子を備える。時間デジタル変換回路は、基準期間中の第１の時刻で基準クロック信号が入力される第２の信号入力端子を備える。時間デジタル変換回路は、最上位ビットである第１のデジタル値を出力する第１の信号出力端子を備える。時間デジタル変換回路は、前記第１のデジタル値より下位である第２のデジタル値を出力する第２の信号出力端子を備える。時間デジタル変換回路は、前記第１の信号入力端子に入力された前記基準データ信号に基づいた信号が入力されるデータ端子と、前記第２の信号入力端子に入力された前記基準クロック信号が入力されるクロック端子と、前記第１の信号出力端子に接続され、第１の出力信号を出力する出力端子と、を有する第１のフリップフロップを備える。時間デジタル変換回路は、前記第１の出力信号に基づいて、前記第１の信号入力端子を介して入力された基準データ信号の遅延時間を制御することにより得られた第１のデータ信号を出力し且つ前記第２の信号入力端子を介して入力された基準クロック信号の遅延時間を制御することにより得られた第１のクロック信号を出力する第１の遅延制御回路ＣＯＮ１を備える。時間デジタル変換回路は、前記第１のデータ信号に基づいた信号が入力されるデータ端子と、前記第１のクロック信号が入力されるクロック端子と、前記第２の信号出力端子に接続され、第２の出力信号を出力する出力端子と、を有する第２のフリップフロップを備える。

図１は、第１の実施形態に係る時間デジタル変換回路１００の構成の一例を示す図である。図２は、図１に示す第１の遅延切換回路Ｄ１１の回路構成の一例を示す回路図である。図３は、図１に示す第２の遅延切換回路Ｄ１２の回路構成の一例を示す回路図である。図４は、図１に示す第１の遅延切換回路Ｄ２１の回路構成の一例を示す回路図である。図５は、図１に示す第２の遅延切換回路Ｄ２２の回路構成の一例を示す回路図である。図６は、図１に示す第１の遅延切換回路Ｄ３１の回路構成の一例を示す回路図である。図７は、図１に示す第２の遅延切換回路Ｄ３２の回路構成の一例を示す回路図である。図８は、図２に示す第１の遅延回路Ｄ１１ｃの回路構成の一例を示す回路図である。図９は、図８に示す第１の遅延回路Ｄ１１ｃの遅延特性の一例を示す図である。図１０は、図２に示す第１の遅延回路Ｄ１１ｃの回路構成の他の例を示す回路図である。図１１は、図２に示す第１の遅延回路Ｄ１１ｃの回路構成のさらに他の例を示す回路図である。図１２は、図１に示す時間デジタル変換回路１００の各信号のタイミングの一例を示す図である。図１３は、図１に示す時間デジタル変換回路１００の各信号のタイミングの他の例を示す図である。図１４は、図１に示す時間デジタル変換回路１００の各信号のタイミングのさらに他の例を示す図である。図１５は、遅延時間の制御回路１０１の構成の一例を示すブロック図である。図１６は、遅延時間の制御回路１０２の構成の一例を示すブロック図である。図１７は、変形例に係る時間デジタル変換回路２００の構成の一例を示す図である。図１８は、第２の実施形態に係るデジタル時間変換回路３００の構成の一例を示す図である。図１９は、第１ないし第３のデジタル値Ｄ［０：２］とデジタル時間変換回路３００による遅延時間との関係を示す図である。

以下、実施形態について図面に基づいて説明する。

第１の実施形態

図１は、第１の実施形態に係る時間デジタル変換回路１００の構成の一例を示す図である。

図１に示すように、時間デジタル変換回路１００は、第１の信号入力端子Ｔｉｎ１と、第２の信号入力端子Ｔｉｎ２と、第１の信号出力端子Ｔｏｕｔ１と、第２の信号出力端子Ｔｏｕｔ２と、第３の信号出力端子Ｔｏｕｔ３と、第４の信号出力端子Ｔｏｕｔ４と、第１のフリップフロップＦＦ１と、第２のフリップフロップＦＦ２と、第３のフリップフロップＦＦ３と、第４のフリップフロップＦＦ４と、第１の入力用インバータＩＮＶ１と、第２の入力用インバータＩＮＶ２と、第３の入力用インバータＩＮＶ３と、第４の入力用インバータＩＮＶ４と、第１の遅延制御回路ＣＯＮ１と、第２の遅延制御回路ＣＯＮ２と、第３の遅延制御回路ＣＯＮ３と、を備える。

この時間デジタル変換回路１００は、基準期間Ｔ中において基準データ信号ＳＤｒの論理が変化した時間をデジタル値に変換するようになっている。

第１の信号入力端子Ｔｉｎ１は、基準データ信号ＳＤｒが入力されるようになっている
第２の信号入力端子Ｔｉｎ２は、基準期間Ｔの第１の時刻で基準クロック信号ＳＣｒが入力されるようになっている。

第１の信号出力端子Ｔｏｕｔ１は、最上位ビットである第１のデジタル値Ｂ[３] （第１の出力信号Ｓ１）を出力するようになっている。

第２の信号出力端子Ｔｏｕｔ２は、第１のデジタル値より下位である第２のデジタル値Ｂ[２]（第２の出力信号Ｓ２）を出力するようになっている。

第３の信号出力端子Ｔｏｕｔ３は、第２のデジタル値より下位である第３のデジタル値Ｂ[１]（第３の出力信号Ｓ３）を出力するようになっている。

第４の信号出力端子Ｔｏｕｔ４は、第３のデジタル値より下位である第４のデジタル値Ｂ[０]（第４の出力信号Ｓ４）を出力するようになっている。

第１の入力用インバータＩＮＶ１は、第１の信号入力端子Ｔｉｎ１に入力が接続され、第１のフリップフロップＦＦ１のデータ端子Ｄに出力が接続されている。

第２の入力用インバータＩＮＶ２は、第１の遅延切換回路Ｄ１１の出力に入力が接続され、第２のフリップフロップＦＦ２のデータ端子Ｄに出力が接続されている。

第３の入力用インバータＩＮＶ３は、第３の遅延切換回路Ｄ２１の出力に入力が接続され、第３のフリップフロップＦＦ３のデータ端子Ｄに出力が接続されている。

第４の入力用インバータＩＮＶ４は、第５の遅延切換回路Ｄ３１の出力に入力が接続され、第４のフリップフロップＦＦ４のデータ端子Ｄに出力が接続されている。

第１のフリップフロップＦＦ１は、第１の信号入力端子Ｔｉｎ１に入力された基準データ信号ＳＤｒに基づいた信号（第１の入力用インバータＩＮＶ１が出力した信号）が入力されるデータ端子Ｄと、第２の信号入力端子Ｔｉｎ２に入力された基準クロック信号ＳＣｒが入力されるクロック端子Ｃと、第１の信号出力端子Ｔｏｕｔ１に接続され、第１の出力信号Ｓ１を出力する出力端子Ｑと、を有する。

第１の遅延制御回路ＣＯＮ１は、第１の出力信号Ｓ１に基づいて、第１の信号入力端子Ｔｉｎ１を介して入力された基準データ信号ＳＤｒの遅延時間を制御することにより得られた第１のデータ信号ＳＤ１を出力するようになっている。さらに、第１の遅延制御回路ＣＯＮ１は、第１の出力信号Ｓ１に基づいて、第２の信号入力端子Ｔｉｎ２を介して入力された基準クロック信号ＳＣｒの遅延時間を制御することにより得られた第１のクロック信号ＳＣ１を出力するようになっている。

例えば、第１の遅延制御回路ＣＯＮ１は、基準データ信号ＳＤｒの論理の変化が第１の時刻以前の場合には、基準データ信号ＳＤｒの遅延時間よりも基準クロック信号ＳＣｒの遅延時間が短くなるように制御するようになっている。

一方、第１の遅延制御回路ＣＯＮ１は、基準データ信号ＳＤｒの論理の変化が第１の時刻よりも後の場合には、基準データ信号ＳＤｒの遅延時間よりも基準クロック信号ＳＣｒの遅延時間が長くなるように制御するようになっている。

第２のフリップフロップＦＦ２は、第１のデータ信号ＳＤ１に基づいた信号（第２の入力用インバータＩＮＶ２が出力した信号）が入力されるデータ端子Ｄと、第１のクロック信号ＳＣ１が入力されるクロック端子Ｃと、第２の信号出力端子Ｔｏｕｔ２に接続され、第２の出力信号Ｓ２を出力する出力端子Ｑと、を有する。

第２の遅延制御回路ＣＯＮ２は、第１のデータ信号ＳＤ１および第１のクロック信号ＳＣ１が入力されるようになっている。この第２の遅延制御回路ＣＯＮ２は、第２の出力信号Ｓ２に基づいて、第１のデータ信号ＳＤ１の遅延時間を制御することにより得られた第２のデータ信号ＳＤ２を出力するようになっている。さらに、第２の遅延制御回路ＣＯＮ２は、第２の出力信号Ｓ２に基づいて、第１のクロック信号ＳＣ１の遅延時間を制御することにより得られた第２のクロック信号ＳＣ２を出力するようになっている。

例えば、第２の遅延制御回路ＣＯＮ２は、第１のデータ信号ＳＤ１の論理の変化が第２の時刻以前の場合には、第１のデータ信号ＳＤ１の遅延時間よりも第１のクロック信号ＳＣ１の遅延時間が短くなるように制御するようになっている。

一方、第２の遅延制御回路ＣＯＮ２は、第１のデータ信号ＳＤ１の論理の変化が第２の時刻よりも後の場合には、第１のデータ信号ＳＤ１の遅延時間よりも第１のクロック信号ＳＣ１の遅延時間が長くなるように制御するようになっている。

第３のフリップフロップＦＦ３は、第２のデータ信号ＳＤ２が入力されるデータ端子Ｄと、第２のクロック信号ＳＣ２が入力されるクロック端子Ｃと、第３の信号出力端子Ｔｏｕｔ３に接続され、第３の出力信号Ｓ３を出力する出力端子Ｑと、を有する。

第３の遅延制御回路ＣＯＮ３は、第２のデータ信号ＳＤ２および第２のクロック信号ＳＣ２が入力されるようになっている。この第３の遅延制御回路ＣＯＮ３は、第３の出力信号Ｓ３に基づいて、第２のデータ信号ＳＤ２の遅延時間を制御することにより得られた第３のデータ信号ＳＤ３を出力するようになっている。さらに、第３の遅延制御回路ＣＯＮ３は、第３の出力信号Ｓ３に基づいて、第２のクロック信号ＳＣ２の遅延時間を制御することにより得られた第３のクロック信号ＳＣ３を出力するようになっている。

例えば、第３の遅延制御回路ＣＯＮ３は、第２のデータ信号ＳＤ２の論理の変化が第３の時刻以前の場合には、第２のデータ信号ＳＤ２の遅延時間よりも第２のクロック信号ＳＣ２の遅延時間が短くなるように制御するようになっている。

一方、第３の遅延制御回路ＣＯＮ３は、第２のデータ信号ＳＤ２の論理の変化が第３の時刻よりも後の場合には、第２のデータ信号ＳＤ２の遅延時間よりも第２のクロック信号ＳＣ２の遅延時間が長くなるように制御するようになっている。

第４のフリップフロップＦＦ４は、第３のデータ信号ＳＤ３が入力されるデータ端子Ｄと、第３のクロック信号ＳＣ３が入力されるクロック端子Ｃと、第４の信号出力端子Ｔｏｕｔ３に接続され、第４の出力信号Ｓ４を出力する出力端子Ｑと、を有する。

ここで、第１の遅延制御回路ＣＯＮ１は、例えば、図１に示すように、第１の遅延切換回路Ｄ１１と、第２の遅延切換回路Ｄ１２と、制御用インバータＣＩ１と、を有する。

制御用インバータＣＩ１は、第１のフリップフロップＦＦ１の出力端子Ｑに入力が接続され、第１の出力信号Ｓ１を反転した信号Ｓ１ｂを出力するようになっている。

第１の遅延切換回路Ｄ１１は、第１の出力信号Ｓ１に基づいて、第１の信号入力端子Ｔｉｎ１を介して入力された基準データ信号ＳＤｒの遅延時間を制御することにより得られた第１のデータ信号ＳＤ１を出力するようになっている。

第２の遅延切換回路Ｄ１２は、第１の出力信号Ｓ１（信号Ｓ１ｂ）に基づいて第２の信号入力端子Ｔｉｎ２を介して入力された基準クロック信号ＳＣｒの遅延時間を制御することにより得られた第１のクロック信号ＳＣ１を出力するようになっている。

ここで、図２は、図１に示す第１の遅延切換回路Ｄ１１の回路構成の一例を示す回路図である。

図２に示すように、第１の遅延切換回路Ｄ１１は、第１のインバータＤ１１ａと、第１のＮＯＲ回路Ｄ１１ｂと、第１の遅延回路Ｄ１１ｃと、第２のインバータＤ１１ｄと、
第２のＮＯＲ回路Ｄ１１ｅと、を有する。

第１のインバータＤ１１ａは、第１のフリップフロップＦＦ１の出力端子Ｑに入力が接続されている。

第１のＮＯＲ回路Ｄ１１ｂは、第１の信号入力端子Ｔｉｎ１および第１のインバータＤ１１ａの出力に入力が接続されている。

第１の遅延回路Ｄ１１ｃは、第１のＮＯＲ回路Ｄ１１ｂの出力に入力が接続され、第１のＮＯＲ回路Ｄ１１ｂから入力された信号を第１の遅延時間だけ遅延させて出力するようになっている。

第２のインバータＤ１１ｄは、第１の信号入力端子Ｔｉｎ１に入力が接続されている。

第２のＮＯＲ回路Ｄ１１ｅは、第１の遅延回路Ｄ１１ｃの出力および第２のインバータＤ１１ｄの出力に入力が接続され、第１のデータ信号ＳＤ１を出力から出力するようになっている。

また、図３は、図１に示す第２の遅延切換回路Ｄ１２の回路構成の一例を示す回路図である。

図３に示すように、第２の遅延切換回路Ｄ１２は、第３のインバータＤ１２ａと、第３のＮＯＲ回路Ｄ１２ｂと、第２の遅延回路Ｄ１２ｃと、第４のインバータＤ１２ｄと、第４のＮＯＲ回路Ｄ１２ｅと、を有する。

第３のインバータＤ１２ａは、制御用インバータＣＩ１の出力に入力が接続されている。

第３のＮＯＲ回路Ｄ１２ｂは、第２の信号入力端子Ｔｉｎ２および第３のインバータＤ１２ａの出力に入力が接続されている。

第２の遅延回路Ｄ１２ｃは、第３のＮＯＲ回路Ｄ１２ｂの出力に入力が接続され、第３のＮＯＲ回路Ｄ１２ｂから入力された信号を第１の遅延時間だけ遅延させて出力するようになっている。このように、図１に示す例では、第２の遅延回路Ｄ１２ｃによる遅延時間は、第１の遅延回路Ｄ１１ｃによる遅延時間と同じである。

第４のインバータＤ１２ｄは、第２の信号入力端子Ｔｉｎ２に入力が接続されている。

第４のＮＯＲ回路Ｄ１２ｅは、第２の遅延回路Ｄ１２ｃの出力および第４のインバータＤ１２ｄの出力に入力が接続され、第１のクロック信号ＳＣ１を出力から出力するようになっている。

また、第２の遅延制御回路ＣＯＮ２は、例えば、図１に示すように、第１の遅延切換回路Ｄ２１と、第２の遅延切換回路Ｄ２２と、制御用インバータＣＩ２と、を有する。

制御用インバータＣＩ２は、第２のフリップフロップＦＦ２の出力端子Ｑに入力が接続され、第２の出力信号Ｓ２を反転した信号Ｓ２ｂを出力するようになっている。

第１の遅延切換回路Ｄ２１は、第２の出力信号Ｓ２に基づいて、第１の遅延切換回路Ｄ１１から入力された第１のデータ信号ＳＤ１の遅延時間を制御することにより得られた第２のデータ信号ＳＤ２を出力するようになっている。

第２の遅延切換回路Ｄ２２は、第２の出力信号Ｓ２（信号Ｓ２ｂ）に基づいて第２の遅延切換回路Ｄ１２から入力された第１のクロック信号ＳＣ１の遅延時間を制御することにより得られた第２のクロック信号ＳＣ２を出力するようになっている。

ここで、図４は、図１に示す第１の遅延切換回路Ｄ２１の回路構成の一例を示す回路図である。

図４に示すように、第１の遅延切換回路Ｄ２１は、第１のインバータＤ２１ａと、第１のＮＯＲ回路Ｄ２１ｂと、第１の遅延回路Ｄ２１ｃと、第２のインバータＤ２１ｄと、
第２のＮＯＲ回路Ｄ２１ｅと、を有する。

第１のインバータＤ２１ａは、第２のフリップフロップＦＦ２の出力端子Ｑに入力が接続されている。

第１のＮＯＲ回路Ｄ２１ｂは、第１の遅延切換回路Ｄ１１の出力および第１のインバータＤ２１ａの出力に入力が接続されている。

第１の遅延回路Ｄ２１ｃは、第１のＮＯＲ回路Ｄ２１ｂの出力に入力が接続され、第１のＮＯＲ回路Ｄ２１ｂから入力された信号を第２の遅延時間だけ遅延させて出力するようになっている。

第２のインバータＤ２１ｄは、第１の遅延切換回路Ｄ１１の出力に入力が接続されている。

第２のＮＯＲ回路Ｄ２１ｅは、第１の遅延回路Ｄ２１ｃの出力および第２のインバータＤ２１ｄの出力に入力が接続され、第２のデータ信号ＳＤ２を出力から出力するようになっている。

また、図５は、図１に示す第２の遅延切換回路Ｄ２２の回路構成の一例を示す回路図である。

図５に示すように、第２の遅延切換回路Ｄ２２は、第３のインバータＤ２２ａと、第３のＮＯＲ回路Ｄ２２ｂと、第２の遅延回路Ｄ２２ｃと、第４のインバータＤ２２ｄと、第４のＮＯＲ回路Ｄ２２ｅと、を有する。

第３のインバータＤ２２ａは、制御用インバータＣＩ２の出力に入力が接続されている。

第３のＮＯＲ回路Ｄ２２ｂは、第２の遅延切換回路Ｄ１２の出力および第３のインバータＤ２２ａの出力に入力が接続されている。

第２の遅延回路Ｄ２２ｃは、第３のＮＯＲ回路Ｄ２２ｂの出力に入力が接続され、第３のＮＯＲ回路Ｄ２２ｂから入力された信号を第２の遅延時間だけ遅延させて出力するようになっている。このように、図１に示す例では、第２の遅延回路Ｄ２２ｃによる遅延時間は、第１の遅延回路Ｄ２１ｃによる遅延時間と同じである。

第４のインバータＤ２２ｄは、第２の遅延切換回路Ｄ１２の出力に入力が接続されている。

第４のＮＯＲ回路Ｄ２２ｅは、第２の遅延回路Ｄ２２ｃの出力および第４のインバータＤ２２ｄの出力に入力が接続され、第２のクロック信号ＳＣ２を出力から出力するようになっている。

また、第３の遅延制御回路ＣＯＮ３は、例えば、図１に示すように、第１の遅延切換回路Ｄ３１と、第２の遅延切換回路Ｄ３２と、制御用インバータＣＩ３と、を有する。

制御用インバータＣＩ３は、第３のフリップフロップＦＦ３の出力端子Ｑに入力が接続され、第３の出力信号Ｓ３を反転した信号Ｓ３ｂを出力するようになっている。

第１の遅延切換回路Ｄ３１は、第３の出力信号Ｓ３に基づいて、第１の遅延切換回路Ｄ２１から入力された第２のデータ信号ＳＤ２の遅延時間を制御することにより得られた第３のデータ信号ＳＤ３を出力するようになっている。

第２の遅延切換回路Ｄ３２は、第３の出力信号Ｓ３（信号Ｓ３ｂ）に基づいて第２の遅延切換回路Ｄ２２から入力された第２のクロック信号ＳＣ２の遅延時間を制御することにより得られた第３のクロック信号ＳＣ３を出力するようになっている。

ここで、図６は、図１に示す第１の遅延切換回路Ｄ３１の回路構成の一例を示す回路図である。

図６に示すように、第１の遅延切換回路Ｄ３１は、第１のインバータＤ３１ａと、第１のＮＯＲ回路Ｄ３１ｂと、第１の遅延回路Ｄ３１ｃと、第２のインバータＤ３１ｄと、
第２のＮＯＲ回路Ｄ３１ｅと、を有する。

第１のインバータＤ３１ａは、第３のフリップフロップＦＦ３の出力端子Ｑに入力が接続されている。

第１のＮＯＲ回路Ｄ３１ｂは、第１の遅延切換回路Ｄ２１の出力および第１のインバータＤ３１ａの出力に入力が接続されている。

第１の遅延回路Ｄ３１ｃは、第１のＮＯＲ回路Ｄ３１ｂの出力に入力が接続され、第１のＮＯＲ回路Ｄ３１ｂから入力された信号を第３の遅延時間だけ遅延させて出力するようになっている。

第２のインバータＤ３１ｄは、第１の遅延切換回路Ｄ２１の出力に入力が接続されている。

第２のＮＯＲ回路Ｄ３１ｅは、第１の遅延回路Ｄ３１ｃの出力および第２のインバータＤ３１ｄの出力に入力が接続され、第３のデータ信号ＳＤ３を出力から出力するようになっている。

また、図７は、図１に示す第２の遅延切換回路Ｄ３２の回路構成の一例を示す回路図である。

図７に示すように、第２の遅延切換回路Ｄ３２は、第３のインバータＤ３２ａと、第３のＮＯＲ回路Ｄ３２ｂと、第２の遅延回路Ｄ３２ｃと、第４のインバータＤ３２ｄと、第４のＮＯＲ回路Ｄ３２ｅと、を有する。

第３のインバータＤ３２ａは、制御用インバータＣＩ３の出力に入力が接続されている。

第３のＮＯＲ回路Ｄ３２ｂは、第２の遅延切換回路Ｄ２２の出力および第３のインバータＤ３２ａの出力に入力が接続されている。

第２の遅延回路Ｄ３２ｃは、第３のＮＯＲ回路Ｄ３２ｂの出力に入力が接続され、第３のＮＯＲ回路Ｄ３２ｂから入力された信号を第３の遅延時間だけ遅延させて出力するようになっている。このように、図１に示す例では、第２の遅延回路Ｄ３２ｃによる遅延時間は、第１の遅延回路Ｄ３１ｃによる遅延時間と同じである。

第４のインバータＤ３２ｄは、第２の遅延切換回路Ｄ２２の出力に入力が接続されている。

第４のＮＯＲ回路Ｄ３２ｅは、第２の遅延回路Ｄ３２ｃの出力および第４のインバータＤ３２ｄの出力に入力が接続され、第３のクロック信号ＳＣ３を出力から出力するようになっている。

以上の図２から図７に示すように、第１、第２の遅延切換回路Ｄ１１〜Ｄ３２は、遅延回路の構成（すなわち、遅延時間）以外、同様の回路構成を有する。なお、ここでは、第２の遅延時間は、第１の遅延時間の２分の１に設定され、第３の遅延時間は、第１の遅延時間の４分の１に設定されている。このような遅延時間の設定は、たとえば図２から図７に示したように、ある遅延時間を有した単位遅延回路（図に名前付ける）を、所望の遅延時間の比に応じて縦続接続することで実現できる。具体的には図２、図３では単位遅延回路を4つ縦続接続し、図４、図５では単位遅延回路を2つ縦続接続し、図６、図７では単位遅延回路を1つ用いる。

ここで、図８に、図２に示す第１の遅延回路Ｄ１１ｃの回路構成の別の一例の回路図を示す。

図８に示すように、第１の遅延回路Ｄ１１ｃは、第１のｐＭＯＳトランジスタＭ１と、第１のｎＭＯＳトランジスタＭ２と、第２のｐＭＯＳトランジスタＭ３と、第２のｎＭＯＳトランジスタＭ４と、可変抵抗ＭＲと、を有する。

第１のｐＭＯＳトランジスタＭ１は、電源にソースが接続され、第１の遅延回路Ｄ１１ｃの出力ＯＵＴにドレインが接続されている。

第１のｎＭＯＳトランジスタＭ２は、第１の遅延回路Ｄ１１ｃの出力にドレインが接続され、接地にソースが接続され、第１のｐＭＯＳトランジスタＭ１のゲートにゲートが接続されている。

第２のｐＭＯＳトランジスタＭ３は、電源と第１のｐＭＯＳトランジスタＭ１のゲートとの間に接続され、第１の遅延回路Ｄ１１ｃの入力ＩＮにゲートが接続されている。

第２のｎＭＯＳトランジスタＭ４は、第１のｐＭＯＳトランジスタＭ１のゲートと接地との間に接続され、第１の遅延回路Ｄ１１ｃの入力ＩＮにゲートが接続されている。

可変抵抗ＭＲは、電源と接地との間で、第２のｐＭＯＳトランジスタＭ３および第２のｎＭＯＳトランジスタＭ４と直列に接続されている。特に、図８の例では、可変抵抗ＭＲは、第２のｐＭＯＳトランジスタのドレインと第１のｐＭＯＳトランジスタＭ１ゲートとの間に接続されている。

この可変抵抗ＭＲは、制御電圧Ｖがゲートに印加されたＭＯＳトランジスタである（図８では、ｐＭＯＳトランジスタである）。制御電圧Ｖが制御されることにより、可変抵抗ＭＲの抵抗値が変化するようになっている。

このように、第１の遅延回路Ｄ１１ｃは、インバータ回路のｐＭＯＳトランジスタＭ３のドレインと出力との間のｐＭＯＳトランジスタＭＲのゲート電圧（制御電圧Ｖ）によって、オン抵抗が変わることを利用して遅延時間を制御する。

これにより、小面積で広い範囲の遅延時間を設定することが可能である。

図８の例では、ｐＭＯＳトランジスタＭ３のドレインと出力の間に可変抵抗ＭＲを挿入したが、電源とｐＭＯＳトランジスタＭ３のソースの間に可変抵抗ＭＲを挿入してもよい。またｐＭＯＳトランジスタ側に可変抵抗ＭＲを挿入することで、その出力の立ち上がり時間を調整したが、ｎＭＯＳトランジスタ側に可変抵抗ＭＲを挿入して立下り時間を調整することも可能である。立ち上がり、立下りの両方を調整することも可能である。

また、図８の例では、制御電圧によってＭＯＳトランジスタのオン抵抗を変える方法を示したが、ゲート電圧ではなくＭＯＳトランジスタの閾値電圧を制御してもよい。閾値電圧は、ＭＯＳトランジスタのバックゲート電圧を変えることで変えることができる。この場合、制御電圧Ｖがバックゲート電圧に対応する。また、ＳＯＮＯＳデバイスなど閾値電圧を製造後に調整可能なデバイスを用いてもよい。

ここで、図９は、図８に示す第１の遅延回路Ｄ１１ｃの遅延特性の一例を示す図である。

図９に示すように、第１の遅延回路Ｄ１１ｃは、制御電圧Ｖを変化させることにより、遅延時間を目的の値に設定することができる。

また、図１０は、図２に示す第１の遅延回路Ｄ１１ｃの回路構成の他の例を示す回路図である。

図１０に示すように、第１の遅延回路Ｄ１１ｃは、第１の遅延用インバータ１０と、第２の遅延用インバータ１１と、可変容量１２と、を有する。

第１の遅延用インバータ１０は、第１の遅延回路Ｄ１１ｃの入力ＩＮに入力が接続されている。

第２の遅延用インバータ１１は、第１の遅延用インバータ１０の出力に入力が接続され、第１の遅延回路Ｄ１１ｃの出力ＯＵＴに出力が接続されている。

可変容量１２は、第１の遅延用インバータ１０の出力と接地との間に接続され、制御電圧Ｖにより容量値が変化するようになっている。

このような構成を有する第１の遅延回路Ｄ１１ｃは、制御電圧Ｖを変化させることにより、可変容量１２の容量値が変化し、遅延時間を目的の値に設定することができる。

また、図１１は、図２に示す第１の遅延回路Ｄ１１ｃの回路構成のさらに他の例を示す回路図である。

図１１に示すように、第１の遅延回路Ｄ１１ｃは、第１の遅延用インバータ１０と、第２の遅延用インバータ１１と、を有する。

そして、第１および第２の遅延用インバータ１０、１１に供給される電源電圧ＶＤＤが制御されるようになっている。

このような構成を有する第１の遅延回路Ｄ１１ｃは、電源電圧ＶＤＤを変化させることにより、遅延時間を目的の値に設定することができる。

なお、既述の図８、図１０、図１１では、一例として、第１の遅延回路Ｄ１１ｃの回路構成を記載しているが、図３から図７に示す他の第１、第２の遅延回路も同様の回路構成を有する。

次に、以上のような構成を有する時間デジタル変換回路１００の動作について説明する。ここで、図１２は、図１に示す時間デジタル変換回路１００の各信号のタイミングの一例を示す図である。

図１２の例では、基準データ信号ＳＤｒが１０ΔＴのタイミングで”Ｈｉｇｈ”から”Ｌｏｗ”に遷移しており、この遷移を測定する場合を考える。なお、基準データ信号ＳＤｒの遅延時間と基準クロック信号ＳＣｒの遅延時間との差である第１の遅延時間は、基準期間Ｔの４分の１に設定されている。また、第１のデータ信号ＳＤ１の遅延時間と第１のクロック信号ＳＣ１の遅延時間との差である第２の遅延時間は、基準期間Ｔの８分の１に設定されている。また、第２のデータ信号ＳＤ２の遅延時間と第２のクロック信号ＳＣ２の遅延時間との差である第３の遅延時間は、基準期間Ｔの１６分の１に設定されている。

したがって、例えば、第１の遅延制御回路ＣＯＮ１における、基準データ信号ＳＤｒの遅延時間とクロック信号の遅延時間との差である第１の遅延時間は、第２の遅延制御回路ＣＯＮ２における、第１のデータ信号ＳＤ１の遅延時間と第１のクロック信号ＳＣ１の遅延時間との差である第２の遅延時間の２倍になる。

なお、図１２の例では、第１ないし第３のデータ信号ＳＤ１〜ＳＤ３が遷移する時刻を、基準データ信号ＳＤｒが遷移する時刻にそろえて記載している。

図１２に示すように、最初に、基準クロック信号ＳＣｒのタイミングを測定する範囲（期間０〜１５からなる基準期間Ｔ）の真ん中に設定する。各期間０〜１５をΔＴとすると、４ｂｉｔの場合は、（期間０から、２^(４-１)×ΔＴ=８ΔＴだけ、遅れたタイミングになる。

このとき、基準クロック信号ＳＣｒのタイミングで基準データ信号ＳＤｒは”Ｈｉｇｈ”となっているので、最初のＤＦＦ（第１のフリップフロップＦＦ１）の出力（第１のデジタル値B[３]）は”Ｈｉｇｈ”となる。

この結果は、基準データ信号ＳＤｒの立下り位置は期間８〜１５のいずれかであることを示している。そこで２回目は第１のクロック信号ＳＣ１のタイミングを期間８〜１５の真ん中になるように、時間０から１２ΔＴ遅れたタイミングに設定する。

このとき、第１のクロック信号ＳＣ１のタイミングで基準データ信号ＳＤｒ（第１のデータ信号ＳＤ１）は”Ｌｏｗ”となっているので、２番目のＤＦＦ（第２のフリップフロップＦＦ２）の出力（第２のデジタル値B[２]）は”Ｌｏｗ”となる。

この結果は、基準データ信号ＳＤｒの立下り位置は期間８〜１１のいずれかであることを示している。

そこで、３回目は第２のクロック信号ＳＣ２のタイミングを期間８〜１１の真ん中になるように、時間０から１０ΔＴ遅れたタイミングに設定する。

このとき、第２のクロック信号ＳＣ２のタイミングで基準データ信号ＳＤｒ（第２のデータ信号ＳＤ２）は”Ｈｉｇｈ”となっているので、３番目のＤＦＦ（第３のフリップフロップＦＦ３）の出力（第３のデジタル値B[１]）は”Ｈｉｇｈ”となる。

この結果は、基準データ信号ＳＤｒの立下り位置は１０ΔＴ、１１ΔＴのいずれかであることを示している。

そこで、４回目は第３のクロック信号ＳＣ３のタイミングを期間１０と期間１１の間になるように、時間０から１１ΔＴ遅れたタイミングに設定する。

このとき、第３のクロック信号ＳＣ３のタイミングで基準データ信号ＳＤｒ（第３のデータ信号ＳＤ３）は”Ｌｏｗ”となっているので、４番目のＤＦＦ（第４のフリップフロップＦＦ４）の出力（第４のデジタル値B[０]）は”Ｌｏｗ”となる。この結果、出力B[３:０]は”１０１０=１０”となり、求めたい結果が得られる。

このように、上位ｂｉｔの判定結果をもとに第１ないし第３のクロック信号ＳＣ１〜ＳＣ３のタイミングを調整することで４回の比較で４ｂｉｔの結果を得ることができる。

なお、この方法はアナログデジタル変換（ADC）方式の一種である、逐次比較型ADCの変換方式と類似している。

図１２の例では、上位ｂｉｔの結果が“０”のときクロック信号のタイミングを左に移動したが、これはタイミングを早める、すなわち時間を戻すことに相当するため不可能である。

そこで、クロック信号のタイミングを早める代わりにデータ信号を遅らせることで上記の説明と等価な処理を実現することができる。

図１３は、図１に示す時間デジタル変換回路１００の各信号のタイミングの他の例を示す図である。なお、この図１３の例ではデータライン、データラインともに遅延時間t_ofstを追加した場合を示している。この図１３に示す例において、基準データ信号が遷移するタイミングは、図１２に示す例と同じであるが、第１〜第３のデータ信号ＳＤ１〜ＳＤ３と第１〜第３のクロック信号ＳＣ１〜ＳＣ３との関係を記載している。また、図１３に示す例において、例えば、第１のデータ信号ＳＤ１と第１のクロック信号ＳＣ１との遅延時間の相対的な差は、図１２に示す例と同じである。第２、第３のデータ信号ＳＤ２、ＳＤ３と、第２、第３のクロック信号ＳＣ２、ＳＣ３との関係についても同様である。

図１３に示すように、上位ｂｉｔが“１”のときクロック信号を遅らせ、上位ｂｉｔが“０”のときデータ信号を遅らせることで、各比較においてクロック信号とデータ信号との関係が図１２と同じになっていることがわかる。

それぞれの遅延時間は、４ΔＴ、２ΔＴ、１ΔＴとすればよいが、タイミング制約を満たす等の目的のため、データラインとCクロックラインにそれぞれ同量の遅延時間を追加してもよい。

また、図１４は、図１に示す時間デジタル変換回路１００の各信号のタイミングのさらに他の例を示す図である。この図１４に示す例は、データラインの遅延時間を固定し、クロックラインの遅延量を切り替える方式である。

図１４に示すように、上位ｂｉｔが“１”のときと、上位ｂｉｔが“０”のときで、クロック信号の遅延時間が異なるように制御する。これにより、各比較においてクロック信号とデータ信号との関係が図１２と同じになる。

なお、図１２、図１３の例と比べると、変換に要する時間が長くなる。

次に、各遅延回路の遅延時間の制御方法について説明する。

図１５は、遅延時間の制御回路１０１の構成の一例を示すブロック図である。

図１５に示すように、制御回路１０１は、ＰＬＬ回路Ｐ１、Ｐ２、Ｐ３と、複数の遅延セルＣｅと、インバータＸ１、Ｘ２、Ｘ３と、を有する。

１つの遅延セルＣｅとインバータＸ１からなるリングオシレーターが構成される。ＰＬＬ回路Ｐ１で発振周波数が所望の値になるように基準電圧ＲＥＦを決めることで、第３の遅延時間を与える制御電圧Ｖ４を得ることができる。

同様に、２つの遅延セルＣｅとインバータＸ２からなるリングオシレーターが構成される。ＰＬＬ回路Ｐ２で発振周波数が所望の値になるように基準電圧ＲＥＦを決めることで、第２の遅延時間を与える制御電圧Ｖ２を得ることができる。

同様に、４つの遅延セルＣｅとインバータＸ３からなるリングオシレーターが構成される。ＰＬＬ回路Ｐ３で発振周波数が所望の値になるように基準電圧ＲＥＦを決めることで、第１の遅延時間を与える制御電圧Ｖ１を得ることができる。

得られた制御電圧Ｖ１〜Ｖ３は、例えば、図８、図１０、図１１に示す遅延回路の制御電圧Ｖ、電源電圧ＶＤＤに適用される。

これにより、小面積で２進重みの遅延時間を実現することができる。

このようにして得られる遅延セルを用いて、低消費電力で小面積な時間デジタル変換回路が実現できる。面積、消費電力ともビット数に対して線形のオーダーとなる。

この制御回路１０１による方式によれば、PVTばらつきによらず遅延時間が一定になるという利点もある。

上記図１５の例では、ＰＬＬ回路によって制御電圧を決めたが、制御電圧を決める別の方法を示す。図１６は、遅延時間の制御回路１０２の構成の一例を示すブロック図である。

図１６に示すように、制御回路１０２は、コンパレータＣＯＭＰと、基準抵抗Ｒｒと、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、第１のｐＭＯＳトランジスタＺ１と、第１のｎＭＯＳトランジスタＺ２と、可変抵抗ＺＲと、を有する。

基準抵抗Ｒｒは、電源に一端が接続され、コンパレータＣＯＭＰの反転入力端子に他端が接続されている。

第１の抵抗Ｒ１は、コンパレータＣＯＭＰの非反転入力端子に一端が接続され、接地に他端が接続されている。

第２の抵抗Ｒ２は、コンパレータＣＯＭＰの反転入力端子に一端が接続され、接地に他端が接続されている。

第１のｐＭＯＳトランジスタＺ１は、電源とコンパレータＣＯＭＰの反転入力端子との間に接続されている。

第２のｎＭＯＳトランジスタＺ２は、電源とコンパレータＣＯＭＰの反転入力端子と接地との間に接続され、第１の遅延回路Ｄ１１ｃの入力ＩＮにゲートが接続されている。

可変抵抗ＺＲは、電源と接地との間で、第１のｐＭＯＳトランジスタＺ１および第２のｎＭＯＳトランジスタＺ４と直列に接続されている。この可変抵抗ＺＲは、コンパレータＣＯＭＰの出力がゲートに接続されたＭＯＳトランジスタである（図１６では、ｐＭＯＳトランジスタである）。特に、図１６の例では、可変抵抗ＺＲは、第１のｐＭＯＳトランジスタＺ１のドレインとコンパレータＣＯＭＰの反転入力端子との間に接続されている。

コンパレータＣＯＭＰは、第１の抵抗Ｒ１の一端の電圧と第２の抵抗Ｒ２の一端の電圧とに応じて、制御電圧Ｖを出力するようになっている。

上記構成を有する制御回路１０２は、遅延回路（図８）のレプリカ回路である。この制御回路１０２の可変抵抗ＺＲの抵抗値を所望の値になるように制御することで、所望の遅延時間を与える制御電圧Ｖを得ることができる。

例えば、遅延時間は、トランジスタのオン抵抗とおおよそ比例の関係となるため、図１６のように、遅延回路（図８）のレプリカ回路を用い、そのオン抵抗が所望の値になるようにフィードバック制御することで、制御電圧を決めてもよい。

図１６では、第１の抵抗Ｒ１＝第２の抵抗Ｒ２とすれば、可変抵抗ＺＲと基準抵抗Ｒｒが同じ抵抗値になるように制御電圧Ｖが決まる。基準抵抗Ｒｒの抵抗値を２進重みにすることで遅延時間もほぼ２進重みとすることができる。

以上のように、本実施形態に係る時間デジタル変換回路によれば、回路規模を縮小することができる。

（変形例）
図１の例では１クロックサイクルで４ｂｉｔの変換を行ったが、４クロックサイクルかけて変換を行ってもよい。この場合はフリップフロップの数は１つでよい。またこの場合は、上位ｂｉｔの結果に応じて実施例１と同様にクロック信号かデータ信号のどちらかを遅らせてもよいし、クロック信号、またはデータ信号だけを早めたり遅らせたりしてもよい。

ここで、図１７は、変形例に係る時間デジタル変換回路２００の構成の一例を示す図である。なお、図１７において、図１の符号と同じ符号は、第１の実施形態と同様の構成を示す。

図１７に示すように、時間デジタル変換回路２００は、第１の信号入力端子Ｔｉｎ１と、第２の信号入力端子Ｔｉｎ２と、第１の信号出力端子Ｔｏｕｔ１と、第１のマルチプレクサＭＵＸ１と、第２のマルチプレクサＭＵＸ２と、第１のフリップフロップＦＦ１と、第１の遅延制御回路ＣＯＮ１と、第１の入力用インバータＩＮＶ１と、を備える。

この時間デジタル変換回路２００は、図１に示す時間デジタル変換回路１００と同様に、基準期間中において基準データ信号ＳＤｒの論理が変化した時間をデジタル値に変換するようになっている。

第１の信号入力端子Ｔｉｎ１は、基準データ信号ＳＤｒが入力されるようになっている。

第２の信号入力端子Ｔｉｎ２は、基準期間の真ん中の第１の時刻で基準クロック信号ＳＣｒが入力されるようになっている。

第１の信号出力端子Ｔｏｕｔ１は、デジタル値をシリアルに出力するようになっている。

第１のマルチプレクサＭＵＸ１は、第１の信号入力端子Ｔｉｎ１に入力が接続されている。

第２のマルチプレクサＭＵＸ２は、第２の信号入力端子Ｔｉｎ２に入力が接続されている。

第１のフリップフロップＦＦ１は、第１のマルチプレクサＭＵＸ１から出力された信号に基づいた信号（第１の入力用インバータＩＮＶ１が出力した信号）が入力されるデータ端子Ｄと、第２のマルチプレクサＭＵＸ１２から出力された信号が入力されるクロック端子Ｃと、第１の信号出力端子Ｔｏｕｔ１に接続され、第１の出力信号Ｓ１を出力する出力端子Ｑと、を有する。

第１の遅延制御回路ＣＯＮ１は、第１の出力信号Ｓ１に基づいて、第１のマルチプレクサＭＵＸ１から出力された信号の遅延時間を制御することにより得られた第１のデータ信号ＳＤ１を出力するようになっている。さらに、第１の遅延制御回路ＣＯＮ１は、第１の出力信号Ｓ１に基づいて、第２のマルチプレクサＭＵＸ２から出力された信号の遅延時間を制御することにより得られた第１のクロック信号ＳＣ１を出力するようになっている。

ここで、第１のマルチプレクサＭＵＸ１は、基準データ信号ＳＤｒおよび第１のデータ信号ＳＤ１が入力され、基準データ信号ＳＤｒを選択して出力した後、第１のデータ信号ＳＤ１を選択して出力する。

同様に、第２のマルチプレクサＭＵＸ１２は、基準クロック信号ＳＣｒおよび第１のクロック信号ＳＣ１が入力され、基準クロック信号ＳＣｒを選択して出力した後、第１のクロック信号ＳＣ１を選択して出力する。

そして、第１、第２のマルチプレクサＭＵＸ１、ＭＵＸ２が、第１の遅延制御回路ＣＯＮ１から出力された信号を選択して出力する動作を繰り返す。

これにより、例えば、４クロックサイクルで、第１の信号出力端子Ｔｏｕｔ１からデジタル値が上位ｂｉｔからシリアルに出力される。

第２の実施形態

第１の実施形態では、時間デジタル変換回路に関して説明した。

この第２の実施形態では、第１の実施形態で説明した技術を用いたデジタル時間変換回路に関して説明する。

図１８は、第２の実施形態に係るデジタル時間変換回路３００の構成の一例を示す図である。また、図１９は、第１ないし第３のデジタル値Ｄ［０：２］とデジタル時間変換回路３００による遅延時間との関係を示す図である。なお、図１８の例では、３ｂｉｔのデジタル値を時間に変換する構成について示している。

図１８に示すように、デジタル時間変換回路３００は、３つの直列に接続された第１ないし第３の遅延切換回路Ｙ１〜Ｙ３を備える。

第１の遅延切換回路Ｙ１は、既述の図３に示す第２の遅延切換回路Ｄ１２と同様の構成を有する。

すなわち、第１の遅延切換回路Ｙ１は、第１のデジタル値Ｄ[２]が入力される第１のインバータａ１と、クロック入力端子Ｔｃおよび第１のインバータａ１の出力に入力が接続された第１のＮＯＲ回路ｂ１と、第１のＮＯＲ回路ｂ１に入力が接続され、前記第１のＮＯＲ回路ｂ１から入力された信号を第１の遅延時間だけ遅延させて出力する第１の遅延回路ｃ１と、クロック入力端子Ｔｃに入力が接続された第２のインバータｄ１と、第１の遅延回路ｃ１の出力および第２のインバータｄ１の出力に入力が接続された第２のＮＯＲ回路ｅ１と、を有する。

また、第２の遅延切換回路Ｙ２は、既述の図５に示す第２の遅延切換回路Ｄ２２と同様の構成を有する。

すなわち、第２の遅延切換回路Ｙ２は、第１のデジタル値Ｄ[２]より下位である第２のデジタル値Ｄ[１]が入力される第３のインバータａ２と、第２のＮＯＲ回路ｅ１の出力および第３のインバータａ２の出力に入力が接続された第３のＮＯＲ回路ｂ２と、第３のＮＯＲ回路ｂ２に入力が接続され、第３のＮＯＲ回路ｂ２から入力された信号を第２の遅延時間だけ遅延させて出力する第２の遅延回路ｃ２と、第２のＮＯＲ回路ｅ１の出力に入力が接続された第４のインバータｄ２と、第２の遅延回路ｃ２の出力および第４のインバータｄ２の出力に入力が接続された第４のＮＯＲ回路ｅ２と、を有する。

すなわち、第３の遅延切換回路Ｙ３は、第２のデジタル値Ｄ[１]より下位である第３のデジタル値Ｄ[０]が入力される第５のインバータａ３と、第４のＮＯＲ回路ｅ２の出力および第５のインバータａ３の出力に入力が接続された第５のＮＯＲ回路ｂ３と、第５のＮＯＲ回路ｂ３に入力が接続され、第５のＮＯＲ回路ｂ５から入力された信号を第３の遅延時間だけ遅延させて出力する第３の遅延回路ｃ３と、第４のＮＯＲ回路ｅ２の出力に入力が接続された第６のインバータｄ３と、第３の遅延回路ｃ３の出力および第６のインバータｄ３の出力に入力が接続された第６のＮＯＲ回路ｅ２と、を有する。

この第６のＮＯＲ回路ｅ２の出力がデータ信号となる。このデータ信号の論理の遷移のタイミングは、第１ないし第３のデジタル値Ｄ［０：２］により決まる遅延時間に応じたタイミングとなる（図１９）。

なお、第１ないし第３の遅延回路ｃ１〜ｃ３の構成は、
また、例えば、第１の遅延時間は、第２の遅延時間の２倍に設定されている。また、第２の遅延時間は、第３の遅延時間の２倍に設定されている。

これらの第１ないし第３の遅延時間は、第１ないし第３の遅延回路ｃ１〜ｃ３に供給する制御電圧Ｖ４、Ｖ２、Ｖ１により制御される。この制御電圧Ｖ４、Ｖ２、Ｖ１の制御方法は、例えば、既述の図８、図１０、図１１に示す回路構成で実現される。そして、各制御電圧Ｖ４、Ｖ２、Ｖ１は、例えば、図１５に示す制御回路１０１により制御することができる。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１００、２００時間デジタル変換回路
３００デジタル時間変換回路

Claims

基準期間中において基準データ信号の論理が変化した時間をデジタル値に変換する時間デジタル変換回路であって、
基準データ信号が入力される第１の信号入力端子と、
基準期間中の第１の時刻で基準クロック信号が入力される第２の信号入力端子と、
最上位ビットである第１のデジタル値を出力する第１の信号出力端子と、
前記第１のデジタル値より下位である第２のデジタル値を出力する第２の信号出力端子と、
前記第１の信号入力端子に入力された前記基準データ信号に基づいた信号が入力されるデータ端子と、前記第２の信号入力端子に入力された前記基準クロック信号が入力されるクロック端子と、前記第１の信号出力端子に接続され、第１の出力信号を出力する出力端子と、を有する第１のフリップフロップと、
前記第１の出力信号に基づいて、前記第１の信号入力端子を介して入力された基準データ信号の遅延時間を制御することにより得られた第１のデータ信号を出力し且つ前記第２の信号入力端子を介して入力された基準クロック信号の遅延時間を制御することにより得られた第１のクロック信号を出力する第１の遅延制御回路ＣＯＮ１と、
前記第１のデータ信号に基づいた信号が入力されるデータ端子と、前記第１のクロック信号が入力されるクロック端子と、前記第２の信号出力端子に接続され、第２の出力信号を出力する出力端子と、を有する第２のフリップフロップと、を備える
ことを特徴とする時間デジタル変換回路。
前記基準データ信号の遅延時間と前記基準クロック信号の遅延時間との差である第１の遅延時間は、前記基準期間の４分の１に設定されている
ことを特徴とする請求項１に記載の時間デジタル変換回路。
第１の遅延制御回路は、
前記基準データ信号の論理の変化が前記第１の時刻以前の場合には、前記基準データ信号の遅延時間よりも前記基準クロック信号の遅延時間が短くなるように制御し、
一方、前記基準データ信号の論理の変化が前記第１の時刻よりも後の場合には、前記基準データ信号の遅延時間よりも前記基準クロック信号の遅延時間が長くなるように制御する
ことを特徴とする請求項１または２に記載の時間デジタル変換回路。
前記第１の遅延制御回路は、
前記第１の出力信号に基づいて、前記第１の信号入力端子を介して入力された基準データ信号の遅延時間を制御することにより得られた第１のデータ信号を出力する第１の遅延切換回路と、
前記第１の出力信号に基づいて、前記第２の信号入力端子を介して入力された基準クロック信号の遅延時間を制御することにより得られた第１のクロック信号を出力する第２の遅延切換回路と、を有する
ことを特徴とする請求項１に記載の時間デジタル変換回路。
前記第１の遅延制御回路は、
前記第１のフリップフロップの前記出力端子に入力が接続され、前記第１の出力信号を反転した信号を出力する制御用インバータをさらに有し、
前記第１の遅延切換回路は、
前記第１のフリップフロップの前記出力端子に入力が接続された第１のインバータと、
前記第１の信号入力端子および前記第１のインバータの出力に入力が接続された第１のＮＯＲ回路と、
前記第１のＮＯＲ回路の出力に入力が接続され、前記第１のＮＯＲ回路から入力された信号を前記第１の遅延時間だけ遅延させて出力する第１の遅延回路と、
前記第１の信号入力端子に入力が接続された第２のインバータと、
前記第１の遅延回路の出力および前記第２のインバータの出力に入力が接続され、前記第１のデータ信号を出力から出力する第２のＮＯＲ回路と、を有し、
前記第２の遅延切換回路は、
前記制御用インバータの出力に入力が接続された第３のインバータと、
前記第２の信号入力端子および前記第３のインバータの出力に入力が接続された第３のＮＯＲ回路と、
前記第３のＮＯＲ回路の出力に入力が接続され、前記第３のＮＯＲ回路から入力された信号を前記第１の遅延時間だけ遅延させて出力する第２の遅延回路と、
前記第２の信号入力端子に入力が接続された第４のインバータと、
前記第２の遅延回路の出力および前記第４のインバータの出力に入力が接続され、前記第１のクロック信号を出力から出力する第４のＮＯＲ回路と、を有する
ことを特徴とする請求項４に記載の時間デジタル変換回路。
基準期間中において基準データ信号の論理が変化した時間をデジタル値に変換する時間デジタル変換回路であって、
基準データ信号が入力される第１の信号入力端子と、
基準期間の真ん中の第１の時刻で基準クロック信号が入力される第２の信号入力端子と、
デジタル値を出力する第１の信号出力端子と、
前記第１の信号入力端子に入力が接続された第１のマルチプレクサと、
前記第２の信号入力端子に入力が接続された第２のマルチプレクサと、
前記第１のマルチプレクサから出力された信号に基づいた信号が入力されるデータ端子と、前記第２のマルチプレクサから出力された信号が入力されるクロック端子と、前記第１の信号出力端子に接続され、第１の出力信号を出力する出力端子と、を有する第１のフリップフロップと、
前記第１の出力信号に基づいて、前記第１のマルチプレクサから出力された信号の遅延時間を制御することにより得られた第１のデータ信号を出力し且つ前記第２のマルチプレクサから出力された信号の遅延時間を制御することにより得られた第１のクロック信号を出力する第１の遅延制御回路と、を備え、
前記第１のマルチプレクサは、前記基準データ信号および前記第１のデータ信号が入力され、前記基準データ信号を選択して出力した後、前記第１のデータ信号を選択して出力し、
前記第２のマルチプレクサは、前記基準クロック信号および前記第１のクロック信号が入力され、前記基準クロック信号を選択して出力した後、前記第１のクロック信号を選択して出力する
ことを特徴とする時間デジタル変換回路。
第１のデジタル値が入力される第１のインバータと、
信号が入力される入力端子および前記第１のインバータの出力に入力が接続された第１のＮＯＲ回路と、
前記第１のＮＯＲ回路に入力が接続され、前記第１のＮＯＲ回路から入力された信号を前記第１の遅延時間だけ遅延させて出力する第１の遅延回路と、
クロック入力端子に入力が接続された第２のインバータと、
前記第１の遅延回路の出力および前記第２のインバータの出力に入力が接続された第２のＮＯＲ回路と、
第２のデジタル値が入力される第３のインバータと、
前記第２のＮＯＲ回路の出力および前記第３のインバータの出力に入力が接続された第３のＮＯＲ回路と、
前記第３のＮＯＲ回路に入力が接続され、前記第３のＮＯＲ回路から入力された信号を第２の遅延時間だけ遅延させて出力する第２の遅延回路と、
前記第２のＮＯＲ回路の出力に入力が接続された第４のインバータと、
前記第２の遅延回路の出力および前記第４のインバータの出力に入力が接続された第４のＮＯＲ回路と、を備える
ことを特徴とするデジタル時間変換回路。