JP2015162866A - クロック遅延生成回路 - Google Patents

Abstract

【課題】精度良く期待するクロック信号を生成でき、また、入力クロック信号が速い場合にも対応できるクロック遅延生成回路を提供すること。
【解決手段】Ｎ個の（Ｎは２以上の整数）遅延素子部１−１，・・・１−Ｎは、基準クロック信号ＣＬＫが順次遅延された遅延クロック信号Ｄ１〜ＤＮを生成する。反転部２は、基準クロック信号ＣＬＫを反転したクロック信号ＣＬＫＮを生成する。Ｎ個のフリップフロップ３−１，・・・３−Ｎは、Ｎ個の遅延素子部１−１，・・・１−Ｎの各遅延素子部から出力される各遅延クロック信号Ｄ１〜ＤＮを、基準クロック信号ＣＬＫに応じてサンプリングして出力する。選択回路４は、制御信号ＳＥＬに基づいて、各遅延クロック信号Ｄ１〜ＤＮから選択的に出力する。制御信号生成回路５は、制御信号ＳＥＬを生成する。
【選択図】図１

Description

本発明は、クロック遅延生成回路に関し、より詳細には、デジタル的にクロックに遅延を持たせるクロック遅延生成回路に関する。特に、自動遅延調整回路に適用できる。

一般に、回路を動作させるために供給されるクロック信号として、外部から供給される基準クロックから所定量遅延させたクロック信号を用いることがある。回路が内部クロック信号を発生させるためには、外部クロック信号を入力受けてから所定の遅延過程を経ることになり、例えば、アナログ的に外部クロック信号を遅延させて、所定量遅延したクロック信号を生成する回路が知られている。

しかしながら、その遅延過程には一定限界があるため、遅延量の精度に限界があることとなり、例えば、外部クロック信号を入力受けメモリに貯蔵されたデータを出力するまでの時間、つまり、クロックアクセスタイムを減らすのに一定限界が伴うことになる。そのため、外部クロック信号を所定量遅延させたクロック信号生成する回路として、様々な回路が提案されている。

例えば、特許文献１に記載のものは、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）及びＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）を使用せずに、短時間に外部クロック信号から内部クロック信号を生成し得るクロック信号モデリング回路に関するものである。この特許文献１には、外部クロック信号を入力受け、遅延されたクロック信号を出力する遅延部と、遅延されたクロック信号を入力受け、外部クロック信号に応じてサンプリングして出力するサンプリング部と、サンプリング部の出力を入力受けて順次比較する比較部と、遅延部から出力された遅延クロック信号を入力受け、比較部の出力信号と外部から入力されるスイッチング信号に応じて内部クロック信号を出力する出力部とから構成されるクロック信号モデリング回路が開示されている。

また、例えば、特許文献２に記載のものは、回路内部のクロックと、外部から入ってきたクロックとの遅延差を自動的に検出・制御するクロック遅延量自動検出回路に関するもので、動作クロックをＮ（Ｎは２以上の正の整数）倍とした調整クロックを作成する調整クロック生成部と、調整クロックと回帰クロックとの間の動作のタイミングを比較して、この回帰クロックの遅延量を検出する遅延量検出部とを有する構成が開示されている。

特開平９−２３８０５８号公報 特開２００５−３２１５７号公報

しかしながら、上述した各特許文献に記載されている従来技術では、精度良く期待するクロック信号を生成でき、また、入力クロック信号が速い（周波数が高い）場合にも対応できる点では不十分である。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、精度良く期待するクロック信号を生成でき、また、入力クロック信号が速い場合にも対応できるクロック遅延生成回路を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、基準クロック信号（ＣＬＫ）が順次遅延された遅延クロック信号（Ｄ１〜ＤＮ）を生成するＮ個の（Ｎは２以上の整数）遅延素子部（１−１，・・・１−Ｎ）と、該遅延素子部（１−１，・・・１−Ｎ）の各遅延素子部から出力される各遅延クロック信号（Ｄ１〜ＤＮ）を、前記基準クロック信号（ＣＬＫ）に応じてサンプリングして出力するＮ個のフリップフロップ（３−１，・・・３−Ｎ）と、制御信号（ＳＥＬ）に基づいて、前記各遅延クロック信号（Ｄ１〜ＤＮ）から選択的に出力する選択回路（４）と、前記制御信号（ＳＥＬ）を生成する制御信号生成回路（５）と、を備え、前記制御信号生成回路（５）は、前記フリップフロップの各々の出力（Ｑ１〜ＱＮ）に基づいて前記制御信号（ＳＥＬ）を生成することを特徴とするクロック遅延生成回路である。（図１，図４；実施形態１，２）

また、請求項２に記載の発明は、前記基準クロック信号（ＣＬＫ）が、順次遅延されたＮ個の（Ｎは２以上の整数）遅延クロック信号（Ｄ１〜ＤＮ）を生成するＮ個の遅延素子部（１−１，・・・１−Ｎ）と、該遅延素子部（１−１，・・・１−Ｎ）の各遅延素子部から出力される各遅延クロック信号（Ｄ１〜ＤＮ）が入力され、前記基準クロック信号（ＣＬＫ）に応じてサンプリングして出力するＮ個のフリップフロップ（３−１，・・・３−Ｎ）と、制御信号（ＳＥＬ）が入力されて、前記各遅延クロック信号（Ｄ１〜ＤＮ）から選択的に出力する選択回路（４）と、前記フリップフロップ（３−１，・・・３−Ｎ）の各々の出力（Ｑ１〜ＱＮ）に基づいて、前記制御信号（ＳＥＬ）を前記選択回路（４）へ出力する制御信号生成回路（５）と、を備えていることを特徴とするクロック遅延生成回路である。（図１，図４；実施形態１，２）

また、請求項３に記載の発明は、請求項１又は２に記載の発明において、第Ｋフリップフロップ（１≦Ｋ≦Ｎ）は、Ｋ番目の遅延素子部（１−Ｋ）の第Ｋ遅延クロック信号（ＤＫ）が入力され、前記基準クロック信号（ＣＬＫ）に応じてサンプリングして第Ｋ出力信号（ＱＫ（１≦Ｋ≦Ｎ））を出力し、前記制御信号生成回路（５）は、Ｎ個の出力信号（Ｑ１〜ＱＮ）に基づいて、前記制御信号（ＳＥＬ）を出力することを特徴とする。

また、請求項４に記載の発明は、請求項１〜３のいずれか一項に記載の発明において、前記制御信号生成回路（５）は、前記Ｎ個の出力信号を下位ビッドから順にＱ１からＱＮとしたときに（Ｑ［Ｎ：１］）、Ｑ１からＱＬ（２≦Ｌ≦Ｎ−１）はデータＡであり、ＱＬ＋１が、データＡが反転したデータＢである場合に、所定の遅延クロック信号を選択するように制御信号を生成することを特徴とする。

また、請求項５に記載の発明は、請求項１〜４のいずれか一項に記載の発明において、前記制御信号生成回路（５）は、前記Ｎ個の出力信号を下位ビッドから順にＱ１からＱＮとしたときに（Ｑ［Ｎ：１］）、Ｑ１からＱＬ（２≦Ｌ≦Ｎ−１）はデータＡであり、ＱＬ＋１がデータＡが反転したデータＢである場合に、Ｌ／２又は（Ｌ＋１）／２番目の遅延素子部の遅延クロック信号を選択するように制御信号を生成することを特徴とする。

また、請求項６に記載の発明は、請求項１〜５のいずれか一項に記載の発明において、前記Ｎ個のフリップフロップ（３−１，・・・３−Ｎ）は、前記各遅延素子部から出力される各遅延クロック信号（Ｄ１〜ＤＮ）が入力され、前記基準クロック信号（ＣＬＫ）が反転部（２）により反転したクロック信号（ＣＬＫＮ）に応じてサンプリングして出力することを特徴とする。

また、請求項７に記載の発明は、請求項１〜６のいずれか一項に記載の発明において、第１番目から第Ｎ／２番目又は第（Ｎ＋１）／２までの遅延素子部は、それぞれ、２つの遅延素子（１−１Ａ，１−１Ｂ，・・・１−ＮＡ，１−ＮＢ）が直列に接続されて構成され、前記選択回路（４）は、前記２つの遅延素子（１−１Ａ，１−１Ｂ，・・・１−ＮＡ，１−ＮＢ）の間から出力される遅延クロック信号（ＤＨ１〜ＤＨＮ／２）と前記各遅延クロック信号（Ｄ１〜ＤＮ）から、前記制御信号（ＳＥＬ）に基づいて選択的に出力することを特徴とする。（図４；実施形態２）

また、請求項８に記載の発明は、請求項７に記載の発明において、前記制御信号生成回路（５）は、前記Ｎ個の出力信号を下位ビッドから順にＱ１からＱＮとしたときに（Ｑ［Ｎ：１］）、Ｑ１からＱＬ（２≦Ｌ≦Ｎ／２）はデータＡであり、ＱＬ＋１が、データＡが反転したデータＢである場合に、Ｌが偶数の場合、Ｌ／２番目の遅延素子部の遅延クロック信号を選択し、Ｌが奇数の場合、（Ｌ＋１）／２番目の遅延素子部の２つの遅延素子の間の遅延クロック信号を選択するように制御信号を生成することを特徴とする。

また、請求項９に記載の発明は、請求項７又は８に記載の発明において、前記制御信号生成回路（５）は、前記Ｎ個の出力信号を下位ビッドから順にＱ１からＱＮとしたときに（Ｑ［Ｎ：１］）、Ｑ１からＱＬ（２≦Ｌ≦Ｎ／２）はデータＡであり、ＱＬ＋１が、データＡが反転したデータＢである場合に、第Ｎ／２番目以降の遅延素子部の入力が、ハイレベル又はローレベルに固定されることを特徴とする。

また、請求項１０に記載の発明は、請求項７〜９のいずれか一項に記載の発明において、前記遅延素子部の間に設けられ、第Ｍ遅延素子部に対して、電源電圧又は接地電圧を入力するか、第Ｍ−１遅延素子部の出力を入力するかを切り替える切替信号を発生する切替回路（６）をさらに備えていることを特徴とする。

本発明によれば、精度良く期待するクロック信号を生成でき、また、入力クロック信号が速い場合にも対応できるクロック遅延生成回路を実現することができる。
また、アナログ的に遅延量を生成する場合と比較して、精度良く期待するクロックを生成でき、入力クロックが速い場合にも対応できるとともに、順次比較して、遅延量を生成する回路と比較して、早く所定の遅延量を有するクロック信号を出力することが可能である。

また、より精度が良いクロック遅延を生成することができ、遅延素子部を細かい遅延量とすることにより、第Ｎ遅延素子部の前半部分だけであってもよく、使用する遅延量に合わせて適切に設定できる。

本発明に係るクロック遅延生成回路の実施形態１を説明するための回路構成図である。 図１に示した各部の入出力を示したタイミングチャートの図である。 図１に示した制御信号生成回路の真理値表を示す図である。 本発明に係るクロック遅延生成回路の実施形態２を説明するための回路構成図である。 図４に示した制御信号生成回路の真理値表を示す図である。

以下、図面を参照して本発明の各実施態について説明する。
＜実施形態１＞
図１は、本発明に係るクロック遅延生成回路の実施形態１を説明するための回路構成図である。図中符号１−１，・・・１−Ｎは第１乃至第Ｎ遅延素子部、２は反転部、３−１，・・・３−Ｎは第１乃至第Ｎフリップフロップ（ＦＦ）、４は選択回路、５は制御信号生成回路を示している。

本実施形態１のクロック遅延生成回路は、第Ｎ遅延素子部（Ｎは１以上の整数）１−１，・・・１−Ｎと、反転部２と、第Ｎフリップフロップ（Ｎは１以上の整数）３−１，・・・３−Ｎと、選択回路４と、制御信号生成回路５とを備えている。
Ｎ個の（Ｎは２以上の整数）遅延素子部１−１，・・・１−Ｎは、基準クロック信号ＣＬＫが順次遅延された遅延クロック信号Ｄ１〜ＤＮを生成する。また、反転部２は、基準クロック信号ＣＬＫを反転したクロック信号ＣＬＫＮを生成する。

また、Ｎ個のフリップフロップ３−１，・・・３−Ｎは、Ｎ個の遅延素子部１−１，・・・１−Ｎの各遅延素子部から出力される各遅延クロック信号Ｄ１〜ＤＮを、基準クロック信号ＣＬＫに応じてサンプリングして出力する。
また、選択回路４は、制御信号ＳＥＬに基づいて、各遅延クロック信号Ｄ１〜ＤＮから選択的に出力する。また、制御信号生成回路５は、制御信号ＳＥＬを生成するもので、つまり、フリップフロップの各々の出力Ｑ１〜ＱＮに基づいて制御信号ＳＥＬを生成する。

また、本実施形態１のクロック遅延生成回路は、基準クロック信号ＣＬＫが、順次遅延されたＮ個の（Ｎは２以上の整数）遅延クロック信号Ｄ１〜ＤＮを生成するＮ個の遅延素子部１−１，・・・１−Ｎと、このＮ個の遅延素子部１−１，・・・１−Ｎの各遅延素子部から出力される各遅延クロック信号Ｄ１〜ＤＮが入力され、基準クロック信号ＣＬＫに応じてサンプリングして出力するＮ個のフリップフロップ３−１，・・・３−Ｎと、制御信号ＳＥＬが入力されて、各遅延クロック信号Ｄ１〜ＤＮから選択的に出力する選択回路４と、フリップフロップ３−１，・・・３−Ｎの各々の出力Ｑ１〜ＱＮに基づいて、制御信号ＳＥＬを選択回路４へ出力する制御信号生成回路５とを備えている。

また、第Ｋフリップフロップは（１≦Ｋ≦Ｎ）、Ｋ番目の遅延素子部１−Ｋの第Ｋ遅延クロック信号ＤＫが入力され、基準クロック信号ＣＬＫに応じてサンプリングして第Ｋ出力信号ＱＫ（１≦Ｋ≦Ｎ）を出力し、制御信号生成回路５は、Ｎ個の出力信号Ｑ１〜ＱＮに基づいて、制御信号ＳＥＬを出力する。
また、制御信号生成回路５は、Ｎ個の出力信号を下位ビッドから順にＱ１からＱＮとしたときに（Ｑ［Ｎ：１］）、Ｑ１からＱＬ（２≦Ｌ≦Ｎ−１）はデータＡであり、ＱＬ＋１が、データＡが反転したデータＢである場合に、所定の遅延クロック信号を選択するように制御信号を生成する。

また、前記制御信号生成回路５は、Ｎ個の出力信号を下位ビッドから順にＱ１からＱＮとしたときに（Ｑ［Ｎ：１］）、Ｑ１からＱＬ（２≦Ｌ≦Ｎ−１）はデータＡであり、ＱＬ＋１がデータＡが反転したデータＢである場合に、Ｌ／２又は（Ｌ＋１）／２番目の遅延素子部の遅延クロック信号を選択するように制御信号を生成する。
また、Ｎ個のフリップフロップ３−１，・・・３−Ｎは、各遅延素子部から出力される各遅延クロック信号Ｄ１〜ＤＮが入力され、基準クロック信号ＣＬＫが反転部２により反転したクロック信号ＣＬＫＮに応じてサンプリングして出力する。

つまり、第Ｎ遅延素子部１−Ｎは、入力クロックに対して遅延を生成し、各遅延素子部が直列に接続されている。つまり、第Ｋ遅延素子部１−Ｋには、第Ｋ−１遅延素子部の第Ｋ−１出力クロックが入力され、遅延させて第Ｋ＋１遅延素子部に出力する。なお、第１遅延素子部１−１には、入力クロックＣＬＫが入力される。
また、第Ｎフリップフロップ（以下、第ＮＦＦという）３−Ｎには、入力クロックが反転したクロックＣＬＫＮに同期して、第Ｎ遅延素子部１−Ｎの出力データが入力Ｄに入力される。各第ＮＦＦの出力Ｑは、制御信号生成回路５に入力される。

また、制御信号生成回路５は、各第ＮＦＦの出力Ｑが入力され（Ｑ［Ｎ：１］）、制御信号生成回路５内に保持する記憶データに基づいて、後述する選択回路４の切り替えを制御する制御信号ＳＥＬを生成する。
また、選択回路４には、各第Ｎ遅延素子部の出力Ｄ１〜ＤＮが入力され、制御信号ＳＥＬに基づいて、第Ｎ遅延素子部１−Ｎの出力の内、どの出力信号を選択して出力するかを選択する。

以下、図２及び図３も用いて、入力クロックに対して、１／４周期分遅延した遅延クロック信号を生成する場合について説明する。１／４周期分遅延した遅延クロック信号を生成する場合は、選択回路へ入力される信号はＤ（Ｎ／２）まででよい。
図２は、図１に示した各部の入出力を示したタイミングチャートの図で、図３は、図１に示した制御信号生成回路の真理値表を示す図で、記憶データを示している。

各第Ｎ遅延素子部により、入力ＣＬＫが遅延した信号Ｄ１〜ＤＮが生成される。このとき、各第Ｎ遅延素子部による遅延量は揃っているものとする。
各第ＮＦＦは、入力ＣＬＫが反転した反転ＣＬＫＮに同期して動作し、図２では、ＣＬＫＮの立ち上がりで動作している。その結果、図２のＱ１〜Ｑ６が制御信号生成回路５に入力されることとなる。

ここで、制御信号生成回路５には、Ｑ［Ｎ：１］が入力されるが、入力クロックＣＬＫに対して半周期以上遅延した信号ＱＫ（Ｋは１〜Ｎ）があるとき、ＱＫ＝Ｌｏｗで、ＱＬ（Ｌ＜ｋ）＝Ｈｉｇｈとなる。例えば、図２のタイミングチャートで、Ｄ６は入力ＣＬＫに対して半周期以上遅延しているため、反転クロックＣＬＫＮの立ち上がりで同期したＱ６は、Ｌｏｗとなる。そして、Ｑ１〜Ｑ５はＨｉｇｈとなる。

入力されたＱ［Ｎ：１］に対し、図３に示す記憶データに基づいて、選択回路４で選択する信号を演算する。図２の場合は、Ｑ［Ｎ：１］が０１１１１１であるので、図３の真理値表より、Ｄ３を選択する制御信号ＳＥＬを選択回路４へ出力する。
つまり、本実施形態１では、各第Ｎ遅延素子部による遅延量を第ＮＦＦにおいて反転ＣＬＫＮで同期し、その各第ＮＦＦの出力Ｑ［Ｎ：１］と記憶データに基づいて、所定の遅延量を持ったクロックを選択して出力する。特に、各第ＮＦＦの出力Ｑ［Ｎ：１］が下位ビッドと異なる前後において、入力クロックの遅延量が約半周期遅延に相当することを利用して、所定の遅延量に応じた記憶データを用いて遅延を生成することができる。

これによって、アナログ的に遅延量を生成する場合と比較して、精度良く期待するクロックを生成でき、入力クロックが速い場合にも対応できる。また、順次比較して、遅延量を生成する回路と比較して、早く所定の遅延量を有するクロック信号を出力することが可能である。

＜本実施形態２＞
図４は、本発明に係るクロック遅延生成回路の実施形態２を説明するための回路構成図である。図中符号１−１Ａ，１−１Ｂ・・・１−ＮＡ，１−ＮＢは第１乃至第Ｎ遅延素子部、６は切替回路を示している。なお、図１と同じ機能を有する構成要素には同一の符号を付してある。

本実施形態２のクロック遅延生成回路は、第１番目から第Ｎ／２番目又は第（Ｎ＋１）／２までの遅延素子部は、それぞれ、２つの遅延素子１−１Ａ，１−１Ｂ，・・・１−ＮＡ，１−ＮＢが直列に接続されて構成され、選択回路４は、２つの遅延素子１−１Ａ，１−１Ｂ，・・・１−ＮＡ，１−ＮＢの間から出力される遅延クロック信号ＤＨ１〜ＤＨＮ／２と各遅延クロック信号Ｄ１〜ＤＮから、制御信号ＳＥＬに基づいて選択的に出力する。

また、制御信号生成回路５は、Ｎ個の出力信号を下位ビッドから順にＱ１からＱＮとしたときに（Ｑ［Ｎ：１］）、Ｑ１からＱＬ（２≦Ｌ≦Ｎ／２）はデータＡであり、ＱＬ＋１が、データＡが反転したデータＢである場合に、Ｌが偶数の場合、Ｌ／２番目の遅延素子部の遅延クロック信号を選択し、Ｌが奇数の場合、（Ｌ＋１）／２番目の遅延素子部の２つの遅延素子の間の遅延クロック信号を選択するように制御信号を生成する。

また、制御信号生成回路５は、Ｎ個の出力信号を下位ビッドから順にＱ１からＱＮとしたときに（Ｑ［Ｎ：１］）、Ｑ１からＱＬ（２≦Ｌ≦Ｎ／２）はデータＡであり、ＱＬ＋１が、データＡが反転したデータＢである場合に、第Ｎ／２番目以降の遅延素子部の入力が、ハイレベル又はローレベルに固定される。
また、遅延素子部の間に設けられ、第Ｍ遅延素子部に対して、電源電圧又は接地電圧を入力するか、第Ｍ−１遅延素子部の出力を入力するかを切り替える切替信号を発生する切替回路６をさらに備えている。

つまり、本実施形態２は、本実施形態１に加えて、切替回路６をさらに備えている。また、各第Ｎ遅延素子部は、第ＮＡ遅延素子１−ＮＡと第ＮＢ遅延素子１−ＮＢとが直列に接続されており、両者の間の遅延クロック信号が選択回路４にさらに入力される形態である。
第Ｎ遅延素子部は、第ＮＡ遅延素子１−ＮＡと第ＮＢ遅延素子１−ＮＢとを有しており、各第Ｎ遅延素子部が生成する遅延量の半分の遅延量で遅延するクロック信号ＤＨＮを生成することができる。

これによって、より精度が良いクロック遅延を生成することができる。なお、遅延素子部を上述したように細かい遅延量とするのは、第Ｎ遅延素子部の前半部分だけであってもよく、使用する遅延量に合わせて適切に設定できる。
また、制御信号生成回路５は、上述したように、記憶データに基づいて制御信号に加えて、切替信号（Ｈａｌｆ Ｍｏｄｅ）も出力する。

切替回路６は、切替信号に基づいて、第Ｍ遅延素子部に対して、電源電圧又は接地電圧を入力するか、第Ｍ−１遅延素子部の出力を入力するかを切り替える。例えば、遅延量が少ない前半部分の遅延素子部で、サンプリング結果（Ｑの値）にＬｏｗがあれば、後半部分の遅延素子部を動作させず、電源電圧又は接地電圧で固定することによって、消費電流を削減することができる。

図５は、図４に示した制御信号生成回路の真理値表を示す図である。図５に示す真理値表の通り、上段のように、下位ビッドでＱの値が異なる場合は、Ｈａｌｆ ＭｏｄｅをＨｉｇｈ、つまり、後半部分の遅延素子部を電源電圧又は接地電圧で固定する。一方、上位ビッドでＱの値が異なる場合は、Ｈａｌｆ ＭｏｄｅをＬｏｗ、つまり、通常通り、遅延素子部の各出力が入力されるように構成される。

以上のように、第Ｎ遅延素子部を特定の遅延量の周辺において、細かく遅延量を制御できるように構成してもよく、また、遅延素子部の出力に基づいて後半部分の遅延素子部を動作させず固定することで消費電流を削減する構成であってもよい。
上述した形態以外にも、複数の記憶データを保有し、所望の遅延量に応じて、記憶データを切り替えて論理演算する形態であってもよい。

１−１，・・・１−Ｎ，１−１Ａ，１−１Ｂ・・・１−ＮＡ，１−ＮＢ 第１乃至第Ｎ遅延素子部
２ 反転部
３−１，・・・３−Ｎ 第１乃至第Ｎフリップフロップ（ＦＦ）
４ 選択回路
５ 制御信号生成回路
６ 切替回路

Claims (10)

1. 基準クロック信号が順次遅延された遅延クロック信号を生成するＮ個の（Ｎは２以上の整数）遅延素子部と、
   該遅延素子部の各遅延素子部から出力される各遅延クロック信号を、前記基準クロック信号に応じてサンプリングして出力するＮ個のフリップフロップと、
   制御信号に基づいて、前記各遅延クロック信号から選択的に出力する選択回路と、
   前記制御信号を生成する制御信号生成回路と、
   を備え、
   前記制御信号生成回路は、前記フリップフロップの各々の出力に基づいて前記制御信号を生成することを特徴とするクロック遅延生成回路。
2. 前記基準クロック信号が、順次遅延されたＮ個の（Ｎは２以上の整数）遅延クロック信号を生成するＮ個の遅延素子部と、
   該遅延素子部の各遅延素子部から出力される各遅延クロック信号が入力され、前記基準クロック信号に応じてサンプリングして出力するＮ個のフリップフロップと、
   制御信号が入力されて、前記各遅延クロック信号から選択的に出力する選択回路と、
   前記フリップフロップの各々の出力に基づいて、前記制御信号を前記選択回路へ出力する制御信号生成回路と、
   を備えていることを特徴とするクロック遅延生成回路。
3. 第Ｋフリップフロップ（１≦Ｋ≦Ｎ）は、Ｋ番目の遅延素子部の第Ｋ遅延クロック信号が入力され、前記基準クロック信号に応じてサンプリングして第Ｋ出力信号ＱＫ（１≦Ｋ≦Ｎ））を出力し、
   前記制御信号生成回路は、Ｎ個の出力信号に基づいて、前記制御信号を出力することを特徴とする請求項１又は２に記載のクロック遅延生成回路。
4. 前記制御信号生成回路は、前記Ｎ個の出力信号を下位ビッドから順にＱ１からＱＮとしたときに（Ｑ［Ｎ：１］）、Ｑ１からＱＬ（２≦Ｌ≦Ｎ−１）はデータＡであり、ＱＬ＋１が、データＡが反転したデータＢである場合に、所定の遅延クロック信号を選択するように制御信号を生成することを特徴とする請求項１〜３のいずれか一項に記載のクロック遅延生成回路。
5. 前記制御信号生成回路は、前記Ｎ個の出力信号を下位ビッドから順にＱ１からＱＮとしたときに（Ｑ［Ｎ：１］）、Ｑ１からＱＬ（２≦Ｌ≦Ｎ−１）はデータＡであり、ＱＬ＋１がデータＡが反転したデータＢである場合に、Ｌ／２又は（Ｌ＋１）／２番目の遅延素子部の遅延クロック信号を選択するように制御信号を生成することを特徴とする請求項１〜４のいずれか一項に記載のクロック遅延生成回路。
6. 前記Ｎ個のフリップフロップは、前記各遅延素子部から出力される各遅延クロック信号が入力され、前記基準クロック信号が反転部により反転したクロック信号に応じてサンプリングして出力することを特徴とする請求項１〜５の何れか一項に記載のクロック遅延生成回路。
7. 第１番目から第Ｎ／２番目又は第（Ｎ＋１）／２までの遅延素子部は、それぞれ、２つの遅延素子が直列に接続されて構成され、
   前記選択回路は、前記２つの遅延素子の間から出力される遅延クロック信号と前記各遅延クロック信号から、前記制御信号に基づいて選択的に出力することを特徴とする請求項１〜６のいずれか一項に記載のクロック遅延生成回路。
8. 前記制御信号生成回路は、前記Ｎ個の出力信号を下位ビッドから順にＱ１からＱＮとしたときに（Ｑ［Ｎ：１］）、Ｑ１からＱＬ（２≦Ｌ≦Ｎ／２）はデータＡであり、ＱＬ＋１が、データＡが反転したデータＢである場合に、
   Ｌが偶数の場合、Ｌ／２番目の遅延素子部の遅延クロック信号を選択し、Ｌが奇数の場合、（Ｌ＋１）／２番目の遅延素子部の２つの遅延素子の間の遅延クロック信号を選択するように制御信号を生成することを特徴とする請求項７に記載のクロック遅延生成回路。
9. 前記制御信号生成回路は、前記Ｎ個の出力信号を下位ビッドから順にＱ１からＱＮとしたときに（Ｑ［Ｎ：１］）、Ｑ１からＱＬ（２≦Ｌ≦Ｎ／２）はデータＡであり、ＱＬ＋１が、データＡが反転したデータＢである場合に、第Ｎ／２番目以降の遅延素子部の入力が、ハイレベル又はローレベルに固定されることを特徴とする請求項７又は８に記載のクロック遅延生成回路。
10. 前記遅延素子部の間に設けられ、第Ｍ遅延素子部に対して、電源電圧又は接地電圧を入力するか、第Ｍ−１遅延素子部の出力を入力するかを切り替える切替信号を発生する切替回路６をさらに備えていることを特徴とする請求項７〜９のいずれかに記載のクロック遅延生成回路。

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