JP2015162866A - クロック遅延生成回路 - Google Patents
クロック遅延生成回路 Download PDFInfo
- Publication number
- JP2015162866A JP2015162866A JP2014038575A JP2014038575A JP2015162866A JP 2015162866 A JP2015162866 A JP 2015162866A JP 2014038575 A JP2014038575 A JP 2014038575A JP 2014038575 A JP2014038575 A JP 2014038575A JP 2015162866 A JP2015162866 A JP 2015162866A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- clock
- generation circuit
- control signal
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【課題】精度良く期待するクロック信号を生成でき、また、入力クロック信号が速い場合にも対応できるクロック遅延生成回路を提供すること。
【解決手段】N個の(Nは2以上の整数)遅延素子部1−1,・・・1−Nは、基準クロック信号CLKが順次遅延された遅延クロック信号D1〜DNを生成する。反転部2は、基準クロック信号CLKを反転したクロック信号CLKNを生成する。N個のフリップフロップ3−1,・・・3−Nは、N個の遅延素子部1−1,・・・1−Nの各遅延素子部から出力される各遅延クロック信号D1〜DNを、基準クロック信号CLKに応じてサンプリングして出力する。選択回路4は、制御信号SELに基づいて、各遅延クロック信号D1〜DNから選択的に出力する。制御信号生成回路5は、制御信号SELを生成する。
【選択図】図1
【解決手段】N個の(Nは2以上の整数)遅延素子部1−1,・・・1−Nは、基準クロック信号CLKが順次遅延された遅延クロック信号D1〜DNを生成する。反転部2は、基準クロック信号CLKを反転したクロック信号CLKNを生成する。N個のフリップフロップ3−1,・・・3−Nは、N個の遅延素子部1−1,・・・1−Nの各遅延素子部から出力される各遅延クロック信号D1〜DNを、基準クロック信号CLKに応じてサンプリングして出力する。選択回路4は、制御信号SELに基づいて、各遅延クロック信号D1〜DNから選択的に出力する。制御信号生成回路5は、制御信号SELを生成する。
【選択図】図1
Description
本発明は、クロック遅延生成回路に関し、より詳細には、デジタル的にクロックに遅延を持たせるクロック遅延生成回路に関する。特に、自動遅延調整回路に適用できる。
一般に、回路を動作させるために供給されるクロック信号として、外部から供給される基準クロックから所定量遅延させたクロック信号を用いることがある。回路が内部クロック信号を発生させるためには、外部クロック信号を入力受けてから所定の遅延過程を経ることになり、例えば、アナログ的に外部クロック信号を遅延させて、所定量遅延したクロック信号を生成する回路が知られている。
しかしながら、その遅延過程には一定限界があるため、遅延量の精度に限界があることとなり、例えば、外部クロック信号を入力受けメモリに貯蔵されたデータを出力するまでの時間、つまり、クロックアクセスタイムを減らすのに一定限界が伴うことになる。そのため、外部クロック信号を所定量遅延させたクロック信号生成する回路として、様々な回路が提案されている。
例えば、特許文献1に記載のものは、PLL(Phase Locked Loop)及びDLL(Delay Locked Loop)を使用せずに、短時間に外部クロック信号から内部クロック信号を生成し得るクロック信号モデリング回路に関するものである。この特許文献1には、外部クロック信号を入力受け、遅延されたクロック信号を出力する遅延部と、遅延されたクロック信号を入力受け、外部クロック信号に応じてサンプリングして出力するサンプリング部と、サンプリング部の出力を入力受けて順次比較する比較部と、遅延部から出力された遅延クロック信号を入力受け、比較部の出力信号と外部から入力されるスイッチング信号に応じて内部クロック信号を出力する出力部とから構成されるクロック信号モデリング回路が開示されている。
また、例えば、特許文献2に記載のものは、回路内部のクロックと、外部から入ってきたクロックとの遅延差を自動的に検出・制御するクロック遅延量自動検出回路に関するもので、動作クロックをN(Nは2以上の正の整数)倍とした調整クロックを作成する調整クロック生成部と、調整クロックと回帰クロックとの間の動作のタイミングを比較して、この回帰クロックの遅延量を検出する遅延量検出部とを有する構成が開示されている。
しかしながら、上述した各特許文献に記載されている従来技術では、精度良く期待するクロック信号を生成でき、また、入力クロック信号が速い(周波数が高い)場合にも対応できる点では不十分である。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、精度良く期待するクロック信号を生成でき、また、入力クロック信号が速い場合にも対応できるクロック遅延生成回路を提供することにある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、精度良く期待するクロック信号を生成でき、また、入力クロック信号が速い場合にも対応できるクロック遅延生成回路を提供することにある。
本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、基準クロック信号(CLK)が順次遅延された遅延クロック信号(D1〜DN)を生成するN個の(Nは2以上の整数)遅延素子部(1−1,・・・1−N)と、該遅延素子部(1−1,・・・1−N)の各遅延素子部から出力される各遅延クロック信号(D1〜DN)を、前記基準クロック信号(CLK)に応じてサンプリングして出力するN個のフリップフロップ(3−1,・・・3−N)と、制御信号(SEL)に基づいて、前記各遅延クロック信号(D1〜DN)から選択的に出力する選択回路(4)と、前記制御信号(SEL)を生成する制御信号生成回路(5)と、を備え、前記制御信号生成回路(5)は、前記フリップフロップの各々の出力(Q1〜QN)に基づいて前記制御信号(SEL)を生成することを特徴とするクロック遅延生成回路である。(図1,図4;実施形態1,2)
また、請求項2に記載の発明は、前記基準クロック信号(CLK)が、順次遅延されたN個の(Nは2以上の整数)遅延クロック信号(D1〜DN)を生成するN個の遅延素子部(1−1,・・・1−N)と、該遅延素子部(1−1,・・・1−N)の各遅延素子部から出力される各遅延クロック信号(D1〜DN)が入力され、前記基準クロック信号(CLK)に応じてサンプリングして出力するN個のフリップフロップ(3−1,・・・3−N)と、制御信号(SEL)が入力されて、前記各遅延クロック信号(D1〜DN)から選択的に出力する選択回路(4)と、前記フリップフロップ(3−1,・・・3−N)の各々の出力(Q1〜QN)に基づいて、前記制御信号(SEL)を前記選択回路(4)へ出力する制御信号生成回路(5)と、を備えていることを特徴とするクロック遅延生成回路である。(図1,図4;実施形態1,2)
また、請求項3に記載の発明は、請求項1又は2に記載の発明において、第Kフリップフロップ(1≦K≦N)は、K番目の遅延素子部(1−K)の第K遅延クロック信号(DK)が入力され、前記基準クロック信号(CLK)に応じてサンプリングして第K出力信号(QK(1≦K≦N))を出力し、前記制御信号生成回路(5)は、N個の出力信号(Q1〜QN)に基づいて、前記制御信号(SEL)を出力することを特徴とする。
また、請求項4に記載の発明は、請求項1〜3のいずれか一項に記載の発明において、前記制御信号生成回路(5)は、前記N個の出力信号を下位ビッドから順にQ1からQNとしたときに(Q[N:1])、Q1からQL(2≦L≦N−1)はデータAであり、QL+1が、データAが反転したデータBである場合に、所定の遅延クロック信号を選択するように制御信号を生成することを特徴とする。
また、請求項5に記載の発明は、請求項1〜4のいずれか一項に記載の発明において、前記制御信号生成回路(5)は、前記N個の出力信号を下位ビッドから順にQ1からQNとしたときに(Q[N:1])、Q1からQL(2≦L≦N−1)はデータAであり、QL+1がデータAが反転したデータBである場合に、L/2又は(L+1)/2番目の遅延素子部の遅延クロック信号を選択するように制御信号を生成することを特徴とする。
また、請求項6に記載の発明は、請求項1〜5のいずれか一項に記載の発明において、前記N個のフリップフロップ(3−1,・・・3−N)は、前記各遅延素子部から出力される各遅延クロック信号(D1〜DN)が入力され、前記基準クロック信号(CLK)が反転部(2)により反転したクロック信号(CLKN)に応じてサンプリングして出力することを特徴とする。
また、請求項7に記載の発明は、請求項1〜6のいずれか一項に記載の発明において、第1番目から第N/2番目又は第(N+1)/2までの遅延素子部は、それぞれ、2つの遅延素子(1−1A,1−1B,・・・1−NA,1−NB)が直列に接続されて構成され、前記選択回路(4)は、前記2つの遅延素子(1−1A,1−1B,・・・1−NA,1−NB)の間から出力される遅延クロック信号(DH1〜DHN/2)と前記各遅延クロック信号(D1〜DN)から、前記制御信号(SEL)に基づいて選択的に出力することを特徴とする。(図4;実施形態2)
また、請求項8に記載の発明は、請求項7に記載の発明において、前記制御信号生成回路(5)は、前記N個の出力信号を下位ビッドから順にQ1からQNとしたときに(Q[N:1])、Q1からQL(2≦L≦N/2)はデータAであり、QL+1が、データAが反転したデータBである場合に、Lが偶数の場合、L/2番目の遅延素子部の遅延クロック信号を選択し、Lが奇数の場合、(L+1)/2番目の遅延素子部の2つの遅延素子の間の遅延クロック信号を選択するように制御信号を生成することを特徴とする。
また、請求項9に記載の発明は、請求項7又は8に記載の発明において、前記制御信号生成回路(5)は、前記N個の出力信号を下位ビッドから順にQ1からQNとしたときに(Q[N:1])、Q1からQL(2≦L≦N/2)はデータAであり、QL+1が、データAが反転したデータBである場合に、第N/2番目以降の遅延素子部の入力が、ハイレベル又はローレベルに固定されることを特徴とする。
また、請求項10に記載の発明は、請求項7〜9のいずれか一項に記載の発明において、前記遅延素子部の間に設けられ、第M遅延素子部に対して、電源電圧又は接地電圧を入力するか、第M−1遅延素子部の出力を入力するかを切り替える切替信号を発生する切替回路(6)をさらに備えていることを特徴とする。
本発明によれば、精度良く期待するクロック信号を生成でき、また、入力クロック信号が速い場合にも対応できるクロック遅延生成回路を実現することができる。
また、アナログ的に遅延量を生成する場合と比較して、精度良く期待するクロックを生成でき、入力クロックが速い場合にも対応できるとともに、順次比較して、遅延量を生成する回路と比較して、早く所定の遅延量を有するクロック信号を出力することが可能である。
また、アナログ的に遅延量を生成する場合と比較して、精度良く期待するクロックを生成でき、入力クロックが速い場合にも対応できるとともに、順次比較して、遅延量を生成する回路と比較して、早く所定の遅延量を有するクロック信号を出力することが可能である。
また、より精度が良いクロック遅延を生成することができ、遅延素子部を細かい遅延量とすることにより、第N遅延素子部の前半部分だけであってもよく、使用する遅延量に合わせて適切に設定できる。
以下、図面を参照して本発明の各実施態について説明する。
<実施形態1>
図1は、本発明に係るクロック遅延生成回路の実施形態1を説明するための回路構成図である。図中符号1−1,・・・1−Nは第1乃至第N遅延素子部、2は反転部、3−1,・・・3−Nは第1乃至第Nフリップフロップ(FF)、4は選択回路、5は制御信号生成回路を示している。
<実施形態1>
図1は、本発明に係るクロック遅延生成回路の実施形態1を説明するための回路構成図である。図中符号1−1,・・・1−Nは第1乃至第N遅延素子部、2は反転部、3−1,・・・3−Nは第1乃至第Nフリップフロップ(FF)、4は選択回路、5は制御信号生成回路を示している。
本実施形態1のクロック遅延生成回路は、第N遅延素子部(Nは1以上の整数)1−1,・・・1−Nと、反転部2と、第Nフリップフロップ(Nは1以上の整数)3−1,・・・3−Nと、選択回路4と、制御信号生成回路5とを備えている。
N個の(Nは2以上の整数)遅延素子部1−1,・・・1−Nは、基準クロック信号CLKが順次遅延された遅延クロック信号D1〜DNを生成する。また、反転部2は、基準クロック信号CLKを反転したクロック信号CLKNを生成する。
N個の(Nは2以上の整数)遅延素子部1−1,・・・1−Nは、基準クロック信号CLKが順次遅延された遅延クロック信号D1〜DNを生成する。また、反転部2は、基準クロック信号CLKを反転したクロック信号CLKNを生成する。
また、N個のフリップフロップ3−1,・・・3−Nは、N個の遅延素子部1−1,・・・1−Nの各遅延素子部から出力される各遅延クロック信号D1〜DNを、基準クロック信号CLKに応じてサンプリングして出力する。
また、選択回路4は、制御信号SELに基づいて、各遅延クロック信号D1〜DNから選択的に出力する。また、制御信号生成回路5は、制御信号SELを生成するもので、つまり、フリップフロップの各々の出力Q1〜QNに基づいて制御信号SELを生成する。
また、選択回路4は、制御信号SELに基づいて、各遅延クロック信号D1〜DNから選択的に出力する。また、制御信号生成回路5は、制御信号SELを生成するもので、つまり、フリップフロップの各々の出力Q1〜QNに基づいて制御信号SELを生成する。
また、本実施形態1のクロック遅延生成回路は、基準クロック信号CLKが、順次遅延されたN個の(Nは2以上の整数)遅延クロック信号D1〜DNを生成するN個の遅延素子部1−1,・・・1−Nと、このN個の遅延素子部1−1,・・・1−Nの各遅延素子部から出力される各遅延クロック信号D1〜DNが入力され、基準クロック信号CLKに応じてサンプリングして出力するN個のフリップフロップ3−1,・・・3−Nと、制御信号SELが入力されて、各遅延クロック信号D1〜DNから選択的に出力する選択回路4と、フリップフロップ3−1,・・・3−Nの各々の出力Q1〜QNに基づいて、制御信号SELを選択回路4へ出力する制御信号生成回路5とを備えている。
また、第Kフリップフロップは(1≦K≦N)、K番目の遅延素子部1−Kの第K遅延クロック信号DKが入力され、基準クロック信号CLKに応じてサンプリングして第K出力信号QK(1≦K≦N)を出力し、制御信号生成回路5は、N個の出力信号Q1〜QNに基づいて、制御信号SELを出力する。
また、制御信号生成回路5は、N個の出力信号を下位ビッドから順にQ1からQNとしたときに(Q[N:1])、Q1からQL(2≦L≦N−1)はデータAであり、QL+1が、データAが反転したデータBである場合に、所定の遅延クロック信号を選択するように制御信号を生成する。
また、制御信号生成回路5は、N個の出力信号を下位ビッドから順にQ1からQNとしたときに(Q[N:1])、Q1からQL(2≦L≦N−1)はデータAであり、QL+1が、データAが反転したデータBである場合に、所定の遅延クロック信号を選択するように制御信号を生成する。
また、前記制御信号生成回路5は、N個の出力信号を下位ビッドから順にQ1からQNとしたときに(Q[N:1])、Q1からQL(2≦L≦N−1)はデータAであり、QL+1がデータAが反転したデータBである場合に、L/2又は(L+1)/2番目の遅延素子部の遅延クロック信号を選択するように制御信号を生成する。
また、N個のフリップフロップ3−1,・・・3−Nは、各遅延素子部から出力される各遅延クロック信号D1〜DNが入力され、基準クロック信号CLKが反転部2により反転したクロック信号CLKNに応じてサンプリングして出力する。
また、N個のフリップフロップ3−1,・・・3−Nは、各遅延素子部から出力される各遅延クロック信号D1〜DNが入力され、基準クロック信号CLKが反転部2により反転したクロック信号CLKNに応じてサンプリングして出力する。
つまり、第N遅延素子部1−Nは、入力クロックに対して遅延を生成し、各遅延素子部が直列に接続されている。つまり、第K遅延素子部1−Kには、第K−1遅延素子部の第K−1出力クロックが入力され、遅延させて第K+1遅延素子部に出力する。なお、第1遅延素子部1−1には、入力クロックCLKが入力される。
また、第Nフリップフロップ(以下、第NFFという)3−Nには、入力クロックが反転したクロックCLKNに同期して、第N遅延素子部1−Nの出力データが入力Dに入力される。各第NFFの出力Qは、制御信号生成回路5に入力される。
また、第Nフリップフロップ(以下、第NFFという)3−Nには、入力クロックが反転したクロックCLKNに同期して、第N遅延素子部1−Nの出力データが入力Dに入力される。各第NFFの出力Qは、制御信号生成回路5に入力される。
また、制御信号生成回路5は、各第NFFの出力Qが入力され(Q[N:1])、制御信号生成回路5内に保持する記憶データに基づいて、後述する選択回路4の切り替えを制御する制御信号SELを生成する。
また、選択回路4には、各第N遅延素子部の出力D1〜DNが入力され、制御信号SELに基づいて、第N遅延素子部1−Nの出力の内、どの出力信号を選択して出力するかを選択する。
また、選択回路4には、各第N遅延素子部の出力D1〜DNが入力され、制御信号SELに基づいて、第N遅延素子部1−Nの出力の内、どの出力信号を選択して出力するかを選択する。
以下、図2及び図3も用いて、入力クロックに対して、1/4周期分遅延した遅延クロック信号を生成する場合について説明する。1/4周期分遅延した遅延クロック信号を生成する場合は、選択回路へ入力される信号はD(N/2)まででよい。
図2は、図1に示した各部の入出力を示したタイミングチャートの図で、図3は、図1に示した制御信号生成回路の真理値表を示す図で、記憶データを示している。
図2は、図1に示した各部の入出力を示したタイミングチャートの図で、図3は、図1に示した制御信号生成回路の真理値表を示す図で、記憶データを示している。
各第N遅延素子部により、入力CLKが遅延した信号D1〜DNが生成される。このとき、各第N遅延素子部による遅延量は揃っているものとする。
各第NFFは、入力CLKが反転した反転CLKNに同期して動作し、図2では、CLKNの立ち上がりで動作している。その結果、図2のQ1〜Q6が制御信号生成回路5に入力されることとなる。
各第NFFは、入力CLKが反転した反転CLKNに同期して動作し、図2では、CLKNの立ち上がりで動作している。その結果、図2のQ1〜Q6が制御信号生成回路5に入力されることとなる。
ここで、制御信号生成回路5には、Q[N:1]が入力されるが、入力クロックCLKに対して半周期以上遅延した信号QK(Kは1〜N)があるとき、QK=Lowで、QL(L<k)=Highとなる。例えば、図2のタイミングチャートで、D6は入力CLKに対して半周期以上遅延しているため、反転クロックCLKNの立ち上がりで同期したQ6は、Lowとなる。そして、Q1〜Q5はHighとなる。
入力されたQ[N:1]に対し、図3に示す記憶データに基づいて、選択回路4で選択する信号を演算する。図2の場合は、Q[N:1]が011111であるので、図3の真理値表より、D3を選択する制御信号SELを選択回路4へ出力する。
つまり、本実施形態1では、各第N遅延素子部による遅延量を第NFFにおいて反転CLKNで同期し、その各第NFFの出力Q[N:1]と記憶データに基づいて、所定の遅延量を持ったクロックを選択して出力する。特に、各第NFFの出力Q[N:1]が下位ビッドと異なる前後において、入力クロックの遅延量が約半周期遅延に相当することを利用して、所定の遅延量に応じた記憶データを用いて遅延を生成することができる。
つまり、本実施形態1では、各第N遅延素子部による遅延量を第NFFにおいて反転CLKNで同期し、その各第NFFの出力Q[N:1]と記憶データに基づいて、所定の遅延量を持ったクロックを選択して出力する。特に、各第NFFの出力Q[N:1]が下位ビッドと異なる前後において、入力クロックの遅延量が約半周期遅延に相当することを利用して、所定の遅延量に応じた記憶データを用いて遅延を生成することができる。
これによって、アナログ的に遅延量を生成する場合と比較して、精度良く期待するクロックを生成でき、入力クロックが速い場合にも対応できる。また、順次比較して、遅延量を生成する回路と比較して、早く所定の遅延量を有するクロック信号を出力することが可能である。
<本実施形態2>
図4は、本発明に係るクロック遅延生成回路の実施形態2を説明するための回路構成図である。図中符号1−1A,1−1B・・・1−NA,1−NBは第1乃至第N遅延素子部、6は切替回路を示している。なお、図1と同じ機能を有する構成要素には同一の符号を付してある。
図4は、本発明に係るクロック遅延生成回路の実施形態2を説明するための回路構成図である。図中符号1−1A,1−1B・・・1−NA,1−NBは第1乃至第N遅延素子部、6は切替回路を示している。なお、図1と同じ機能を有する構成要素には同一の符号を付してある。
本実施形態2のクロック遅延生成回路は、第1番目から第N/2番目又は第(N+1)/2までの遅延素子部は、それぞれ、2つの遅延素子1−1A,1−1B,・・・1−NA,1−NBが直列に接続されて構成され、選択回路4は、2つの遅延素子1−1A,1−1B,・・・1−NA,1−NBの間から出力される遅延クロック信号DH1〜DHN/2と各遅延クロック信号D1〜DNから、制御信号SELに基づいて選択的に出力する。
また、制御信号生成回路5は、N個の出力信号を下位ビッドから順にQ1からQNとしたときに(Q[N:1])、Q1からQL(2≦L≦N/2)はデータAであり、QL+1が、データAが反転したデータBである場合に、Lが偶数の場合、L/2番目の遅延素子部の遅延クロック信号を選択し、Lが奇数の場合、(L+1)/2番目の遅延素子部の2つの遅延素子の間の遅延クロック信号を選択するように制御信号を生成する。
また、制御信号生成回路5は、N個の出力信号を下位ビッドから順にQ1からQNとしたときに(Q[N:1])、Q1からQL(2≦L≦N/2)はデータAであり、QL+1が、データAが反転したデータBである場合に、第N/2番目以降の遅延素子部の入力が、ハイレベル又はローレベルに固定される。
また、遅延素子部の間に設けられ、第M遅延素子部に対して、電源電圧又は接地電圧を入力するか、第M−1遅延素子部の出力を入力するかを切り替える切替信号を発生する切替回路6をさらに備えている。
また、遅延素子部の間に設けられ、第M遅延素子部に対して、電源電圧又は接地電圧を入力するか、第M−1遅延素子部の出力を入力するかを切り替える切替信号を発生する切替回路6をさらに備えている。
つまり、本実施形態2は、本実施形態1に加えて、切替回路6をさらに備えている。また、各第N遅延素子部は、第NA遅延素子1−NAと第NB遅延素子1−NBとが直列に接続されており、両者の間の遅延クロック信号が選択回路4にさらに入力される形態である。
第N遅延素子部は、第NA遅延素子1−NAと第NB遅延素子1−NBとを有しており、各第N遅延素子部が生成する遅延量の半分の遅延量で遅延するクロック信号DHNを生成することができる。
第N遅延素子部は、第NA遅延素子1−NAと第NB遅延素子1−NBとを有しており、各第N遅延素子部が生成する遅延量の半分の遅延量で遅延するクロック信号DHNを生成することができる。
これによって、より精度が良いクロック遅延を生成することができる。なお、遅延素子部を上述したように細かい遅延量とするのは、第N遅延素子部の前半部分だけであってもよく、使用する遅延量に合わせて適切に設定できる。
また、制御信号生成回路5は、上述したように、記憶データに基づいて制御信号に加えて、切替信号(Half Mode)も出力する。
また、制御信号生成回路5は、上述したように、記憶データに基づいて制御信号に加えて、切替信号(Half Mode)も出力する。
切替回路6は、切替信号に基づいて、第M遅延素子部に対して、電源電圧又は接地電圧を入力するか、第M−1遅延素子部の出力を入力するかを切り替える。例えば、遅延量が少ない前半部分の遅延素子部で、サンプリング結果(Qの値)にLowがあれば、後半部分の遅延素子部を動作させず、電源電圧又は接地電圧で固定することによって、消費電流を削減することができる。
図5は、図4に示した制御信号生成回路の真理値表を示す図である。図5に示す真理値表の通り、上段のように、下位ビッドでQの値が異なる場合は、Half ModeをHigh、つまり、後半部分の遅延素子部を電源電圧又は接地電圧で固定する。一方、上位ビッドでQの値が異なる場合は、Half ModeをLow、つまり、通常通り、遅延素子部の各出力が入力されるように構成される。
以上のように、第N遅延素子部を特定の遅延量の周辺において、細かく遅延量を制御できるように構成してもよく、また、遅延素子部の出力に基づいて後半部分の遅延素子部を動作させず固定することで消費電流を削減する構成であってもよい。
上述した形態以外にも、複数の記憶データを保有し、所望の遅延量に応じて、記憶データを切り替えて論理演算する形態であってもよい。
上述した形態以外にも、複数の記憶データを保有し、所望の遅延量に応じて、記憶データを切り替えて論理演算する形態であってもよい。
1−1,・・・1−N,1−1A,1−1B・・・1−NA,1−NB 第1乃至第N遅延素子部
2 反転部
3−1,・・・3−N 第1乃至第Nフリップフロップ(FF)
4 選択回路
5 制御信号生成回路
6 切替回路
2 反転部
3−1,・・・3−N 第1乃至第Nフリップフロップ(FF)
4 選択回路
5 制御信号生成回路
6 切替回路
Claims (10)
- 基準クロック信号が順次遅延された遅延クロック信号を生成するN個の(Nは2以上の整数)遅延素子部と、
該遅延素子部の各遅延素子部から出力される各遅延クロック信号を、前記基準クロック信号に応じてサンプリングして出力するN個のフリップフロップと、
制御信号に基づいて、前記各遅延クロック信号から選択的に出力する選択回路と、
前記制御信号を生成する制御信号生成回路と、
を備え、
前記制御信号生成回路は、前記フリップフロップの各々の出力に基づいて前記制御信号を生成することを特徴とするクロック遅延生成回路。 - 前記基準クロック信号が、順次遅延されたN個の(Nは2以上の整数)遅延クロック信号を生成するN個の遅延素子部と、
該遅延素子部の各遅延素子部から出力される各遅延クロック信号が入力され、前記基準クロック信号に応じてサンプリングして出力するN個のフリップフロップと、
制御信号が入力されて、前記各遅延クロック信号から選択的に出力する選択回路と、
前記フリップフロップの各々の出力に基づいて、前記制御信号を前記選択回路へ出力する制御信号生成回路と、
を備えていることを特徴とするクロック遅延生成回路。 - 第Kフリップフロップ(1≦K≦N)は、K番目の遅延素子部の第K遅延クロック信号が入力され、前記基準クロック信号に応じてサンプリングして第K出力信号QK(1≦K≦N))を出力し、
前記制御信号生成回路は、N個の出力信号に基づいて、前記制御信号を出力することを特徴とする請求項1又は2に記載のクロック遅延生成回路。 - 前記制御信号生成回路は、前記N個の出力信号を下位ビッドから順にQ1からQNとしたときに(Q[N:1])、Q1からQL(2≦L≦N−1)はデータAであり、QL+1が、データAが反転したデータBである場合に、所定の遅延クロック信号を選択するように制御信号を生成することを特徴とする請求項1〜3のいずれか一項に記載のクロック遅延生成回路。
- 前記制御信号生成回路は、前記N個の出力信号を下位ビッドから順にQ1からQNとしたときに(Q[N:1])、Q1からQL(2≦L≦N−1)はデータAであり、QL+1がデータAが反転したデータBである場合に、L/2又は(L+1)/2番目の遅延素子部の遅延クロック信号を選択するように制御信号を生成することを特徴とする請求項1〜4のいずれか一項に記載のクロック遅延生成回路。
- 前記N個のフリップフロップは、前記各遅延素子部から出力される各遅延クロック信号が入力され、前記基準クロック信号が反転部により反転したクロック信号に応じてサンプリングして出力することを特徴とする請求項1〜5の何れか一項に記載のクロック遅延生成回路。
- 第1番目から第N/2番目又は第(N+1)/2までの遅延素子部は、それぞれ、2つの遅延素子が直列に接続されて構成され、
前記選択回路は、前記2つの遅延素子の間から出力される遅延クロック信号と前記各遅延クロック信号から、前記制御信号に基づいて選択的に出力することを特徴とする請求項1〜6のいずれか一項に記載のクロック遅延生成回路。 - 前記制御信号生成回路は、前記N個の出力信号を下位ビッドから順にQ1からQNとしたときに(Q[N:1])、Q1からQL(2≦L≦N/2)はデータAであり、QL+1が、データAが反転したデータBである場合に、
Lが偶数の場合、L/2番目の遅延素子部の遅延クロック信号を選択し、Lが奇数の場合、(L+1)/2番目の遅延素子部の2つの遅延素子の間の遅延クロック信号を選択するように制御信号を生成することを特徴とする請求項7に記載のクロック遅延生成回路。 - 前記制御信号生成回路は、前記N個の出力信号を下位ビッドから順にQ1からQNとしたときに(Q[N:1])、Q1からQL(2≦L≦N/2)はデータAであり、QL+1が、データAが反転したデータBである場合に、第N/2番目以降の遅延素子部の入力が、ハイレベル又はローレベルに固定されることを特徴とする請求項7又は8に記載のクロック遅延生成回路。
- 前記遅延素子部の間に設けられ、第M遅延素子部に対して、電源電圧又は接地電圧を入力するか、第M−1遅延素子部の出力を入力するかを切り替える切替信号を発生する切替回路6をさらに備えていることを特徴とする請求項7〜9のいずれかに記載のクロック遅延生成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014038575A JP2015162866A (ja) | 2014-02-28 | 2014-02-28 | クロック遅延生成回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014038575A JP2015162866A (ja) | 2014-02-28 | 2014-02-28 | クロック遅延生成回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015162866A true JP2015162866A (ja) | 2015-09-07 |
Family
ID=54185670
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014038575A Pending JP2015162866A (ja) | 2014-02-28 | 2014-02-28 | クロック遅延生成回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015162866A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116155246A (zh) * | 2022-12-12 | 2023-05-23 | 天津兆讯电子技术有限公司 | 一种高精度延迟时钟生成电路及芯片 |
-
2014
- 2014-02-28 JP JP2014038575A patent/JP2015162866A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116155246A (zh) * | 2022-12-12 | 2023-05-23 | 天津兆讯电子技术有限公司 | 一种高精度延迟时钟生成电路及芯片 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4850473B2 (ja) | デジタル位相検出器 | |
US10411675B2 (en) | Delay circuit and duty cycle controller including the same | |
US9490788B2 (en) | Semiconductor device | |
US10038433B2 (en) | Device for correcting multi-phase clock signal | |
US7977988B2 (en) | Delay adjusting method, and delay circuit | |
US8878582B2 (en) | Apparatus and method for duty cycle calibration | |
US10128853B2 (en) | Delay locked loop circuit and integrated circuit including the same | |
TWI596620B (zh) | 時脈產生電路與包含時脈產生電路的半導體裝置 | |
US8766688B2 (en) | DLL circuit and delay-locked method using the same | |
US8866522B1 (en) | Digital delay-locked loop circuit using phase-inversion algorithm and method for controlling the same | |
JPWO2010104164A1 (ja) | デジタル位相比較器 | |
US8981974B2 (en) | Time-to-digital converter and control method | |
JP5807065B2 (ja) | 位相比較装置およびdll回路 | |
US9397671B2 (en) | Delay locked loop and semiconductor apparatus | |
US10224936B1 (en) | Self-calibrating frequency quadrupler circuit and method thereof | |
CN107026647B (zh) | 时间数字***以及频率合成器 | |
CN110198162B (zh) | 包括时钟发生电路的半导体器件 | |
US10263631B2 (en) | Analog digital converter | |
JP2015162866A (ja) | クロック遅延生成回路 | |
JP2009165064A (ja) | 分周回路及び分周方法 | |
JP3821825B2 (ja) | タイミング発生回路 | |
KR20120027850A (ko) | 듀티 검출기를 포함하는 듀티 보정 회로, 이를 포함하는 지연동기루프 회로 및 듀티 보정 방법 | |
US8866523B2 (en) | Method and associated apparatus for clock-data edge alignment | |
US8970268B2 (en) | Semiconductor apparatus | |
JP2013021576A (ja) | 遅延クロック信号生成回路およびパルス生成回路 |