JP5059968B2 - A/d変換装置 - Google Patents
A/d変換装置 Download PDFInfo
- Publication number
- JP5059968B2 JP5059968B2 JP2011508247A JP2011508247A JP5059968B2 JP 5059968 B2 JP5059968 B2 JP 5059968B2 JP 2011508247 A JP2011508247 A JP 2011508247A JP 2011508247 A JP2011508247 A JP 2011508247A JP 5059968 B2 JP5059968 B2 JP 5059968B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- timing
- delay
- stage number
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/502—Analogue/digital converters with intermediate conversion to time interval using tapped delay lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/60—Analogue/digital converters with intermediate conversion to frequency of pulses
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
本願は、2009年4月9日に日本国に出願された特願2009−095010号に基づき優先権を主張し、その内容をここに援用する。
まず、本発明の第1の実施形態を説明する。図1は、本実施形態によるA/D変換装置の構成を示している。図1において、A/D変換装置100は、パルス遅延回路11,12,13と、パルス通過段数検出回路21,22,23と、出力回路31と、タイミング出力回路41から構成される。
Δout≧Cmax−Cmin ・・・(1)
1〜16段の各遅延ユニットの出力値=“0000000011111111”
SPの周回数を示すカウント値=“00111110”
次に、本発明の第2の実施形態を説明する。図3は、本実施形態によるA/D変換装置の構成を示している。図3において、A/D変換装置200は、パルス遅延回路11,12,13と、パルス通過段数検出回路21,22,23と、出力回路31と、タイミング出力回路41と、メモリ回路51と、制御回路61から構成される。パルス遅延回路11,12,13、パルス通過段数検出回路21,22,23、出力回路31、タイミング出力回路41の構成はそれぞれ、第1の実施形態によるA/D変換装置100が有する各構成と同じである。ただし、タイミング出力回路41は、ラッチパルスLP2を出力回路31とメモリ回路51に出力する。
次に、本発明の第3の実施形態を説明する。図6は、本実施形態によるA/D変換装置の構成を示している。図6において、A/D変換装置300は、パルス遅延回路12,14と、パルス通過段数検出回路22,24と、出力回路31と、タイミング出力回路41と、メモリ回路51と、制御回路61と、セレクタ71から構成される。パルス遅延回路12、パルス通過段数検出回路22、出力回路31、タイミング出力回路41、メモリ回路51、制御回路61の構成はそれぞれ、第2の実施形態によるA/D変換装置200が有する各構成と同じである。
21,22,23,24 パルス通過段数検出回路
31 出力回路
41 タイミング出力回路
51 メモリ回路
61 制御回路
71 セレクタ
100,200,300,400 A/D変換装置
Claims (4)
- アナログ入力電圧をデジタル値に変換するA/D変換装置であって、
第1のタイミングで第1のパルス信号が入力され、第1のアナログ電圧の大きさに応じた遅延時間で該第1のパルス信号を遅延させる遅延ユニットを複数段接続した第1のパルス遅延回路と、
前記第1のパルス信号が前記第1のパルス遅延回路内の遅延ユニットを通過した第1の段数を検出する第1のパルス通過段数検出回路と、
前記第1のタイミングと同一の第2のタイミングで第2のパルス信号が入力され、前記第1のアナログ電圧と異なる第2のアナログ電圧の大きさに応じた遅延時間で該第2のパルス信号を遅延させる遅延ユニットを複数段接続した第2のパルス遅延回路と、
前記第2のパルス信号が前記第2のパルス遅延回路内の遅延ユニットを通過した第2の段数を検出する第2のパルス通過段数検出回路と、
前記第1の段数と前記第2の段数との差が所定の段数となるタイミングを示すタイミング信号を出力するタイミング出力回路と、
前記第1のタイミングおよび前記第2のタイミングと同一のタイミングで第3のパルス信号が入力され、前記アナログ入力電圧の大きさに応じた遅延時間で該第3のパルス信号を遅延させる遅延ユニットを複数段接続した第3のパルス遅延回路と、
前記第3のパルス信号が前記第3のパルス遅延回路内の遅延ユニットを通過した第3の段数を検出する第3のパルス通過段数検出回路と、
前記タイミング信号が示すタイミングで検出された前記第3の段数に対応する前記デジタル値を出力する出力回路と、
を有するA/D変換装置。 - 前記タイミング信号が示すタイミングに対応するサンプリング時間を記憶するメモリ回路をさらに有し、
前記第3のパルス遅延回路はさらに、前記第1のタイミング、前記第2のタイミング、および前記第3のタイミングよりも後の第4のタイミングで第4のパルス信号が入力され、
前記第3のパルス通過段数検出回路はさらに、前記第4のパルス信号が前記第4のパルス遅延回路内の遅延ユニットを通過した第4の段数を検出し、
前記出力回路はさらに、前記第4のパルス信号が入力されてから、前記メモリ回路に記憶された前記サンプリング時間が経過したタイミングで検出された前記第4の段数に対応する前記デジタル値を出力する、
請求項1に記載のA/D変換装置。 - 前記メモリ回路に前記サンプリング時間が記憶された後、前記第1のパルス遅延回路または前記第2のパルス遅延回路の動作を停止させる制御回路をさらに有する、請求項2に記載のA/D変換装置。
- 前記メモリ回路に前記サンプリング時間が記憶された後、前記第1のパルス遅延回路および前記第2のパルス遅延回路の動作を停止させる制御回路をさらに有する、請求項2に記載のA/D変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011508247A JP5059968B2 (ja) | 2009-04-09 | 2010-04-07 | A/d変換装置 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009095010 | 2009-04-09 | ||
JP2009095010 | 2009-04-09 | ||
PCT/JP2010/002557 WO2010116737A1 (ja) | 2009-04-09 | 2010-04-07 | A/d変換装置 |
JP2011508247A JP5059968B2 (ja) | 2009-04-09 | 2010-04-07 | A/d変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2010116737A1 JPWO2010116737A1 (ja) | 2012-10-18 |
JP5059968B2 true JP5059968B2 (ja) | 2012-10-31 |
Family
ID=42936031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011508247A Expired - Fee Related JP5059968B2 (ja) | 2009-04-09 | 2010-04-07 | A/d変換装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8593323B2 (ja) |
JP (1) | JP5059968B2 (ja) |
CN (1) | CN102379086B (ja) |
WO (1) | WO2010116737A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6252303B2 (ja) * | 2014-03-28 | 2017-12-27 | 株式会社デンソー | A/d変換装置 |
CN110149489A (zh) * | 2019-05-23 | 2019-08-20 | Oppo广东移动通信有限公司 | 采样方法、装置以及计算机存储介质和图像传感器 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004274157A (ja) * | 2003-03-05 | 2004-09-30 | Denso Corp | A/d変換出力データの非直線性補正方法及び非直線性補正装置 |
JP2006279389A (ja) * | 2005-03-29 | 2006-10-12 | Fuji Photo Film Co Ltd | 固体撮像装置およびその信号処理方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3064644B2 (ja) * | 1992-03-16 | 2000-07-12 | 株式会社デンソー | A/d変換回路 |
US6711202B2 (en) * | 2000-06-09 | 2004-03-23 | Cymer, Inc. | Discharge laser with porous insulating layer covering anode discharge surface |
JP2002118467A (ja) * | 2000-10-11 | 2002-04-19 | Denso Corp | A/d変換回路 |
JP4396063B2 (ja) * | 2001-07-13 | 2010-01-13 | 株式会社デンソー | A/d変換方法及び装置 |
JP3960267B2 (ja) * | 2003-05-29 | 2007-08-15 | 株式会社デンソー | A/d変換方法及び装置 |
JP3991969B2 (ja) * | 2003-09-17 | 2007-10-17 | 株式会社デンソー | A/d変換回路 |
US6977605B2 (en) * | 2003-11-26 | 2005-12-20 | Texas Instruments Incorporated | Dummy delay line based DLL and method for clocking in pipeline ADC |
US6967603B1 (en) * | 2004-07-19 | 2005-11-22 | Realtek Semiconductor Corp. | ADC background calibration timing |
JP4682668B2 (ja) * | 2005-03-30 | 2011-05-11 | 株式会社デンソー | A/d変換装置、およびa/d変換装置を備えたセンサ装置 |
EP1995874B1 (en) * | 2007-05-17 | 2010-02-03 | Denso Corporation | A/D converter circuit and A/D conversion method |
EP1995875B1 (en) * | 2007-05-17 | 2010-07-28 | Denso Corporation | A/D converter circuit and A/D conversion method |
US8164493B2 (en) * | 2008-05-29 | 2012-04-24 | Realtek Semiconductor Corporation | High-resolution circular interpolation time-to-digital converter |
JP5086937B2 (ja) * | 2008-08-19 | 2012-11-28 | ルネサスエレクトロニクス株式会社 | パルス位相差検出回路及びこれを用いたa/d変換回路 |
JP5206833B2 (ja) * | 2010-09-28 | 2013-06-12 | 株式会社デンソー | A/d変換回路 |
-
2010
- 2010-04-07 CN CN201080015982.1A patent/CN102379086B/zh not_active Expired - Fee Related
- 2010-04-07 WO PCT/JP2010/002557 patent/WO2010116737A1/ja active Application Filing
- 2010-04-07 JP JP2011508247A patent/JP5059968B2/ja not_active Expired - Fee Related
-
2011
- 2011-10-06 US US13/267,632 patent/US8593323B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004274157A (ja) * | 2003-03-05 | 2004-09-30 | Denso Corp | A/d変換出力データの非直線性補正方法及び非直線性補正装置 |
JP2006279389A (ja) * | 2005-03-29 | 2006-10-12 | Fuji Photo Film Co Ltd | 固体撮像装置およびその信号処理方法 |
Also Published As
Publication number | Publication date |
---|---|
US20120075136A1 (en) | 2012-03-29 |
CN102379086A (zh) | 2012-03-14 |
JPWO2010116737A1 (ja) | 2012-10-18 |
CN102379086B (zh) | 2014-08-13 |
US8593323B2 (en) | 2013-11-26 |
WO2010116737A1 (ja) | 2010-10-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5313008B2 (ja) | 補正信号生成装置およびa/d変換装置 | |
JP3960267B2 (ja) | A/d変換方法及び装置 | |
EP2429080B1 (en) | Analog-to-digital converter having a single set of comparators for a multi-stage sampling circuit and method therefor | |
JP4842989B2 (ja) | プライオリティエンコーダならびにそれを利用した時間デジタル変換器、試験装置 | |
JP5295844B2 (ja) | A/d変換装置 | |
JP5059968B2 (ja) | A/d変換装置 | |
US7675451B2 (en) | Serial-parallel type analog-to-digital converter and analog-to-digital conversion method | |
KR100294787B1 (ko) | 개방루프차동증폭기를갖는서브레인지아날로그/디지털컨버터 | |
KR100884166B1 (ko) | Ad/da 변환 겸용 장치 | |
JP2006121378A (ja) | A/d変換装置 | |
US20090251347A1 (en) | Methods and apparatus for rotating a thermometer code | |
WO2015015905A1 (ja) | 論理演算装置 | |
JP3992049B2 (ja) | A/d変換回路の試験方法、及びa/d変換回路 | |
JP2016019091A (ja) | Da変換器のテスト回路及びad変換器のテスト回路 | |
JP2014236373A (ja) | A/d変換装置 | |
JP2010239304A (ja) | A/d変換装置 | |
JP2010246010A (ja) | A/d変換装置 | |
JP5092475B2 (ja) | 遅延信号発生回路 | |
JP2002246907A (ja) | Adコンバータ | |
JP2007259488A (ja) | A/d変換回路の試験方法、及びa/d変換回路 | |
JP4551194B2 (ja) | アナログデジタル変換器 | |
JP2017135616A (ja) | アナログ・デジタル変換回路 | |
JP4996385B2 (ja) | 信号遅延回路 | |
JP2011071966A (ja) | パイプライン型アナログデジタル変換装置 | |
JP2006148574A (ja) | アナログデジタル変換器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120710 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120802 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150810 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5059968 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |