JP7434379B2 - デジタルアナログ変換回路及びデータドライバ - Google Patents
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Description
よって生成された複数の参照電圧を用いたデジタルアナログ変換をRDAC方式と称する。
Ib_j=(Aj・β/2)・(Vexp-VTH)2 ・・・(6)
β:トランジスタが基準サイズ比1のときの利得係数
VTH:トランジスタの閾値電圧
差動段回路29_1~29_xの共通接続された出力端は、カレントミラー回路28の入力(ノードn22)及び出力(ノードn21)に接続され、差動段回路29_1~29_xの共通接続された出力端の出力電流が等しくなるように制御される。これにより、差動段回路29_1~29_xの出力電流について、以下の数式(7)が成立する。
数式(5)、数式(6)において、jを1~xの範囲で展開して、数式(7)に代入する。ここで、閾値電圧VTHの一次項に関しては、両辺が等しいとすると、下記の数式(8)及び数式(9)が導かれる。
Vexp=(A1・V1+…+Ax・Vx)/(A1+…+Ax) ・・・(9)
従って、増幅回路は、数式(9)で表されるように、各差動対に入力される信号電圧と重みづけ比との積の総和(A1・V1+…+Ax・Vx)を、重みづけ比の総和(A1+…+Ax)で割った値、すなわち信号電圧V1~Vxの加重平均に相当する電圧Vexpを、出力電圧Voutとして出力する。なお、図1AはNチャネル型トランジスタの差動対を含む差動段回路とPチャネル型トランジスタのカレントミラー回路の構成を示すが、Pチャネル型トランジスタの差動対を含む差動段回路とNチャネル型トランジスタのカレントミラー回路の構成、あるいはNチャネル型及びPチャネル型の両導電型トランジスタの差動対を含む差動段回路とカレントミラー回路の構成を採用してもよい。いずれも数式(9)が成り立つ。
タ線の充電率が所定値より低下すると輝度むら等の画質劣化を生じる。
御信号を受け、前記第1選択状態に設定されたときには、前記デジタルデータ信号に基づく互いに異なる電圧値を有する2つの電圧を夫々前記第1及び第2の電圧として出力する一方、前記第2選択状態に設定されたときには、前記デジタルデータ信号に基づく互いに異なる電圧値を有する2つの電圧のうちの一方又は双方を前記第1及び第2の電圧として出力する。
増幅回路20の入力端子数N、上記した「m」については、m≧1、N≧2とし、選択電圧はVA≠VBであるものとする。
し、端子T1~TNのうちの(N-m)個に選択電圧Vr1を供給する。選択電圧Vr0及びVr1がそれぞれ供給される各端子の実線波形W1及びW2は、1つの参照電圧線に接続される増幅回路20の入力容量が減ることで、その電圧変化が破線波形W3よりも速くなる。なお、増幅回路20の端子T1~TNは所定の重み付け比が設定されており、増幅回路20は、選択電圧Vr0、Vr1の間の電圧、すなわち重み付け比に応じた加重平均電圧を出力する。選択電圧Vr0、Vr1の重み付け比が1:1に近いほど波形W1、W2の電圧変化は同等に近づき、電圧変化も速くなる。
ごとの増幅回路の入力電圧の変化の速さも揃えることができる。その結果、増幅回路の出力電圧変化を加速させ、階調間の出力電圧変化の速さを均一化させることができる。
ダは、直前出力電圧よりも高く且つ互いに異なる2つの参照電圧を選択すれば良い。
Vout=[V(T1)+V(T2)+2×V(T3)+4×V(T4)]/8 とする仕様の拡張も可能である。その場合の仕様は、8レベル置きに参照電圧が設けられ、ビットコードに応じて異なる2つの参照電圧が増幅回路20の4個の入力端子に振り分けられて供給される。
第1選択状態では、ビットD0のコードで定まる2つの階調レベルの出力電圧が同じであるため、出力電圧の変化速度も均一化される。
チSW13は、反転ビットXD0=1(ハイレベル)の場合にオン状態となり、スイッチSW11から供給された選択電圧VAを、V(T2)として端子T2を介して出力する。スイッチSW12は、反転制御信号XCTL=1(ハイレベル)の場合にオン状態となり、端子TBで受けた選択電圧VBを、V(T2)として端子T2を介して出力する。スイッチSW4は、ビットD0=1(ハイレベル)の場合にオン状態となり、端子TBで受けた選択電圧VBを、V(T2)として端子T2を介して出力する。
傍の電圧に向けて、増幅回路20の出力電圧の変化速度を高める処理を行い、且つ、出力電圧の変化速度を均一化し、その後の第2期間Tc2においてデジタルデータ信号に対応した電圧に安定駆動させるのである。
させる場合には、第1ビット信号群BT1を例えば映像データ信号J1中のビットD2~D4及びXD2~XD4とする。
20 増幅回路
30 デコーダ
31 第1サブデコーダ
32 第2サブデコーダ
103 データドライバ
DC1~DCn 変換回路
Claims (8)
- 内挿演算を行う増幅回路を含むデジタルアナログ変換回路であって、
互いに異なる電圧値を有する複数の参照電圧からなる参照電圧群を生成する参照電圧生成回路と、
t(tは2以上の整数)ビットからなるデジタルデータ信号を所定のデータ期間毎に受け、前記デジタルデータ信号に基づき、前記参照電圧群中から重複を含む2つの参照電圧を選択し、夫々を第1及び第2の選択電圧として出力するデコーダと、を含み、
前記増幅回路は、夫々が前記第1の選択電圧又は前記第2の選択電圧からなる複数の電圧を、予め設定された重みづけ比で平均化して増幅した電圧を出力電圧として出力し、
前記デコーダは、前記データ期間毎に前記データ期間内の第1の期間に亘り第1選択状態に設定され、前記データ期間内における前記第1の期間に後続する第2の期間に亘り第2選択状態に設定され、
前記第1選択状態に設定されたときには、前記デジタルデータ信号に基づき前記参照電圧群中から互いに異なる2つの参照電圧を選択して夫々を前記第1及び第2の選択電圧として出力する一方、前記第2選択状態に設定されたときには、前記デジタルデータ信号に基づき前記参照電圧群中から重複を含む2つの参照電圧を選択して夫々を前記第1及び第2の選択電圧として出力し、
前記増幅回路は、第1~第N(Nは2以上の整数)の入力端子を有し、夫々が前記第1の選択電圧又は前記第2の選択電圧からなるN個の選択電圧を前記第1~第Nの入力端子で受け、前記N個の選択電圧を前記第1~第Nの入力端子毎に設定された重み付け比で平均化して増幅した電圧を前記出力電圧として出力し、
前記デコーダは、前記第1選択状態に設定されたときには、前記第1~第Nの入力端子のうちのm個(mは1以上の整数)の入力端子に前記第1の選択電圧を供給すると共に、前記第1~第Nの入力端子のうちの残りの(N-m)個の入力端子に前記第2の選択電圧を供給する一方、前記第2選択状態に設定されたときには、前記第1~第Nの入力端子の各々に前記第1の選択電圧又は前記第2の選択電圧を供給することを特徴とするデジタルアナログ変換回路。 - 前記デコーダは、
前記tビットからなる前記デジタルデータ信号中の第1のビット群に基づき、前記参照電圧群中から互いに異なる2つの参照電圧を選択し、夫々を2つの選択電圧として出力する第1のサブデコーダと、
前記デジタルデータ信号中の第2のビット群に基づき、前記第1のサブデコーダから出力された前記2つの選択電圧のうちの一方又は双方を前記第1及び第2の選択電圧とし、夫々を選択的に前記増幅回路の前記第1~第Nの入力端子の各々に供給する第2のサブデコーダと、を有することを特徴とする請求項1に記載のデジタルアナログ変換回路。 - 前記第1のビット群は前記tビット中の最上位ビットを含む上位ビット群であり、前記第2のビット群は前記tビット中の最下位ビットを含む下位ビット群であることを特徴とする請求項2に記載のデジタルアナログ変換回路。
- 前記増幅回路のm個の入力端子(mは2以上の整数)に設定される重み付けの合計と、前記第1~第Nの入力端子のうちの(N-m)個の入力端子(Nは2以上の整数)に設定される重み付けの合計との比は1:1であることを特徴とする請求項1に記載のデジタルアナログ変換回路。
- 前記デコーダが前記第1選択状態に設定されているときは、前記増幅回路は、前記デコーダから出力された前記第1及び第2の選択電圧の合計の1/2の電圧を前記出力電圧として出力することを特徴とする請求項1~3のいずれか1に記載のデジタルアナログ変換回路。
- 前記増幅回路は、同一導電型の複数の差動対を含む差動段回路と、前記複数の差動対の出力端に共通接続されたカレントミラー回路と、前記出力電圧を出力端子を介して出力する増幅段回路と、を含み、
前記複数の差動対の各々の一方の入力端が前記増幅回路の前記入力端子を構成し、前記複数の差動対の各々の他方の入力端が前記出力端子に帰還接続され、
前記増幅段回路が、前記複数の差動対の出力端と前記カレントミラー回路の接続点対の少なくとも一方の電圧を受け、当該電圧に対応した前記出力電圧を生成することを特徴とする請求項1~5のいずれか1に記載のデジタルアナログ変換回路。 - 前記参照電圧生成回路は、前記複数の参照電圧を生成するラダー抵抗を含むことを特徴とする請求項1~6のいずれか1に記載のデジタルアナログ変換回路。
- 前記デコーダは、前記第1選択状態に設定されたときには、前記参照電圧群中から、前記デジタルデータ信号に基づく1の参照電圧と、この1の参照電圧よりも1段階だけ高い又は低い電圧値を有する参照電圧と、を選択し夫々を前記第1及び第2の選択電圧として出力することを特徴とする請求項1~7のいずれか1に記載のデジタルアナログ変換回路。
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