JP2024047657A - デジタルアナログ変換回路、データドライバ及び表示装置 - Google Patents

Abstract

【目的】回路規模の増大を抑えて省面積化を図ることが可能な多ビットデジタルアナログ変換器、データドライバ及び表示装置を提供する。【構成】本発明は、第１及び第２の電圧を分割する２のＮ乗個の電圧レベルを出力する差動増幅器と、Ｎビットのデジタルデータに基づき、差動増幅器の複数の入力端の各々に該２電圧の一方を振り分け供給するデコーダと、を備え、差動増幅器は、出力電圧が共通入力される反転入力端、及び複数の入力端で受けた電圧の１つが入力される非反転入力端を夫々が有し、出力対同士が共通接続された２のＫ乗個の差動対と、デジタルデータの所定ビットに基づき各差動対に供給するテイル電流の電流比を個別に制御するテイル電流制御回路と、を含み、Ｎは３以上、ＫはＮ未満の正数とされる。【選択図】図１

Description

本発明は、デジタルアナログ変換回路、及び当該デジタルアナログ変換回路を含むデータドライバ、及びこのデータドライバを含む表示装置に関する。

現在、アクティブマトリクス型の表示装置として、液晶表示装置、或いは有機ＥＬ表示装置等が主流となっている。このような表示装置には、複数のデータ線と複数の走査線が交差状に配線され、複数のデータ線に画素スイッチを介して接続されている表示セルがマトリクス状に配列された表示パネルと共に、表示パネルの複数のデータ線へ階調レベルに対応したアナログ電圧信号を供給するデータドライバと、表示パネルの複数の走査線へ各画素スイッチのオン、オフを制御する走査信号を供給する走査ドライバが搭載されている。データドライバには、映像デジタル信号を輝度レベルに対応したアナログの電圧に変換し、これを増幅した電圧信号を表示パネルの各データ線に供給するデジタルアナログ変換部が含まれている。

以下に、データドライバの概略構成について説明する。

データドライバは、例えばシフトレジスタ、データレジスタラッチ、レベルシフタ、デジタルアナログ変換部を含む。

シフトレジスタは、表示コントローラから供給されたスタートパルスに応じて、クロック信号に同期してラッチの選択を行う為の複数のラッチタイミング信号を生成し、データレジスタラッチに供給する。データレジスタラッチは、シフトレジスタから供給されたラッチタイミング信号の各々に基づき、表示コントローラから供給された映像デジタルデータを所定のＳ個（Ｓは２以上の整数）毎に取り込み、Ｓ個の映像デジタルデータ信号をレベルシフタに供給する。レベルシフタは、データレジスタラッチから供給されたＳ個の映像デジタルデータ信号の各々に対して、その信号振幅を増加するレベルシフト処理を施して得たＳ個のレベルシフト後の映像デジタルデータ信号をデジタルアナログ変換部に供給する。

デジタルアナログ変換部は、参照電圧群生成部、デコーダ部及び増幅部を含む。

参照電圧群生成部は、互いに電圧値が異なる複数の参照電圧を生成してデコーダ部に供給する。例えば、参照電圧群生成部は、少なくとも２つの基準電源電圧との間をラダー抵抗で分圧した複数の分圧電圧を参照電圧群としてデコーダ部に供給する。

デコーダ部は、データドライバの各出力に夫々対応して設けられているＳ個のデコーダを有する。デコーダの各々は、参照電圧群生成部で生成された参照電圧群が供給されるとともに、レベルシフタから供給された映像デジタルデータ信号を受け、この映像デジタルデータ信号に対応した参照電圧を、複数の参照電圧のうちから選択し、選択した参照電圧を増幅部に供給する。

増幅部は、デコーダ部の各デコーダで選択された参照電圧を個別に増幅して出力するＳ個の差動増幅器を有する。

ところで、上記したデジタルアナログ変換部では、参照電圧群生成部で生成する参照電圧の数を多くするほど、表現できる輝度レベルの階調数（色数）を増やすことができる。しかしながら、参照電圧群生成部で生成する参照電圧の数を増やすと、その分の配線領域や参照電圧を選択するデコーダに含まれるスイッチ素子の数も増加し、データドライバのチップサイズ（製造コスト）が増加する。

そこで、上記した差動増幅器として、輝度レベルに基づいて選択された２つの参照電圧を、所定の重み付けにて分割（内挿）することで、３つ以上の複数の電圧値を出力することが可能な差動増幅器を採用したデジタルアナログ変換器が提案されている（例えば、特許文献１参照）。

特許文献１には、２つの参照電圧を４個に分割する４個の電圧値のうちの１の電圧値を有する出力電圧を出力する負帰還型の差動増幅器と、それを用いたデジタルアナログ変換器が提案されている。

かかる差動増幅器は、各々が同一のテイル電流で駆動され、自身の出力電圧が複数の反転入力端に共通に帰還入力されると共に、自身の非反転入力端に接続されており１対１対２の重み付けをもって、夫々が２つの参照電圧のうち１つを受ける４つの差動対を含む。当該差動増幅器では、デジタルデータ信号中の下位２ビットのデータに従って２つの参照電圧のうち１つを各差動対の非反転入力端へ入力し、該２つの参照電圧を４分割する４個の電圧レベルのいずれか１の電圧値を有する出力電圧を出力する。また、該差動増幅器を含むデジタルアナログ変換器では、デジタルデータ信号の上位ビット群のデータに従って、４階調おきの参照電圧群から、隣接する２つの参照電圧を選択することで、参照電圧群の電圧数Ｆに対して、（Ｆ－１）の４倍の電圧レベルを該差動増幅器から出力することが可能である。

特開２００２－４３９４４号

ところで、特許文献１に記載のデジタルアナログ変換器では、差動増幅器の差動対数と、２つの入力電圧（参照電圧）を分割する電圧レベル数とが等しい。

多ビットのデジタルアナログ変換器の省面積化を図るべく、特許文献１に記載のデジタルアナログ変換器の原理を用いて、２つの入力電圧（参照電圧）の分割数を増やして得られる電圧レベル数を増加させた差動増幅器を用いる場合、２つの入力電圧（参照電圧）を選択するデコーダの素子数は減る一方で、差動増幅器の差動対数が２のべき乗個単位で増加するため差動増幅器の素子数は大幅に増加する。したがってデジタルアナログ変換器の省面積化が期待通り実現できないという問題が生じる。

そこで、本発明では、省面積化の実現可能な多ビットのデジタルアナログ変換回路、当該デジタルアナログ変換回路を含むデータドライバ、及び表示装置を提供する。

本発明に係るデジタルアナログ変換回路は、Ｎビット(Ｎは３以上の正数)のデジタルデータをアナログの出力電圧に変換して出力するデジタルアナログ変換回路であって、複数の入力端を有し、前記複数の入力端で夫々受けた電圧に基づく演算結果に応じて出力端子より前記出力電圧を出力する差動増幅器と、第１の電圧及び第２の電圧を受け、前記Ｎビットのデジタルデータに基づき、前記差動増幅器の前記複数の入力端の各々に、前記第１の電圧及び前記第２の電圧のうちの一方を振り分けて供給する第１のデコーダと、を含み、前記差動増幅器は、前記出力電圧が共通に入力される反転入力端、及び前記複数の入力端で受けた電圧のうちの１つが入力される非反転入力端を夫々が含み、各々がテイル電流で駆動され、出力対同士が互いに共通接続された２のＫ乗個（Ｋは正数でＮ＞Ｋ）の差動対と、共通接続された前記２のＫ乗個の差動対の出力対の一方又は両方の出力信号に基づく増幅作用により前記出力電圧を生成する増幅段と、前記Ｎビットのデジタルデータのうちの所定ビットに基づき、前記２のＫ乗個の差動対の各々に前記テイル電流を供給するとともに、前記テイル電流の基準電流値に対する電流比を前記差動対毎に個別に制御するテイル電流制御回路と、を有し、前記Ｎビットのデジタルデータに応じて、前記第１の電圧及び前記第２の電圧を２のＮ乗個に分割する電圧レベルの１つを前記出力電圧として出力する。

本発明に係るデータドライバは、上記したデジタルアナログ変換回路を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換回路により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、前記複数の出力電圧を夫々が有する複数の駆動信号を表示パネルの複数のデータ線に夫々供給する。

本発明に係る表示装置は、複数の表示セルが夫々に接続されている複数のデータ線を有する表示パネルと、上記したデジタルアナログ変換回路を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換回路により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、前記複数の出力電圧を夫々が有する複数の駆動信号を前記表示パネルの前記複数のデータ線に夫々供給するデータドライバと、を有する。

本発明は、３ビット以上のデジタルデータをアナログの出力電圧に変換して出力するデジタルアナログ変換回路であり、複数の入力端で受けた電圧及び帰還された出力電圧を夫々差動で受ける複数の差動対を有する差動増幅器と、上記デジタルデータに基づき、差動増幅器の複数の入力端の各々に、第１及び第２の電圧のうちの一方を振り分けて供給するデコーダと、を含み、更に差動増幅器には以下のテイル電流制御回路を備える。テイル電流制御回路は、上記した複数の差動対の各々にテイル電流を供給するとともに、上記デジタルデータのうちの所定ビットに基づき複数の差動対のテイル電流比を制御する。これにより、少ない差動対で出力電圧の電圧レベル数を増加させることが可能となり、省面積化が実現できる。

よって、本発明によれば、多ビットのデジタルアナログ変換器における省面積化を図ることが可能となる。

また、このようなデジタルアナログ変換器を、デジタル値の映像データをアナログの電圧レベルに変換するデータドライバに用いることで、当該データドライバ及びこのデータドライバを含む表示装置の小型化を実現することが可能となる。

本発明に係るデジタルアナログ変換器１００の構成を示す回路図である。 デジタルアナログ変換器１００の第１の仕様の一例を示す図である。 本発明に係るデジタルアナログ変換器１００Ａの構成を示す回路図である。 デジタルアナログ変換器１００の第２の仕様の一部を示す図である。 デジタルアナログ変換器１００の第３の仕様の一部を示す図である。 デジタルアナログ変換器１００の第４の仕様の一部を示す図である。 デジタルアナログ変換器１００Ａにおいて、Ｎ＝３、Ｋ＝２とした場合の仕様の一例を示す図である。 デジタルアナログ変換器１００Ａにおいて、Ｎ＝３、Ｋ＝２とした場合の仕様の他の一例を示す図である。 デジタルアナログ変換器１００Ａにおいて、Ｎ＝３、Ｋ＝２とした場合の仕様の他の一例を示す図である。 デジタルアナログ変換器１００Ａにおいて、Ｎ＝３、Ｋ＝２とした場合の仕様の他の一例を示す図である。 図５Ａ及び図５Ｂの仕様に対応したテイル電流制御回路１３Ａ＿１の構成を示す回路図である。 図５Ｃの仕様に対応したテイル電流制御回路１３Ａ＿２の構成を示す回路図である。 デジタルアナログ変換器１００Ａにおいて、Ｎ＝４、Ｋ＝３とした場合の仕様の他の一例を示す図である。 デジタルアナログ変換器１００Ａにおいて、Ｎ＝４、Ｋ＝３とした場合の仕様の更に他の一例を示す図である。 デジタルアナログ変換器１００Ａにおいて、Ｎ＝３、Ｋ＝１とした場合の仕様の一例を示す図である。 図８の仕様に対応したテイル電流制御回路１３Ａ＿３の構成を示す回路図である。 デジタルアナログ変換器１００Ａにおいて、Ｎ＝４、Ｋ＝２とした場合の仕様の一例を示す図である。 デジタルアナログ変換器１００Ａにおいて、Ｎ＝４、Ｋ＝２とした場合の仕様の他の一例を示す図である。 デジタルアナログ変換器１００において、Ｎ＝４、Ｋ＝２とした場合の仕様の一例を示す図である。 図１１の仕様に対応したテイル電流制御回路１３Ａ＿４の構成を示す回路図である。 デジタルアナログ変換器１００の変形例を示すデジタルアナログ変換器１５０の構成を示す回路図である。 デジタルアナログ変換器１５０における図５Ａ、図５Ｃ、図５Ｄ、又は図８に対応する仕様を示す図である。 本発明に係るデータドライバを含む表示装置２００の概略構成を示すブロック図である。 参照電圧生成部９０の内部構成の一例を示す回路図である。

図１は、本発明に係るデジタルアナログ変換器１００の構成を示す回路図である。

尚、デジタルアナログ変換器１００は、デコーダ５０＿１及び差動増幅器１０を含み、Ｎビット（Ｎは３以上の正数）のデジタルデータＤＴを受け、これをアナログの電圧値を有する出力電圧Ｖｏｕｔに変換して出力する。

デコーダ５０＿１は、デジタルデータＤＴ及び互いに異なる電圧値からなる２つの電圧ＶＡ及びＶＢを受ける。デコーダ５０＿１は、デジタルデータＤＴに基づき、２つの電圧ＶＡ及びＶＢを、差動増幅器１０の入力端子ｔ＜１＞～ｔ＜２^Ｋ＞に夫々振り分ける組合せを選択する。尚、ＫはＮ＞Ｋを満たす１以上の正数である。

デコーダ５０＿１は、この選択された組み合わせによる、夫々が電圧ＶＡ及びＶＢのうちの一方を示す入力電圧を、差動増幅器１０の入力端子ｔ＜１＞～ｔ＜２^Ｋ＞に供給する。

差動増幅器１０は、入力端子ｔ＜１＞～ｔ＜２^Ｋ＞で受けた２のＫ乗個の電圧（ＶＡ又はＶＢ）の組合せによって電圧ＶＡ及びＶＢ間の電圧を２のＮ乗個に分割した電圧レベルを、出力電圧Ｖｏｕｔとして増幅出力する。

差動増幅器１０は、各々にテイル電流が供給され、出力対同士が互いに共通接続された２のＫ乗個の同一導電型（図１はＮチャネル型）の差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）と、２のＫ乗個の差動対の各々にテイル電流を供給するとともに、デジタルデータＤＴのうちの所定ビットに基づき上記差動対のテイル電流比を可変制御するテイル電流制御回路１３と、カレントミラー回路２０と、増幅段３０と、を含む。

カレントミラー回路２０は、ゲート同士が接続されており、且つ同一のサイズを有するＰチャネル型のトランジスタ２１及び２２を含む。トランジスタ２１及び２２各々のソースには高位電源電圧ＶＤＤＡが印加されている。また、トランジスタ２１のドレインがノードｎ２１に接続されており、トランジスタ２２のゲート及びドレインがノードｎ２２に接続されている。またノードｎ２１、ｎ２２は、２のＫ乗個の差動対の共通接続された出力対とそれぞれ接続されている。

かかる構成により、カレントミラー回路２０は、２のＫ乗個の差動対の共通負荷として動作する。また増幅段３０は、共通接続された２のＫ乗個の差動対の出力対（ノードｎ２１、ｎ２２）の一方又は両方の出力信号を受けて増幅作用を生じ、生成した出力電圧を出力端子Ｓｋに出力する。

２のＫ乗個の差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々の反転入力端、つまりＮチャネル型のトランジスタ（差動対トランジスタとも称する）１２＿１～１２＿２^Ｋ各々のゲートには、出力電圧Ｖｏｕｔが帰還入力されている。差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々の非反転入力端、つまりＮチャネル型のトランジスタ（差動対トランジスタとも称する）１１＿１～１１＿２^Ｋ各々のゲートには、入力端子ｔ＜１＞～ｔ＜２^Ｋ＞で受けた電圧（ＶＡ又はＶＢ）が供給される。

トランジスタ１１＿１～１１＿２^Ｋは同一のトランジスタ特性を有し、夫々のドレインはノードｎ２１によって共通に接続されている。トランジスタ１２＿１～１２＿２^Ｋは同一のトランジスタ特性を有し、夫々のドレインはノードｎ２２によって共通に接続されている。すなわち２のＫ乗個の差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）は出力対同士が共通接続された並列形態の接続構成とされている。

なお、本発明の各実施例における２のＫ乗個の差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）は、各々が等価な特性を有する差動対トランジスタにより構成されるケースについて説明する。実際の構成では、例えば入力が共通な複数の差動対を差動対トランジスタのサイズを変更した一つの差動対に置き換えた等価変更が可能なケースもあるが、説明の便宜上、各差動対の差動対トランジスタの特性は同一とし、それと等価な構成も本発明に含むものとする。最もシンプルな具体例として、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）の各差動対トランジスタは全て同一サイズで構成される。

ここで、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々のトランジスタのソース同士が互いに接続されており、夫々が個別にテイル電流制御回路１３に接続されている。

テイル電流制御回路１３は、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々のソースと、低位電源電圧ＶＳＳＡ間に個別に接続されている可変電流源１３＿１～１３＿２^Ｋを含む。可変電流源１３＿１～１３＿２^Ｋは、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々のソースに供給するテイル電流を設定する。

具体的には、可変電流源１３＿１～１３＿２^Ｋは、デジタルデータＤＴのうちの所定ビットに基づき、所定の基準電流値Ｉｏに対して少なくとも基準電流比１を含む３値以上の電流比で夫々のテイル電流比を個別に制御する。

尚、テイル電流制御回路１３では、可変電流源１３＿１～１３＿２^Ｋの全ての電流を変更することも可能であるが、制御が容易な具体例として、少なくとも所定の２個の可変電流源の電流のみを可変制御する制御方法が可能である。また、差動増幅器１０の出力電圧Ｖｏｕｔの電圧変化時のスルーレート（単位時間あたりの電圧変化量）を電圧レベルに依らず一定に維持するため、可変電流源１３＿１～１３＿２^Ｋにより制御するテイル電流比の合計又は平均が電圧レベルに依らず一定又は約一定となるように各々のテイル電流比が制御される。

増幅段３０は、２のＫ乗個の差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）の共通接続された出力対をなすノードｎ２１及びｎ２２の一方又は両方の出力信号に基づく増幅作用により出力電圧Ｖｏｕｔを生成する。つまり入力端子ｔ＜１＞～ｔ＜２^Ｋ＞で受けた２のＫ乗個の電圧（ＶＡ又はＶＢ）の組合せ及び可変電流源１３＿１～１３＿２^Ｋのテイル電流比の組合せに応じた各差動対の差動出力電流がノードｎ２１及びｎ２２でそれぞれ結合され、ノードｎ２１及びｎ２２の一方又は両方の出力信号に基づく増幅段３０の演算増幅作用により、電圧ＶＡ及びＶＢ間を２のＮ乗個に分割する電圧レベルのいずれか１つを、上記した出力電圧Ｖｏｕｔとして増幅出力する。

以下に、図１に示す差動増幅器１０の増幅動作について説明する。

尚、説明の便宜上、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）の非反転入力端の入力電圧をＶ＜１＞～Ｖ＜２^Ｋ＞とする。また差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）の夫々にテイル電流を供給する可変電流源１３＿１～１３＿２^Ｋの設定電流をｍ＜１＞Ｉｏ～ｍ＜２^Ｋ＞Ｉｏとする。ここでｍ＜１＞～ｍ＜２^Ｋ＞は基準電流値Ｉｏに対して基準電流比１としたテイル電流比の係数で、電流比合計を約一定に保つため、以下が成り立つ。

ｍ＜１＞＋ｍ＜２＞＋…＋ｍ＜２^Ｋ＞＝２^Ｋ （１）
尚、計算の便宜上、２^Ｋ＝ｎとすると、
ｍ＜１＞＋ｍ＜２＞＋…＋ｍ＜ｎ＞＝ｎ （１ａ）
と表される。

また、ｎ（＝２^Ｋ）個のｉ番目の差動対について、非反転入力端側の差動対トランジスタの電流をＩａｉ、反転入力端側の差動対トランジスタの電流をＩｂｉとすると、
Ｉａｉ＝Ｉｓ＋ｇｍｉ・（Ｖ＜ｉ＞－Ｖｓ） （２）
Ｉｂｉ＝Ｉｓ＋ｇｍｉ・（Ｖｏｕｔ－Ｖｓ） （３）
となる。

尚、Ｉｓ、Ｖｓは差動対トランジスタのＩＶ特性曲線上の直線近似可能な電圧範囲内の所定動作点を表し、Ｖ＜ｉ＞、ＶｏｕｔはＶｓ近傍（直線近似範囲内）の電圧を表す。また、非反転入力端側及び反転入力端側の差動対トランジスタの動作点の相互コンダクタンスｇｍをｇｍｉと表す。

ここで、ｉ番目の差動対に供給する電流の電流重み付け比をｍ＜ｉ＞とすると、
上記した式（２）及び（３）は以下の関係式となる。

ｍ＜ｉ＞Ｉａｉ＝ｍ＜ｉ＞Ｉｓ＋ｇｍｉｍ＜ｉ＞（Ｖ＜ｉ＞－Ｖｓ） （４）
ｍ＜ｉ＞Ｉｂｉ＝ｍ＜ｉ＞Ｉｓ＋ｇｍｉｍ＜ｉ＞（Ｖｏｕｔ－Ｖｓ） （５）
そして、式（４）及び（５）の差分をとると
ｍ＜ｉ＞（Ｉａｉ－Ｉｂｉ）＝ｇｍｉｍ＜ｉ＞（Ｖ＜ｉ＞－Ｖｏｕｔ）（６）
となる。

更に、各差動対（任意のｉ値）に供給する電流における、電流重み付け比の変動に対する動作点の変動も直線近似範囲内とすると、ｇｍを一定（ｇｍｉ＝ｇｍ）に近似できる。

上記した式（６）をｉ＝１～ｎについて、左辺同士を加算すると共に、右辺同士を加算すると、
左辺＝（ｍ＜１＞Ｉａ_１＋…＋ｍ＜ｎ＞Ｉａ_ｎ）
－（ｍ＜１＞Ｉｂ_１＋…＋ｍ＜ｎ＞Ｉｂ_ｎ） （７）
右辺＝ｇ_ｍ（（ｍ＜１＞Ｖ＜１＞＋…＋ｍ＜ｎ＞Ｖ＜ｎ＞）
－（ｍ＜１＞＋…＋ｍ＜ｎ＞）Ｖｏｕｔ）） （８）
となる。

ここで、上記した左辺は、非反転入力端側の差動対トランジスタと反転入力端側の差動対トランジスタのそれぞれの合計電流の差分であり、カレントミラー回路２０における入力電流と出力電流との関係に対応している。この際、非反転入力端側の差動対トランジスタの各々に流れる電流の合計と、反転入力端側の差動対トランジスタの各々に流れる電流の合計と、は互いに等しいことから、その合計電流同士の差分はゼロ、つまり上記した左辺はゼロとなる。

一方、上記した右辺の出力電圧Ｖｏｕｔの係数（ｍ＜１＞＋…＋ｍ＜ｎ＞）は、式（１ａ）により一定値ｎ（＝２^Ｋ）となり、式（７）（８）により、以下のように表される。

Ｖｏｕｔ＝（ｍ＜１＞Ｖ＜１＞＋…＋ｍ＜ｎ＞Ｖ＜ｎ＞）／ｎ （９）
ここで、ｎを２^Ｋに戻すと、出力電圧Ｖｏｕｔは以下の式で表される。

Ｖｏｕｔ＝（ｍ＜１＞Ｖ＜１＞＋…＋ｍ＜２^Ｋ＞Ｖ＜２^Ｋ＞）
／（ｍ＜１＞＋…＋ｍ＜２^Ｋ＞） （１０）
以上により、図１に示す差動増幅器１０の出力電圧Ｖｏｕｔは、この式（１０）に示されるように、各差動対の非反転入力端子の入力電圧に対して、入力電圧の重み付けとテイル電流比の重み付けの積算値の加重平均値となる。

なお、式（１０）において、テイル電流比ｍ＜１＞～ｍ＜２^Ｋ＞の平均は基準値１で、テイル電流比合計（又は平均）が約一定とされる。

よって、式（１０）で表される出力電圧Ｖｏｕｔは、各差動対の非反転入力端子に供給される２つの２つの電圧（ＶＡ、ＶＢ）の組合せ及び各差動対のテイル電流比の組合せにより、電圧ＶＡ及びＶＢ間を均等分割する多値電圧を取りうる。その中で、最適な２つの電圧（ＶＡ、ＶＢ）の組合せ及びテイル電流比の組合せにより、電圧ＶＡ及びＶＢ間を２のＮ乗個にほぼ均等分割する電圧レベルを生成することができる。

以下に、式（１０）に基づく出力電圧Ｖｏｕｔを増幅出力する、図１に示すデジタルアナログ変換器１００の更に詳細な構成について、図２を参照して説明する。

尚、図２は、図１に示すデジタルアナログ変換器１００の実施形態の構成要素であるデジタルデータＤＴのビット数、差動対数、テイル電流比の切替レベル数、及び差動増幅器１０にて出力可能な、電圧ＶＡ及びＶＢ間を分割する出力レベル数の関係を示す図である。

ここで、例えばデジタルデータＤＴのビット数Ｎが３ビットである場合、上記した出力電圧レベル数（２のＮ乗個）は８となるため、特許文献１に記載の従来のデジタルアナログ変換器では、差動対が８個必要となる。

一方、図１に示すデジタルアナログ変換器１００では、各差動対のテイル電流比のレベル数を３レベル（３値）以上で切替制御することで、図２に示すように、差動対数を従来の１／２以下に削減しても８個の出力電圧レベルを生成できる。

このような差動増幅器１０の差動対数の削減により、デコーダ５０＿１で選択する２つの電圧（ＶＡ、ＶＢ）の組合せパターンの数も減るため、デコーダ５０＿１も素子数の削減が可能となるので、デジタルアナログ変換器１００の省面積化を図ることができる。

したがって、本発明によれば、２つの電圧（ＶＡ、ＶＢ）間を分割する多値の電圧レベルを得るデジタルアナログ変換器の回路規模増大を抑え、チップ面積の増大を抑制することが可能となる。

なお、式（１０）によって得られる出力電圧Ｖｏｕｔは、入力電圧Ｖ＜ｉ＞（ｉ＝１～２^Ｋ）や出力電圧Ｖｏｕｔ及びテイル電流比に対する各差動対トランジスタの特性曲線上の動作点の変動が直線近似範囲内という前提条件に基づくものである。この際、電圧ＶＡ及びＶＢの電圧差は十分小さく設定されるが、要求される出力電圧の精度により、入力電圧やテイル電流比の微調整を行うようにしても良い。

また、図１の差動増幅器１０に含まれるカレントミラー回路２０は、図１に示す構成に限らず、カスコード型等の任意のカレントミラー回路に置換できる。

また、差動増幅器１０に含まれる差動対は、Ｎチャネル型差動対に限らずＰチャネル型差動対や、Ｎチャネル型とＰチャネル型の両導電型の差動対を備えた構成であってもよい。以下の、各実施例においても説明の便宜上、図１と同様の２のＫ乗個のＮチャネル型の差動対を備えた構成例で説明するが、差動増幅器１０として上記の部分的置換が同様に可能であることは勿論である。

次に、図１のデジタルアナログ変換器１００の変形例について説明する。

図３は、図１に示すデジタルアナログ変換器１００の変形例としてのデジタルアナログ変換器１００Ａの構成を示す回路図である。

尚、図３に示す構成では、テイル電流制御回路１３をテイル電流制御回路１３Ａに変更した点を除く他の構成は、図１に示されるものと同一である。

テイル電流制御回路１３Ａは、テイル電流制御回路１３に対して、テイル電流比の切替制御が可能な差動対を、２のＫ乗個のうちの所定の２個のみとし、他の差動対についてはテイル電流比を固定にしたものである。

すなわち、図３に示す一例では、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）のテイル電流を夫々生成する可変電流源１３＿１～１３＿２^Ｋのうちで、１３＿１及び１３＿２^Ｋのみでテイル電流比を３値以上に切替制御する。つまり、残りの可変電流源１３＿２～１３＿（２^Ｋ－１）では、固定のテイル電流比（定電流源１３＿２～１３＿（２^Ｋ－１））となるように夫々の電流値が制御される。

なお、テイル電流比を切替制御する所定の２個の差動対の内訳は、２つの電圧（ＶＡ，ＶＢ）と同一電圧値を除く出力電圧レベルに対し、電圧ＶＡが入力される１つの差動対と、電圧ＶＢが入力される１つの差動対とする。さらにテイル電流比を切替制御する所定の２個の差動対は、入力電圧が同じ差動対同士の間で入れ替えてもよい。

次に、図１（図３）に示すデジタルアナログ変換器１００（１００Ａ）の更に詳細な具体例について説明する。

尚、主要な具体例は大きく３つの実施形態１～３に分類することができ、夫々を図４Ａ～図４Ｃに示す。

図４Ａ～図４Ｃでは、図２に示す差動対のテイル電流比が３値、７値、４値における３系統の実施形態の構成要素を示す。

先ず、図４Ａに示す実施形態１によれば、テイル電流比を３値とすることで、Ｎビット（Ｎ≧３）のデジタルデータＤＴに応じて電圧ＶＡ及びＶＢ間を分割する２のＮ乗個の出力レベルを得るのに必要となる差動対数を、従来構成の１／２の２のＫ乗個（Ｋ＝Ｎ－１）にすることができる。

次に、図４Ｂに示す実施形態２によると、テイル電流比を７値とすることで、Ｎビット（Ｎ≧３）のデジタルデータＤＴに応じて電圧ＶＡ及びＶＢ間を分割する２のＮ乗個の出力レベルを得るのに必要となる差動対数を、従来構成の１／４の２のＫ乗個（Ｋ＝Ｎ－２）にすることができる。

そして、図４Ｃの実施形態３によれば、テイル電流比を４値とすることで、Ｎビット（Ｎ≧４）のデジタルデータＤＴに応じて電圧ＶＡ及びＶＢ間を分割する２のＮ乗個の出力レベルを得るのに必要となる差動対数を、従来の１／４の２のＫ乗個（Ｋ＝Ｎ－２）にすることができる。

以下に、図４Ａ～図４Ｃに対応する各実施形態毎の実施例について図面を参照して説明する。

［実施形態１／実施例１－１－１］
図５Ａは、図３に示すデジタルアナログ変換器１００Ａにおいて、Ｎ＝３、Ｋ＝２とした場合の仕様の一例を示す図である。これにより、図３に示すデコーダ５０Ａ＿１は、３ビットのデジタルデータＤＴに基づき、電圧（ＶＡ，ＶＢ）を４端子に振り分ける組合せを選択する。差動増幅器１０Ａは、並列接続された４個（Ｋ＝２）の差動対を有し、それぞれの非反転入力端子が該４端子に接続され、デコーダ５０Ａ＿１で選択された電圧（ＶＡ，ＶＢ）の組合せを入力電圧Ｖ＜１＞～Ｖ＜４＞として入力する。テイル電流制御回路１３Ａは４個の差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）に供給するテイル電流それぞれのテイル電流比ｍ＜１＞～ｍ＜４＞のうち、ｍ＜１＞とｍ＜４＞の２個を該デジタルデータＤＴの下位２ビット（Ｄ１，Ｄ０）に応じて３値（０．５：１：１．５）に制御し、ｍ＜２＞とｍ＜３＞は固定値１に制御する。上記構成により、上記した式（１０）でＫ＝２とした場合に得られる出力電圧Ｖｏｕｔが出力される。

また、図５Ａでは、電圧ＶＡ及びＶＢ（レベル０，８）間を８分割するレベル０～８のうち、レベル１～７と電圧ＶＡ及びＶＢ（レベル０、８）の一方を含む合計８レベル（出力レベル１～８）を、３ビットのデジタルデータＤＴに応じて出力する際の仕様を示している。なお、図５Ａでは、説明を容易にするため、電圧（ＶＡ，ＶＢ）を電圧レベル（０，８）とし、出力電圧Ｖｏｕｔも出力レベル０～８として説明する。入力電圧レベルと出力電圧レベルの関係も上記した式（１０）でＫ＝２とした演算式に従うことは勿論である。

更に、図５Ａでは、３ビットデジタルデータＤＴに対して、差動増幅器１０Ａの入力電圧Ｖ＜１＞～Ｖ＜４＞が互いに異なる仕様を示す。つまり、２つの電圧ＶＡ及びＶＢ（レベル０、８）間の出力レベル１～７に対して、Ｖ＜１＞は電圧ＶＢ（レベル８）のみ、Ｖ＜４＞は電圧ＶＡ（レベル０）のみに設定されている。またテイル電流比の切替制御を行う２個の差動対は、２つの電圧（ＶＡ，ＶＢ）のうち、出力レベル１～７において電圧ＶＡ（レベル０）のみが入力される（Ｖ＜４＞を受ける）１つの差動対と、電圧ＶＢ（レベル８）のみが入力される（Ｖ＜１＞を受ける）１つの差動対に対して行う。この際、デジタルデータに応じて、Ｖ＜１＞、Ｖ＜４＞を受ける２個の差動対のテイル電流比ｍ＜１＞、ｍ＜４＞を３値（０．５：１：１．５）に切り替える。尚、３値は（１：２：３）としても同じである。便宜上、図５Ａではテイル電流比の平均が１となる比率で表す。なお、テイル電流比の３値の切替制御は、出力レベル１～７のうち、電圧ＶＡ又はＶＢと同じ出力レベル（レベル０，８）から奇数番目の出力レベルのときにテイル電流比０．５又は１．５に設定され、偶数番目の出力レベルのときはテイル電流比１に設定される。

この際、入力電圧Ｖ＜２＞、Ｖ＜３＞を受ける差動対のテイル電流比ｍ＜２＞、ｍ＜３＞はデジタルデータＤＴに依らず１値（比率１）が割り当てられ、電圧Ｖ＜２＞、Ｖ＜３＞には、出力レベル１～７に対して式（１０）を満たす電圧ＶＡ（レベル０）又は電圧ＶＢ（レベル８）が入力される。

また、電圧ＶＡ又はＶＢと同じ出力レベル（レベル０，８）については、入力電圧Ｖ＜１＞～Ｖ＜４＞に電圧ＶＡ又はＶＢの一方のみが入力されるため、各差動対のテイル電流比は１値（比率１）が割り当てられている。

以上により、図５Ａの仕様では、４個の差動対を有し、テイル電流制御回路１３Ａで所定の２個のテイル電流比を３値に切替制御する差動増幅器１０Ａを含むデジタルアナログ変換器１００Ａが、３ビットデジタルデータＤＴに基づき、電圧ＶＡ及びＶＢ間を８分割する出力レベルのうちの８レベルの出力電圧Ｖｏｕｔを増幅出力する。

［実施形態１／実施例１－１－２］
図５Ｂは、図５Ａと同様に、図３に示すデジタルアナログ変換器１００Ａにおいて、Ｎ＝３、Ｋ＝２とした場合の仕様の他の一例を示す図である。図５Ｂでは、電圧ＶＡ及びＶＢ（レベル０、８）間を８分割するレベル０～８のうち、レベル１～７と、２つの電圧（ＶＡ、ＶＢ）の一方の電圧ＶＡ（レベル０）からなる出力レベル０～７（合計８レベル）を、３ビットのデジタルデータＤＴに応じて出力する際の仕様を示している。したがって、３ビットのデジタルデータＤＴに基づき、デコーダ５０Ａ＿１が、電圧（ＶＡ，ＶＢ）を４端子（各差動対の非反転入力端子）に振り分ける組合せを選択する。なお、３ビットのデジタルデータＤＴに対する出力電圧レベルの割り当て以外は図５Ａと同様である。

つまり、図５Ｂでは、図５Ａと同様に、４個の差動対を有し、テイル電流制御回路１３Ａにて所定の２個のテイル電流比を３値に切替制御する差動増幅器１０Ａを含むデジタルアナログ変換器１００Ａが、３ビットデジタルデータＤＴに基づき、電圧ＶＡ及びＶＢ間を８分割する出力レベルのうちの８レベルの出力電圧Ｖｏｕｔを増幅出力する。

図５Ａ又は図５Ｂに示すように、デジタルアナログ変換器１００Ａでは、デジタルデータＤＴに応じて電圧ＶＡ及びＶＢ間を分割する出力電圧Ｖｏｕｔとして、電圧ＶＡ及びＶＢの各々と同等の電圧のいずれか一方を含む２種類の仕様が可能である。

以下の実施例では、説明を簡易にするため、出力電圧Ｖｏｕｔとして電圧ＶＢと同等の電圧値の出力レベルを含む仕様で説明するが、出力電圧Ｖｏｕｔとして電圧ＶＡと同等の電圧値の出力レベルを含む仕様への変更を行っても良い。

［実施形態１／実施例１－１－３］
図５Ｃは、図５Ａと同様に、図３に示すデジタルアナログ変換器１００Ａにおいて、Ｎ＝３、Ｋ＝２とした場合の仕様の更に他の一例を示す図である。尚、図５Ｃは、図５Ａと同様に、３ビットのデジタルデータＤＴに基づく、入力電圧Ｖ＜１＞～Ｖ＜４＞に対する２つの電圧（ＶＡ、ＶＢ）の組合せと、各差動対のテイル電流比ｍ＜１＞～ｍ＜４＞の設定と、出力電圧（出力レベル）Ｖｏｕｔと、の関係を示す。

尚、図５Ｃでは、図５Ａと同様に、電圧ＶＡ及びＶＢ（レベル０、８）間を８分割する出力レベル０～８のうちの出力レベル１～８を、３ビットのデジタルデータＤＴに応じて出力する際の仕様を示している。更に図５Ｃでは、入力電圧Ｖ＜２＞及びＶ＜３＞を共通とした仕様である。入力電圧Ｖ＜２＞、Ｖ＜３＞を共通化することで、電圧（ＶＡ，ＶＢ）を入力電圧Ｖ＜１＞～Ｖ＜４＞として振り分けるデコーダ５０Ａ＿１の素子数を削減できる。

また、図５Ｃでは、出力レベル１～７で電圧ＶＢ（レベル８）のみが入力される、いわゆる入力電圧Ｖ＜１＞を受ける差動対（２個の差動対の一方）は図５Ａと同様であり、そのテイル電流比ｍ＜１＞を、デジタルデータＤＴの下位２ビット（Ｄ１、Ｄ０）のコード値に応じて３値（０．５：１：１．５）に切り替える。一方、図５Ａとは異なり、図５Ｃの仕様では、出力レベル１～７において電圧ＶＡ（レベル０）のみが入力される差動対は存在しない。このため、テイル電流比を切替制御するもう一方の差動対（所定の２個の差動対の他方）を、デジタルデータＤＴの例えば上位ビットであるＤ２のコード値に応じて切り替える。具体的には、デジタルデータＤ２のコード値０に応じて電圧ＶＡ（レベル０）が設定された入力電圧Ｖ＜３＞が入力される差動対と、Ｄ２のコード値１に応じて電圧ＶＡ（レベル０）が設定された入力電圧Ｖ＜４＞が入力される差動対とに、テイル電流比の切替制御を施す。すなわち、デジタルデータＤ２がコード値０を示す場合には入力電圧Ｖ＜３＞が入力される差動対のテイル電流比ｍ＜３＞を、デジタルデータＤＴの下位２ビット（Ｄ１，Ｄ０）に応じて３値（０．５：１：１．５）に制御し、デジタルデータＤ２がコード値１を示す場合には入力電圧Ｖ＜４＞が入力される差動対のテイル電流比ｍ＜４＞を、デジタルデータＤＴの下位２ビット（Ｄ１，Ｄ０）に応じて３値（０．５：１：１．５）に制御する。

これにより、図５Ａと同様の作用を実現できる。なお、デジタルデータＤ２のコード値０のときにテイル電流比を制御する差動対を、入力電圧Ｖ＜３＞が入力される差動対に代えて入力電圧Ｖ＜２＞が入力される差動対としても良い。また、電圧ＶＡ（レベル０）が入力される差動対であれば、上記したＤ２のコード値に応じた切替以外の方法でテイル電流比の切替を行ってもよい。要するに、テイル電流比の切替制御対象とする２個の差動対は、入力電圧が同じなら互いのテイル電流比を入れ替えてもよい。

以上より、図５Ａ～図５Ｃに示される仕様では、電圧ＶＡ又はＶＢと同一の電圧値の出力レベル０，８を出力電圧Ｖｏｕｔとして出力する際に、デコーダ５０Ａ＿１は、３ビットのデジタルデータＤＴに基づき、入力電圧Ｖ＜１＞～Ｖ＜４＞を受ける４個の差動対の入力端に電圧ＶＡ（レベル０）又はＶＢ（レベル８）の一方のみを供給する。また、電圧ＶＡ、ＶＢと同一の電圧値を除く電圧ＶＡとＶＢの間の出力レベル１～７を出力電圧Ｖｏｕｔとして出力する際に、デコーダ５０Ａ＿１は、３ビットのデジタルデータＤＴに基づき、入力電圧Ｖ＜１＞～Ｖ＜４＞を受ける４個の差動対の入力端に電圧ＶＡ（レベル０）及びＶＢ（レベル８）を振り分けて供給する。またテイル電流比の切替制御対象とする２個の差動対は、出力レベル１～７に対し電圧ＶＡ（レベル０）が入力される差動対と、出力レベル１～７に対し電圧ＶＢ（レベル８）が入力される差動対とされる。当該２個の差動対に供給されるテイル電流の電流比は、デジタルデータＤＴの下位２ビット（Ｄ１，Ｄ０）に応じて３値（０．５：１：１．５）に制御され、出力レベル１～７に対し、電圧ＶＡ又はＶＢと同じ出力レベル０，８から奇数番目の出力レベルのときにテイル電流比０．５又は１．５に設定され、偶数番目の出力レベルのときはテイル電流比１に設定される。なお、電圧ＶＡ又はＶＢと同じ出力レベル０，８のときはテイル電流比１に設定される。また、テイル電流比の切替制御対象でない差動対のテイル電流比はデジタルデータＤＴに依らず１値（電流比１）に設定される。

また、またテイル電流比の切替制御対象とする２個の差動対に関して、出力レベル１～７に対し電圧ＶＡ（レベル０）が入力される差動対を、デジタルデータＤＴの一部のビット（例えばＤ２）に応じて切替えてもよい。同様に、出力レベル１～７に対し電圧ＶＢ（レベル８）が入力される差動対を、デジタルデータＤＴの一部のビットに応じて切替えてもよい。

［実施形態１／実施例１－１－４］
図５Ｄは、図３に示すデジタルアナログ変換器１００Ａにおいて、Ｎ＝３、Ｋ＝２とした場合の仕様の他の一例を示す図である。

図５Ｄでは、図５Ａの仕様と同様に、入力電圧Ｖ＜１＞～Ｖ＜４＞に対する電圧（ＶＡ，ＶＢ）の組合せと、各差動対のテイル電流比ｍ＜１＞～ｍ＜４＞の設定と、出力電圧（出力レベル）Ｖｏｕｔとの関係を示す仕様例である。

図５Ｄは、図５Ａの仕様に対して、４個全ての差動対のテイル電流比をデジタルデータＤＴに応じて切り替える仕様である。図５Ｄは、図５Ａと同様に、電圧ＶＡ及びＶＢ（レベル０、８）間を８分割するレベル０～８のうちレベル１～８を３ビットのデジタルデータＤＴに対応させた仕様である。図５Ｄは、４個の差動対の入力電圧Ｖ＜１＞～Ｖ＜４＞も図５Ａと同じで、テイル電流比の制御のみが異なる。

図５Ｄでは、図５Ａの仕様に対して、奇数番目の出力電圧Ｖｏｕｔのレベル１、３、５及び７の各々を得るべく、テイル電流比ｍ＜２＞，ｍ＜３＞の設定を共に比率１から比率０．５及び１．５に変更した仕様である。ところで、この変更は、差動対の入力電圧Ｖ＜２＞及びＶ＜３＞が同一であるため、そのテイル電流比の平均を１とする３値（０．５：１：１．５）の組合せに対して出力電圧Ｖｏｕｔは、上記式（１０）からも明らかなように変化しない。

したがって、テイル電流比を３値で切替制御する差動対は少なくとも２個あればよいが、所定の２個の差動対以外でも、所定のデジタルデータにおいて、入力電圧が同じ差動対同士でテイル電流比の平均値又は合計値が変わらなければ異なる電流比に制御することもできる。すなわち、４個の差動対のテイル電流を全て切替制御するようにしても良い。図５Ｄでは、テイル電流比ｍ＜１＞とｍ＜２＞が同じ切替制御、テイル電流比ｍ＜３＞とｍ＜４＞が同じ切替制御に設定される。但し、一般的にはテイル電流比を制御する差動対数が少ない方が、テイル電流制御回路１３Ａが簡素でより省面積となる。

尚、上記したように、差動対の数を４個とし、デジタルデータＤＴの所定ビットに基づき電流源１３＿１～１３＿４各々のテイル電流比を可変制御するにあたり、そのテイル電流比の３値（０．５：１：１．５）の組合せパターンは、図５Ａ～図５Ｄの仕様に示すものに限定されない。

［実施形態１／実施例１－１－５］
図６Ａは、図３のデジタルアナログ変換器１００Ａに含まれるテイル電流制御回路１３Ａの他の一例として、図５Ａ及び図５Ｂの仕様（Ｎ＝３、Ｋ＝２）に対応したテイル電流制御回路１３Ａ＿１の構成を示す回路図である。

図６Ａに示すテイル電流制御回路１３Ａ＿１は、Ｎ＝３、Ｋ＝２とした図３に示す可変電流源１３＿１及び１３＿４に代えて夫々が電流比０．５の定電流源１３＿１４Ａ及び１３＿１４Ｂを採用している。更に、テイル電流制御回路１３Ａ＿１は、夫々が電流比１固定の定電流源１３＿２、１３＿３、及び定電流源１３＿１４Ｃと、デジタルデータＤＴの下位２ビット（Ｄ１、Ｄ０）及びその相補信号（ＸＤ１、ＸＤ０）で制御されるスイッチ１３Ａ＿１ａ、１３Ａ＿１ｂ及び１３Ａ＿１ｃと、を含む。なおテイル電流比は、図３の差動増幅器１０Ａの各差動対に供給するテイル電流の基準電流値Ｉｏに対する電流比を表す。

かかる構成により、テイル電流制御回路１３Ａ＿１は、デジタルデータＤＴの下位２ビット（Ｄ１、Ｄ０）に応じて、テイル電流比ｍ＜１＞、ｍ＜４＞を夫々３値（０．５：１：１．５）にて切替制御することが可能となる。尚、テイル電流比ｍ＜２＞、ｍ＜３＞はデジタルデータに依らず電流比１で固定されている。

なお、図６Ａは、定電流源を５個で構成した例であるが、そのうちの３個の定電流源１３＿１４Ａ、１３＿１４Ｂ及び１３＿１４Ｃの代わりに、例えば電流比０．５の定電流源２個及び電流比１の定電流源２個と、それぞれに対応する複数のスイッチとで構成することも可能である。

また、ｍ＜１＞、ｍ＜４＞のテイル電流比の切替制御と同じ構成をｍ＜２＞、ｍ＜３＞にも適用することで図５Ｄの仕様に対応することもできる。

［実施形態１／実施例１－１－６］
図６Ｂは、図３のデジタルアナログ変換器１００Ａに含まれるテイル電流制御回路１３Ａの他の一例として、図５Ｃの仕様（Ｎ＝３、Ｋ＝２）に対応したテイル電流制御回路１３Ａ＿２の構成を示す回路図である。

テイル電流制御回路１３Ａ＿２は、図６Ａに示すテイル電流制御回路１３Ａ＿１に、更にデジタルデータＤＴの１ビット（Ｄ２）及びその相補信号（ＸＤ２）により制御されるスイッチ１３Ｂ＿１ｄ及び１３Ｂ＿１ｅを追加したものである。これにより、Ｄ２のコード値に応じてテイル電流比ｍ＜３＞及びｍ＜４＞が入れ替わり、テイル電流比ｍ＜３＞及びｍ＜４＞の一方が３値（０．５：１：１．５）に可変制御されるとき、他方のテイル電流比は固定値１に制御される。テイル電流比ｍ＜１＞及びｍ＜２＞は図６Ａと同じ構成とされる。なお、図６Ａと同様に、定電流源及びスイッチ増やした構成への変更も可能である。

［実施形態１／実施例１－２－１］
図７Ａは、図３に示すデジタルアナログ変換器１００Ａにおいて、Ｎ＝４、Ｋ＝３とした場合の仕様の他の一例を示す図である。これにより、図３に示すデコーダ５０Ａ＿１は、４ビットのデジタルデータＤＴに基づき、電圧（ＶＡ，ＶＢ）を８端子に振り分ける組合せを選択する。差動増幅器１０Ａは、並列接続された８個（Ｋ＝３）の差動対を有し、それぞれの非反転入力端子が該８端子に接続され、デコーダ５０Ａ＿１で選択された電圧（ＶＡ，ＶＢ）の組合せを入力電圧Ｖ＜１＞～Ｖ＜８＞として入力する。

テイル電流制御回路１３Ａは８個の差動対（１１＿１、１２＿１）～（１１＿８、１２＿８）に供給するテイル電流のそれぞれのテイル電流比ｍ＜１＞～ｍ＜８＞のうち、ｍ＜１＞とｍ＜８＞の２個を該デジタルデータＤＴの下位２ビット（Ｄ１，Ｄ０）に応じて３値（０．５：１：１．５）に制御し、テイル電流比ｍ＜２＞～ｍ＜７＞は固定値１に制御する。上記構成により、上記した式（１０）でＫ＝３とした場合に得られる出力電圧Ｖｏｕｔが出力される。

また、図７Ａでは、２つの電圧（レベル０、１６）間を１６分割するレベル０～１６のうち、レベル１～１５と電圧ＶＡ及びＶＢ（レベル０，１６）の一方を含む合計１６レベル（出力レベル１～１６）を４ビットのデジタルデータＤＴに応じて出力する際の仕様を示している。なお、図７Ａは、４ビットのデジタルデータＤＴに応じて出力レベル１～１６を出力する際の仕様を示しているが、４ビットのデジタルデータＤＴに応じて出力レベル０～１５を出力する仕様にも対応可能である。尚、以下では、４ビットのデジタルデータＤＴに応じて出力レベル１～１６を出力する仕様を一例にとって更に詳細な動作について説明する。

更に、図７Ａでは、４ビットデジタルデータＤＴに対して、差動増幅器１０Ａの入力電圧Ｖ＜１＞～Ｖ＜８＞が互いに異なる仕様を示す。つまり、２つの電圧（ＶＡ，ＶＢ）（レベル０、１６）間の出力レベル１～１５に対し、入力電圧Ｖ＜１＞は電圧ＶＢ（レベル１６）のみ、入力電圧Ｖ＜８＞は電圧ＶＡ（レベル０）のみに設定されている。出力レベル１６は、入力電圧Ｖ＜１＞～Ｖ＜８＞共にレベル１６（電圧ＶＢ）に設定される。またテイル電流比の切替制御を行う２個の差動対は、出力レベル１～１５において電圧ＶＡ（レベル０）のみが入力される（Ｖ＜８＞を受ける）１つの差動対と、電圧ＶＢ（レベル１６）のみが入力される（Ｖ＜１＞を受ける）１つの差動対とに対して行い、デジタルデータに応じて、Ｖ＜１＞、Ｖ＜８＞を受ける２個の差動対のテイル電流比ｍ＜１＞、ｍ＜８＞を３値（０．５：１：１．５）に切り替える。なお、テイル電流比の３値の切替制御は、出力レベル１～１５に対し、電圧ＶＡ又はＶＢと同じ出力レベル（レベル０、１６）から奇数番目の出力レベルのときにテイル電流比０．５又は１．５に設定され、偶数番目の出力レベルのときはテイル電流比１に設定される。

この際、入力電圧Ｖ＜２＞～Ｖ＜７＞を受ける差動対のテイル電流比ｍ＜２＞～ｍ＜７＞はデジタルデータＤＴに依らず１値（比率１）が割り当てられ、入力電圧Ｖ＜２＞～Ｖ＜７＞には、出力レベル１～１５に対して式（１０）を満たす電圧ＶＡ（レベル０）又は電圧ＶＢ（レベル８）が入力される。

また、電圧ＶＡ又はＶＢと同じ出力レベル（レベル０，１６）については、入力電圧Ｖ＜１＞～Ｖ＜８＞に電圧ＶＡ又はＶＢの一方のみが入力されるため、各差動対のテイル電流比は１値（比率１）が割り当てられている。

尚、図７Ａの仕様におけるテイル電流制御回路１３Ａは、例えば図６Ａに示すように、デジタルデータ（Ｄ１，Ｄ０）のコード値に基づくテイル電流比ｍ＜１＞、ｍ＜４＞に関与する回路を、テイル電流比ｍ＜１＞、ｍ＜８＞に関与する回路に適用するなどで容易に構成可能である。

以上により、図７Ａの仕様では、８個の差動対を有し、テイル電流制御回路１３Ａで所定の２個のテイル電流比を３値に切替制御する差動増幅器１０Ａを含むデジタルアナログ変換器１００Ａが、４ビットデジタルデータＤＴに基づき、電圧ＶＡ及びＶＢ間を１６分割する出力レベルのうちの１６レベルの出力電圧Ｖｏｕｔを増幅出力する。

［実施形態１／実施例１－２－２］
図７Ｂは、図３に示すデジタルアナログ変換器１００Ａにおいて、Ｎ＝４、Ｋ＝３とした場合の仕様の更に他の一例を示す図である。図７Ｂに示す仕様では、図３に示すデコーダ５０Ａ＿１で選択する電圧（ＶＡ，ＶＢ）の組合せが図７Ａとは異なり、８個の差動対への入力電圧Ｖ＜１＞～Ｖ＜８＞のうち、Ｖ＜２＞及びＶ＜３＞を共通、Ｖ＜４＞及びＶ＜５＞を共通、Ｖ＜６＞及びＶ＜７＞を共通に夫々設定するものとなる。なお、入力電圧を共通化することで、電圧（ＶＡ，ＶＢ）を入力電圧Ｖ＜１＞～Ｖ＜８＞として振り分けるデコーダ５０Ａ＿１の素子数を削減できる。

図７Ｂは、図７Ａと同様に、電圧ＶＡ及びＶＢ（レベル０、１６）間を１６分割するレベル０～１６のうち、レベル１～１６を、４ビットのデジタルデータＤＴに応じて出力する際の仕様を示している。

図７Ｂでは、テイル電流比の切替制御を行う２個の差動対の一方は、図７Ａと同様に出力レベル１～１５で電圧ＶＢ（レベル１６）のみが入力される（Ｖ＜１＞を受ける）差動対であり、その差動対のテイル電流比をデジタルデータ（Ｄ１、Ｄ０）に応じて３値（０．５：１：１．５）に切り替える。一方、テイル電流比の切替制御を行う２個の差動対の他方について、図７Ａとは異なり、出力レベル１～１５で電圧ＶＡ（レベル０）のみが入力される差動対は存在しない。このため、テイル電流比を切替制御する２個の差動対の他方については、デジタルデータ（Ｄ３、Ｄ２）のコード値に応じて電圧ＶＡ（レベル０）が入力される差動対に切り替える。具体的には、例えばデジタルデータ（Ｄ３，Ｄ２）のコード値（０、０）、（０、１）又は（１、０）に基づき電圧ＶＡ（レベル０）が設定された電圧Ｖ＜８＞が入力される差動対と、デジタルデータ（Ｄ３，Ｄ２）のコード値（１，１）に基づき電圧ＶＡ（レベル０）が設定された電圧Ｖ＜２＞が入力される差動対と、にテイル電流比の切替制御を施す。

これにより図７Ａと同様の作用を図７Ｂでも実現できる。なお、デジタルデータ（Ｄ３，Ｄ２）のコード値（０，０）、（０，１）、（１，０）では電圧Ｖ＜８＞の代わりに電圧Ｖ＜７＞が入力される差動対を用いてもよい。また、上記したデジタルデータ（Ｄ３，Ｄ２）のコード値に基づく切替制御以外の方法で、テイル電流比の切替対象となる差動対を切り替えるようにしても良い。このように、テイル電流比の切替制御対象となる２個の差動対は、入力電圧が同じならデジタルデータに基づき入れ替えることが可能である。

なお、図５Ａから図５Ｂ又は図５Ｄへの仕様変更と同様に、図７Ａ及び図７Ｂに対する仕様変更も可能である。

すなわち、図７Ａ及び図７Ｂに示される仕様では、電圧ＶＡ又はＶＢと同一の電圧値の出力レベル０，１６を出力電圧Ｖｏｕｔとして出力する際に、デコーダ５０Ａ＿１は、４ビットのデジタルデータＤＴに基づき、入力電圧Ｖ＜１＞～Ｖ＜８＞を受ける８個の差動対の入力端に電圧ＶＡ（レベル０）又はＶＢ（レベル１６）の一方のみを供給する。また、電圧ＶＡ、ＶＢと同一の電圧値を除く電圧ＶＡとＶＢ間の出力レベル１～１５を出力電圧Ｖｏｕｔとして出力する際に、デコーダ５０Ａ＿１は、４ビットのデジタルデータＤＴに基づき、入力電圧Ｖ＜１＞～Ｖ＜８＞を受ける８個の差動対の入力端に電圧ＶＡ（レベル０）及びＶＢ（レベル１６）を振り分けて供給する。またテイル電流比の切替制御対象とする２個の差動対は、出力レベル１～１５に対し電圧ＶＡ（レベル０）が入力される差動対と、出力レベル１～１５に対し電圧ＶＢ（レベル８）が入力される差動対とされる。当該２個の差動対に供給されるテイル電流のテイル電流比は、デジタルデータＤＴの下位２ビット（Ｄ１，Ｄ０）に応じて３値（０．５：１：１．５）に可変制御され、出力レベル１～１５に対し、電圧ＶＡ又はＶＢと同じ出力レベル０，１６から奇数番目の出力レベルのときにテイル電流比０．５又は１．５に設定され、偶数番目の出力レベルのときはテイル電流比１に設定される。なお、電圧ＶＡ又はＶＢと同じ出力レベル０，１６のときはテイル電流比１に設定される。また、テイル電流比の切替制御対象でない差動対のテイル電流比はデジタルデータＤＴに依らず１値（電流比１）に設定される。

また、テイル電流比の切替制御対象とする２個の差動対に関して、出力レベル１～１５に対し電圧ＶＡ（レベル０）が入力される差動対を、デジタルデータＤＴの一部のビットに応じて切替えてもよい。同様に、出力レベル１～１５に対し電圧ＶＢ（レベル１６）が入力される差動対を、デジタルデータＤＴの一部のビットに応じて切替えてもよい。

なお、テイル電流比を３値で切替制御する差動対は少なくとも２個あればよいが、所定の２個の差動対以外でも、所定のデジタルデータにおいて、入力電圧が同じ差動対同士でテイル電流比の平均値又は合計値が変わらなければ異なる電流比に制御してもよい。

また、図７Ｂの仕様におけるテイル電流制御回路は、図６Ｂに示すような、デジタルデータＤ２のコード値に基づくテイル電流比ｍ＜３＞及びｍ＜４＞に関与する回路を、デジタルデータ（Ｄ３，Ｄ２）のコード値に基づくテイル電流比ｍ＜２＞及びｍ＜８＞に対応する回路に適用するなどで容易に構成可能である。

［実施形態２／実施例２－１－１］
図８は、図３に示すデジタルアナログ変換器１００Ａにおいて、Ｎ＝３、Ｋ＝１とした場合の仕様の一例を示す図である。これにより、図３に示すデコーダ５０Ａ＿１は、３ビットのデジタルデータＤＴに基づき、電圧（ＶＡ，ＶＢ）を２端子に振り分ける組合せを選択する。差動増幅器１０Ａは、並列接続された２個（Ｋ＝１）の差動対を有し、それぞれの非反転入力端子が該２端子に接続され、デコーダ５０Ａ＿１で選択された電圧（ＶＡ，ＶＢ）の組合せを、入力電圧Ｖ＜１＞及びＶ＜２＞として入力する。テイル電流制御回路１３Ａは２個の差動対（１１＿１、１２＿１）～（１１＿２、１２＿２）に供給するテイル電流のそれぞれのテイル電流比ｍ＜１＞及びｍ＜２＞を該デジタルデータＤＴの下位３ビット（Ｄ２～Ｄ０）に応じて７値（０．２５：０．５：０．７５：１：１．２５：１．５：１．７５）に制御する。上記構成により、上記した式（１０）でＫ＝１とした場合に得られる出力電圧Ｖｏｕｔが出力される。

また、図８では、電圧ＶＡ及びＶＢ（レベル０，８）間を８分割するレベル０～８のうち、レベル１～７と電圧ＶＡ及びＶＢのうちの一方を含む合計８レベル（出力レベル１～８）を、３ビットのデジタルデータＤＴに応じて出力する際の仕様を示している。なお、図８は、３ビットのデジタルデータＤＴに応じて出力レベル１～８を出力する際の仕様を示しているが、３ビットのデジタルデータＤＴに応じて出力レベル０～７を出力する仕様にも対応可能である。尚、以下では、３ビットのデジタルデータＤＴに応じて出力レベル１～８を出力する仕様を一例にとって更に詳細な動作について説明する。

図８は、３ビットデジタルデータＤＴに対して、差動増幅器１０Ａの入力電圧Ｖ＜１＞、Ｖ＜２＞が互いに異なる仕様を示す。つまり、電圧ＶＡ及びＶＢ（レベル０、８）間の出力レベル１～７に対して、Ｖ＜１＞は電圧ＶＢ（レベル８）のみ、Ｖ＜２＞は電圧ＶＡ（レベル０）のみに設定されている。出力レベル８は、Ｖ＜１＞及びＶ＜２＞共にレベル８（電圧ＶＢ）に設定される。またテイル電流比の切替制御は、２つの差動対に対してそれぞれ行い、デジタルデータに応じてテイル電流比を７値（０．２５：０．５：０．７５：１：１．２５：１．５：１．７５）に切り替える。７値は比率で１：２：３：４：５：６：７としても同じである。便宜上、図８では平均が１となる比率で表す。なお、２つの差動対のテイル電流比ｍ＜１＞及びｍ＜２＞の７値の切替制御は、出力レベル１～７のうち、電圧ＶＡ又はＶＢと同じ出力レベル（レベル０，８）から、隣接する出力レベルのときにテイル電流比０．２５、１．７５に夫々設定され、２番目に隣接する出力レベルのときはテイル電流比０．５、１．５に夫々設定され、３番目に隣接する出力レベルのときはテイル電流比０．７５、１．２５に夫々設定され、４番目に隣接する出力レベルのときはテイル電流比が共に１に夫々設定される。なお、電圧ＶＡ又はＶＢと同じ出力レベル（レベル０，８）については、入力電圧Ｖ＜１＞、Ｖ＜２＞に電圧ＶＡ又はＶＢの一方のみが入力され、各差動対のテイル電流比は１値（比率１）が割り当てられている。

以上により、図８の仕様では、２個の差動対を有し、テイル電流制御回路１３Ａで所定の２個のテイル電流比を７値に切替制御する差動増幅器１０Ａを含むデジタルアナログ変換器１００Ａが、３ビットデジタルデータＤＴに基づき、電圧ＶＡ及びＶＢ間を８分割する出力レベルのうちの８レベルの出力電圧Ｖｏｕｔを増幅出力する。

［実施形態２／実施例２－１－２］
図９は、図３のデジタルアナログ変換器１００Ａに含まれるテイル電流制御回路１３Ａとして、図８の仕様に対応したテイル電流制御回路１３Ａ＿３の構成を示す回路図である。

テイル電流制御回路１３Ａ＿３では、図３に示す２個の可変電流源１３＿１及び１３＿２を、電流比０．２５の定電流源１３Ａ＿３ａ及び１３Ａ＿３ｂと、電流比０．５の定電流源１３Ａ＿３ｃと、電流比１の定電流源１３Ａ＿３ｄと、からなる４個の定電流源、及びスイッチ１３Ａ＿２ａ～１３Ａ＿２ｄにて構成する。スイッチ１３Ａ＿２ａ～１３Ａ＿２ｄの各々は、定電流源１３Ａ＿３ａ～１３Ａ＿３ｄに夫々対応して設けられており、３ビットのデジタルデータ（Ｄ２～Ｄ０）及びその相補信号（ＸＤ２～ＸＤ０）に基づき、２個の差動対に夫々供給する２つのテイル電流を生成する。

すなわち、テイル電流制御回路１３Ａ＿３は、デジタルデータ（Ｄ２～Ｄ０）に基づく形態で上記した４つの定電流源各々の電流を合成することで、２個の差動対に夫々供給するテイル電流のテイル電流比ｍ＜１＞、ｍ＜２＞を７値（０．２５：０．５：０．７５：１：１．２５：１．５：１．７５）に切替制御する。

なお、図９は、定電流源及びスイッチを夫々最少の４個で構成した例であるが、定電流源及びスイッチ各々の数は４個に限定されず、５個以上の複数個であっても良い。

［実施形態２／実施例２－２－１］
図１０Ａは、図３に示すデジタルアナログ変換器１００Ａにおいて、Ｎ＝４、Ｋ＝２とした場合の仕様の一例を示す図である。これにより、図３に示すデコーダ５０Ａ＿１は、４ビットのデジタルデータＤＴに基づき、電圧（ＶＡ，ＶＢ）を４端子に振り分ける組合せを選択する。差動増幅器１０Ａは、並列接続された４個（Ｋ＝２）の差動対を有し、それぞれの非反転入力端子が該４端子に接続され、デコーダ５０Ａ＿１で選択された電圧（ＶＡ，ＶＢ）の組合せを入力電圧Ｖ＜１＞～＜４＞として入力する。テイル電流制御回路１３Ａは４個の差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）に供給するテイル電流のそれぞれのテイル電流比ｍ＜１＞～ｍ＜４＞のうちのｍ＜１＞及びｍ＜４＞を該デジタルデータＤＴの下位３ビット（Ｄ２～Ｄ０）に応じて７値（０．２５：０．５：０．７５：１：１．２５：１．５：１．７５）に制御する。更に、テイル電流比ｍ＜２＞及びｍ＜３＞を固定値１に制御する。上記構成により、上記した式（１０）でＫ＝２とした場合に得られる出力電圧Ｖｏｕｔが出力される。

また、図１０Ａでは、電圧ＶＡ及びＶＢ（レベル０，１６）間を１６分割するレベル０～１６のうち、レベル１～１５と電圧ＶＡ及びＶＢのうちの一方を含む合計１６レベルを、４ビットのデジタルデータＤＴに応じて出力する際の仕様を示している。なお、図１０Ａは、４ビットのデジタルデータＤＴに応じて出力レベル１～１６を出力する際の仕様を示しているが、４ビットのデジタルデータＤＴに応じて出力レベル０～１５を出力する仕様にも対応可能である。尚、以下では、４ビットのデジタルデータＤＴに応じて出力レベル１～１６を出力する仕様を一例にとって更に詳細な動作について説明する。

図１０Ａは、４ビットデジタルデータＤＴに対して、差動増幅器１０Ａの入力電圧Ｖ＜１＞～Ｖ＜４＞が互いに異なる仕様を示す。つまり、電圧ＶＡ及びＶＢ（レベル０、１６）間の出力レベル１～１５に対して、Ｖ＜１＞は電圧ＶＢ（レベル１６）のみ、Ｖ＜４＞は電圧ＶＡ（レベル０）のみに設定されている。出力レベル１６は、Ｖ＜１＞～Ｖ＜４＞共に電圧ＶＢ（レベル１６）に設定される。またテイル電流比の切替制御を行う２個の差動対は、出力レベル１～１５において電圧ＶＡ（レベル０）のみが入力される（Ｖ＜４＞を受ける）１つの差動対と、電圧ＶＢ（レベル１６）のみが入力される（Ｖ＜１＞を受ける）１つの差動対に対して行い、デジタルデータに応じて、Ｖ＜１＞、Ｖ＜４＞を受ける２個の差動対のテイル電流比ｍ＜１＞、ｍ＜４＞を７値（０．２５：０．５：０．７５：１：１．２５：１．５：１．７５）に切り替える。なお、２つの差動対のテイル電流比ｍ＜１＞及びｍ＜４＞の７値の切替制御は、出力レベル１～１５のうち、電圧ＶＡ又はＶＢと同じ出力レベル（レベル０，１６）から、隣接する出力レベルのときにはテイル電流比０．２５、１．７５に夫々設定され、２番目に隣接する出力レベルのときはテイル電流比０．５、１．５に夫々設定され、３番目に隣接する出力レベルのときはテイル電流比０．７５、１．２５に夫々設定され、４番目に隣接する出力レベルのときはテイル電流比が共に１に夫々設定される。

尚、入力電圧Ｖ＜２＞及びＶ＜３＞を受ける差動対のテイル電流比ｍ＜２＞、ｍ＜３＞は、デジタルデータに拘わらず１値（比率１）に設定される。

入力電圧Ｖ＜２＞～Ｖ＜３＞は、出力レベル１～１５に対して式（１０）を満たす電圧ＶＡ（レベル０）及び電圧ＶＢ（レベル１６）が入力される。入力電圧Ｖ＜２＞～Ｖ＜３＞を受ける差動対のテイル電流比（ｍ＜３＞、ｍ＜４＞）はデジタルデータに依らず１値（比率１）となる。

また、電圧ＶＡ又はＶＢと同じ出力レベル（レベル０，１６）については、入力電圧Ｖ＜１＞～Ｖ＜４＞に電圧ＶＡ又はＶＢの一方のみが供給され、各差動対のテイル電流比は１値（比率１）が割り当てられている。

なお図１０Ａの仕様におけるテイル電流制御回路１３Ａは、図９において、デジタルデータ（Ｄ２～Ｄ０）のコード値によるテイル電流比ｍ＜１＞及びｍ＜２＞に関与する回路を、テイル電流比ｍ＜１＞及びｍ＜４＞に関与する回路に適用し、ｍ＜３＞及びｍ＜４＞に対応した電流比１固定の定電流源を追加するなどで容易に構成可能である。

以上により、図１０Ａの仕様では、４個の差動対を有し、テイル電流制御回路１３Ａで所定の４個のテイル電流比を７値に切替制御する差動増幅器１０Ａを含むデジタルアナログ変換器１００Ａが、４ビットデジタルデータに基づき、電圧ＶＡ及びＶＢ間を１６分割する出力レベルのうちの１６レベルの出力電圧Ｖｏｕｔを増幅出力する。

［実施形態２／実施例２－２－２］
図１０Ｂは、図３に示すデジタルアナログ変換器１００Ａにおいて、Ｎ＝４、Ｋ＝２とした場合の仕様の他の一例を示す図である。図１０Ｂの仕様では、デコーダ５０Ａ＿１で選択する２つの電圧（ＶＡ、ＶＢ）の組み合わせが図１０Ａとは異なり、４個の差動対への入力電圧Ｖ＜１＞～Ｖ＜４＞のうち、Ｖ＜２＞及びＶ＜３＞を共通に設定している。なお、入力電圧を共通化することで、電圧（ＶＡ，ＶＢ）を入力電圧Ｖ＜１＞～Ｖ＜４＞として振り分けるデコーダ５０Ａ＿１の素子数を削減できる。
尚、図１０Ｂは、図１０Ａと同様に、電圧ＶＡ及びＶＢ（レベル０、１６）間を１６分割するレベル０～１６のうち、レベル１～１６を４ビットデジタルデータに対応させた仕様である。

また、図１０Ｂでは、テイル電流比の切替制御を行う２個の差動対の一方は、図１０Ａと同様に出力レベル１～１５で電圧ＶＢ（レベル１６）のみが入力される（Ｖ＜１＞を受ける）差動対であり、その差動対のテイル電流比をデジタルデータに応じて７値（０．２５：０．５：０．７５：１：１．２５：１．５：１．７５）に切り替える。一方、テイル電流比の切替制御を行う２個の差動対の他方について、図１０Ａとは異なり、出力レベル１～１５で電圧ＶＡ（レベル０）のみが入力される差動対はない。このため、テイル電流比を切替制御の対象とする２個の差動対の他方については、デジタルデータＤ３のコード値に応じて電圧ＶＡ（レベル０）が入力される差動対に切り替える。具体的には、デジタルデータＤ３のコード値０で電圧ＶＡ（レベル０）が設定された電圧Ｖ＜３＞が入力される差動対と、Ｄ３のコード値１で電圧ＶＡ（レベル０）が設定された電圧Ｖ＜４＞が入力される差動対と、にテイル電流比の切替制御を施す。

これにより、図１０Ａと同様の作用を図１０Ｂでも実現できる。なお、デジタルデータＤ３のコード値０の場合には、入力電圧Ｖ＜３＞が入力される差動対に代えて入力電圧Ｖ＜２＞が入力される差動対のテイル電流比を切替制御の対象としてもよい。また、上記したデジタルデータＤ３のコード値に基づく切替制御以外の方法でテイル電流比の切替制御を実施しても良い。このように、テイル電流比の切替制御対象となる２個の差動対は、入力電圧が同じならデジタルデータに基づき入れ替えることが可能である。

なお、図５Ａに対する図５Ｂ、図５Ｄへの仕様変更と同様に、図１０Ａ、図１０Ｂに対する仕様変更も可能である。

また図１０Ｂの仕様におけるテイル電流制御回路では、図１０Ａの仕様に対応したテイル電流制御回路に対して、デジタルデータＤ３とその相補信号で制御するスイッチ回路を追加することで実現できる。つまり、デジタルデータＤ３のコード値に基づき、テイル電流比ｍ＜３＞を７値に制御すると共にｍ＜４＞をテイル電流比固定（電流比１）に制御する状態と、テイル電流比ｍ＜４＞を７値に制御すると共にｍ＜３＞をテイル電流比固定（電流比１）に制御する状態と、を上記スイッチ回路で切替制御する。

［実施形態３／実施例３－１－１］
図１１は、図１に示すデジタルアナログ変換器１００において、Ｎ＝４、Ｋ＝２とした場合の仕様の一例を示す図である。これにより、図１に示すデコーダ５０＿１は、４ビットのデジタルデータＤＴに基づき、電圧（ＶＡ，ＶＢ）を４端子に振り分ける組合せを選択する。差動増幅器１０は、並列接続された４個（Ｋ＝２）の差動対を有し、それぞれの非反転入力端子が該４端子に接続され、デコーダ５０＿１で選択された電圧（ＶＡ，ＶＢ）の組合せを、入力電圧Ｖ＜１＞～Ｖ＜４＞として入力する。テイル電流制御回路１３は４個の差動対に供給するテイル電流のそれぞれのテイル電流比ｍ＜１＞～ｍ＜４＞を該デジタルデータＤＴの下位４ビット（Ｄ３～Ｄ０）に応じて４値（０．２５：０．７５：１．２５：１．７５）に制御する。上記構成により、上記した式（１０）でＫ＝２とした場合に得られる出力電圧Ｖｏｕｔが出力される。

すなわち、図１１の仕様に対応した、図１に示すテイル電流制御回路１３は、４ビットのデジタルデータＤＴを受け、４個の差動対のテイル電流比ｍ＜１＞～ｍ＜４＞を４値に制御する。

なお、図１１では、２つの電圧ＶＡ，ＶＢ（レベル０、１６）間を１６分割するレベル０～１６のうち、電圧ＶＢ（レベル１６）を含む合計１６レベル（出力レベル１～１６）を４ビットのデジタルデータＤＴに応じて出力する際の仕様を示しているが、４ビットのデジタルデータＤＴに応じて電圧ＶＡ（レベル０）を含む合計１６レベル（出力レベル０～１５）を出力する仕様にも対応可能である。また、上記した４値については、比率で１：３：５：７としても同じである。便宜上、図１１では平均が１となる比率で表す。

ところで、図１１に示す仕様は、前述した他の仕様とは異なり、所定の２個の差動対のテイル電流比の切替制御を行うだけでは、実現できず、４個の差動対のテイル電流比の切替制御が必要となる。

このように、図１１に示す仕様に沿ったデジタルアナログ変換器１００によれば、テイル電流制御回路１３にて４個の差動対のテイル電流比を４値にて切替制御することで、電圧ＶＡ及びＶＢ間を１６分割する出力レベルのうちの１６レベルの出力電圧Ｖｏｕｔを増幅出力することが可能となる。

［実施形態３／実施例３－１－２］
図１２は、図１に示すデジタルアナログ変換器１００に含まれるテイル電流制御回路１３として、図１１の仕様に対応したテイル電流制御回路１３Ａ＿４の構成を示す回路図である。

テイル電流制御回路１３Ａ＿４は、電流比０．２５の定電流源１３Ａ＿４ａ及び１３Ａ＿４ｂと、電流比０．５の定電流源１３Ａ＿４ｃ及び１３Ａ＿４ｄと、電流比１．２５の定電流源１３Ａ＿４ｅ及び１３Ａ＿４ｆと、スイッチ回路１３＿１ｘと、を含む。スイッチ回路１３＿１ｘは、４個の差動対の各々と、定電流源１３Ａ＿４ａ～１３Ａ＿４ｆの各々の電流を、４ビットのデジタルデータＤ３～Ｄ０及びその相補信号ＸＤ３～ＸＤ０に基づき合成し、４個の差動対の各々へ供給する４つのテイル電流を生成する。つまり、スイッチ回路１３＿１ｘにより、図１１の仕様に沿って、４個の差動対各々のテイル電流比ｍ＜１＞～ｍ＜４＞を４値（０．２５：０．７５：１．２５：１．７５）に切替制御する。

［実施形態４］
図１３は、図１に示すデジタルアナログ変換器１００の変形例を示すデジタルアナログ変換器１５０の構成を示す回路図である。

デジタルアナログ変換器１５０は、デジタルアナログ変換器１００が変換対象として扱えるデジタルデータＤＴのビット数Ｎよりも多いＭ（Ｍは４以上の整数）ビットのデジタルデータＤＴを変換対象とするデジタルアナログ変換器である。

デジタルアナログ変換器１５０は、参照電圧生成部９０、デコーダ５０及び差動増幅器１０を含む。

参照電圧生成部９０は、直流の基準電源電圧ＶＧＨ、及び基準電源電圧ＶＧＨより低電圧の基準電源電圧ＶＧＬを受ける。参照電圧生成部９０は、基準電源電圧ＶＧＨ及びＶＧＬに基づき、夫々電圧値が異なる参照電圧Ｖｇ０～ＶｇＲ（Ｒは２以上の整数）を生成し、かかる参照電圧Ｖｇ０～ＶｇＲをデコーダ５０に供給する。

デコーダ５０は、サブデコーダ５０Ｓ＿１及び５０Ｓ＿２を含む。

サブデコーダ５０Ｓ＿２は、ＭビットのデジタルデータＤＴ及び参照電圧Ｖｇ０～ＶｇＲを受け、Ｍビットデジタルデータの上位ビット、例えば上位（Ｍ－Ｎ）ビット、に基づき、参照電圧Ｖｇ０～ＶｇＲのうちから、互いに隣接する一対の電圧を２つの電圧（ＶＡ、ＶＢ）として選択する。サブデコーダ５０Ｓ＿２は、選択した２つの２つの電圧（ＶＡ、ＶＢ）をサブデコーダ５０Ｓ＿１に供給する。

サブデコーダ５０Ｓ＿１は、Ｍビットデジタルデータの下位Ｎビット及び２つの電圧（ＶＡ、ＶＢ）に応じて、該電圧（ＶＡ，ＶＢ）を差動増幅器１０の２のＫ乗個の端子、つまり入力端子ｔ＜１＞～ｔ＜２^Ｋ＞に振り分ける組合せを選択する。サブデコーダ５０Ｓ＿１は、電圧（ＶＡ，ＶＢ）を入力端子ｔ＜１＞～ｔ＜２^Ｋ＞に夫々振り分けた電圧群を、入力電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞として、差動増幅器１０の入力端子ｔ＜１＞～ｔ＜２^Ｋ＞に供給する。

差動増幅器１０は、出力対同士が共通接続され、並列接続された２のＫ乗個（ＫはＮ＞Ｋ＞０の正数）の差動対を備え、それぞれの非反転入力端子が２のＫ乗個の入力端子ｔ＜１＞～ｔ＜２^Ｋ＞に接続されている。

尚、サブデコーダ５０Ｓ＿１及び差動増幅器１０は、図１と同様の構成であり、Ｎビットのデジタルデータに応じて、電圧（ＶＡ，ＶＢ）を２のＮ乗個に分割した電圧レベルを増幅出力する。

よって、図１３に示す構成によれば、Ｍビットデジタルデータの上位（Ｍ－Ｎ）ビットに応じて、電圧（ＶＡ，ＶＢ）が複数選択されることにより、２のＮ乗個の電圧数の所定倍の電圧レベルを増幅出力することができる。なお、図１３に示すサブデコーダ５０Ｓ＿１及び差動増幅器１０を、図３に示すデコーダ５０Ａ＿１及び差動増幅器１０Ａに変更することも可能である。

従って、図１３に示すデジタルアナログ変換器１５０によれば、図１に示すデジタルアナログ変換器１００と同様に、差動増幅器１０の差動対数を、従来の１／２以下の２のＫ乗個に削減できる。また、このような差動対数の削減により、デコーダ５０＿１で選択する２つの電圧（ＶＡ、ＶＢ）の組合せも減るため、デコーダ５０＿１を構成する素子数も削減して省面積化を図ることが可能となる。

特に、変換対象となるデジタルデータのビット数が多い場合には、デジタルアナログ変換器の回路規模増大を抑え、チップ面積の増大を抑制する有効な手段となる。

図１４は、図１３に示すデジタルアナログ変換器１５０における仕様例であり、Ｎ＝３、Ｋは２以下の正数とし、電圧（ＶＡ，ＶＢ）を分割する８個の電圧レベルを出力する際の仕様、つまり図５Ａ、図５Ｃ、図５Ｄ、又は図８に対応する仕様である。

かかる仕様によれば、サブデコーダ５０Ｓ＿２において、上位（Ｍ－Ｎ）ビットのデジタルデータに応じて、２つの電圧（ＶＡ、ＶＢ）の電圧レベルを８つの出力レベルおき、つまり、（０，８）、（８，１６）、（１６，２４）、…のように選択することで、出力レベル１～８、９～１６、１７～２４、…を得ることができる。

すなわち、図１３に示す構成によれば、図５Ａ、図５Ｃ、図５Ｄ、及び図８の各仕様を更に多値のレベル出力が可能なものに拡張することができる。なお電圧（ＶＡ，ＶＢ）の電圧差は上位（Ｍ－Ｎ）ビットで選択される電圧毎に異なってもよい。同様に、図１３に示す構成により、他の仕様例においても多値レベル出力に拡張することが可能となる。

要するに、上記した実施形態１～４にて示されるデジタルアナログ変換器（１００、１００Ａ、１５０）としては、以下の差動増幅器及びデコーダを含むものであれば良い。

すなわち、差動増幅器（１０、１０Ａ）は、自身の複数の入力端（ｔ＜１＞～ｔ＜２^Ｋ＞）で夫々受けた電圧（Ｖ＜１＞～Ｖ＜２^Ｋ＞）に基づく演算結果に応じて出力端子（Ｓｋ）より出力電圧（Ｖｏｕｔ）を出力する。デコーダ（５０、５０＿１、５０Ａ＿１）は、Ｎビット(Ｎは３以上の正数)のデジタルデータ（ＤＴ）に基づき、差動増幅器（１０、１０Ａ）の複数の入力端（ｔ＜１＞～ｔ＜２^Ｋ＞）の各々に、第１の電圧（ＶＡ）及び第２の電圧（ＶＢ）のうちの一方を振り分けて供給する（図５Ａ～図５Ｄ、図７Ａ、図７Ｂ、図８、図１０Ａ、図１０Ｂ、図１１）。尚、差動増幅器は、以下の２のＫ乗個（Ｋは正数でＮ＞Ｋ）の差動対、増幅段、及びテイル電流制御回路を含む。

すなわち、２のＫ乗個の差動対［（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）］は、出力電圧（Ｖｏｕｔ）が共通に入力される反転入力端（１２＿１～１２＿２^Ｋ）及び複数の入力端で受けた電圧（Ｖ＜１＞～Ｖ＜２^Ｋ＞）のうちの１つが入力される非反転入力端（１１＿１～１１＿２^Ｋ）を夫々が含み、各々の差動対はテイル電流で駆動され、出力対同士が互いに共通に接続されている。

増幅段（３０）は、共通接続された２のＫ乗個の差動対の出力対の一方又は両方の出力信号に基づく増幅作用により出力電圧（Ｖｏｕｔ）を生成し出力端子（Ｓｋ）へ出力する。

テイル電流制御回路（１３、１３Ａ）は、ＮビットのデジタルデータＤＴのうちの所定ビットに基づき、上記した２のＫ乗個の差動対の各々にテイル電流を供給するとともに、テイル電流の基準電流値（Ｉｏ）に対する電流比を個別に制御する。

次に、本発明のデジタルアナログ変換器を表示装置のデータドライバに適用した場合の構成について説明する。

［実施形態５／実施例１］
図１５は、本発明に係るデータドライバを含む表示装置２００の概略構成を示すブロック図である。

表示装置２００は、表示パネル１５、表示コントローラ１６、走査ドライバ１７及びデータドライバ１８を含む。

表示パネル１５は、例えば液晶又は有機ＥＬパネル等からなり、２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査線ＧＬ１～ＧＬｍと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータ線ＤＬ１～ＤＬｎと、を含む。水平走査線及びデータ線の各交叉部には、画素を担う表示セルが形成されている。

表示コントローラ１６は、映像信号ＶＤに基づき、スタートパルス、クロック信号ＣＬＫ、垂直及び水平同期信号等の各種制御信号、並びに各画素の輝度レベルを表す映像デジタルデータ片の系列を含む映像デジタル信号ＤＶＳを生成する。

表示コントローラ１６は、上記した水平同期信号に同期した走査タイミング信号を生成しこれを走査ドライバ１７に供給すると共に、上記した映像デジタル信号ＤＶＳをデータドライバ１８に供給する。

走査ドライバ１７は、表示コントローラ１６から供給された走査タイミング信号に基づいて、水平走査パルスを表示パネル１５の水平走査線ＧＬ１～ＧＬｍの各々に順次印加する。

データドライバ１８は、シフトレジスタ８０、データレジスタラッチ７０、レベルシフタ６０、参照電圧生成部９０、ｎ個のデコーダ５０及びｎ個の差動増幅器１０を含む。

表示コントローラ１６は、映像信号ＶＤに基づき、スタートパルス、クロック信号ＣＬＫ、垂直及び水平同期信号等の各種制御信号、並びに各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の系列を含む映像デジタル信号ＤＶＳを生成し、これをデータドライバ１８に供給する。

シフトレジスタ８０は、映像デジタル信号ＤＶＳに含まれるスタートパルスに応じて、クロック信号ＣＬＫに同期してラッチの選択を行う為の複数のラッチタイミング信号を生成し、データレジスタラッチ７０に供給する。

データレジスタラッチ７０は、シフトレジスタ８０から供給されたラッチタイミング信号の各々に基づき、映像デジタル信号ＤＶＳに含まれる映像デジタルデータ片を所定個（例えばｎ個）毎に取り込み、各映像デジタルデータ片を表すｎ個の映像デジタルデータ信号をレベルシフタ６０に供給する。

レベルシフタ６０は、データレジスタラッチ７０から供給されたｎ個の映像デジタルデータ信号の各々に対して、その信号振幅を増加するレベルシフト処理を施して得たｎ個のレベルシフト後の映像デジタルデータ信号を各デコーダ５０に供給する。

参照電圧生成部９０は、直流の基準電源電圧ＶＧＨ、及び基準電源電圧ＶＧＨより低電圧の基準電源電圧ＶＧＬを受ける。参照電圧生成部９０は、基準電源電圧ＶＧＨ及びＶＧＬに基づき、夫々電圧値が異なる参照電圧Ｖｇ０～ＶｇＲを生成し、かかる参照電圧Ｖｇ０～ＶｇＲを、データドライバ１８のｎ個の出力チャネルに夫々対応して設けられたｎ個のデコーダ５０の各々に供給する。

デコーダ５０の各々は、上記した参照電圧群のうちから、レベルシフタ６０にてレベルシフトされた映像デジタルデータ信号に対応した一対の参照電圧を選択する。そして、デコーダ５０の各々は、選択した一対の参照電圧を２つの電圧（ＶＡ、ＶＢ）として、データドライバ１８のｎ個の出力チャネルに夫々対応して設けられている差動増幅器１０に供給する。

差動増幅器１０は、入力された電圧ＶＡ及びＶＢ間を分割する例えば１６レベルの出力電圧Ｖｏｕｔのうちの１つを生成し、この出力電圧Ｖｏｕｔを有する駆動信号を出力する。この際、ｎ個の差動増幅器１０から出力されたｎ個の駆動信号は、駆動信号Ｓ１～Ｓｎとして表示パネル１５のデータ線ＤＬ１～ＤＬｎに夫々供給される。

ここで、図１５に示されるデータドライバ１８の各出力毎に設けられるデコーダ５０、差動増幅器１０及び参照電圧生成部９０として、図１３に示すデジタルアナログ変換器１５０を適用することができる。

つまり、図１５に示すデコーダ５０は、レベルシフタ６０から供給された映像デジタルデータ信号に基づき、参照電圧生成部９０が生成した参照電圧Ｖｇ０～ＶｇＲのうちから、互いに隣接する一対の２つの電圧（ＶＡ、ＶＢ）を選択する。そして、デコーダ５０は、選択した２つの電圧（ＶＡ、ＶＢ）を、差動増幅器１０の入力端子ｔ＜１＞～ｔ＜２^Ｋ＞へ振り分けて供給する。また、映像デジタルデータ信号のうちの例えば所定の下位ビット群が差動増幅器１０に供給され、差動増幅器１０の所定の差動対のテイル電流比を３値以上に切替制御する。これにより、差動増幅器１０は、選択された２つの電圧（ＶＡ、ＶＢ）の組合せごとに、電圧ＶＡ及びＶＢ間を分割する２のＮ乗個の電圧レベルを増幅出力する。

この際、図１３に示すデジタルアナログ変換器１５０は省面積化されているので、これを出力チャネル数（ｎ個）分だけ備えた図１５に示すデータドライバ１８の省面積化が図られる。

［実施形態５／実施例２］
図１６は、図１５に示す参照電圧生成部９０の内部構成の一例を示す回路図である。

参照電圧生成部９０は、ガンマ設定デジタルコードに従って、表示パネル１５の表示特性に適合したガンマ特性に沿った電圧値を夫々が有する複数のガンマ電源電圧を生成し、当該複数のガンマ電源電圧に基づき参照電圧Ｖｇ０～ＶｇＲ（Ｒは２以上の整数）を生成する。

図１６に示すように、参照電圧生成部９０は、差動増幅器１０Ｇ＿１ａ及び１０Ｇ＿１ｂ、ラダー抵抗Ｒ１及びＲ２、ｘ（ｘは３以上の整数）個のデコーダ５０Ｇ、ｘ個のガンマアンプ１０Ｇ－２、及びレベルシフタ６０Ｇを含む。

差動増幅器１０Ｇ＿１ａは、外部供給されたガンマ基準電圧を有する基準電源電圧ＶＧＨを電流増幅した電圧をラダー抵抗Ｒ１の一端に印加する。

差動増幅器１０Ｇ＿１ｂは、外部供給されており、基準電源電圧ＶＧＨより低いガンマ基準電圧を示す基準電源電圧ＶＧＬを電流増幅した電圧をラダー抵抗Ｒ１の他端に印加する。

ラダー抵抗Ｒ１は、その一端及び他端に印加された電圧間を分圧して複数の線形分圧電圧を生成し、ｘ個のデコーダ５０Ｇの各々に供給する。

レベルシフタ６０Ｇは、例えば１０～１２ビットのガンマ設定デジタルコードを受け、各ビットの信号レベルの信号振幅を増加するレベルシフト処理を施して得た、夫々が１０～１２ビットのガンマ設定デジタルコード片をｘ個のデコーダ５０Ｇに供給する。

各デコーダ５０Ｇの各々は、ラダー抵抗Ｒ１にて生成された複数の線形分圧電圧のうちから、ガンマ設定デジタルデータ片に基づき、互いに隣接する２つの線形分圧電圧を２つの電圧（ＶＡ，ＶＢ）として選択し、更にガンマアンプ１０Ｇ－２の複数の差動対の各々に対して、選択した電圧ＶＡ又はＶＢを入力電圧として振り分ける。

各ガンマアンプ１０Ｇ－２は、例えば図１又は図３に示す差動増幅器１０又は１０Ａからなり、電圧ＶＡ又はＶＢが夫々に振り分けられた入力電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞に基づき、電圧ＶＡ及びＶＢ間を分割した各電圧レベルを、ガンマ電源電圧として出力する。所定数（ｘ個）のガンマアンプ１０Ｇ－２から夫々出力されたｘ個のガンマ電源電圧は、ガンマ電源電圧ＶＧ１～ＶＧＸとしてラダー抵抗Ｒ２の両端タップ及び中間タップに供給される。これにより、ラダー抵抗Ｒ２は、ガンマ特性に対応した参照電圧Ｖｇ０～ＶｇＲ（Ｒは２以上の整数）を生成する。

ここで、図１６に示すデコーダ５０Ｇ及びガンマアンプ１０Ｇ＿２として、図１３に示すデジタルアナログ変換器１５０を適用することができる。高精度なガンマ特性に対応する場合、ガンマ設定デジタルコードは１０～１２ビットになるため、従来はラダー抵抗Ｒ１から複数の分圧電圧を引き出す配線数やデコーダ５０Ｇを構成する素子数、ガンマアンプ１０Ｇ＿２の差動対数が多くなり、参照電圧生成部９０の面積が増大するという問題があった。しかしながら、デコーダ５０Ｇ及びガンマアンプ１０Ｇ＿２として、図１３に示すデジタルアナログ変換器１５０の構成を採用することで、デコーダ５０Ｇ及びガンマアンプ１０Ｇ＿２の省面積化を実現することができる。

１０ 差動増幅器
１３、１３Ａ テイル電流制御回路
２０ 増幅回路
５０、５０＿１、５０Ａ＿１ デコーダ
１００、１５０ デジタルアナログ変換器

Claims (17)

1. Ｎビット(Ｎは３以上の正数)のデジタルデータをアナログの出力電圧に変換して出力するデジタルアナログ変換回路であって、
   複数の入力端を有し、前記複数の入力端で夫々受けた電圧に基づく演算結果に応じて出力端子より前記出力電圧を出力する差動増幅器と、
   第１及び第２の電圧を受け、前記Ｎビットのデジタルデータに基づき、前記差動増幅器の前記複数の入力端の各々に、前記第１及び前記第２の電圧の一方を振り分けて供給する第１のデコーダと、を含み、
   前記差動増幅器は、
   前記出力電圧が共通に入力される反転入力端、及び前記複数の入力端で受けた電圧のうちの１つが入力される非反転入力端を夫々が含み、各々がテイル電流で駆動され、出力対同士が互いに共通接続された２のＫ乗個（Ｋは正数でＮ＞Ｋ）の差動対と、
   共通接続された前記２のＫ乗個の差動対の出力対の一方又は両方の出力信号に基づく増幅作用により前記出力電圧を生成する増幅段と、
   前記Ｎビットのデジタルデータのうちの所定ビットに基づき、前記２のＫ乗個の差動対の各々に前記テイル電流を供給するとともに、前記テイル電流の基準電流値に対する電流比を前記差動対毎に個別に制御するテイル電流制御回路と、を有し、
   前記Ｎビットのデジタルデータに応じて、前記第１の電圧及び前記第２の電圧を２のＮ乗個に分割する電圧レベルの１つを前記出力電圧として出力することを特徴とするデジタルアナログ変換回路。
2. 前記２のＫ乗個の差動対の各々は、同一導電型で同等な特性を有するトランジスタ対で構成され、差動対同士も互いに同一導電型で同等な特性を有するトランジスタ対とされていることを特徴とする請求項１に記載のデジタルアナログ変換回路。
3. 前記テイル電流制御回路は、前記２のＫ乗個の差動対の各々に供給する前記テイル電流の前記電流比の合計又は平均が約一定となるように前記電流比の各々を制御することを特徴とする請求項１に記載のデジタルアナログ変換回路。
4. 前記テイル電流制御回路は、前記２のＫ乗個の差動対のうちの少なくとも所定の２個の差動対に供給する前記テイル電流の前記電流比を、前記所定ビットに応じて可変制御することを特徴とする請求項３に記載のデジタルアナログ変換回路。
5. 前記第１の電圧又は前記第２の電圧と同一の電圧値を除く電圧値を有する前記出力電圧を出力する場合には、前記第1のデコーダは、少なくとも前記第１の電圧及び前記第２の電圧のうちの一方を前記所定の２個の差動対のうちの一方に選択出力し、前記第１の電圧及び前記第２の電圧のうちの他方を前記所定の２個の差動対のうちの他方に選択出力することを特徴とする請求項４に記載のデジタルアナログ変換回路。
6. 前記テイル電流制御回路は、前記所定の２個の差動対に対する前記テイル電流の前記電流比の制御を、前記デジタルデータに応じて入力電圧が同一の別の差動対と入れ替えることを特徴とする請求項４に記載のデジタルアナログ変換回路。
7. 前記テイル電流制御回路は、前記２のＫ乗個の差動対から前記所定の２個の差動対を除く差動対各々に供給する前記テイル電流の前記電流比を前記デジタルデータに依らず一定値に制御することを特徴とする請求項４に記載のデジタルアナログ変換回路。
8. 前記テイル電流制御回路は、前記２のＫ乗個の差動対各々のうちで自身の前記非反転入力端に入力される電圧が同一となる複数の差動対に対し、各々に供給する前記テイル電流の前記電流比の合計又は平均が同じとなる複数の前記電流比に制御することを特徴とする請求項４に記載のデジタルアナログ変換回路。
9. 前記テイル電流制御回路は、前記２のＫ乗個の差動対の各々に供給する前記テイル電流の前記電流比を３値、４値、又は７値にて制御することを特徴とする請求項１に記載のデジタルアナログ変換回路。
10. 前記差動増幅器が前記Ｎビットのデジタルデータに応じて、前記第１の電圧及び前記第２の電圧を２のＮ乗個に分割する電圧レベルを前記出力電圧として出力する構成において、前記２のＫ乗個の差動対はＫが（Ｎ－１）とされ、前記出力電圧のうち前記第１の電圧及び前記第２の電圧と同一の電圧値を除く第１～第ｗの電圧レベルに対し、
    前記テイル電流制御回路は、少なくとも所定の２個の差動対に供給する前記テイル電流の前記電流比を電圧レベルに応じて３値に可変制御し、その制御方法は、前記第１～第ｗの電圧レベルのうちの前記第１の電圧又は前記第２の電圧から奇数番目の電圧レベルを出力する際には前記所定の２個の差動対の各々に供給する前記テイル電流の前記電流比を０．５及び１．５に夫々制御し、前記第１～第ｗの電圧レベルのうちの前記第１の電圧又は前記第２の電圧から偶数番目の電圧レベルを出力する際には前記所定の２個の差動対の各々に供給する前記テイル電流の前記電流比を１に制御することを特徴とする請求項４に記載のデジタルアナログ変換回路。
11. 前記差動増幅器が前記Ｎビットのデジタルデータに応じて、前記第１の電圧及び前記第２の電圧を２のＮ乗個に分割する電圧レベルを前記出力電圧として出力する構成において、前記２のＫ乗個の差動対はＫが（Ｎ－２）とされ、前記出力電圧のうち前記第１の電圧及び前記第２の電圧と同一の電圧値を除く第１～第ｗの電圧レベルに対し、
    前記テイル電流制御回路は、少なくとも所定の２個の差動対に供給する前記テイル電流の前記電流比を電圧レベルに応じて７値に可変制御し、その制御方法は、
    前記第１～第ｗの電圧レベルのうちの前記第１の電圧又は前記第２の電圧から隣り合う第１番目の電圧レベルを出力する際には前記所定の２個の差動対の各々に供給する前記テイル電流の前記電流比を０．２５及び１．７５に制御し、
    前記第１～第ｗの電圧レベルのうちの前記第１の電圧又は前記第２の電圧から隣り合う第２番目の電圧レベルを出力する際には前記所定の２個の差動対の各々に供給する前記テイル電流の前記電流比を０．５及び１．５に制御し、
    前記第１～第ｗの電圧レベルのうちの前記第１の電圧又は前記第２の電圧から隣り合う第３番目の電圧レベルを出力する際には前記所定の２個の差動対の各々に供給する前記テイル電流の前記電流比を０．７５及び１．２５に制御し、
    前記第１～第ｗの電圧レベルのうちの前記第１の電圧又は前記第２の電圧から隣り合う第４番目の電圧レベルを出力する際には前記所定の２個の差動対の各々に供給する前記テイル電流の前記電流比を共に１に制御することを特徴とする請求項４に記載のデジタルアナログ変換回路。
12. 前記差動増幅器が前記Ｎビットのデジタルデータに応じて、前記第１の電圧及び前記第２の電圧を２のＮ乗個に分割する電圧レベルを前記出力電圧として出力する構成において、前記２のＫ乗個の差動対はＫが（Ｎ－２）とされ、前記出力電圧の各々に対し、
    前記テイル電流制御回路は、前記２のＫ乗個の差動対の各々に供給する前記テイル電流の前記電流比を、電圧レベルに応じて、平均値が１となる０．２５及び０．７５及び１．２５及び１．７５の４値の組合せに可変制御することを特徴とする請求項３に記載のデジタルアナログ変換回路。
13. 前記テイル電流制御回路は、
    前記電流比が固定の複数の定電流源と、
    前記Ｎビットのデジタルデータのうちの前記所定ビットに基づき、前記複数の定電流源から合成する電流の組合わせを変更するスイッチ回路と、を含み、
    前記２のＫ乗個の差動対の各々に供給する前記テイル電流のうち前記電流比が可変となる差動対にはスイッチ回路を経由した電流を供給することを特徴とする請求項１～１２のいずれか１に記載のデジタルアナログ変換回路。
14. 異なる電圧値を有する複数の参照電圧を生成する参照電圧生成部と、
    前記Ｎビットのデジタルデータを含むＭ（ＭはＭ＞Ｎとなる整数）ビットのデジタルデータ及び前記複数の参照電圧を受け、
    前記Ｍビットの前記デジタルデータの（ＭーＮ）ビットに基づき、前記複数の参照電圧のうちから隣接する２つの参照電圧を選択し夫々を前記第1の電圧及び前記第2の電圧として前記第１のデコーダに供給する第２のデコーダと、を更に含むことを特徴とする請求項１に記載のデジタルアナログ変換回路。
15. 前記参照電圧生成部は、
    両端に所定の電源電圧が与えられ、抵抗分割により複数の電圧を生成する第１のラダー抵抗と、
    前記複数の電圧を受け、ガンマ設定デジタルコードに基づき、前記複数の電圧のうちから隣接する２つの電圧を選択し、前記２つの電圧のうちの一方又は他方を複数の入力電圧として振り分ける第３のデコーダと、
    夫々が複数の入力端を有し、前記複数の入力端で受けた前記入力電圧の加重平均電圧をガンマ電源電圧として夫々が出力する複数のガンマアンプと、
    前記複数のガンマアンプから夫々出力された前記ガンマ電源電圧を複数のタップに受け、前記複数のタップ間の抵抗分割により前記複数の参照電圧を生成する第２のラダー抵抗と、を含み、
    前記ガンマアンプは、
    前記ガンマ電源電圧が共通に入力される反転入力端、及び前記複数の入力電圧のうちの１つが入力される非反転入力端を夫々が含み、各々がテイル電流で駆動され、出力対同士が互いに共通接続された２のべき乗個の差動対と、
    前記ガンマ設定デジタルコードのうちの所定ビットに基づき、前記２のべき乗個の差動対の各々に前記テイル電流を供給するとともに、前記テイル電流の基準電流値に対する電流比を前記差動対毎に個別に制御する第２のテイル電流制御回路と、を有し、
    前記ガンマ設定デジタルコードに応じて、前記２つの電圧を２のべき乗個に分割する電圧レベルの１つを前記ガンマ電源電圧として出力することを特徴とする請求項１４に記載のデジタルアナログ変換回路。
16. 請求項１、１４及び１５のいずれか１に記載の前記デジタルアナログ変換回路を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換回路により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、前記複数の出力電圧を夫々が有する複数の駆動信号を表示パネルの複数のデータ線に夫々供給することを特徴とするデータドライバ。
17. 複数の表示セルが夫々に接続されている複数のデータ線を有する表示パネルと、
    請求項１、１４及び１５のいずれか１に記載の前記デジタルアナログ変換回路を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換回路により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、前記複数の出力電圧を夫々が有する複数の駆動信号を前記表示パネルの前記複数のデータ線に夫々供給するデータドライバと、を有することを特徴とする表示装置。

Images