JP2024047657A - デジタルアナログ変換回路、データドライバ及び表示装置 - Google Patents
デジタルアナログ変換回路、データドライバ及び表示装置 Download PDFInfo
- Publication number
- JP2024047657A JP2024047657A JP2022153272A JP2022153272A JP2024047657A JP 2024047657 A JP2024047657 A JP 2024047657A JP 2022153272 A JP2022153272 A JP 2022153272A JP 2022153272 A JP2022153272 A JP 2022153272A JP 2024047657 A JP2024047657 A JP 2024047657A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- voltages
- digital
- output
- differential pairs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 40
- 230000004044 response Effects 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 44
- 230000008859 change Effects 0.000 description 12
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 5
- NAWXUBYGYWOOIX-SFHVURJKSA-N (2s)-2-[[4-[2-(2,4-diaminoquinazolin-6-yl)ethyl]benzoyl]amino]-4-methylidenepentanedioic acid Chemical compound C1=CC2=NC(N)=NC(N)=C2C=C1CCC1=CC=C(C(=O)N[C@@H](CC(=C)C(O)=O)C(O)=O)C=C1 NAWXUBYGYWOOIX-SFHVURJKSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 239000012634 fragment Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 101100006960 Caenorhabditis elegans let-2 gene Proteins 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0275—Details of drivers for data electrodes, other than drivers for liquid crystal, plasma or OLED displays, not related to handling digital grey scale data or to communication of data to the pixels by means of a current
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/028—Generation of voltages supplied to electrode drivers in a matrix display other than LCD
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Abstract
【目的】回路規模の増大を抑えて省面積化を図ることが可能な多ビットデジタルアナログ変換器、データドライバ及び表示装置を提供する。【構成】本発明は、第1及び第2の電圧を分割する2のN乗個の電圧レベルを出力する差動増幅器と、Nビットのデジタルデータに基づき、差動増幅器の複数の入力端の各々に該2電圧の一方を振り分け供給するデコーダと、を備え、差動増幅器は、出力電圧が共通入力される反転入力端、及び複数の入力端で受けた電圧の1つが入力される非反転入力端を夫々が有し、出力対同士が共通接続された2のK乗個の差動対と、デジタルデータの所定ビットに基づき各差動対に供給するテイル電流の電流比を個別に制御するテイル電流制御回路と、を含み、Nは3以上、KはN未満の正数とされる。【選択図】図1
Description
本発明は、デジタルアナログ変換回路、及び当該デジタルアナログ変換回路を含むデータドライバ、及びこのデータドライバを含む表示装置に関する。
現在、アクティブマトリクス型の表示装置として、液晶表示装置、或いは有機EL表示装置等が主流となっている。このような表示装置には、複数のデータ線と複数の走査線が交差状に配線され、複数のデータ線に画素スイッチを介して接続されている表示セルがマトリクス状に配列された表示パネルと共に、表示パネルの複数のデータ線へ階調レベルに対応したアナログ電圧信号を供給するデータドライバと、表示パネルの複数の走査線へ各画素スイッチのオン、オフを制御する走査信号を供給する走査ドライバが搭載されている。データドライバには、映像デジタル信号を輝度レベルに対応したアナログの電圧に変換し、これを増幅した電圧信号を表示パネルの各データ線に供給するデジタルアナログ変換部が含まれている。
以下に、データドライバの概略構成について説明する。
データドライバは、例えばシフトレジスタ、データレジスタラッチ、レベルシフタ、デジタルアナログ変換部を含む。
シフトレジスタは、表示コントローラから供給されたスタートパルスに応じて、クロック信号に同期してラッチの選択を行う為の複数のラッチタイミング信号を生成し、データレジスタラッチに供給する。データレジスタラッチは、シフトレジスタから供給されたラッチタイミング信号の各々に基づき、表示コントローラから供給された映像デジタルデータを所定のS個(Sは2以上の整数)毎に取り込み、S個の映像デジタルデータ信号をレベルシフタに供給する。レベルシフタは、データレジスタラッチから供給されたS個の映像デジタルデータ信号の各々に対して、その信号振幅を増加するレベルシフト処理を施して得たS個のレベルシフト後の映像デジタルデータ信号をデジタルアナログ変換部に供給する。
デジタルアナログ変換部は、参照電圧群生成部、デコーダ部及び増幅部を含む。
参照電圧群生成部は、互いに電圧値が異なる複数の参照電圧を生成してデコーダ部に供給する。例えば、参照電圧群生成部は、少なくとも2つの基準電源電圧との間をラダー抵抗で分圧した複数の分圧電圧を参照電圧群としてデコーダ部に供給する。
デコーダ部は、データドライバの各出力に夫々対応して設けられているS個のデコーダを有する。デコーダの各々は、参照電圧群生成部で生成された参照電圧群が供給されるとともに、レベルシフタから供給された映像デジタルデータ信号を受け、この映像デジタルデータ信号に対応した参照電圧を、複数の参照電圧のうちから選択し、選択した参照電圧を増幅部に供給する。
増幅部は、デコーダ部の各デコーダで選択された参照電圧を個別に増幅して出力するS個の差動増幅器を有する。
ところで、上記したデジタルアナログ変換部では、参照電圧群生成部で生成する参照電圧の数を多くするほど、表現できる輝度レベルの階調数(色数)を増やすことができる。しかしながら、参照電圧群生成部で生成する参照電圧の数を増やすと、その分の配線領域や参照電圧を選択するデコーダに含まれるスイッチ素子の数も増加し、データドライバのチップサイズ(製造コスト)が増加する。
そこで、上記した差動増幅器として、輝度レベルに基づいて選択された2つの参照電圧を、所定の重み付けにて分割(内挿)することで、3つ以上の複数の電圧値を出力することが可能な差動増幅器を採用したデジタルアナログ変換器が提案されている(例えば、特許文献1参照)。
特許文献1には、2つの参照電圧を4個に分割する4個の電圧値のうちの1の電圧値を有する出力電圧を出力する負帰還型の差動増幅器と、それを用いたデジタルアナログ変換器が提案されている。
かかる差動増幅器は、各々が同一のテイル電流で駆動され、自身の出力電圧が複数の反転入力端に共通に帰還入力されると共に、自身の非反転入力端に接続されており1対1対2の重み付けをもって、夫々が2つの参照電圧のうち1つを受ける4つの差動対を含む。当該差動増幅器では、デジタルデータ信号中の下位2ビットのデータに従って2つの参照電圧のうち1つを各差動対の非反転入力端へ入力し、該2つの参照電圧を4分割する4個の電圧レベルのいずれか1の電圧値を有する出力電圧を出力する。また、該差動増幅器を含むデジタルアナログ変換器では、デジタルデータ信号の上位ビット群のデータに従って、4階調おきの参照電圧群から、隣接する2つの参照電圧を選択することで、参照電圧群の電圧数Fに対して、(F-1)の4倍の電圧レベルを該差動増幅器から出力することが可能である。
ところで、特許文献1に記載のデジタルアナログ変換器では、差動増幅器の差動対数と、2つの入力電圧(参照電圧)を分割する電圧レベル数とが等しい。
多ビットのデジタルアナログ変換器の省面積化を図るべく、特許文献1に記載のデジタルアナログ変換器の原理を用いて、2つの入力電圧(参照電圧)の分割数を増やして得られる電圧レベル数を増加させた差動増幅器を用いる場合、2つの入力電圧(参照電圧)を選択するデコーダの素子数は減る一方で、差動増幅器の差動対数が2のべき乗個単位で増加するため差動増幅器の素子数は大幅に増加する。したがってデジタルアナログ変換器の省面積化が期待通り実現できないという問題が生じる。
そこで、本発明では、省面積化の実現可能な多ビットのデジタルアナログ変換回路、当該デジタルアナログ変換回路を含むデータドライバ、及び表示装置を提供する。
本発明に係るデジタルアナログ変換回路は、Nビット(Nは3以上の正数)のデジタルデータをアナログの出力電圧に変換して出力するデジタルアナログ変換回路であって、複数の入力端を有し、前記複数の入力端で夫々受けた電圧に基づく演算結果に応じて出力端子より前記出力電圧を出力する差動増幅器と、第1の電圧及び第2の電圧を受け、前記Nビットのデジタルデータに基づき、前記差動増幅器の前記複数の入力端の各々に、前記第1の電圧及び前記第2の電圧のうちの一方を振り分けて供給する第1のデコーダと、を含み、前記差動増幅器は、前記出力電圧が共通に入力される反転入力端、及び前記複数の入力端で受けた電圧のうちの1つが入力される非反転入力端を夫々が含み、各々がテイル電流で駆動され、出力対同士が互いに共通接続された2のK乗個(Kは正数でN>K)の差動対と、共通接続された前記2のK乗個の差動対の出力対の一方又は両方の出力信号に基づく増幅作用により前記出力電圧を生成する増幅段と、前記Nビットのデジタルデータのうちの所定ビットに基づき、前記2のK乗個の差動対の各々に前記テイル電流を供給するとともに、前記テイル電流の基準電流値に対する電流比を前記差動対毎に個別に制御するテイル電流制御回路と、を有し、前記Nビットのデジタルデータに応じて、前記第1の電圧及び前記第2の電圧を2のN乗個に分割する電圧レベルの1つを前記出力電圧として出力する。
本発明に係るデータドライバは、上記したデジタルアナログ変換回路を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換回路により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、前記複数の出力電圧を夫々が有する複数の駆動信号を表示パネルの複数のデータ線に夫々供給する。
本発明に係る表示装置は、複数の表示セルが夫々に接続されている複数のデータ線を有する表示パネルと、上記したデジタルアナログ変換回路を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換回路により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、前記複数の出力電圧を夫々が有する複数の駆動信号を前記表示パネルの前記複数のデータ線に夫々供給するデータドライバと、を有する。
本発明は、3ビット以上のデジタルデータをアナログの出力電圧に変換して出力するデジタルアナログ変換回路であり、複数の入力端で受けた電圧及び帰還された出力電圧を夫々差動で受ける複数の差動対を有する差動増幅器と、上記デジタルデータに基づき、差動増幅器の複数の入力端の各々に、第1及び第2の電圧のうちの一方を振り分けて供給するデコーダと、を含み、更に差動増幅器には以下のテイル電流制御回路を備える。テイル電流制御回路は、上記した複数の差動対の各々にテイル電流を供給するとともに、上記デジタルデータのうちの所定ビットに基づき複数の差動対のテイル電流比を制御する。これにより、少ない差動対で出力電圧の電圧レベル数を増加させることが可能となり、省面積化が実現できる。
よって、本発明によれば、多ビットのデジタルアナログ変換器における省面積化を図ることが可能となる。
また、このようなデジタルアナログ変換器を、デジタル値の映像データをアナログの電圧レベルに変換するデータドライバに用いることで、当該データドライバ及びこのデータドライバを含む表示装置の小型化を実現することが可能となる。
図1は、本発明に係るデジタルアナログ変換器100の構成を示す回路図である。
尚、デジタルアナログ変換器100は、デコーダ50_1及び差動増幅器10を含み、Nビット(Nは3以上の正数)のデジタルデータDTを受け、これをアナログの電圧値を有する出力電圧Voutに変換して出力する。
デコーダ50_1は、デジタルデータDT及び互いに異なる電圧値からなる2つの電圧VA及びVBを受ける。デコーダ50_1は、デジタルデータDTに基づき、2つの電圧VA及びVBを、差動増幅器10の入力端子t<1>~t<2K>に夫々振り分ける組合せを選択する。尚、KはN>Kを満たす1以上の正数である。
デコーダ50_1は、この選択された組み合わせによる、夫々が電圧VA及びVBのうちの一方を示す入力電圧を、差動増幅器10の入力端子t<1>~t<2K>に供給する。
差動増幅器10は、入力端子t<1>~t<2K>で受けた2のK乗個の電圧(VA又はVB)の組合せによって電圧VA及びVB間の電圧を2のN乗個に分割した電圧レベルを、出力電圧Voutとして増幅出力する。
差動増幅器10は、各々にテイル電流が供給され、出力対同士が互いに共通接続された2のK乗個の同一導電型(図1はNチャネル型)の差動対(11_1、12_1)~(11_2K、12_2K)と、2のK乗個の差動対の各々にテイル電流を供給するとともに、デジタルデータDTのうちの所定ビットに基づき上記差動対のテイル電流比を可変制御するテイル電流制御回路13と、カレントミラー回路20と、増幅段30と、を含む。
カレントミラー回路20は、ゲート同士が接続されており、且つ同一のサイズを有するPチャネル型のトランジスタ21及び22を含む。トランジスタ21及び22各々のソースには高位電源電圧VDDAが印加されている。また、トランジスタ21のドレインがノードn21に接続されており、トランジスタ22のゲート及びドレインがノードn22に接続されている。またノードn21、n22は、2のK乗個の差動対の共通接続された出力対とそれぞれ接続されている。
かかる構成により、カレントミラー回路20は、2のK乗個の差動対の共通負荷として動作する。また増幅段30は、共通接続された2のK乗個の差動対の出力対(ノードn21、n22)の一方又は両方の出力信号を受けて増幅作用を生じ、生成した出力電圧を出力端子Skに出力する。
2のK乗個の差動対(11_1、12_1)~(11_2K、12_2K)各々の反転入力端、つまりNチャネル型のトランジスタ(差動対トランジスタとも称する)12_1~12_2K各々のゲートには、出力電圧Voutが帰還入力されている。差動対(11_1、12_1)~(11_2K、12_2K)各々の非反転入力端、つまりNチャネル型のトランジスタ(差動対トランジスタとも称する)11_1~11_2K各々のゲートには、入力端子t<1>~t<2K>で受けた電圧(VA又はVB)が供給される。
トランジスタ11_1~11_2Kは同一のトランジスタ特性を有し、夫々のドレインはノードn21によって共通に接続されている。トランジスタ12_1~12_2Kは同一のトランジスタ特性を有し、夫々のドレインはノードn22によって共通に接続されている。すなわち2のK乗個の差動対(11_1、12_1)~(11_2K、12_2K)は出力対同士が共通接続された並列形態の接続構成とされている。
なお、本発明の各実施例における2のK乗個の差動対(11_1、12_1)~(11_2K、12_2K)は、各々が等価な特性を有する差動対トランジスタにより構成されるケースについて説明する。実際の構成では、例えば入力が共通な複数の差動対を差動対トランジスタのサイズを変更した一つの差動対に置き換えた等価変更が可能なケースもあるが、説明の便宜上、各差動対の差動対トランジスタの特性は同一とし、それと等価な構成も本発明に含むものとする。最もシンプルな具体例として、差動対(11_1、12_1)~(11_2K、12_2K)の各差動対トランジスタは全て同一サイズで構成される。
ここで、差動対(11_1、12_1)~(11_2K、12_2K)各々のトランジスタのソース同士が互いに接続されており、夫々が個別にテイル電流制御回路13に接続されている。
テイル電流制御回路13は、差動対(11_1、12_1)~(11_2K、12_2K)各々のソースと、低位電源電圧VSSA間に個別に接続されている可変電流源13_1~13_2Kを含む。可変電流源13_1~13_2Kは、差動対(11_1、12_1)~(11_2K、12_2K)各々のソースに供給するテイル電流を設定する。
具体的には、可変電流源13_1~13_2Kは、デジタルデータDTのうちの所定ビットに基づき、所定の基準電流値Ioに対して少なくとも基準電流比1を含む3値以上の電流比で夫々のテイル電流比を個別に制御する。
尚、テイル電流制御回路13では、可変電流源13_1~13_2Kの全ての電流を変更することも可能であるが、制御が容易な具体例として、少なくとも所定の2個の可変電流源の電流のみを可変制御する制御方法が可能である。また、差動増幅器10の出力電圧Voutの電圧変化時のスルーレート(単位時間あたりの電圧変化量)を電圧レベルに依らず一定に維持するため、可変電流源13_1~13_2Kにより制御するテイル電流比の合計又は平均が電圧レベルに依らず一定又は約一定となるように各々のテイル電流比が制御される。
増幅段30は、2のK乗個の差動対(11_1、12_1)~(11_2K、12_2K)の共通接続された出力対をなすノードn21及びn22の一方又は両方の出力信号に基づく増幅作用により出力電圧Voutを生成する。つまり入力端子t<1>~t<2K>で受けた2のK乗個の電圧(VA又はVB)の組合せ及び可変電流源13_1~13_2Kのテイル電流比の組合せに応じた各差動対の差動出力電流がノードn21及びn22でそれぞれ結合され、ノードn21及びn22の一方又は両方の出力信号に基づく増幅段30の演算増幅作用により、電圧VA及びVB間を2のN乗個に分割する電圧レベルのいずれか1つを、上記した出力電圧Voutとして増幅出力する。
以下に、図1に示す差動増幅器10の増幅動作について説明する。
尚、説明の便宜上、差動対(11_1、12_1)~(11_2K、12_2K)の非反転入力端の入力電圧をV<1>~V<2K>とする。また差動対(11_1、12_1)~(11_2K、12_2K)の夫々にテイル電流を供給する可変電流源13_1~13_2Kの設定電流をm<1>Io~m<2K>Ioとする。ここでm<1>~m<2K>は基準電流値Ioに対して基準電流比1としたテイル電流比の係数で、電流比合計を約一定に保つため、以下が成り立つ。
m<1>+m<2>+…+m<2K>=2K (1)
尚、計算の便宜上、2K=nとすると、
m<1>+m<2>+…+m<n>=n (1a)
と表される。
尚、計算の便宜上、2K=nとすると、
m<1>+m<2>+…+m<n>=n (1a)
と表される。
また、n(=2K)個のi番目の差動対について、非反転入力端側の差動対トランジスタの電流をIai、反転入力端側の差動対トランジスタの電流をIbiとすると、
Iai=Is+gmi・(V<i>-Vs) (2)
Ibi=Is+gmi・(Vout-Vs) (3)
となる。
Iai=Is+gmi・(V<i>-Vs) (2)
Ibi=Is+gmi・(Vout-Vs) (3)
となる。
尚、Is、Vsは差動対トランジスタのIV特性曲線上の直線近似可能な電圧範囲内の所定動作点を表し、V<i>、VoutはVs近傍(直線近似範囲内)の電圧を表す。また、非反転入力端側及び反転入力端側の差動対トランジスタの動作点の相互コンダクタンスgmをgmiと表す。
ここで、i番目の差動対に供給する電流の電流重み付け比をm<i>とすると、
上記した式(2)及び(3)は以下の関係式となる。
上記した式(2)及び(3)は以下の関係式となる。
m<i>Iai=m<i>Is+gmim<i>(V<i>-Vs) (4)
m<i>Ibi=m<i>Is+gmim<i>(Vout-Vs) (5)
そして、式(4)及び(5)の差分をとると
m<i>(Iai-Ibi)=gmim<i>(V<i>-Vout)(6)
となる。
m<i>Ibi=m<i>Is+gmim<i>(Vout-Vs) (5)
そして、式(4)及び(5)の差分をとると
m<i>(Iai-Ibi)=gmim<i>(V<i>-Vout)(6)
となる。
更に、各差動対(任意のi値)に供給する電流における、電流重み付け比の変動に対する動作点の変動も直線近似範囲内とすると、gmを一定(gmi=gm)に近似できる。
上記した式(6)をi=1~nについて、左辺同士を加算すると共に、右辺同士を加算すると、
左辺=(m<1>Ia1+…+m<n>Ian)
-(m<1>Ib1+…+m<n>Ibn) (7)
右辺=gm((m<1>V<1>+…+m<n>V<n>)
-(m<1>+…+m<n>)Vout)) (8)
となる。
左辺=(m<1>Ia1+…+m<n>Ian)
-(m<1>Ib1+…+m<n>Ibn) (7)
右辺=gm((m<1>V<1>+…+m<n>V<n>)
-(m<1>+…+m<n>)Vout)) (8)
となる。
ここで、上記した左辺は、非反転入力端側の差動対トランジスタと反転入力端側の差動対トランジスタのそれぞれの合計電流の差分であり、カレントミラー回路20における入力電流と出力電流との関係に対応している。この際、非反転入力端側の差動対トランジスタの各々に流れる電流の合計と、反転入力端側の差動対トランジスタの各々に流れる電流の合計と、は互いに等しいことから、その合計電流同士の差分はゼロ、つまり上記した左辺はゼロとなる。
一方、上記した右辺の出力電圧Voutの係数(m<1>+…+m<n>)は、式(1a)により一定値n(=2K)となり、式(7)(8)により、以下のように表される。
Vout=(m<1>V<1>+…+m<n>V<n>)/n (9)
ここで、nを2Kに戻すと、出力電圧Voutは以下の式で表される。
ここで、nを2Kに戻すと、出力電圧Voutは以下の式で表される。
Vout=(m<1>V<1>+…+m<2K>V<2K>)
/(m<1>+…+m<2K>) (10)
以上により、図1に示す差動増幅器10の出力電圧Voutは、この式(10)に示されるように、各差動対の非反転入力端子の入力電圧に対して、入力電圧の重み付けとテイル電流比の重み付けの積算値の加重平均値となる。
/(m<1>+…+m<2K>) (10)
以上により、図1に示す差動増幅器10の出力電圧Voutは、この式(10)に示されるように、各差動対の非反転入力端子の入力電圧に対して、入力電圧の重み付けとテイル電流比の重み付けの積算値の加重平均値となる。
なお、式(10)において、テイル電流比m<1>~m<2K>の平均は基準値1で、テイル電流比合計(又は平均)が約一定とされる。
よって、式(10)で表される出力電圧Voutは、各差動対の非反転入力端子に供給される2つの2つの電圧(VA、VB)の組合せ及び各差動対のテイル電流比の組合せにより、電圧VA及びVB間を均等分割する多値電圧を取りうる。その中で、最適な2つの電圧(VA、VB)の組合せ及びテイル電流比の組合せにより、電圧VA及びVB間を2のN乗個にほぼ均等分割する電圧レベルを生成することができる。
以下に、式(10)に基づく出力電圧Voutを増幅出力する、図1に示すデジタルアナログ変換器100の更に詳細な構成について、図2を参照して説明する。
尚、図2は、図1に示すデジタルアナログ変換器100の実施形態の構成要素であるデジタルデータDTのビット数、差動対数、テイル電流比の切替レベル数、及び差動増幅器10にて出力可能な、電圧VA及びVB間を分割する出力レベル数の関係を示す図である。
ここで、例えばデジタルデータDTのビット数Nが3ビットである場合、上記した出力電圧レベル数(2のN乗個)は8となるため、特許文献1に記載の従来のデジタルアナログ変換器では、差動対が8個必要となる。
一方、図1に示すデジタルアナログ変換器100では、各差動対のテイル電流比のレベル数を3レベル(3値)以上で切替制御することで、図2に示すように、差動対数を従来の1/2以下に削減しても8個の出力電圧レベルを生成できる。
このような差動増幅器10の差動対数の削減により、デコーダ50_1で選択する2つの電圧(VA、VB)の組合せパターンの数も減るため、デコーダ50_1も素子数の削減が可能となるので、デジタルアナログ変換器100の省面積化を図ることができる。
したがって、本発明によれば、2つの電圧(VA、VB)間を分割する多値の電圧レベルを得るデジタルアナログ変換器の回路規模増大を抑え、チップ面積の増大を抑制することが可能となる。
なお、式(10)によって得られる出力電圧Voutは、入力電圧V<i>(i=1~2K)や出力電圧Vout及びテイル電流比に対する各差動対トランジスタの特性曲線上の動作点の変動が直線近似範囲内という前提条件に基づくものである。この際、電圧VA及びVBの電圧差は十分小さく設定されるが、要求される出力電圧の精度により、入力電圧やテイル電流比の微調整を行うようにしても良い。
また、図1の差動増幅器10に含まれるカレントミラー回路20は、図1に示す構成に限らず、カスコード型等の任意のカレントミラー回路に置換できる。
また、差動増幅器10に含まれる差動対は、Nチャネル型差動対に限らずPチャネル型差動対や、Nチャネル型とPチャネル型の両導電型の差動対を備えた構成であってもよい。以下の、各実施例においても説明の便宜上、図1と同様の2のK乗個のNチャネル型の差動対を備えた構成例で説明するが、差動増幅器10として上記の部分的置換が同様に可能であることは勿論である。
次に、図1のデジタルアナログ変換器100の変形例について説明する。
図3は、図1に示すデジタルアナログ変換器100の変形例としてのデジタルアナログ変換器100Aの構成を示す回路図である。
尚、図3に示す構成では、テイル電流制御回路13をテイル電流制御回路13Aに変更した点を除く他の構成は、図1に示されるものと同一である。
テイル電流制御回路13Aは、テイル電流制御回路13に対して、テイル電流比の切替制御が可能な差動対を、2のK乗個のうちの所定の2個のみとし、他の差動対についてはテイル電流比を固定にしたものである。
すなわち、図3に示す一例では、差動対(11_1、12_1)~(11_2K、12_2K)のテイル電流を夫々生成する可変電流源13_1~13_2Kのうちで、13_1及び13_2Kのみでテイル電流比を3値以上に切替制御する。つまり、残りの可変電流源13_2~13_(2K-1)では、固定のテイル電流比(定電流源13_2~13_(2K-1))となるように夫々の電流値が制御される。
なお、テイル電流比を切替制御する所定の2個の差動対の内訳は、2つの電圧(VA,VB)と同一電圧値を除く出力電圧レベルに対し、電圧VAが入力される1つの差動対と、電圧VBが入力される1つの差動対とする。さらにテイル電流比を切替制御する所定の2個の差動対は、入力電圧が同じ差動対同士の間で入れ替えてもよい。
次に、図1(図3)に示すデジタルアナログ変換器100(100A)の更に詳細な具体例について説明する。
尚、主要な具体例は大きく3つの実施形態1~3に分類することができ、夫々を図4A~図4Cに示す。
図4A~図4Cでは、図2に示す差動対のテイル電流比が3値、7値、4値における3系統の実施形態の構成要素を示す。
先ず、図4Aに示す実施形態1によれば、テイル電流比を3値とすることで、Nビット(N≧3)のデジタルデータDTに応じて電圧VA及びVB間を分割する2のN乗個の出力レベルを得るのに必要となる差動対数を、従来構成の1/2の2のK乗個(K=N-1)にすることができる。
次に、図4Bに示す実施形態2によると、テイル電流比を7値とすることで、Nビット(N≧3)のデジタルデータDTに応じて電圧VA及びVB間を分割する2のN乗個の出力レベルを得るのに必要となる差動対数を、従来構成の1/4の2のK乗個(K=N-2)にすることができる。
そして、図4Cの実施形態3によれば、テイル電流比を4値とすることで、Nビット(N≧4)のデジタルデータDTに応じて電圧VA及びVB間を分割する2のN乗個の出力レベルを得るのに必要となる差動対数を、従来の1/4の2のK乗個(K=N-2)にすることができる。
以下に、図4A~図4Cに対応する各実施形態毎の実施例について図面を参照して説明する。
[実施形態1/実施例1-1-1]
図5Aは、図3に示すデジタルアナログ変換器100Aにおいて、N=3、K=2とした場合の仕様の一例を示す図である。これにより、図3に示すデコーダ50A_1は、3ビットのデジタルデータDTに基づき、電圧(VA,VB)を4端子に振り分ける組合せを選択する。差動増幅器10Aは、並列接続された4個(K=2)の差動対を有し、それぞれの非反転入力端子が該4端子に接続され、デコーダ50A_1で選択された電圧(VA,VB)の組合せを入力電圧V<1>~V<4>として入力する。テイル電流制御回路13Aは4個の差動対(11_1、12_1)~(11_4、12_4)に供給するテイル電流それぞれのテイル電流比m<1>~m<4>のうち、m<1>とm<4>の2個を該デジタルデータDTの下位2ビット(D1,D0)に応じて3値(0.5:1:1.5)に制御し、m<2>とm<3>は固定値1に制御する。上記構成により、上記した式(10)でK=2とした場合に得られる出力電圧Voutが出力される。
図5Aは、図3に示すデジタルアナログ変換器100Aにおいて、N=3、K=2とした場合の仕様の一例を示す図である。これにより、図3に示すデコーダ50A_1は、3ビットのデジタルデータDTに基づき、電圧(VA,VB)を4端子に振り分ける組合せを選択する。差動増幅器10Aは、並列接続された4個(K=2)の差動対を有し、それぞれの非反転入力端子が該4端子に接続され、デコーダ50A_1で選択された電圧(VA,VB)の組合せを入力電圧V<1>~V<4>として入力する。テイル電流制御回路13Aは4個の差動対(11_1、12_1)~(11_4、12_4)に供給するテイル電流それぞれのテイル電流比m<1>~m<4>のうち、m<1>とm<4>の2個を該デジタルデータDTの下位2ビット(D1,D0)に応じて3値(0.5:1:1.5)に制御し、m<2>とm<3>は固定値1に制御する。上記構成により、上記した式(10)でK=2とした場合に得られる出力電圧Voutが出力される。
また、図5Aでは、電圧VA及びVB(レベル0,8)間を8分割するレベル0~8のうち、レベル1~7と電圧VA及びVB(レベル0、8)の一方を含む合計8レベル(出力レベル1~8)を、3ビットのデジタルデータDTに応じて出力する際の仕様を示している。なお、図5Aでは、説明を容易にするため、電圧(VA,VB)を電圧レベル(0,8)とし、出力電圧Voutも出力レベル0~8として説明する。入力電圧レベルと出力電圧レベルの関係も上記した式(10)でK=2とした演算式に従うことは勿論である。
更に、図5Aでは、3ビットデジタルデータDTに対して、差動増幅器10Aの入力電圧V<1>~V<4>が互いに異なる仕様を示す。つまり、2つの電圧VA及びVB(レベル0、8)間の出力レベル1~7に対して、V<1>は電圧VB(レベル8)のみ、V<4>は電圧VA(レベル0)のみに設定されている。またテイル電流比の切替制御を行う2個の差動対は、2つの電圧(VA,VB)のうち、出力レベル1~7において電圧VA(レベル0)のみが入力される(V<4>を受ける)1つの差動対と、電圧VB(レベル8)のみが入力される(V<1>を受ける)1つの差動対に対して行う。この際、デジタルデータに応じて、V<1>、V<4>を受ける2個の差動対のテイル電流比m<1>、m<4>を3値(0.5:1:1.5)に切り替える。尚、3値は(1:2:3)としても同じである。便宜上、図5Aではテイル電流比の平均が1となる比率で表す。なお、テイル電流比の3値の切替制御は、出力レベル1~7のうち、電圧VA又はVBと同じ出力レベル(レベル0,8)から奇数番目の出力レベルのときにテイル電流比0.5又は1.5に設定され、偶数番目の出力レベルのときはテイル電流比1に設定される。
この際、入力電圧V<2>、V<3>を受ける差動対のテイル電流比m<2>、m<3>はデジタルデータDTに依らず1値(比率1)が割り当てられ、電圧V<2>、V<3>には、出力レベル1~7に対して式(10)を満たす電圧VA(レベル0)又は電圧VB(レベル8)が入力される。
また、電圧VA又はVBと同じ出力レベル(レベル0,8)については、入力電圧V<1>~V<4>に電圧VA又はVBの一方のみが入力されるため、各差動対のテイル電流比は1値(比率1)が割り当てられている。
以上により、図5Aの仕様では、4個の差動対を有し、テイル電流制御回路13Aで所定の2個のテイル電流比を3値に切替制御する差動増幅器10Aを含むデジタルアナログ変換器100Aが、3ビットデジタルデータDTに基づき、電圧VA及びVB間を8分割する出力レベルのうちの8レベルの出力電圧Voutを増幅出力する。
[実施形態1/実施例1-1-2]
図5Bは、図5Aと同様に、図3に示すデジタルアナログ変換器100Aにおいて、N=3、K=2とした場合の仕様の他の一例を示す図である。図5Bでは、電圧VA及びVB(レベル0、8)間を8分割するレベル0~8のうち、レベル1~7と、2つの電圧(VA、VB)の一方の電圧VA(レベル0)からなる出力レベル0~7(合計8レベル)を、3ビットのデジタルデータDTに応じて出力する際の仕様を示している。したがって、3ビットのデジタルデータDTに基づき、デコーダ50A_1が、電圧(VA,VB)を4端子(各差動対の非反転入力端子)に振り分ける組合せを選択する。なお、3ビットのデジタルデータDTに対する出力電圧レベルの割り当て以外は図5Aと同様である。
図5Bは、図5Aと同様に、図3に示すデジタルアナログ変換器100Aにおいて、N=3、K=2とした場合の仕様の他の一例を示す図である。図5Bでは、電圧VA及びVB(レベル0、8)間を8分割するレベル0~8のうち、レベル1~7と、2つの電圧(VA、VB)の一方の電圧VA(レベル0)からなる出力レベル0~7(合計8レベル)を、3ビットのデジタルデータDTに応じて出力する際の仕様を示している。したがって、3ビットのデジタルデータDTに基づき、デコーダ50A_1が、電圧(VA,VB)を4端子(各差動対の非反転入力端子)に振り分ける組合せを選択する。なお、3ビットのデジタルデータDTに対する出力電圧レベルの割り当て以外は図5Aと同様である。
つまり、図5Bでは、図5Aと同様に、4個の差動対を有し、テイル電流制御回路13Aにて所定の2個のテイル電流比を3値に切替制御する差動増幅器10Aを含むデジタルアナログ変換器100Aが、3ビットデジタルデータDTに基づき、電圧VA及びVB間を8分割する出力レベルのうちの8レベルの出力電圧Voutを増幅出力する。
図5A又は図5Bに示すように、デジタルアナログ変換器100Aでは、デジタルデータDTに応じて電圧VA及びVB間を分割する出力電圧Voutとして、電圧VA及びVBの各々と同等の電圧のいずれか一方を含む2種類の仕様が可能である。
以下の実施例では、説明を簡易にするため、出力電圧Voutとして電圧VBと同等の電圧値の出力レベルを含む仕様で説明するが、出力電圧Voutとして電圧VAと同等の電圧値の出力レベルを含む仕様への変更を行っても良い。
[実施形態1/実施例1-1-3]
図5Cは、図5Aと同様に、図3に示すデジタルアナログ変換器100Aにおいて、N=3、K=2とした場合の仕様の更に他の一例を示す図である。尚、図5Cは、図5Aと同様に、3ビットのデジタルデータDTに基づく、入力電圧V<1>~V<4>に対する2つの電圧(VA、VB)の組合せと、各差動対のテイル電流比m<1>~m<4>の設定と、出力電圧(出力レベル)Voutと、の関係を示す。
図5Cは、図5Aと同様に、図3に示すデジタルアナログ変換器100Aにおいて、N=3、K=2とした場合の仕様の更に他の一例を示す図である。尚、図5Cは、図5Aと同様に、3ビットのデジタルデータDTに基づく、入力電圧V<1>~V<4>に対する2つの電圧(VA、VB)の組合せと、各差動対のテイル電流比m<1>~m<4>の設定と、出力電圧(出力レベル)Voutと、の関係を示す。
尚、図5Cでは、図5Aと同様に、電圧VA及びVB(レベル0、8)間を8分割する出力レベル0~8のうちの出力レベル1~8を、3ビットのデジタルデータDTに応じて出力する際の仕様を示している。更に図5Cでは、入力電圧V<2>及びV<3>を共通とした仕様である。入力電圧V<2>、V<3>を共通化することで、電圧(VA,VB)を入力電圧V<1>~V<4>として振り分けるデコーダ50A_1の素子数を削減できる。
また、図5Cでは、出力レベル1~7で電圧VB(レベル8)のみが入力される、いわゆる入力電圧V<1>を受ける差動対(2個の差動対の一方)は図5Aと同様であり、そのテイル電流比m<1>を、デジタルデータDTの下位2ビット(D1、D0)のコード値に応じて3値(0.5:1:1.5)に切り替える。一方、図5Aとは異なり、図5Cの仕様では、出力レベル1~7において電圧VA(レベル0)のみが入力される差動対は存在しない。このため、テイル電流比を切替制御するもう一方の差動対(所定の2個の差動対の他方)を、デジタルデータDTの例えば上位ビットであるD2のコード値に応じて切り替える。具体的には、デジタルデータD2のコード値0に応じて電圧VA(レベル0)が設定された入力電圧V<3>が入力される差動対と、D2のコード値1に応じて電圧VA(レベル0)が設定された入力電圧V<4>が入力される差動対とに、テイル電流比の切替制御を施す。すなわち、デジタルデータD2がコード値0を示す場合には入力電圧V<3>が入力される差動対のテイル電流比m<3>を、デジタルデータDTの下位2ビット(D1,D0)に応じて3値(0.5:1:1.5)に制御し、デジタルデータD2がコード値1を示す場合には入力電圧V<4>が入力される差動対のテイル電流比m<4>を、デジタルデータDTの下位2ビット(D1,D0)に応じて3値(0.5:1:1.5)に制御する。
これにより、図5Aと同様の作用を実現できる。なお、デジタルデータD2のコード値0のときにテイル電流比を制御する差動対を、入力電圧V<3>が入力される差動対に代えて入力電圧V<2>が入力される差動対としても良い。また、電圧VA(レベル0)が入力される差動対であれば、上記したD2のコード値に応じた切替以外の方法でテイル電流比の切替を行ってもよい。要するに、テイル電流比の切替制御対象とする2個の差動対は、入力電圧が同じなら互いのテイル電流比を入れ替えてもよい。
以上より、図5A~図5Cに示される仕様では、電圧VA又はVBと同一の電圧値の出力レベル0,8を出力電圧Voutとして出力する際に、デコーダ50A_1は、3ビットのデジタルデータDTに基づき、入力電圧V<1>~V<4>を受ける4個の差動対の入力端に電圧VA(レベル0)又はVB(レベル8)の一方のみを供給する。また、電圧VA、VBと同一の電圧値を除く電圧VAとVBの間の出力レベル1~7を出力電圧Voutとして出力する際に、デコーダ50A_1は、3ビットのデジタルデータDTに基づき、入力電圧V<1>~V<4>を受ける4個の差動対の入力端に電圧VA(レベル0)及びVB(レベル8)を振り分けて供給する。またテイル電流比の切替制御対象とする2個の差動対は、出力レベル1~7に対し電圧VA(レベル0)が入力される差動対と、出力レベル1~7に対し電圧VB(レベル8)が入力される差動対とされる。当該2個の差動対に供給されるテイル電流の電流比は、デジタルデータDTの下位2ビット(D1,D0)に応じて3値(0.5:1:1.5)に制御され、出力レベル1~7に対し、電圧VA又はVBと同じ出力レベル0,8から奇数番目の出力レベルのときにテイル電流比0.5又は1.5に設定され、偶数番目の出力レベルのときはテイル電流比1に設定される。なお、電圧VA又はVBと同じ出力レベル0,8のときはテイル電流比1に設定される。また、テイル電流比の切替制御対象でない差動対のテイル電流比はデジタルデータDTに依らず1値(電流比1)に設定される。
また、またテイル電流比の切替制御対象とする2個の差動対に関して、出力レベル1~7に対し電圧VA(レベル0)が入力される差動対を、デジタルデータDTの一部のビット(例えばD2)に応じて切替えてもよい。同様に、出力レベル1~7に対し電圧VB(レベル8)が入力される差動対を、デジタルデータDTの一部のビットに応じて切替えてもよい。
[実施形態1/実施例1-1-4]
図5Dは、図3に示すデジタルアナログ変換器100Aにおいて、N=3、K=2とした場合の仕様の他の一例を示す図である。
図5Dは、図3に示すデジタルアナログ変換器100Aにおいて、N=3、K=2とした場合の仕様の他の一例を示す図である。
図5Dでは、図5Aの仕様と同様に、入力電圧V<1>~V<4>に対する電圧(VA,VB)の組合せと、各差動対のテイル電流比m<1>~m<4>の設定と、出力電圧(出力レベル)Voutとの関係を示す仕様例である。
図5Dは、図5Aの仕様に対して、4個全ての差動対のテイル電流比をデジタルデータDTに応じて切り替える仕様である。図5Dは、図5Aと同様に、電圧VA及びVB(レベル0、8)間を8分割するレベル0~8のうちレベル1~8を3ビットのデジタルデータDTに対応させた仕様である。図5Dは、4個の差動対の入力電圧V<1>~V<4>も図5Aと同じで、テイル電流比の制御のみが異なる。
図5Dでは、図5Aの仕様に対して、奇数番目の出力電圧Voutのレベル1、3、5及び7の各々を得るべく、テイル電流比m<2>,m<3>の設定を共に比率1から比率0.5及び1.5に変更した仕様である。ところで、この変更は、差動対の入力電圧V<2>及びV<3>が同一であるため、そのテイル電流比の平均を1とする3値(0.5:1:1.5)の組合せに対して出力電圧Voutは、上記式(10)からも明らかなように変化しない。
したがって、テイル電流比を3値で切替制御する差動対は少なくとも2個あればよいが、所定の2個の差動対以外でも、所定のデジタルデータにおいて、入力電圧が同じ差動対同士でテイル電流比の平均値又は合計値が変わらなければ異なる電流比に制御することもできる。すなわち、4個の差動対のテイル電流を全て切替制御するようにしても良い。図5Dでは、テイル電流比m<1>とm<2>が同じ切替制御、テイル電流比m<3>とm<4>が同じ切替制御に設定される。但し、一般的にはテイル電流比を制御する差動対数が少ない方が、テイル電流制御回路13Aが簡素でより省面積となる。
尚、上記したように、差動対の数を4個とし、デジタルデータDTの所定ビットに基づき電流源13_1~13_4各々のテイル電流比を可変制御するにあたり、そのテイル電流比の3値(0.5:1:1.5)の組合せパターンは、図5A~図5Dの仕様に示すものに限定されない。
[実施形態1/実施例1-1-5]
図6Aは、図3のデジタルアナログ変換器100Aに含まれるテイル電流制御回路13Aの他の一例として、図5A及び図5Bの仕様(N=3、K=2)に対応したテイル電流制御回路13A_1の構成を示す回路図である。
図6Aは、図3のデジタルアナログ変換器100Aに含まれるテイル電流制御回路13Aの他の一例として、図5A及び図5Bの仕様(N=3、K=2)に対応したテイル電流制御回路13A_1の構成を示す回路図である。
図6Aに示すテイル電流制御回路13A_1は、N=3、K=2とした図3に示す可変電流源13_1及び13_4に代えて夫々が電流比0.5の定電流源13_14A及び13_14Bを採用している。更に、テイル電流制御回路13A_1は、夫々が電流比1固定の定電流源13_2、13_3、及び定電流源13_14Cと、デジタルデータDTの下位2ビット(D1、D0)及びその相補信号(XD1、XD0)で制御されるスイッチ13A_1a、13A_1b及び13A_1cと、を含む。なおテイル電流比は、図3の差動増幅器10Aの各差動対に供給するテイル電流の基準電流値Ioに対する電流比を表す。
かかる構成により、テイル電流制御回路13A_1は、デジタルデータDTの下位2ビット(D1、D0)に応じて、テイル電流比m<1>、m<4>を夫々3値(0.5:1:1.5)にて切替制御することが可能となる。尚、テイル電流比m<2>、m<3>はデジタルデータに依らず電流比1で固定されている。
なお、図6Aは、定電流源を5個で構成した例であるが、そのうちの3個の定電流源13_14A、13_14B及び13_14Cの代わりに、例えば電流比0.5の定電流源2個及び電流比1の定電流源2個と、それぞれに対応する複数のスイッチとで構成することも可能である。
また、m<1>、m<4>のテイル電流比の切替制御と同じ構成をm<2>、m<3>にも適用することで図5Dの仕様に対応することもできる。
[実施形態1/実施例1-1-6]
図6Bは、図3のデジタルアナログ変換器100Aに含まれるテイル電流制御回路13Aの他の一例として、図5Cの仕様(N=3、K=2)に対応したテイル電流制御回路13A_2の構成を示す回路図である。
図6Bは、図3のデジタルアナログ変換器100Aに含まれるテイル電流制御回路13Aの他の一例として、図5Cの仕様(N=3、K=2)に対応したテイル電流制御回路13A_2の構成を示す回路図である。
テイル電流制御回路13A_2は、図6Aに示すテイル電流制御回路13A_1に、更にデジタルデータDTの1ビット(D2)及びその相補信号(XD2)により制御されるスイッチ13B_1d及び13B_1eを追加したものである。これにより、D2のコード値に応じてテイル電流比m<3>及びm<4>が入れ替わり、テイル電流比m<3>及びm<4>の一方が3値(0.5:1:1.5)に可変制御されるとき、他方のテイル電流比は固定値1に制御される。テイル電流比m<1>及びm<2>は図6Aと同じ構成とされる。なお、図6Aと同様に、定電流源及びスイッチ増やした構成への変更も可能である。
[実施形態1/実施例1-2-1]
図7Aは、図3に示すデジタルアナログ変換器100Aにおいて、N=4、K=3とした場合の仕様の他の一例を示す図である。これにより、図3に示すデコーダ50A_1は、4ビットのデジタルデータDTに基づき、電圧(VA,VB)を8端子に振り分ける組合せを選択する。差動増幅器10Aは、並列接続された8個(K=3)の差動対を有し、それぞれの非反転入力端子が該8端子に接続され、デコーダ50A_1で選択された電圧(VA,VB)の組合せを入力電圧V<1>~V<8>として入力する。
図7Aは、図3に示すデジタルアナログ変換器100Aにおいて、N=4、K=3とした場合の仕様の他の一例を示す図である。これにより、図3に示すデコーダ50A_1は、4ビットのデジタルデータDTに基づき、電圧(VA,VB)を8端子に振り分ける組合せを選択する。差動増幅器10Aは、並列接続された8個(K=3)の差動対を有し、それぞれの非反転入力端子が該8端子に接続され、デコーダ50A_1で選択された電圧(VA,VB)の組合せを入力電圧V<1>~V<8>として入力する。
テイル電流制御回路13Aは8個の差動対(11_1、12_1)~(11_8、12_8)に供給するテイル電流のそれぞれのテイル電流比m<1>~m<8>のうち、m<1>とm<8>の2個を該デジタルデータDTの下位2ビット(D1,D0)に応じて3値(0.5:1:1.5)に制御し、テイル電流比m<2>~m<7>は固定値1に制御する。上記構成により、上記した式(10)でK=3とした場合に得られる出力電圧Voutが出力される。
また、図7Aでは、2つの電圧(レベル0、16)間を16分割するレベル0~16のうち、レベル1~15と電圧VA及びVB(レベル0,16)の一方を含む合計16レベル(出力レベル1~16)を4ビットのデジタルデータDTに応じて出力する際の仕様を示している。なお、図7Aは、4ビットのデジタルデータDTに応じて出力レベル1~16を出力する際の仕様を示しているが、4ビットのデジタルデータDTに応じて出力レベル0~15を出力する仕様にも対応可能である。尚、以下では、4ビットのデジタルデータDTに応じて出力レベル1~16を出力する仕様を一例にとって更に詳細な動作について説明する。
更に、図7Aでは、4ビットデジタルデータDTに対して、差動増幅器10Aの入力電圧V<1>~V<8>が互いに異なる仕様を示す。つまり、2つの電圧(VA,VB)(レベル0、16)間の出力レベル1~15に対し、入力電圧V<1>は電圧VB(レベル16)のみ、入力電圧V<8>は電圧VA(レベル0)のみに設定されている。出力レベル16は、入力電圧V<1>~V<8>共にレベル16(電圧VB)に設定される。またテイル電流比の切替制御を行う2個の差動対は、出力レベル1~15において電圧VA(レベル0)のみが入力される(V<8>を受ける)1つの差動対と、電圧VB(レベル16)のみが入力される(V<1>を受ける)1つの差動対とに対して行い、デジタルデータに応じて、V<1>、V<8>を受ける2個の差動対のテイル電流比m<1>、m<8>を3値(0.5:1:1.5)に切り替える。なお、テイル電流比の3値の切替制御は、出力レベル1~15に対し、電圧VA又はVBと同じ出力レベル(レベル0、16)から奇数番目の出力レベルのときにテイル電流比0.5又は1.5に設定され、偶数番目の出力レベルのときはテイル電流比1に設定される。
この際、入力電圧V<2>~V<7>を受ける差動対のテイル電流比m<2>~m<7>はデジタルデータDTに依らず1値(比率1)が割り当てられ、入力電圧V<2>~V<7>には、出力レベル1~15に対して式(10)を満たす電圧VA(レベル0)又は電圧VB(レベル8)が入力される。
また、電圧VA又はVBと同じ出力レベル(レベル0,16)については、入力電圧V<1>~V<8>に電圧VA又はVBの一方のみが入力されるため、各差動対のテイル電流比は1値(比率1)が割り当てられている。
尚、図7Aの仕様におけるテイル電流制御回路13Aは、例えば図6Aに示すように、デジタルデータ(D1,D0)のコード値に基づくテイル電流比m<1>、m<4>に関与する回路を、テイル電流比m<1>、m<8>に関与する回路に適用するなどで容易に構成可能である。
以上により、図7Aの仕様では、8個の差動対を有し、テイル電流制御回路13Aで所定の2個のテイル電流比を3値に切替制御する差動増幅器10Aを含むデジタルアナログ変換器100Aが、4ビットデジタルデータDTに基づき、電圧VA及びVB間を16分割する出力レベルのうちの16レベルの出力電圧Voutを増幅出力する。
[実施形態1/実施例1-2-2]
図7Bは、図3に示すデジタルアナログ変換器100Aにおいて、N=4、K=3とした場合の仕様の更に他の一例を示す図である。図7Bに示す仕様では、図3に示すデコーダ50A_1で選択する電圧(VA,VB)の組合せが図7Aとは異なり、8個の差動対への入力電圧V<1>~V<8>のうち、V<2>及びV<3>を共通、V<4>及びV<5>を共通、V<6>及びV<7>を共通に夫々設定するものとなる。なお、入力電圧を共通化することで、電圧(VA,VB)を入力電圧V<1>~V<8>として振り分けるデコーダ50A_1の素子数を削減できる。
図7Bは、図3に示すデジタルアナログ変換器100Aにおいて、N=4、K=3とした場合の仕様の更に他の一例を示す図である。図7Bに示す仕様では、図3に示すデコーダ50A_1で選択する電圧(VA,VB)の組合せが図7Aとは異なり、8個の差動対への入力電圧V<1>~V<8>のうち、V<2>及びV<3>を共通、V<4>及びV<5>を共通、V<6>及びV<7>を共通に夫々設定するものとなる。なお、入力電圧を共通化することで、電圧(VA,VB)を入力電圧V<1>~V<8>として振り分けるデコーダ50A_1の素子数を削減できる。
図7Bは、図7Aと同様に、電圧VA及びVB(レベル0、16)間を16分割するレベル0~16のうち、レベル1~16を、4ビットのデジタルデータDTに応じて出力する際の仕様を示している。
図7Bでは、テイル電流比の切替制御を行う2個の差動対の一方は、図7Aと同様に出力レベル1~15で電圧VB(レベル16)のみが入力される(V<1>を受ける)差動対であり、その差動対のテイル電流比をデジタルデータ(D1、D0)に応じて3値(0.5:1:1.5)に切り替える。一方、テイル電流比の切替制御を行う2個の差動対の他方について、図7Aとは異なり、出力レベル1~15で電圧VA(レベル0)のみが入力される差動対は存在しない。このため、テイル電流比を切替制御する2個の差動対の他方については、デジタルデータ(D3、D2)のコード値に応じて電圧VA(レベル0)が入力される差動対に切り替える。具体的には、例えばデジタルデータ(D3,D2)のコード値(0、0)、(0、1)又は(1、0)に基づき電圧VA(レベル0)が設定された電圧V<8>が入力される差動対と、デジタルデータ(D3,D2)のコード値(1,1)に基づき電圧VA(レベル0)が設定された電圧V<2>が入力される差動対と、にテイル電流比の切替制御を施す。
これにより図7Aと同様の作用を図7Bでも実現できる。なお、デジタルデータ(D3,D2)のコード値(0,0)、(0,1)、(1,0)では電圧V<8>の代わりに電圧V<7>が入力される差動対を用いてもよい。また、上記したデジタルデータ(D3,D2)のコード値に基づく切替制御以外の方法で、テイル電流比の切替対象となる差動対を切り替えるようにしても良い。このように、テイル電流比の切替制御対象となる2個の差動対は、入力電圧が同じならデジタルデータに基づき入れ替えることが可能である。
なお、図5Aから図5B又は図5Dへの仕様変更と同様に、図7A及び図7Bに対する仕様変更も可能である。
すなわち、図7A及び図7Bに示される仕様では、電圧VA又はVBと同一の電圧値の出力レベル0,16を出力電圧Voutとして出力する際に、デコーダ50A_1は、4ビットのデジタルデータDTに基づき、入力電圧V<1>~V<8>を受ける8個の差動対の入力端に電圧VA(レベル0)又はVB(レベル16)の一方のみを供給する。また、電圧VA、VBと同一の電圧値を除く電圧VAとVB間の出力レベル1~15を出力電圧Voutとして出力する際に、デコーダ50A_1は、4ビットのデジタルデータDTに基づき、入力電圧V<1>~V<8>を受ける8個の差動対の入力端に電圧VA(レベル0)及びVB(レベル16)を振り分けて供給する。またテイル電流比の切替制御対象とする2個の差動対は、出力レベル1~15に対し電圧VA(レベル0)が入力される差動対と、出力レベル1~15に対し電圧VB(レベル8)が入力される差動対とされる。当該2個の差動対に供給されるテイル電流のテイル電流比は、デジタルデータDTの下位2ビット(D1,D0)に応じて3値(0.5:1:1.5)に可変制御され、出力レベル1~15に対し、電圧VA又はVBと同じ出力レベル0,16から奇数番目の出力レベルのときにテイル電流比0.5又は1.5に設定され、偶数番目の出力レベルのときはテイル電流比1に設定される。なお、電圧VA又はVBと同じ出力レベル0,16のときはテイル電流比1に設定される。また、テイル電流比の切替制御対象でない差動対のテイル電流比はデジタルデータDTに依らず1値(電流比1)に設定される。
また、テイル電流比の切替制御対象とする2個の差動対に関して、出力レベル1~15に対し電圧VA(レベル0)が入力される差動対を、デジタルデータDTの一部のビットに応じて切替えてもよい。同様に、出力レベル1~15に対し電圧VB(レベル16)が入力される差動対を、デジタルデータDTの一部のビットに応じて切替えてもよい。
なお、テイル電流比を3値で切替制御する差動対は少なくとも2個あればよいが、所定の2個の差動対以外でも、所定のデジタルデータにおいて、入力電圧が同じ差動対同士でテイル電流比の平均値又は合計値が変わらなければ異なる電流比に制御してもよい。
また、図7Bの仕様におけるテイル電流制御回路は、図6Bに示すような、デジタルデータD2のコード値に基づくテイル電流比m<3>及びm<4>に関与する回路を、デジタルデータ(D3,D2)のコード値に基づくテイル電流比m<2>及びm<8>に対応する回路に適用するなどで容易に構成可能である。
[実施形態2/実施例2-1-1]
図8は、図3に示すデジタルアナログ変換器100Aにおいて、N=3、K=1とした場合の仕様の一例を示す図である。これにより、図3に示すデコーダ50A_1は、3ビットのデジタルデータDTに基づき、電圧(VA,VB)を2端子に振り分ける組合せを選択する。差動増幅器10Aは、並列接続された2個(K=1)の差動対を有し、それぞれの非反転入力端子が該2端子に接続され、デコーダ50A_1で選択された電圧(VA,VB)の組合せを、入力電圧V<1>及びV<2>として入力する。テイル電流制御回路13Aは2個の差動対(11_1、12_1)~(11_2、12_2)に供給するテイル電流のそれぞれのテイル電流比m<1>及びm<2>を該デジタルデータDTの下位3ビット(D2~D0)に応じて7値(0.25:0.5:0.75:1:1.25:1.5:1.75)に制御する。上記構成により、上記した式(10)でK=1とした場合に得られる出力電圧Voutが出力される。
図8は、図3に示すデジタルアナログ変換器100Aにおいて、N=3、K=1とした場合の仕様の一例を示す図である。これにより、図3に示すデコーダ50A_1は、3ビットのデジタルデータDTに基づき、電圧(VA,VB)を2端子に振り分ける組合せを選択する。差動増幅器10Aは、並列接続された2個(K=1)の差動対を有し、それぞれの非反転入力端子が該2端子に接続され、デコーダ50A_1で選択された電圧(VA,VB)の組合せを、入力電圧V<1>及びV<2>として入力する。テイル電流制御回路13Aは2個の差動対(11_1、12_1)~(11_2、12_2)に供給するテイル電流のそれぞれのテイル電流比m<1>及びm<2>を該デジタルデータDTの下位3ビット(D2~D0)に応じて7値(0.25:0.5:0.75:1:1.25:1.5:1.75)に制御する。上記構成により、上記した式(10)でK=1とした場合に得られる出力電圧Voutが出力される。
また、図8では、電圧VA及びVB(レベル0,8)間を8分割するレベル0~8のうち、レベル1~7と電圧VA及びVBのうちの一方を含む合計8レベル(出力レベル1~8)を、3ビットのデジタルデータDTに応じて出力する際の仕様を示している。なお、図8は、3ビットのデジタルデータDTに応じて出力レベル1~8を出力する際の仕様を示しているが、3ビットのデジタルデータDTに応じて出力レベル0~7を出力する仕様にも対応可能である。尚、以下では、3ビットのデジタルデータDTに応じて出力レベル1~8を出力する仕様を一例にとって更に詳細な動作について説明する。
図8は、3ビットデジタルデータDTに対して、差動増幅器10Aの入力電圧V<1>、V<2>が互いに異なる仕様を示す。つまり、電圧VA及びVB(レベル0、8)間の出力レベル1~7に対して、V<1>は電圧VB(レベル8)のみ、V<2>は電圧VA(レベル0)のみに設定されている。出力レベル8は、V<1>及びV<2>共にレベル8(電圧VB)に設定される。またテイル電流比の切替制御は、2つの差動対に対してそれぞれ行い、デジタルデータに応じてテイル電流比を7値(0.25:0.5:0.75:1:1.25:1.5:1.75)に切り替える。7値は比率で1:2:3:4:5:6:7としても同じである。便宜上、図8では平均が1となる比率で表す。なお、2つの差動対のテイル電流比m<1>及びm<2>の7値の切替制御は、出力レベル1~7のうち、電圧VA又はVBと同じ出力レベル(レベル0,8)から、隣接する出力レベルのときにテイル電流比0.25、1.75に夫々設定され、2番目に隣接する出力レベルのときはテイル電流比0.5、1.5に夫々設定され、3番目に隣接する出力レベルのときはテイル電流比0.75、1.25に夫々設定され、4番目に隣接する出力レベルのときはテイル電流比が共に1に夫々設定される。なお、電圧VA又はVBと同じ出力レベル(レベル0,8)については、入力電圧V<1>、V<2>に電圧VA又はVBの一方のみが入力され、各差動対のテイル電流比は1値(比率1)が割り当てられている。
以上により、図8の仕様では、2個の差動対を有し、テイル電流制御回路13Aで所定の2個のテイル電流比を7値に切替制御する差動増幅器10Aを含むデジタルアナログ変換器100Aが、3ビットデジタルデータDTに基づき、電圧VA及びVB間を8分割する出力レベルのうちの8レベルの出力電圧Voutを増幅出力する。
[実施形態2/実施例2-1-2]
図9は、図3のデジタルアナログ変換器100Aに含まれるテイル電流制御回路13Aとして、図8の仕様に対応したテイル電流制御回路13A_3の構成を示す回路図である。
図9は、図3のデジタルアナログ変換器100Aに含まれるテイル電流制御回路13Aとして、図8の仕様に対応したテイル電流制御回路13A_3の構成を示す回路図である。
テイル電流制御回路13A_3では、図3に示す2個の可変電流源13_1及び13_2を、電流比0.25の定電流源13A_3a及び13A_3bと、電流比0.5の定電流源13A_3cと、電流比1の定電流源13A_3dと、からなる4個の定電流源、及びスイッチ13A_2a~13A_2dにて構成する。スイッチ13A_2a~13A_2dの各々は、定電流源13A_3a~13A_3dに夫々対応して設けられており、3ビットのデジタルデータ(D2~D0)及びその相補信号(XD2~XD0)に基づき、2個の差動対に夫々供給する2つのテイル電流を生成する。
すなわち、テイル電流制御回路13A_3は、デジタルデータ(D2~D0)に基づく形態で上記した4つの定電流源各々の電流を合成することで、2個の差動対に夫々供給するテイル電流のテイル電流比m<1>、m<2>を7値(0.25:0.5:0.75:1:1.25:1.5:1.75)に切替制御する。
なお、図9は、定電流源及びスイッチを夫々最少の4個で構成した例であるが、定電流源及びスイッチ各々の数は4個に限定されず、5個以上の複数個であっても良い。
[実施形態2/実施例2-2-1]
図10Aは、図3に示すデジタルアナログ変換器100Aにおいて、N=4、K=2とした場合の仕様の一例を示す図である。これにより、図3に示すデコーダ50A_1は、4ビットのデジタルデータDTに基づき、電圧(VA,VB)を4端子に振り分ける組合せを選択する。差動増幅器10Aは、並列接続された4個(K=2)の差動対を有し、それぞれの非反転入力端子が該4端子に接続され、デコーダ50A_1で選択された電圧(VA,VB)の組合せを入力電圧V<1>~<4>として入力する。テイル電流制御回路13Aは4個の差動対(11_1、12_1)~(11_4、12_4)に供給するテイル電流のそれぞれのテイル電流比m<1>~m<4>のうちのm<1>及びm<4>を該デジタルデータDTの下位3ビット(D2~D0)に応じて7値(0.25:0.5:0.75:1:1.25:1.5:1.75)に制御する。更に、テイル電流比m<2>及びm<3>を固定値1に制御する。上記構成により、上記した式(10)でK=2とした場合に得られる出力電圧Voutが出力される。
図10Aは、図3に示すデジタルアナログ変換器100Aにおいて、N=4、K=2とした場合の仕様の一例を示す図である。これにより、図3に示すデコーダ50A_1は、4ビットのデジタルデータDTに基づき、電圧(VA,VB)を4端子に振り分ける組合せを選択する。差動増幅器10Aは、並列接続された4個(K=2)の差動対を有し、それぞれの非反転入力端子が該4端子に接続され、デコーダ50A_1で選択された電圧(VA,VB)の組合せを入力電圧V<1>~<4>として入力する。テイル電流制御回路13Aは4個の差動対(11_1、12_1)~(11_4、12_4)に供給するテイル電流のそれぞれのテイル電流比m<1>~m<4>のうちのm<1>及びm<4>を該デジタルデータDTの下位3ビット(D2~D0)に応じて7値(0.25:0.5:0.75:1:1.25:1.5:1.75)に制御する。更に、テイル電流比m<2>及びm<3>を固定値1に制御する。上記構成により、上記した式(10)でK=2とした場合に得られる出力電圧Voutが出力される。
また、図10Aでは、電圧VA及びVB(レベル0,16)間を16分割するレベル0~16のうち、レベル1~15と電圧VA及びVBのうちの一方を含む合計16レベルを、4ビットのデジタルデータDTに応じて出力する際の仕様を示している。なお、図10Aは、4ビットのデジタルデータDTに応じて出力レベル1~16を出力する際の仕様を示しているが、4ビットのデジタルデータDTに応じて出力レベル0~15を出力する仕様にも対応可能である。尚、以下では、4ビットのデジタルデータDTに応じて出力レベル1~16を出力する仕様を一例にとって更に詳細な動作について説明する。
図10Aは、4ビットデジタルデータDTに対して、差動増幅器10Aの入力電圧V<1>~V<4>が互いに異なる仕様を示す。つまり、電圧VA及びVB(レベル0、16)間の出力レベル1~15に対して、V<1>は電圧VB(レベル16)のみ、V<4>は電圧VA(レベル0)のみに設定されている。出力レベル16は、V<1>~V<4>共に電圧VB(レベル16)に設定される。またテイル電流比の切替制御を行う2個の差動対は、出力レベル1~15において電圧VA(レベル0)のみが入力される(V<4>を受ける)1つの差動対と、電圧VB(レベル16)のみが入力される(V<1>を受ける)1つの差動対に対して行い、デジタルデータに応じて、V<1>、V<4>を受ける2個の差動対のテイル電流比m<1>、m<4>を7値(0.25:0.5:0.75:1:1.25:1.5:1.75)に切り替える。なお、2つの差動対のテイル電流比m<1>及びm<4>の7値の切替制御は、出力レベル1~15のうち、電圧VA又はVBと同じ出力レベル(レベル0,16)から、隣接する出力レベルのときにはテイル電流比0.25、1.75に夫々設定され、2番目に隣接する出力レベルのときはテイル電流比0.5、1.5に夫々設定され、3番目に隣接する出力レベルのときはテイル電流比0.75、1.25に夫々設定され、4番目に隣接する出力レベルのときはテイル電流比が共に1に夫々設定される。
尚、入力電圧V<2>及びV<3>を受ける差動対のテイル電流比m<2>、m<3>は、デジタルデータに拘わらず1値(比率1)に設定される。
入力電圧V<2>~V<3>は、出力レベル1~15に対して式(10)を満たす電圧VA(レベル0)及び電圧VB(レベル16)が入力される。入力電圧V<2>~V<3>を受ける差動対のテイル電流比(m<3>、m<4>)はデジタルデータに依らず1値(比率1)となる。
また、電圧VA又はVBと同じ出力レベル(レベル0,16)については、入力電圧V<1>~V<4>に電圧VA又はVBの一方のみが供給され、各差動対のテイル電流比は1値(比率1)が割り当てられている。
なお図10Aの仕様におけるテイル電流制御回路13Aは、図9において、デジタルデータ(D2~D0)のコード値によるテイル電流比m<1>及びm<2>に関与する回路を、テイル電流比m<1>及びm<4>に関与する回路に適用し、m<3>及びm<4>に対応した電流比1固定の定電流源を追加するなどで容易に構成可能である。
以上により、図10Aの仕様では、4個の差動対を有し、テイル電流制御回路13Aで所定の4個のテイル電流比を7値に切替制御する差動増幅器10Aを含むデジタルアナログ変換器100Aが、4ビットデジタルデータに基づき、電圧VA及びVB間を16分割する出力レベルのうちの16レベルの出力電圧Voutを増幅出力する。
[実施形態2/実施例2-2-2]
図10Bは、図3に示すデジタルアナログ変換器100Aにおいて、N=4、K=2とした場合の仕様の他の一例を示す図である。図10Bの仕様では、デコーダ50A_1で選択する2つの電圧(VA、VB)の組み合わせが図10Aとは異なり、4個の差動対への入力電圧V<1>~V<4>のうち、V<2>及びV<3>を共通に設定している。なお、入力電圧を共通化することで、電圧(VA,VB)を入力電圧V<1>~V<4>として振り分けるデコーダ50A_1の素子数を削減できる。
尚、図10Bは、図10Aと同様に、電圧VA及びVB(レベル0、16)間を16分割するレベル0~16のうち、レベル1~16を4ビットデジタルデータに対応させた仕様である。
図10Bは、図3に示すデジタルアナログ変換器100Aにおいて、N=4、K=2とした場合の仕様の他の一例を示す図である。図10Bの仕様では、デコーダ50A_1で選択する2つの電圧(VA、VB)の組み合わせが図10Aとは異なり、4個の差動対への入力電圧V<1>~V<4>のうち、V<2>及びV<3>を共通に設定している。なお、入力電圧を共通化することで、電圧(VA,VB)を入力電圧V<1>~V<4>として振り分けるデコーダ50A_1の素子数を削減できる。
尚、図10Bは、図10Aと同様に、電圧VA及びVB(レベル0、16)間を16分割するレベル0~16のうち、レベル1~16を4ビットデジタルデータに対応させた仕様である。
また、図10Bでは、テイル電流比の切替制御を行う2個の差動対の一方は、図10Aと同様に出力レベル1~15で電圧VB(レベル16)のみが入力される(V<1>を受ける)差動対であり、その差動対のテイル電流比をデジタルデータに応じて7値(0.25:0.5:0.75:1:1.25:1.5:1.75)に切り替える。一方、テイル電流比の切替制御を行う2個の差動対の他方について、図10Aとは異なり、出力レベル1~15で電圧VA(レベル0)のみが入力される差動対はない。このため、テイル電流比を切替制御の対象とする2個の差動対の他方については、デジタルデータD3のコード値に応じて電圧VA(レベル0)が入力される差動対に切り替える。具体的には、デジタルデータD3のコード値0で電圧VA(レベル0)が設定された電圧V<3>が入力される差動対と、D3のコード値1で電圧VA(レベル0)が設定された電圧V<4>が入力される差動対と、にテイル電流比の切替制御を施す。
これにより、図10Aと同様の作用を図10Bでも実現できる。なお、デジタルデータD3のコード値0の場合には、入力電圧V<3>が入力される差動対に代えて入力電圧V<2>が入力される差動対のテイル電流比を切替制御の対象としてもよい。また、上記したデジタルデータD3のコード値に基づく切替制御以外の方法でテイル電流比の切替制御を実施しても良い。このように、テイル電流比の切替制御対象となる2個の差動対は、入力電圧が同じならデジタルデータに基づき入れ替えることが可能である。
なお、図5Aに対する図5B、図5Dへの仕様変更と同様に、図10A、図10Bに対する仕様変更も可能である。
また図10Bの仕様におけるテイル電流制御回路では、図10Aの仕様に対応したテイル電流制御回路に対して、デジタルデータD3とその相補信号で制御するスイッチ回路を追加することで実現できる。つまり、デジタルデータD3のコード値に基づき、テイル電流比m<3>を7値に制御すると共にm<4>をテイル電流比固定(電流比1)に制御する状態と、テイル電流比m<4>を7値に制御すると共にm<3>をテイル電流比固定(電流比1)に制御する状態と、を上記スイッチ回路で切替制御する。
[実施形態3/実施例3-1-1]
図11は、図1に示すデジタルアナログ変換器100において、N=4、K=2とした場合の仕様の一例を示す図である。これにより、図1に示すデコーダ50_1は、4ビットのデジタルデータDTに基づき、電圧(VA,VB)を4端子に振り分ける組合せを選択する。差動増幅器10は、並列接続された4個(K=2)の差動対を有し、それぞれの非反転入力端子が該4端子に接続され、デコーダ50_1で選択された電圧(VA,VB)の組合せを、入力電圧V<1>~V<4>として入力する。テイル電流制御回路13は4個の差動対に供給するテイル電流のそれぞれのテイル電流比m<1>~m<4>を該デジタルデータDTの下位4ビット(D3~D0)に応じて4値(0.25:0.75:1.25:1.75)に制御する。上記構成により、上記した式(10)でK=2とした場合に得られる出力電圧Voutが出力される。
図11は、図1に示すデジタルアナログ変換器100において、N=4、K=2とした場合の仕様の一例を示す図である。これにより、図1に示すデコーダ50_1は、4ビットのデジタルデータDTに基づき、電圧(VA,VB)を4端子に振り分ける組合せを選択する。差動増幅器10は、並列接続された4個(K=2)の差動対を有し、それぞれの非反転入力端子が該4端子に接続され、デコーダ50_1で選択された電圧(VA,VB)の組合せを、入力電圧V<1>~V<4>として入力する。テイル電流制御回路13は4個の差動対に供給するテイル電流のそれぞれのテイル電流比m<1>~m<4>を該デジタルデータDTの下位4ビット(D3~D0)に応じて4値(0.25:0.75:1.25:1.75)に制御する。上記構成により、上記した式(10)でK=2とした場合に得られる出力電圧Voutが出力される。
すなわち、図11の仕様に対応した、図1に示すテイル電流制御回路13は、4ビットのデジタルデータDTを受け、4個の差動対のテイル電流比m<1>~m<4>を4値に制御する。
なお、図11では、2つの電圧VA,VB(レベル0、16)間を16分割するレベル0~16のうち、電圧VB(レベル16)を含む合計16レベル(出力レベル1~16)を4ビットのデジタルデータDTに応じて出力する際の仕様を示しているが、4ビットのデジタルデータDTに応じて電圧VA(レベル0)を含む合計16レベル(出力レベル0~15)を出力する仕様にも対応可能である。また、上記した4値については、比率で1:3:5:7としても同じである。便宜上、図11では平均が1となる比率で表す。
ところで、図11に示す仕様は、前述した他の仕様とは異なり、所定の2個の差動対のテイル電流比の切替制御を行うだけでは、実現できず、4個の差動対のテイル電流比の切替制御が必要となる。
このように、図11に示す仕様に沿ったデジタルアナログ変換器100によれば、テイル電流制御回路13にて4個の差動対のテイル電流比を4値にて切替制御することで、電圧VA及びVB間を16分割する出力レベルのうちの16レベルの出力電圧Voutを増幅出力することが可能となる。
[実施形態3/実施例3-1-2]
図12は、図1に示すデジタルアナログ変換器100に含まれるテイル電流制御回路13として、図11の仕様に対応したテイル電流制御回路13A_4の構成を示す回路図である。
図12は、図1に示すデジタルアナログ変換器100に含まれるテイル電流制御回路13として、図11の仕様に対応したテイル電流制御回路13A_4の構成を示す回路図である。
テイル電流制御回路13A_4は、電流比0.25の定電流源13A_4a及び13A_4bと、電流比0.5の定電流源13A_4c及び13A_4dと、電流比1.25の定電流源13A_4e及び13A_4fと、スイッチ回路13_1xと、を含む。スイッチ回路13_1xは、4個の差動対の各々と、定電流源13A_4a~13A_4fの各々の電流を、4ビットのデジタルデータD3~D0及びその相補信号XD3~XD0に基づき合成し、4個の差動対の各々へ供給する4つのテイル電流を生成する。つまり、スイッチ回路13_1xにより、図11の仕様に沿って、4個の差動対各々のテイル電流比m<1>~m<4>を4値(0.25:0.75:1.25:1.75)に切替制御する。
[実施形態4]
図13は、図1に示すデジタルアナログ変換器100の変形例を示すデジタルアナログ変換器150の構成を示す回路図である。
図13は、図1に示すデジタルアナログ変換器100の変形例を示すデジタルアナログ変換器150の構成を示す回路図である。
デジタルアナログ変換器150は、デジタルアナログ変換器100が変換対象として扱えるデジタルデータDTのビット数Nよりも多いM(Mは4以上の整数)ビットのデジタルデータDTを変換対象とするデジタルアナログ変換器である。
デジタルアナログ変換器150は、参照電圧生成部90、デコーダ50及び差動増幅器10を含む。
参照電圧生成部90は、直流の基準電源電圧VGH、及び基準電源電圧VGHより低電圧の基準電源電圧VGLを受ける。参照電圧生成部90は、基準電源電圧VGH及びVGLに基づき、夫々電圧値が異なる参照電圧Vg0~VgR(Rは2以上の整数)を生成し、かかる参照電圧Vg0~VgRをデコーダ50に供給する。
デコーダ50は、サブデコーダ50S_1及び50S_2を含む。
サブデコーダ50S_2は、MビットのデジタルデータDT及び参照電圧Vg0~VgRを受け、Mビットデジタルデータの上位ビット、例えば上位(M-N)ビット、に基づき、参照電圧Vg0~VgRのうちから、互いに隣接する一対の電圧を2つの電圧(VA、VB)として選択する。サブデコーダ50S_2は、選択した2つの2つの電圧(VA、VB)をサブデコーダ50S_1に供給する。
サブデコーダ50S_1は、Mビットデジタルデータの下位Nビット及び2つの電圧(VA、VB)に応じて、該電圧(VA,VB)を差動増幅器10の2のK乗個の端子、つまり入力端子t<1>~t<2K>に振り分ける組合せを選択する。サブデコーダ50S_1は、電圧(VA,VB)を入力端子t<1>~t<2K>に夫々振り分けた電圧群を、入力電圧V<1>~V<2K>として、差動増幅器10の入力端子t<1>~t<2K>に供給する。
差動増幅器10は、出力対同士が共通接続され、並列接続された2のK乗個(KはN>K>0の正数)の差動対を備え、それぞれの非反転入力端子が2のK乗個の入力端子t<1>~t<2K>に接続されている。
尚、サブデコーダ50S_1及び差動増幅器10は、図1と同様の構成であり、Nビットのデジタルデータに応じて、電圧(VA,VB)を2のN乗個に分割した電圧レベルを増幅出力する。
よって、図13に示す構成によれば、Mビットデジタルデータの上位(M-N)ビットに応じて、電圧(VA,VB)が複数選択されることにより、2のN乗個の電圧数の所定倍の電圧レベルを増幅出力することができる。なお、図13に示すサブデコーダ50S_1及び差動増幅器10を、図3に示すデコーダ50A_1及び差動増幅器10Aに変更することも可能である。
従って、図13に示すデジタルアナログ変換器150によれば、図1に示すデジタルアナログ変換器100と同様に、差動増幅器10の差動対数を、従来の1/2以下の2のK乗個に削減できる。また、このような差動対数の削減により、デコーダ50_1で選択する2つの電圧(VA、VB)の組合せも減るため、デコーダ50_1を構成する素子数も削減して省面積化を図ることが可能となる。
特に、変換対象となるデジタルデータのビット数が多い場合には、デジタルアナログ変換器の回路規模増大を抑え、チップ面積の増大を抑制する有効な手段となる。
図14は、図13に示すデジタルアナログ変換器150における仕様例であり、N=3、Kは2以下の正数とし、電圧(VA,VB)を分割する8個の電圧レベルを出力する際の仕様、つまり図5A、図5C、図5D、又は図8に対応する仕様である。
かかる仕様によれば、サブデコーダ50S_2において、上位(M-N)ビットのデジタルデータに応じて、2つの電圧(VA、VB)の電圧レベルを8つの出力レベルおき、つまり、(0,8)、(8,16)、(16,24)、…のように選択することで、出力レベル1~8、9~16、17~24、…を得ることができる。
すなわち、図13に示す構成によれば、図5A、図5C、図5D、及び図8の各仕様を更に多値のレベル出力が可能なものに拡張することができる。なお電圧(VA,VB)の電圧差は上位(M-N)ビットで選択される電圧毎に異なってもよい。同様に、図13に示す構成により、他の仕様例においても多値レベル出力に拡張することが可能となる。
要するに、上記した実施形態1~4にて示されるデジタルアナログ変換器(100、100A、150)としては、以下の差動増幅器及びデコーダを含むものであれば良い。
すなわち、差動増幅器(10、10A)は、自身の複数の入力端(t<1>~t<2K>)で夫々受けた電圧(V<1>~V<2K>)に基づく演算結果に応じて出力端子(Sk)より出力電圧(Vout)を出力する。デコーダ(50、50_1、50A_1)は、Nビット(Nは3以上の正数)のデジタルデータ(DT)に基づき、差動増幅器(10、10A)の複数の入力端(t<1>~t<2K>)の各々に、第1の電圧(VA)及び第2の電圧(VB)のうちの一方を振り分けて供給する(図5A~図5D、図7A、図7B、図8、図10A、図10B、図11)。尚、差動増幅器は、以下の2のK乗個(Kは正数でN>K)の差動対、増幅段、及びテイル電流制御回路を含む。
すなわち、2のK乗個の差動対[(11_1、12_1)~(11_2K、12_2K)]は、出力電圧(Vout)が共通に入力される反転入力端(12_1~12_2K)及び複数の入力端で受けた電圧(V<1>~V<2K>)のうちの1つが入力される非反転入力端(11_1~11_2K)を夫々が含み、各々の差動対はテイル電流で駆動され、出力対同士が互いに共通に接続されている。
増幅段(30)は、共通接続された2のK乗個の差動対の出力対の一方又は両方の出力信号に基づく増幅作用により出力電圧(Vout)を生成し出力端子(Sk)へ出力する。
テイル電流制御回路(13、13A)は、NビットのデジタルデータDTのうちの所定ビットに基づき、上記した2のK乗個の差動対の各々にテイル電流を供給するとともに、テイル電流の基準電流値(Io)に対する電流比を個別に制御する。
次に、本発明のデジタルアナログ変換器を表示装置のデータドライバに適用した場合の構成について説明する。
[実施形態5/実施例1]
図15は、本発明に係るデータドライバを含む表示装置200の概略構成を示すブロック図である。
図15は、本発明に係るデータドライバを含む表示装置200の概略構成を示すブロック図である。
表示装置200は、表示パネル15、表示コントローラ16、走査ドライバ17及びデータドライバ18を含む。
表示パネル15は、例えば液晶又は有機ELパネル等からなり、2次元画面の水平方向に伸張するm個(mは2以上の自然数)の水平走査線GL1~GLmと、2次元画面の垂直方向に伸張するn個(nは2以上の自然数)のデータ線DL1~DLnと、を含む。水平走査線及びデータ線の各交叉部には、画素を担う表示セルが形成されている。
表示コントローラ16は、映像信号VDに基づき、スタートパルス、クロック信号CLK、垂直及び水平同期信号等の各種制御信号、並びに各画素の輝度レベルを表す映像デジタルデータ片の系列を含む映像デジタル信号DVSを生成する。
表示コントローラ16は、上記した水平同期信号に同期した走査タイミング信号を生成しこれを走査ドライバ17に供給すると共に、上記した映像デジタル信号DVSをデータドライバ18に供給する。
走査ドライバ17は、表示コントローラ16から供給された走査タイミング信号に基づいて、水平走査パルスを表示パネル15の水平走査線GL1~GLmの各々に順次印加する。
データドライバ18は、シフトレジスタ80、データレジスタラッチ70、レベルシフタ60、参照電圧生成部90、n個のデコーダ50及びn個の差動増幅器10を含む。
表示コントローラ16は、映像信号VDに基づき、スタートパルス、クロック信号CLK、垂直及び水平同期信号等の各種制御信号、並びに各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の系列を含む映像デジタル信号DVSを生成し、これをデータドライバ18に供給する。
シフトレジスタ80は、映像デジタル信号DVSに含まれるスタートパルスに応じて、クロック信号CLKに同期してラッチの選択を行う為の複数のラッチタイミング信号を生成し、データレジスタラッチ70に供給する。
データレジスタラッチ70は、シフトレジスタ80から供給されたラッチタイミング信号の各々に基づき、映像デジタル信号DVSに含まれる映像デジタルデータ片を所定個(例えばn個)毎に取り込み、各映像デジタルデータ片を表すn個の映像デジタルデータ信号をレベルシフタ60に供給する。
レベルシフタ60は、データレジスタラッチ70から供給されたn個の映像デジタルデータ信号の各々に対して、その信号振幅を増加するレベルシフト処理を施して得たn個のレベルシフト後の映像デジタルデータ信号を各デコーダ50に供給する。
参照電圧生成部90は、直流の基準電源電圧VGH、及び基準電源電圧VGHより低電圧の基準電源電圧VGLを受ける。参照電圧生成部90は、基準電源電圧VGH及びVGLに基づき、夫々電圧値が異なる参照電圧Vg0~VgRを生成し、かかる参照電圧Vg0~VgRを、データドライバ18のn個の出力チャネルに夫々対応して設けられたn個のデコーダ50の各々に供給する。
デコーダ50の各々は、上記した参照電圧群のうちから、レベルシフタ60にてレベルシフトされた映像デジタルデータ信号に対応した一対の参照電圧を選択する。そして、デコーダ50の各々は、選択した一対の参照電圧を2つの電圧(VA、VB)として、データドライバ18のn個の出力チャネルに夫々対応して設けられている差動増幅器10に供給する。
差動増幅器10は、入力された電圧VA及びVB間を分割する例えば16レベルの出力電圧Voutのうちの1つを生成し、この出力電圧Voutを有する駆動信号を出力する。この際、n個の差動増幅器10から出力されたn個の駆動信号は、駆動信号S1~Snとして表示パネル15のデータ線DL1~DLnに夫々供給される。
ここで、図15に示されるデータドライバ18の各出力毎に設けられるデコーダ50、差動増幅器10及び参照電圧生成部90として、図13に示すデジタルアナログ変換器150を適用することができる。
つまり、図15に示すデコーダ50は、レベルシフタ60から供給された映像デジタルデータ信号に基づき、参照電圧生成部90が生成した参照電圧Vg0~VgRのうちから、互いに隣接する一対の2つの電圧(VA、VB)を選択する。そして、デコーダ50は、選択した2つの電圧(VA、VB)を、差動増幅器10の入力端子t<1>~t<2K>へ振り分けて供給する。また、映像デジタルデータ信号のうちの例えば所定の下位ビット群が差動増幅器10に供給され、差動増幅器10の所定の差動対のテイル電流比を3値以上に切替制御する。これにより、差動増幅器10は、選択された2つの電圧(VA、VB)の組合せごとに、電圧VA及びVB間を分割する2のN乗個の電圧レベルを増幅出力する。
この際、図13に示すデジタルアナログ変換器150は省面積化されているので、これを出力チャネル数(n個)分だけ備えた図15に示すデータドライバ18の省面積化が図られる。
[実施形態5/実施例2]
図16は、図15に示す参照電圧生成部90の内部構成の一例を示す回路図である。
図16は、図15に示す参照電圧生成部90の内部構成の一例を示す回路図である。
参照電圧生成部90は、ガンマ設定デジタルコードに従って、表示パネル15の表示特性に適合したガンマ特性に沿った電圧値を夫々が有する複数のガンマ電源電圧を生成し、当該複数のガンマ電源電圧に基づき参照電圧Vg0~VgR(Rは2以上の整数)を生成する。
図16に示すように、参照電圧生成部90は、差動増幅器10G_1a及び10G_1b、ラダー抵抗R1及びR2、x(xは3以上の整数)個のデコーダ50G、x個のガンマアンプ10G-2、及びレベルシフタ60Gを含む。
差動増幅器10G_1aは、外部供給されたガンマ基準電圧を有する基準電源電圧VGHを電流増幅した電圧をラダー抵抗R1の一端に印加する。
差動増幅器10G_1bは、外部供給されており、基準電源電圧VGHより低いガンマ基準電圧を示す基準電源電圧VGLを電流増幅した電圧をラダー抵抗R1の他端に印加する。
ラダー抵抗R1は、その一端及び他端に印加された電圧間を分圧して複数の線形分圧電圧を生成し、x個のデコーダ50Gの各々に供給する。
レベルシフタ60Gは、例えば10~12ビットのガンマ設定デジタルコードを受け、各ビットの信号レベルの信号振幅を増加するレベルシフト処理を施して得た、夫々が10~12ビットのガンマ設定デジタルコード片をx個のデコーダ50Gに供給する。
各デコーダ50Gの各々は、ラダー抵抗R1にて生成された複数の線形分圧電圧のうちから、ガンマ設定デジタルデータ片に基づき、互いに隣接する2つの線形分圧電圧を2つの電圧(VA,VB)として選択し、更にガンマアンプ10G-2の複数の差動対の各々に対して、選択した電圧VA又はVBを入力電圧として振り分ける。
各ガンマアンプ10G-2は、例えば図1又は図3に示す差動増幅器10又は10Aからなり、電圧VA又はVBが夫々に振り分けられた入力電圧V<1>~V<2K>に基づき、電圧VA及びVB間を分割した各電圧レベルを、ガンマ電源電圧として出力する。所定数(x個)のガンマアンプ10G-2から夫々出力されたx個のガンマ電源電圧は、ガンマ電源電圧VG1~VGXとしてラダー抵抗R2の両端タップ及び中間タップに供給される。これにより、ラダー抵抗R2は、ガンマ特性に対応した参照電圧Vg0~VgR(Rは2以上の整数)を生成する。
ここで、図16に示すデコーダ50G及びガンマアンプ10G_2として、図13に示すデジタルアナログ変換器150を適用することができる。高精度なガンマ特性に対応する場合、ガンマ設定デジタルコードは10~12ビットになるため、従来はラダー抵抗R1から複数の分圧電圧を引き出す配線数やデコーダ50Gを構成する素子数、ガンマアンプ10G_2の差動対数が多くなり、参照電圧生成部90の面積が増大するという問題があった。しかしながら、デコーダ50G及びガンマアンプ10G_2として、図13に示すデジタルアナログ変換器150の構成を採用することで、デコーダ50G及びガンマアンプ10G_2の省面積化を実現することができる。
10 差動増幅器
13、13A テイル電流制御回路
20 増幅回路
50、50_1、50A_1 デコーダ
100、150 デジタルアナログ変換器
13、13A テイル電流制御回路
20 増幅回路
50、50_1、50A_1 デコーダ
100、150 デジタルアナログ変換器
Claims (17)
- Nビット(Nは3以上の正数)のデジタルデータをアナログの出力電圧に変換して出力するデジタルアナログ変換回路であって、
複数の入力端を有し、前記複数の入力端で夫々受けた電圧に基づく演算結果に応じて出力端子より前記出力電圧を出力する差動増幅器と、
第1及び第2の電圧を受け、前記Nビットのデジタルデータに基づき、前記差動増幅器の前記複数の入力端の各々に、前記第1及び前記第2の電圧の一方を振り分けて供給する第1のデコーダと、を含み、
前記差動増幅器は、
前記出力電圧が共通に入力される反転入力端、及び前記複数の入力端で受けた電圧のうちの1つが入力される非反転入力端を夫々が含み、各々がテイル電流で駆動され、出力対同士が互いに共通接続された2のK乗個(Kは正数でN>K)の差動対と、
共通接続された前記2のK乗個の差動対の出力対の一方又は両方の出力信号に基づく増幅作用により前記出力電圧を生成する増幅段と、
前記Nビットのデジタルデータのうちの所定ビットに基づき、前記2のK乗個の差動対の各々に前記テイル電流を供給するとともに、前記テイル電流の基準電流値に対する電流比を前記差動対毎に個別に制御するテイル電流制御回路と、を有し、
前記Nビットのデジタルデータに応じて、前記第1の電圧及び前記第2の電圧を2のN乗個に分割する電圧レベルの1つを前記出力電圧として出力することを特徴とするデジタルアナログ変換回路。 - 前記2のK乗個の差動対の各々は、同一導電型で同等な特性を有するトランジスタ対で構成され、差動対同士も互いに同一導電型で同等な特性を有するトランジスタ対とされていることを特徴とする請求項1に記載のデジタルアナログ変換回路。
- 前記テイル電流制御回路は、前記2のK乗個の差動対の各々に供給する前記テイル電流の前記電流比の合計又は平均が約一定となるように前記電流比の各々を制御することを特徴とする請求項1に記載のデジタルアナログ変換回路。
- 前記テイル電流制御回路は、前記2のK乗個の差動対のうちの少なくとも所定の2個の差動対に供給する前記テイル電流の前記電流比を、前記所定ビットに応じて可変制御することを特徴とする請求項3に記載のデジタルアナログ変換回路。
- 前記第1の電圧又は前記第2の電圧と同一の電圧値を除く電圧値を有する前記出力電圧を出力する場合には、前記第1のデコーダは、少なくとも前記第1の電圧及び前記第2の電圧のうちの一方を前記所定の2個の差動対のうちの一方に選択出力し、前記第1の電圧及び前記第2の電圧のうちの他方を前記所定の2個の差動対のうちの他方に選択出力することを特徴とする請求項4に記載のデジタルアナログ変換回路。
- 前記テイル電流制御回路は、前記所定の2個の差動対に対する前記テイル電流の前記電流比の制御を、前記デジタルデータに応じて入力電圧が同一の別の差動対と入れ替えることを特徴とする請求項4に記載のデジタルアナログ変換回路。
- 前記テイル電流制御回路は、前記2のK乗個の差動対から前記所定の2個の差動対を除く差動対各々に供給する前記テイル電流の前記電流比を前記デジタルデータに依らず一定値に制御することを特徴とする請求項4に記載のデジタルアナログ変換回路。
- 前記テイル電流制御回路は、前記2のK乗個の差動対各々のうちで自身の前記非反転入力端に入力される電圧が同一となる複数の差動対に対し、各々に供給する前記テイル電流の前記電流比の合計又は平均が同じとなる複数の前記電流比に制御することを特徴とする請求項4に記載のデジタルアナログ変換回路。
- 前記テイル電流制御回路は、前記2のK乗個の差動対の各々に供給する前記テイル電流の前記電流比を3値、4値、又は7値にて制御することを特徴とする請求項1に記載のデジタルアナログ変換回路。
- 前記差動増幅器が前記Nビットのデジタルデータに応じて、前記第1の電圧及び前記第2の電圧を2のN乗個に分割する電圧レベルを前記出力電圧として出力する構成において、前記2のK乗個の差動対はKが(N-1)とされ、前記出力電圧のうち前記第1の電圧及び前記第2の電圧と同一の電圧値を除く第1~第wの電圧レベルに対し、
前記テイル電流制御回路は、少なくとも所定の2個の差動対に供給する前記テイル電流の前記電流比を電圧レベルに応じて3値に可変制御し、その制御方法は、前記第1~第wの電圧レベルのうちの前記第1の電圧又は前記第2の電圧から奇数番目の電圧レベルを出力する際には前記所定の2個の差動対の各々に供給する前記テイル電流の前記電流比を0.5及び1.5に夫々制御し、前記第1~第wの電圧レベルのうちの前記第1の電圧又は前記第2の電圧から偶数番目の電圧レベルを出力する際には前記所定の2個の差動対の各々に供給する前記テイル電流の前記電流比を1に制御することを特徴とする請求項4に記載のデジタルアナログ変換回路。 - 前記差動増幅器が前記Nビットのデジタルデータに応じて、前記第1の電圧及び前記第2の電圧を2のN乗個に分割する電圧レベルを前記出力電圧として出力する構成において、前記2のK乗個の差動対はKが(N-2)とされ、前記出力電圧のうち前記第1の電圧及び前記第2の電圧と同一の電圧値を除く第1~第wの電圧レベルに対し、
前記テイル電流制御回路は、少なくとも所定の2個の差動対に供給する前記テイル電流の前記電流比を電圧レベルに応じて7値に可変制御し、その制御方法は、
前記第1~第wの電圧レベルのうちの前記第1の電圧又は前記第2の電圧から隣り合う第1番目の電圧レベルを出力する際には前記所定の2個の差動対の各々に供給する前記テイル電流の前記電流比を0.25及び1.75に制御し、
前記第1~第wの電圧レベルのうちの前記第1の電圧又は前記第2の電圧から隣り合う第2番目の電圧レベルを出力する際には前記所定の2個の差動対の各々に供給する前記テイル電流の前記電流比を0.5及び1.5に制御し、
前記第1~第wの電圧レベルのうちの前記第1の電圧又は前記第2の電圧から隣り合う第3番目の電圧レベルを出力する際には前記所定の2個の差動対の各々に供給する前記テイル電流の前記電流比を0.75及び1.25に制御し、
前記第1~第wの電圧レベルのうちの前記第1の電圧又は前記第2の電圧から隣り合う第4番目の電圧レベルを出力する際には前記所定の2個の差動対の各々に供給する前記テイル電流の前記電流比を共に1に制御することを特徴とする請求項4に記載のデジタルアナログ変換回路。 - 前記差動増幅器が前記Nビットのデジタルデータに応じて、前記第1の電圧及び前記第2の電圧を2のN乗個に分割する電圧レベルを前記出力電圧として出力する構成において、前記2のK乗個の差動対はKが(N-2)とされ、前記出力電圧の各々に対し、
前記テイル電流制御回路は、前記2のK乗個の差動対の各々に供給する前記テイル電流の前記電流比を、電圧レベルに応じて、平均値が1となる0.25及び0.75及び1.25及び1.75の4値の組合せに可変制御することを特徴とする請求項3に記載のデジタルアナログ変換回路。 - 前記テイル電流制御回路は、
前記電流比が固定の複数の定電流源と、
前記Nビットのデジタルデータのうちの前記所定ビットに基づき、前記複数の定電流源から合成する電流の組合わせを変更するスイッチ回路と、を含み、
前記2のK乗個の差動対の各々に供給する前記テイル電流のうち前記電流比が可変となる差動対にはスイッチ回路を経由した電流を供給することを特徴とする請求項1~12のいずれか1に記載のデジタルアナログ変換回路。 - 異なる電圧値を有する複数の参照電圧を生成する参照電圧生成部と、
前記Nビットのデジタルデータを含むM(MはM>Nとなる整数)ビットのデジタルデータ及び前記複数の参照電圧を受け、
前記Mビットの前記デジタルデータの(MーN)ビットに基づき、前記複数の参照電圧のうちから隣接する2つの参照電圧を選択し夫々を前記第1の電圧及び前記第2の電圧として前記第1のデコーダに供給する第2のデコーダと、を更に含むことを特徴とする請求項1に記載のデジタルアナログ変換回路。 - 前記参照電圧生成部は、
両端に所定の電源電圧が与えられ、抵抗分割により複数の電圧を生成する第1のラダー抵抗と、
前記複数の電圧を受け、ガンマ設定デジタルコードに基づき、前記複数の電圧のうちから隣接する2つの電圧を選択し、前記2つの電圧のうちの一方又は他方を複数の入力電圧として振り分ける第3のデコーダと、
夫々が複数の入力端を有し、前記複数の入力端で受けた前記入力電圧の加重平均電圧をガンマ電源電圧として夫々が出力する複数のガンマアンプと、
前記複数のガンマアンプから夫々出力された前記ガンマ電源電圧を複数のタップに受け、前記複数のタップ間の抵抗分割により前記複数の参照電圧を生成する第2のラダー抵抗と、を含み、
前記ガンマアンプは、
前記ガンマ電源電圧が共通に入力される反転入力端、及び前記複数の入力電圧のうちの1つが入力される非反転入力端を夫々が含み、各々がテイル電流で駆動され、出力対同士が互いに共通接続された2のべき乗個の差動対と、
前記ガンマ設定デジタルコードのうちの所定ビットに基づき、前記2のべき乗個の差動対の各々に前記テイル電流を供給するとともに、前記テイル電流の基準電流値に対する電流比を前記差動対毎に個別に制御する第2のテイル電流制御回路と、を有し、
前記ガンマ設定デジタルコードに応じて、前記2つの電圧を2のべき乗個に分割する電圧レベルの1つを前記ガンマ電源電圧として出力することを特徴とする請求項14に記載のデジタルアナログ変換回路。 - 請求項1、14及び15のいずれか1に記載の前記デジタルアナログ変換回路を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換回路により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、前記複数の出力電圧を夫々が有する複数の駆動信号を表示パネルの複数のデータ線に夫々供給することを特徴とするデータドライバ。
- 複数の表示セルが夫々に接続されている複数のデータ線を有する表示パネルと、
請求項1、14及び15のいずれか1に記載の前記デジタルアナログ変換回路を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換回路により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、前記複数の出力電圧を夫々が有する複数の駆動信号を前記表示パネルの前記複数のデータ線に夫々供給するデータドライバと、を有することを特徴とする表示装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022153272A JP2024047657A (ja) | 2022-09-27 | 2022-09-27 | デジタルアナログ変換回路、データドライバ及び表示装置 |
CN202311207696.0A CN117789652A (zh) | 2022-09-27 | 2023-09-19 | 数字模拟转换电路、数据驱动器以及显示装置 |
US18/470,373 US20240105090A1 (en) | 2022-09-27 | 2023-09-19 | Digital-to-analog conversion circuit, data driver, and display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022153272A JP2024047657A (ja) | 2022-09-27 | 2022-09-27 | デジタルアナログ変換回路、データドライバ及び表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2024047657A true JP2024047657A (ja) | 2024-04-08 |
Family
ID=90359621
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022153272A Pending JP2024047657A (ja) | 2022-09-27 | 2022-09-27 | デジタルアナログ変換回路、データドライバ及び表示装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20240105090A1 (ja) |
JP (1) | JP2024047657A (ja) |
CN (1) | CN117789652A (ja) |
-
2022
- 2022-09-27 JP JP2022153272A patent/JP2024047657A/ja active Pending
-
2023
- 2023-09-19 CN CN202311207696.0A patent/CN117789652A/zh active Pending
- 2023-09-19 US US18/470,373 patent/US20240105090A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US20240105090A1 (en) | 2024-03-28 |
CN117789652A (zh) | 2024-03-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4100407B2 (ja) | 出力回路及びデジタルアナログ回路並びに表示装置 | |
JP5334353B2 (ja) | 液晶表示装置のソースドライバ | |
JP4401378B2 (ja) | デジタルアナログ変換回路とデータドライバ及びそれを用いた表示装置 | |
JP4609297B2 (ja) | デジタルアナログ変換器、それを用いたデータドライバ及び表示装置 | |
KR101243169B1 (ko) | 디지털·아날로그 변환기 | |
JP4661324B2 (ja) | デジタルアナログ回路とデータドライバ及び表示装置 | |
US8111184B2 (en) | Digital-to-analog converting circuit, data driver and display device | |
JP5607815B2 (ja) | デジタルアナログ変換回路及び表示装置のデータドライバ | |
JP2002043944A (ja) | Da変換器およびそれを用いた液晶駆動装置 | |
US7423572B2 (en) | Digital-to-analog converter | |
JP2005208241A (ja) | 発光素子駆動回路 | |
JP2005208242A (ja) | 発光素子駆動回路 | |
JP2023171531A (ja) | デジタルアナログ変換回路及びデータドライバ | |
CN111696466B (zh) | 数字模拟转换电路和数据驱动器 | |
US7671775B2 (en) | Digital-to-analog converter | |
KR100789700B1 (ko) | 가분할 저항 셀을 구비하는 dac | |
JP2024047657A (ja) | デジタルアナログ変換回路、データドライバ及び表示装置 | |
US20240259033A1 (en) | Digital-to-analog converter, data driver, and display device | |
JP2009258237A (ja) | 液晶駆動装置 | |
US20240242651A1 (en) | Digital-to-analog converter, data driver, and display device | |
US7411536B1 (en) | Digital-to-analog converter | |
JP2024101608A (ja) | デジタルアナログ変換器、データドライバ及び表示装置 | |
CN118411915A (zh) | 数字模拟转换器、数据驱动器以及显示装置 |