JP6842271B2 - 電源回路及び半導体記憶装置 - Google Patents

電源回路及び半導体記憶装置 Download PDF

Info

Publication number
JP6842271B2
JP6842271B2 JP2016199171A JP2016199171A JP6842271B2 JP 6842271 B2 JP6842271 B2 JP 6842271B2 JP 2016199171 A JP2016199171 A JP 2016199171A JP 2016199171 A JP2016199171 A JP 2016199171A JP 6842271 B2 JP6842271 B2 JP 6842271B2
Authority
JP
Japan
Prior art keywords
voltage
period
voltage monitoring
unit
charge pump
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016199171A
Other languages
English (en)
Other versions
JP2018061401A (ja
Inventor
博之 谷川
博之 谷川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2016199171A priority Critical patent/JP6842271B2/ja
Priority to CN201710913036.2A priority patent/CN107919144B/zh
Priority to US15/726,387 priority patent/US10096367B2/en
Publication of JP2018061401A publication Critical patent/JP2018061401A/ja
Application granted granted Critical
Publication of JP6842271B2 publication Critical patent/JP6842271B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dc-Dc Converters (AREA)
  • Read Only Memory (AREA)
  • Dram (AREA)

Description

本発明は、電源回路、特に電源電圧の昇圧を行うチャージポンプを備えた電源回路、及びこの電源回路が形成されている半導体記憶装置に関する。
フラッシュメモリ等の不揮発性半導体メモリでは、データの読出、書込又は消去を行う際にメモリセルに印加する電圧として、外部供給された電源電圧よりも高い電圧を必要とする。そこで、不揮発性半導体メモリでは、チャージポンプ等の昇圧回路により、外部供給された電源電圧をデータの読出、書込又は消去に必要な電圧値に昇圧させている。また、チャージポンプによって生成された昇圧電圧を目標値に維持させる為に、昇圧電圧の電圧値を検出する分圧回路と、当該分圧回路によって検出された電圧値と基準電圧との大きさを比較判定しその比較判定の結果に基づきチャージポンプの動作及び停止を制御するコンパレータと、を設けたものが知られている（例えば特許文献１参照）。
特開２００５−２０９７１号公報
しかしながら、このようなチャージポンプ回路には、比較的大きな電流を消費する分圧回路及びコンパレータが設けられている為、低消費電力化が困難であるという問題があった。
本発明は、チャージポンプ回路を含む電源回路に対して低消費電力化を図ることが可能な電源回路、及びこの電源回路を含む半導体記憶装置を提供することを目的とする。
本発明に係る電源回路は、電源電圧を昇圧した昇圧電圧を生成して出力するチャージポンプ部を含む電源回路であって、前記昇圧電圧を分圧した分圧電圧と所定の参照電圧との電圧の大きさの比較判定をなす電圧監視部と、前記比較判定の結果、前記分圧電圧が前記参照電圧以下である場合には前記チャージポンプ部を動作させる一方、前記比較判定の結果、前記分圧電圧の方が前記参照電圧より大きい場合には前記チャージポンプ部の動作を停止させるチャージポンプ制御部と、省電力動作を促すパワーダウンモード又は前記省電力動作を行わないスタンバイモードを示す第１の動作モード信号を受け、前記第１の動作モード信号が前記パワーダウンモードを示す場合に、前記電圧監視部を間欠的に停止させる電圧監視制御部と、を有する。
また、本発明に係る半導体記憶装置は、電源電圧を昇圧した昇圧電圧を生成するチャージポンプ部を含む電源回路と、複数のワード線と前記ワード線の各々に交叉する複数のビット線との交叉部にメモリセルが形成されているメモリセルアレイと、前記昇圧電圧に基づき前記ワード線の各々に選択電圧を供給するロウデコーダと、を含む半導体記憶装置であって、前記電源回路は、前記昇圧電圧を分圧した分圧電圧と所定の参照電圧との電圧の大きさの比較判定をなす電圧監視部と、前記比較判定の結果、前記分圧電圧が前記参照電圧以下である場合には前記チャージポンプ部を動作させる一方、前記比較判定の結果、前記分圧電圧の方が前記参照電圧より大きい場合には前記チャージポンプ部の動作を停止させるチャージポンプ制御部と、省電力動作を促すパワーダウンモード又は前記省電力動作を行わないスタンバイモードを示す第１の動作モード信号を受け、前記第１の動作モード信号が前記パワーダウンモードを示す場合に、記電圧監視部を間欠的に停止させる電圧監視制御部と、を有する。
本発明においては、チャージポンプ部によって昇圧された昇圧電圧の電圧値を所定の目標電圧に収束させるために設けられた電圧監視部を間欠的に停止させている。これにより、昇圧電圧の電圧値を大幅に低下することなく、電源回路の低消費電力化が図られるようになる。
本発明に係る電源回路を含む半導体記憶装置２００の構成を示すブロック図である。 本発明に係る電源回路３００の構成の一例を示すブロック図である。 電源回路３００の内部動作の一例を示すタイムチャートである。 電源回路３００の構成の他の一例を示すブロック図である。 図４に示す構成を採用した場合における電源回路３００の内部動作の一例を示すタイムチャートである。 電源回路３００の構成の他の一例を示すブロック図である。 ロウデコーダ１０２に含まれるドライブ回路ＤＲＶの構成を示す回路図である。
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図１は、本発明に係る電源回路を含む半導体記憶装置２００の概略構成を示すブロック図である。半導体記憶装置２００は、例えばＮＡＮＤ型のフラッシュメモリであり、電源部１００、メモリセルアレイ１０１、ロウデコーダ１０２、メモリ制御部１０３及びカラムデコーダ１０４を有する。
メモリセルアレイ１０１は、列方向に配列された複数のビット線ＢＬ1〜ＢＬm（mは２以上の整数）と、これらビット線ＢＬ1〜ＢＬmと交叉して行方向に配列された複数のワード線ＷＬ1〜ＷＬn（nは２以上の整数）とを含み、ビット線ＢＬ及びワード線ＷＬの各交叉部にメモリセル（図示せず）が形成されている。メモリセルの各々は、ワード線ＷＬを介して供給された選択電圧、及び一対のビット線ＢＬを介して供給された書込電圧又は読出電圧に応じて、２値又は多値のデータの書き込み及び読み出しを行う。
ロウデコーダ１０２は、メモリ制御部１０３から供給された制御信号に応じて、メモリセルアレイ１０１のワード線ＷＬ1〜ＷＬnに、データ読出用又は書込用の選択電圧を印加する。
カラムデコーダ１０４は、メモリ制御部１０３から供給された制御信号に応じて、メモリセルアレイ１０１のビット線ＢＬ1〜ＢＬmに接地電位、読出電圧、又は書込電圧を印加する。
メモリ制御部１０３は、外部から供給された各種メモリ制御信号ＣＭＤ（チップイネーブル信号、書込イネーブル信号、読出イネーブル信号、アドレスラッチイネーブル信号、コマンドラッチイネーブル信号等）に応じて、データの読出、書込又は消去を指示する為の各種制御信号を、ロウデコーダ１０２及びカラムデコーダ１０４に供給する。ここで、例えばデータ読出時には、メモリ制御部１０３は、アドレスＡＤにて示される番地に対応したワード線ＷＬに選択電圧を印加させることを示す選択信号をロウデコーダ１０２に供給する。更に、この間、メモリ制御部１０３は、接地電位又は読出電圧をビット線ＢＬ1〜ＢＬmに印加させることを示す制御信号をカラムデコーダ１０４に供給する（読出制御）。かかる読出制御により、メモリセルは、自身に蓄積されている電荷に応じた電流をビット線ＢＬ上に送出する。この際、カラムデコーダ１０４は、ビット線ＢＬ上に送出された電流値を表す読出電流値をメモリ制御部１０３に供給する。メモリ制御部１０３は、当該読出電流値に基づきデータの値を判定し、その値を示す読出データをデータＤＴとして出力する。
電源部１００は、外部電源（図示せぬ）から供給された電源電圧ＶＣＣに基づき、メモリ制御部１３を動作させる為の内部電源電圧を生成し、これをメモリ制御部１３に供給する。また、電源部１００は、電源電圧ＶＣＣに基づきこの電源電圧ＶＣＣよりも高い電圧値を有する、書込電圧、読出電圧、及び消去電圧用の電圧を生成し、カラムデコーダ１０４に供給する。
更に、電源部1００は、電源電圧ＶＣＣに基づきこの電源電圧ＶＣＣよりも高い電圧値を有する選択電圧用の電圧を生成し、これをロウデコーダ１０２に供給する。
図２は、電源部１００に含まれており、データ読出用の選択電圧を昇圧電圧ＶＣＰとして生成する電源回路３００の構成の一例を示すブロック図である。
図２において、発振回路１１は、論理レベル０又は１を表す２値の電圧監視信号ＳＡＯを受け、この電圧監視信号ＳＡＯが例えば論理レベル１を表す場合には発振動作を行い、所定の発振周波数を有する基準クロック信号ＯＳＣを昇圧クロック信号生成回路１２に供給する。一方、電圧監視信号ＳＡＯが例えば論理レベル０を表す場合には、発振回路１１は、その発振動作を停止して論理レベル０及び１のいずれか一方の状態に固定された基準クロック信号ＯＳＣを昇圧クロック信号生成回路１２に供給する。
昇圧クロック信号生成回路１２は、基準クロック信号ＯＳＣが発振状態にある場合にだけ、当該基準クロック信号ＯＳＣを、チャージポンプ駆動用のレベルを有する駆動クロック信号ＧＣＫに変換し、これをチャージポンプ部１３に供給する。
すなわち、発振回路１１及び昇圧クロック信号生成回路１２を含むチャージポンプ制御部は、電圧監視信号ＳＡＯに応じて、チャージポンプ部１３の動作及び停止制御を行う。
チャージポンプ部１３は、駆動クロック信号ＧＣＫに応じて断続的に電圧を電圧供給ラインＬＬに印加する、いわゆるチャージポンプ動作を行うことにより、当該電圧供給ラインＬＬの電圧を徐々に増加させる。一方、駆動クロック信号ＧＣＫが供給されていない期間、つまり電圧監視信号ＳＡＯが例えば論理レベル０を表す場合には、チャージポンプ部１３は、上記したようなチャージポンプ動作を停止する。よって、チャージポンプ動作の停止後、電圧供給ラインＬＬの電圧は徐々に低下する。
このようなチャージポンプ部１３の動作によって電圧供給ラインＬＬに生成された電圧が、昇圧電圧ＶＣＰとしてロウデコーダ１０２に供給される。
分圧回路１４は、例えば、各々がダイオード接続されたｐチャネルＭＯＳ(Metal Oxide Semiconductor)型のトランジスタＰ１〜Ｐ４を含む。トランジスタＰ１〜Ｐ４は互いに縦続接続されており、トランジスタＰ１〜Ｐ４のうちの一端のトランジスタＰ１のソース端が電圧供給ラインＬＬに接続されている。また、トランジスタＰ１〜Ｐ４のうちの他端のトランジスタＰ４のドレイン端には、ｎチャネルＭＯＳ型のトランジスタＮ１のドレイン端が接続されている。尚、分圧回路１４としては、複数の抵抗素子が直列に接続されたラダー抵抗を採用しても良い。
トランジスタＮ１のゲート端には、分圧回路１４に流す電流の電流値を決定するバイアス電圧ＶＢＳが供給されており、ソース端には、ｎチャネルＭＯＳ型のトランジスタＮＳ１のドレイン端が接続されている。
トランジスタＮＳ１のゲート端には論理レベル０又は１を有する電圧監視活性化信号ＥＮＳが供給されており、ソース端には接地電位ＧＮＤが印加されている。トランジスタＮＳ１は、論理レベル１の電圧監視活性化信号ＥＮＳに応じてオン状態となり、接地電位ＧＮＤに対応した電圧をトランジスタＮ１のソース端に供給する。一方、論理レベル０の電圧監視活性化信号ＥＮＳが供給された場合には、トランジスタＮＳ１はオフ状態となり、トランジスタＮ１のソース端への電圧供給を停止する。
上記した構成により、分圧回路１４には、論理レベル１の電圧監視活性化信号ＥＮＳに応じてトランジスタＮＳ１がオン状態となっている間だけ、バイアス電圧ＶＢＳに対応した大きさの電流が流れる。よって、この間、分圧回路１４は、トランジスタＰ４のソース端の電圧、つまり電圧供給ラインＬＬの昇圧電圧ＶＣＰを分圧した電圧を、分圧電圧ＶＤＥとしてコンパレータ１５に供給する。一方、論理レベル０の電圧監視活性化信号ＥＮＳが供給されている場合には、トランジスタＮＳ１はオフ状態となるので、分圧回路１４には電流が流れなくなり、分圧回路１４は動作停止状態となる。
参照電圧生成回路１６は、半導体記憶装置２００の外部から供給された、スタンバイモード又はパワーダウンモードを示すディープパワーダウン信号ＤＰＰを受ける。尚、
ディープパワーダウン信号ＤＰＰは、メモリセルアレイ１０１に対して小電力読出を行う場合にはパワーダウンモードを示し、小電力読出を行わない場合にはスタンバイモードを示す。
参照電圧生成回路１６は、ディープパワーダウン信号ＤＰＰがスタンバイモードを示す状態からパワーダウンモードを示す状態に遷移すると、昇圧電圧ＶＣＰの電圧値の目標となる目標電圧に対応した電圧値を有する参照電圧ＶＲＦを、コンパレータに供給する。
コンパレータ１５は、例えばオペレータコンパレータ等からなり、参照電圧ＶＲＦと分圧電圧ＶＤＥとの電圧値の大きさの比較判定を行い、分圧電圧ＶＤＥが参照電圧ＶＲＥＦ以下である場合には、例えば論理レベル１の電圧監視信号ＳＡＯを生成する。一方、分圧電圧ＶＤＥの方が参照電圧ＶＲＥＦより大きい場合には、コンパレータ１５は、例えば論理レベル０の電圧監視信号ＳＡＯを生成する。コンパレータ１５は、電圧監視信号ＳＡＯを発振回路１１、及びタイミング制御回路１８に供給する。
要するに、上記した分圧抵抗１４、コンパレータ１５及び参照電圧生成回路１６を含む電圧監視部は、昇圧電圧ＶＣＰを分圧した分圧電圧ＶＤＥと、所定の参照電圧ＶＲＥＦとの電圧値の大きさの比較判定を行い、その比較判定の結果を示す電圧監視信号ＳＡＯを生成する。
尚、コンパレータ１５には、参照電圧ＶＲＦに対応した大きさの電流を第１のラインに流すと共に分圧電圧ＶＤＥに対応した大きさの電流を第２のラインに流すことにより、参照電圧ＶＲＦ及び分圧電圧ＶＤＥの電圧値の差分に対応した電圧を生成する差動対（図示せず）と、差動対に流す動作電流を設定するバイアストランジスタとが設けられている。図２では、構成を明確に表す為に、このバイアストランジスタをｎチャネルＭＯＳ型のトランジスタＮ２としてコンパレータ１５の外部に記載している。
トランジスタＮ２のゲート端には、コンパレータ１５に流す動作電流の電流値を決定するバイアス電圧ＶＢＳが供給されており、ソース端には、トランジスタＮＳ２のドレイン端が接続されている。
トランジスタＮＳ２のゲート端には上記した電圧監視活性化信号ＥＮＳが供給されており、ソース端には接地電位ＧＮＤが印加されている。トランジスタＮＳ２は、論理レベル１の電圧監視活性化信号ＥＮＳに応じてオン状態となり、接地電位ＧＮＤに対応した電圧をトランジスタＮ２のソース端に供給する。一方、論理レベル０の電圧監視活性化信号ＥＮＳが供給された場合には、トランジスタＮＳ２はオフ状態となり、トランジスタＮ２のソース端への電圧供給を停止して、コンパレータ１５への動作電流の流入を停止させる。これにより、コンパレータ１５は動作停止状態となる。
定電流回路１７は、ディープパワーダウン信号ＤＰＰがパワーダウンモードを示す場合に、上記したトランジスタＮ１及びＮ２各々のゲート端に接続されているラインに一定電流を供給することにより、所定の一定電圧値を有するバイアス電圧ＶＢＳを生成し、これをトランジスタＮ１及びＮ２各々のゲート端に供給する。また、定電流回路１７は、ディープパワーダウン信号ＤＰＰがスタンバイモードを示す場合には、上記した一定電流の供給を停止する。
タイミング制御回路１８は、ディープパワーダウン信号ＤＰＰがスタンバイモードを示す場合には、昇圧電圧ＶＣＰに対する電圧監視動作を非活性化させる論理レベル０の電圧監視活性化信号ＥＮＳを生成する。その後、ディープパワーダウン信号ＤＰＰがパワーダウンモードを示す状態に遷移したら、タイミング制御回路１８は、電圧監視活性化信号ＥＮＳを、電圧監視動作を活性化させる論理レベル１の状態に切り替える。ここで、タイミング制御回路１８は、電圧監視活性化信号ＥＮＳにおける論理レベル１の状態を、電圧監視信号ＳＡＯが論理レベル１から論理レベル０の状態に遷移するまで、つまり、分圧電圧ＶＤＥが参照電圧ＶＲＦより高くなるまで維持する。すなわち、タイミング制御回路１８は、昇圧電圧ＶＣＰの電圧値が目標とする目標電圧ＶＷＬより高くなるまで、論理レベル１の電圧監視活性化信号ＥＮＳを生成する。そして、タイミング制御回路１８は、ディープパワーダウン信号ＤＰＰがスタンバイモードからパワーダウンモードを示す状態に遷移してから、最初に、電圧監視信号ＳＡＯが論理レベル１の状態から論理レベル０の状態に遷移した以降は、以下のような電圧監視活性化信号ＥＮＳを生成する。
すなわち、タイミング制御回路１８は、所定周期Ｔ１毎に、活性化期間Ｔ２（Ｔ１＞Ｔ２）の間だけ電圧監視動作を活性化させる論理レベル１の状態となり、他の期間は電圧監視動作を非活性化させる論理レベル０の状態となる電圧監視活性化信号ＥＮＳを生成する。尚、タイミング制御回路１８は、所定周期Ｔ１及び活性化期間Ｔ２を計測するタイマを備えている。
タイミング制御回路１８は、電圧監視活性化信号ＥＮＳを、電流遮断回路ＳＴＰとしてのトランジスタＮＳ１及びＮＳ２に供給する。よって、電圧監視活性化信号ＥＮＳが電圧監視動作を非活性化させる状態（例えば論理レベル０）となっている間は、トランジスタＮＳ１及びＮＳ２は共にオフ状態となり、分圧回路１４に流れる電流及びコンパレータ１５を動作させる動作電流の供給が遮断される。
以下に、図２に示す構成を有する電源回路３００の動作について図３に示されるタイムチャートを参照しつつ説明する。
ディープパワーダウン信号ＤＰＰがスタンバイモードからパワーダウンモードを示す状態に遷移すると、バイアス電圧ＶＢＳがトランジスタＮ１及びＮ２各々のゲート端に供給されると共に、電圧監視動作を活性化させる論理レベル１の電圧監視活性化信号ＥＮＳがトランジスタＮＳ１及びＮＳ２各々のゲート端に供給される。
これにより、分圧回路１４及びコンパレータ１５が動作を開始する。尚、分圧回路１４及びコンパレータ１５の動作開始時点では、分圧電圧ＶＤＥは参照電圧ＶＲＦより低い、つまり、図３に示すように昇圧電圧ＶＣＰは目標電圧ＶＷＬよりも低いので、コンパレータ１５は、論理レベル１の電圧監視信号ＳＡＯを発振回路１１及びタイミング制御回路１８に供給する。すると、発振回路１１及び昇圧クロック信号生成回路１２は、チャージポンプ動作を実行させる駆動クロック信号ＧＣＫをチャージポンプ部１３に供給する。これにより、チャージポンプ部１３は、チャージポンプ動作を開始し、昇圧電圧ＶＣＰの電圧値を図３に示すように徐々に増加させる。
その後、昇圧電圧ＶＣＰの電圧値が目標電圧ＶＷＬに到達すると、コンパレータ１５は、図３に示すように電圧監視信号ＳＡＯを、論理レベル１から論理レベル０に切り替える。つまり、図３に示すように、ディープパワーダウン信号ＤＰＰがスタンバイモードからパワーダウンモードを示す状態に遷移した時点から、最初に、分圧電圧ＶＤＥの電圧値が参照電圧ＶＲＦより大きな電圧値に到るまでの初期昇圧期間ＩＮＧに亘り、コンパレータ１５は、チャージポンプ動作の実行を促す論理レベル１の電圧監視信号ＳＡＯを生成する。
ここで、ディープパワーダウン信号ＤＰＰがスタンバイモードからパワーダウンモードを示す状態に遷移してから、上記した初期昇圧期間ＩＮＧが経過した以降は、タイミング制御回路１８は、図３に示すように所定周期Ｔ１毎に、所定の活性化期間Ｔ２の間だけ論理レベル１の状態となる電圧監視活性化信号ＥＮＳを生成する。
つまり、タイミング制御回路１８及び電流遮断回路ＳＴＰを含む電圧監視制御部は、初期昇圧期間ＩＮＧが経過した以降は、分圧抵抗１４、コンパレータ１５及び参照電圧生成回路１６を含む電圧監視部を間欠的に停止状態に設定するのである。
尚、所定周期Ｔ１は、分圧電圧ＶＤＥの電圧値が参照電圧ＶＲＦより大きな状態において、チャージポンプ部１３が動作状態から停止状態に遷移してから、分圧電圧ＶＤＥの電圧値が昇圧電圧ＶＣＰの供給先の負荷（ロウデコーダ１０２）の電流消費によって低下し、この負荷の許容最小電圧に到るまでに掛かる時間よりも長時間に設定される。
また、活性化期間Ｔ２は、分圧回路１４が電圧供給ラインＬＬの昇圧電圧ＶＣＰに対応した大きさの分圧電圧ＶＤＥを生成するまでに掛かる回路遅延時間と、チャージポンプ部１３による昇圧動作期間とを加算した時間以上の期間に設定される。尚、昇圧動作期間とは、参照電圧ＶＲＦよりも高電圧の状態にあった分圧電圧ＶＤＥが参照電圧ＶＲＦより低い状態に遷移した場合に、その遷移時点から、チャージポンプ部１３による昇圧動作によって分圧電圧ＶＤＥの電圧値を参照電圧ＶＲＦに到らせるまでに掛かる時間である。
このように、電源回路３００では、図３に示すように、初期昇圧期間ＩＮＧ以降は、所定周期Ｔ１毎に活性化期間Ｔ２（Ｔ１＞Ｔ２）の間だけ、分圧回路１４及びコンパレータ１５による電圧監視動作が為される。つまり、初期昇圧期間ＩＮＧ以降は、分圧回路１４及びコンパレータ１５による電圧監視動作が間欠的に停止するのである。
要するに、電源電圧ＶＣＣを昇圧した昇圧電圧ＶＣＰを生成して出力するチャージポンプ部１３を含む電源回路３００では、分圧回路１４、コンパレータ１５及び参照電圧生成部１６を含む電圧監視部により、昇圧電圧ＶＣＣを分圧した分圧電圧ＶＤＥと所定の参照電圧ＶＲＦとの電圧値の大きさの比較判定を行う。ここで、発振回路１１及び昇圧クロック信号生成回路１２を含むチャージポンプ制御部は、分圧電圧ＶＤＥが参照電圧ＶＲＦ以下である場合にはチャージポンプ部１３を動作させる。一方、分圧電圧ＶＤＥの方が参照電圧ＶＲＦより大きい場合には、チャージポンプ制御部は、チャージポンプ部１３の動作を停止させる。この際、タイミング制御回路１８及び電流遮断回路ＳＴＰを含む電圧監視制御部は、電圧監視部を間欠的に停止状態に設定する。
よって、図３に示すように、初期昇圧期間ＩＮＧ以降、活性化期間Ｔ２以外の期間では、分圧回路１４及びコンパレータ１５が動作停止状態となり、それ故、分圧回路１４及びコンパレータ１５の各々内に流れる電流に伴う電力消費が大幅に減るので、電力消費量を低下させることが可能となる。
ところで、図２に示される電源回路３００では、分圧回路１４及びコンパレータ１５の動作状態及び停止状態を制御する為に、タイマ機能を有するタイミング制御回路１８を設けており、このタイマの動作による電力消費分が増える。しかしながら、かかるタイマの動作による電力消費量の増加分よりも、図３に示す制御による、分圧回路１４に流れる電流に伴う電力消費量の削減分の方が大きいので、電源回路全体としては電力消費量の低減を図ることが可能となる。
また、図３に示すように、初期昇圧期間ＩＮＧ以降においても、間欠的に分圧回路１４及びコンパレータ１５が活性化して、チャージポンプ部１３によるチャージポンプ動作が為される。よって、図２に示す電源回路３００によれば、パワーダウンモードの状態にあっても昇圧電圧ＶＣＰの電圧値を目標電圧ＶＷＬ付近に維持させることが可能となる。従って、フラッシュメモリのデータ読出用の選択電圧を生成する電源回路として、図２に示す電源回路３００を採用すれば、パワーダウンモード時においても、常時、迅速にデータ読出を行うことが可能となる。
尚、上記実施例では、タイミング制御回路１８は、初期昇圧期間ＩＮＧ以降、所定周期Ｔ１毎に活性期間Ｔ２の間に亘り、電圧監視活性化信号ＥＮＳを論理レベル１の状態に維持させている。しかしながら、この間、チャージポンプ動作によって昇圧電圧ＶＣＰの電圧値が目標電圧ＶＷＬに到達した場合には、タイミング制御回路１８は、活性期間Ｔ２を待たずに、電圧監視活性化信号ＥＮＳを論理レベル０の状態に切り替えるようにしても良い。
図４は、電源回路３００の構成の他の一例を示すブロック図であり、図５は、図４に示す構成を有する電源回路３００において実施される動作の一例を示すタイムチャートである。尚、図４に示す構成では、上記したタイミング制御回路１８に代えてタイミング制御回路１８ａを採用し、新たに高温センサ１９及びオアゲート２０を追加した点を除く他の構成は、図２に示すものと同一である。
高温センサ１９は、自身の周囲の温度を検出し、その温度が所定温度よりも高い場合には高温状態を示す論理レベル１、所定温度以下である場合には適温状態を示す論理レベル０の高温検知信号ＴＨをオアゲート２０に供給する。
オアゲート２０には、かかる高温検知信号ＴＨと共に、半導体記憶装置２００の外部から供給された読出モード信号ＦＭＤが供給されている。読出モード信号ＦＭＤは、メモリセルアレイ１０１に記憶されているデータを高速に読み出す場合には高速読出モードを表す例えば論理レベル１を有し、低速で読み出す場合には低速読出モードを表す
論理レベル０を有する。
オアゲート２０は、高温検知信号ＴＨが論理レベル１、或いは読出モード信号ＦＭＤが高速読出モードを表す論理レベル１である場合には高速読出モードを表す論理レベル１の読出モード信号ＦＭＳをタイミング制御回路１８ａに供給する。一方、高温検知信号ＴＨが論理レベル０を表し、且つ読出モード信号ＦＭＤが低速モードを表す論理レベル０である場合には、オアゲート２０は、低速読出モードを表す論理レベル０の読出モード信号ＦＭＳをタイミング制御回路１８ａに供給する。
タイミング制御回路１８ａは、読出モード信号ＦＭＳが低速読出モードを表す論理レベル０を有する場合には、図５に示すように初期昇圧期間ＩＮＧ以降は、所定周期Ｔ１毎に活性期間Ｔ２の間だけ論理レベル１となり、その他の期間は論理レベル０となる電圧監視活性化信号ＥＮＳを生成する。つまり、電源回路内の温度が所定温度よりも低い適温状態にあり、且つ低速読出モードを表す読出モード信号ＦＭＤが外部から供給されている間は、図４に示すように、タイミング制御回路１８ａは、分圧回路１４及びコンパレータ１５を図３に示す動作と同様に間欠的に停止状態にするというパワーダウン処理を行う。尚、かかるパワーダウン処理によって得られる効果は、図３に示される動作を実施した場合と同様である。
一方、読出モード信号ＦＭＳが高速読出モードを表す論理レベル０を有する場合には、タイミング制御回路１８ａは、図５に示すように、論理レベル１の状態に固定された電圧監視活性化信号ＥＮＳを生成する。つまり、電源回路内の温度が所定温度よりも高い高温状態となった場合、或いは高速読出モードを表す読出モード信号ＦＭＤが外部から供給されている間は、タイミング制御回路１８ａは、分圧回路１４及びコンパレータ１５を常時、動作状態に設定する。
これにより、パワーダウンモードが解除されるものの、昇圧電圧ＶＣＰが目標電圧ＶＷＬを下回ったら、図５に示すように、直ちにチャージポンプ動作が開始されるようになる。よって、パワーダウン処理が実施されている場合に比べて、昇圧電圧ＶＣＰの電圧値の低下量を抑えることができるので、メモリセルアレイ１０１に対する読出動作マージンを増やすことが可能となる。
また、分圧回路１４及びコンパレータ１５を常時、動作状態に設定しておくと、分圧電圧ＶＤＥが安定化するまでの遅延時間を考慮する必要がなくなるので、コンパレータ１５の応答性が高くなり、且つ昇圧電圧ＶＣＰを目標電圧ＶＷＬに収束させる精度が高まり、読出マージンを増やすことが可能となる。
ここで、チャージポンプを搭載した電源回路では、メモリの低速読出モード時には、電源回路全体の電力消費量に対して、昇圧電圧の電圧値を監視する電圧監視回路（コンパレータ、分圧回路）での電力消費量の割合が高くなる。よって、低速読出モード時には、更なる消費電力の低下を図ることが困難であった。一方、メモリの高速読出モード時には、ワード線に印加する選択電圧の電圧変動幅、つまり昇圧電圧の電圧変動幅を小さくする必要がある。
そこで、図４に示す構成では、図５に示すように低速読出モード時には、分圧回路１４及びコンパレータ１５を間欠的に停止させることにより電力消費量を抑える一方、高速読出モード時には分圧回路１４及びコンパレータ１５を常時動作させて、昇圧電圧の電圧変動幅を抑えるようにしている。これにより、低速読出モード及び高速読出モード双方で要求される条件が満たされるようになる。
また、図４に示す構成では、半導体記憶装置内の高温時に増大するオフリーク電流に伴う昇圧電圧の低下を抑制する為に、装置内部が所定温度より高温となった場合には、強制的に高速読出モードに設定することにより、分圧回路１４及びコンパレータ１５を常時動作させるようにしている。これにより、高温時においてオフリーク電流が増大しても、昇圧電圧の低下を抑えることが可能となる。
尚、上記実施例では、タイミング制御回路１８ａは、高速読出モード時には図５に示すように、電圧監視活性化信号ＥＮＳを論理レベル１の状態に固定することにより、分圧回路１４及びコンパレータ１５を常時、動作状態に設定している。しかしながら、高速読出モード時においても低速読出モード時と同様に、分圧回路１４及びコンパレータ１５を間欠的に活性化させるようにしても良い。ただし、この際、所定周期Ｔ１の期間長を、低速読出モード時よりも短くする、或いは活性化期間Ｔ２を低速読出モード時よりも長くする。
また、上記実施例では、電源回路３００のチャージポンプ部１３によって生成された昇圧電圧ＶＣＰを、メモリセルアレイ１０１のワード線ＷＬに印加する選択電圧の電圧値として用いている。しかしながら、チャージポンプ部１３により、先ず、選択電圧の電圧値よりも高い電圧を昇圧電圧ＶＣＰとして生成し、その後、当該昇圧電圧ＶＣＰを選択電圧の電圧値にまで降圧した降圧電圧を生成し、この降圧電圧を選択電圧用の電圧値としてロウデコーダ１０２に供給するようにしても良い。
図６は、かかる点に鑑みて為された電源回路３００の構成を示すブロック図である。尚、図６に示す構成では、参照電圧生成回路１６に代えて参照電圧生成回路１６ａを採用し、新たに、降圧回路３０、分圧回路３１、ｎチャネルＭＯＳ型のトランジスタＮ３、Ｎ４、ＮＳ３及びＮＳ３４を設けた点を除く他の構成は、図２に示すものと同一である。
図６において、参照電圧生成回路１６ａは、上記した参照電圧ＶＲＦと共に、昇圧電圧ＶＣＰの電圧値を降圧する際の目標電圧ＶＷＬに対応した電圧値を有する参照電圧ＶＲＦ２を生成し、これを降圧回路３０に供給する。尚、参照電圧生成回路１６ａは、かかる参照電圧ＶＲＦ２よりも高い電圧を、上記した参照電圧ＶＲＦとして生成し、これをコンパレータ１５に供給する。よって、電源回路３００として図６に示す構成を採用した場合、昇圧電圧ＶＣＰは、選択電圧の電圧値の目標となる目標電圧ＶＷＬよりも高い電圧値を中心としてその電圧値が高低に変動する電圧となる。
降圧回路３０は、コンパレータ３０１及びｎチャネルＭＯＳ型のトランジスタ３０２を含む。コンパレータ３０１は、例えばオペアンプコンパレータからなり、参照電圧ＶＲＦ２と、分圧回路３１から供給された検出電圧ＶＤ２との電圧値の差分に対応した誤差電圧を生成し、これをトランジスタ３０２のゲート端に供給する。トランジスタ３０２のソース端は電圧供給ラインＬＬに接続されており、ドレイン端は電圧供給ラインＬＬ２及び分圧回路３１に接続されている。分圧回路３１は、図２に示す分圧回路１４と同様に、夫々ダイオード接続された複数のトランジスタが縦続接続された構成、或いは複数の抵抗素子が直列に接続されたラダー抵抗からなる。分圧回路３１は、電圧供給ラインＬＬ２の電圧を分圧した分圧電圧を、上記した検出電圧ＶＤ２としてコンパレータ３０１に供給する。
かかる構成により降圧回路３０及び分圧回路３１は、昇圧電圧ＶＣＰを、選択電圧の電圧値として目標とする目標電圧ＶＷＬにまで降圧した電圧を、選択電圧用の電圧ＶＲＧとして電圧供給ラインＬＬ２を介してロウデコーダ１０２に供給する。
尚、コンパレータ３０１も、コンパレータ１５と同様に差動対（図示せず）と、差動対に流す動作電流を設定するバイアストランジスタとが設けられており、図６では、このバイアストランジスタをトランジスタＮ３としてコンパレータ３０１の外部に記載している。トランジスタＮ３のゲート端には、上記したバイアス電圧ＶＢＳが供給されており、ソース端には、トランジスタＮＳ３のドレイン端が接続されている。トランジスタＮＳ３のゲート端には上記した電圧監視活性化信号ＥＮＳが供給されており、ソース端には接地電位ＧＮＤが印加されている。この際、トランジスタＮＳ３もＮＳ２と同様に、論理レベル１の電圧監視活性化信号ＥＮＳに応じてオン状態となり、接地電位ＧＮＤに対応した電圧をトランジスタＮ３のソース端に供給する。一方、論理レベル０の電圧監視活性化信号ＥＮＳが供給された場合には、トランジスタＮＳ３はオフ状態となり、トランジスタＮ３のソース端への電圧供給を停止して、コンパレータ３０１への動作電流の流入を停止させる。これにより、コンパレータ３０１は動作停止状態となる。
また、分圧回路３１にも分圧回路１４と同様に、分圧回路３１に流れる電流量を設定するトランジスタＮ４が接続されている。トランジスタＮ４のゲート端には、分圧回路３１に流す電流の電流値を決定するバイアス電圧ＶＢＳが供給されており、ソース端には、トランジスタＮＳ４のドレイン端が接続されている。トランジスタＮＳ４のゲート端には論理レベル０又は１を有する電圧監視活性化信号ＥＮＳが供給されており、ソース端には接地電位ＧＮＤが印加されている。トランジスタＮＳ４は、論理レベル１の電圧監視活性化信号ＥＮＳに応じてオン状態となり、接地電位ＧＮＤに対応した電圧をトランジスタＮ４のソース端に供給する。一方、論理レベル０の電圧監視活性化信号ＥＮＳが供給された場合には、トランジスタＮＳ４はオフ状態となり、トランジスタＮ４のソース端への電圧供給を停止する。よって、かかる構成により、分圧回路１４には、論理レベル１の電圧監視活性化信号ＥＮＳに応じてトランジスタＮＳ４がオン状態となっている間だけ、バイアス電圧ＶＢＳに対応した大きさの電流が流れる。この間、分圧回路３１は、電圧供給ラインＬＬ２の電圧を分圧した分圧電圧を、上記した検出電圧ＶＤ２としてコンパレータ３０１に供給する。一方、論理レベル０の電圧監視活性化信号ＥＮＳが供給されている場合には、トランジスタＮＳ４はオフ状態となるので、分圧回路３１には電流が流れなくなり、分圧回路３１は動作停止状態となる。
このように、図６に示す構成では、トランジスタＮＳ１及びＮＳ２と共に、トランジスタＮＳ３及びＮＳ４が電流遮断回路ＳＴＰに含まれる。
ここで、図６に示す構成を採用した場合、電源回路３００から出力された昇圧電圧ＶＣＰ及び選択電圧用の電圧ＶＲＧは、ロウデコーダ１０２に供給される。
図７は、ロウデコーダ１０２内において、ワード線ＷＬ1〜ＷＬnに夫々対応して形成されているｎ系統のドライブ回路ＤＲＶの内の１つを抜粋して示す回路図である。図７に示すように、ドライブ回路ＤＲＶは、インバータＩＶ、レベルシフト回路ＳＦＴ及び出力部ＤＤを含む。
レベルシフト回路ＳＦＴは、ｐチャネルＭＯＳ型のトランジスタＱ１〜Ｑ４及びｎチャネルＭＯＳ型のトランジスタＱ５及びＱ６を含む。
トランジスタＱ１及びＱ２各々のソース端には、電源回路３００から出力された選択電圧用の電圧ＶＲＧが供給されている。また、トランジスタＱ１のゲート端はトランジスタＱ２のドレイン端に接続されており、トランジスタＱ２のゲート端はトランジスタＱ１のドレイン端に接続されている。
トランジスタＱ１のドレイン端には、トランジスタＱ３のソース端が接続されており、このトランジスタＱ３のドレイン端にはトランジスタＱ５のドレイン端が接続されている。トランジスタＱ５のソース端には接地電位ＧＮＤが印加されている。
また、トランジスタＱ２のドレイン端には、トランジスタＱ４のソース端が接続されており、このトランジスタＱ４のドレイン端にはトランジスタＱ６のドレイン端が接続されている。トランジスタＱ６のソース端には接地電位ＧＮＤが印加されている。
インバータＩＶは、ロジック回路用の電源電圧ＶＬを受けて動作し、メモリ制御部１０３から供給された選択信号、つまり、ワード線ＷＬを選択させるか否かを指定する２値（論理レベル０又は１）の選択信号ＳＥＬの論理レベルを反転させた信号をトランジスタＱ４及びＱ６各々のゲート端に供給する。トランジスタＱ３及びＱ５各々のゲート端には、この選択信号ＳＥＬ自体が供給されている。
更に、トランジスタＱ１〜Ｑ４各々のバックゲート、つまりｐチャネルＭＯＳのｎウェル領域には、電源回路３００から出力された昇圧電圧ＶＣＰが印加されている。
かかる構成により、レベルシフト回路ＳＦＴは、電源電圧ＶＬに対応した選択信号ＳＥＬのレベルを、選択電圧の電圧値のレベル、つまり電圧ＶＲＧにまでレベルシフトした２値の選択信号ＳＥＶを生成し、これを出力部ＤＤに供給する。
出力部は、ｐチャネルＭＯＳ型のトランジスタＱ７及びｎチャネルＭＯＳ型のトランジスタＱ８を含む。トランジスタＱ７のソース端には、電源回路３００から出力された選択電圧用の電圧ＶＲＧが印加されており、そのゲート端はトランジスタＱ８のゲート端と接続されている。トランジスタＱ７のドレイン端はトランジスタＱ８のドレイン端及びメモリセルアレイ１０１のワード線ＷＬに接続されている。トランジスタＱ８のソース端には接地電位ＧＮＤが印加されている。更に、トランジスタＱ７のバックゲート、つまりｐチャネルＭＯＳのｎウェル領域には、電源回路３００から出力された昇圧電圧ＶＣＰが印加されている。
出力部ＤＤは、トランジスタＱ７及びＱ８のゲート端で２値の選択信号ＳＥＶを受け、当該選択信号ＳＥＶの論理レベルを反転した２値の選択電圧をワード線ＷＬに供給する。
かかる構成によれば、図２に示す構成を採用した場合と同様に、図３に示す初期昇圧期間ＩＮＧ以降、分圧回路１４及びコンパレータ１５が間欠的に停止するので、電力消費量の低減が図られる。尚、降圧回路３０及び分圧回路３３を追加したことにより、消費電力は図２に示す構成に比べて高くなる。しかしながら、図６に示すトランジスタＮＳ３及びＮＳ４により、これら降圧回路３０及び分圧回路３３についても、分圧回路１４及びコンパレータ１５と同様に間欠的に停止状態にすることにより、電力消費の増加分を抑えるようにしている。
更に、図６及び図７に示す構成では、チャージポンプ部１３で生成された昇圧電圧ＶＣＰを降圧回路３０によって降圧した電圧ＶＲＧを、選択電圧用の電圧として用いるようにしている。よって、チャージポンプ部１３で生成された昇圧電圧ＶＣＰに比べて、この昇圧電圧ＶＣＰを降圧した電圧ＶＲＧに生じる電圧変動の量は小さくなる。従って、チャージポンプ部１３で生成された昇圧電圧ＶＣＰを直接、選択電圧の電圧として用いる場合に比して、選択電圧の電圧変動が少なくなり、確実なデータ読出を行うことが可能となる。
また、図６及び図７に示す構成では、電圧ＶＲＧよりも高い昇圧電圧ＶＣＰを、ドライブ回路ＤＲＶに形成されているｐチャネルＭＯＳ型のトランジスタ各々のバックゲート、つまりｐチャネルＭＯＳのｎウェル領域に印加している。よって、半導体基板の基板効果により、ドライバ回路ＤＲＶのｐチャネルＭＯＳトランジスタに流れるオフリーク電流を抑制することができるので、消費電力の更なる低減を図ることが可能となる。
尚、図６に示されるタイミング制御回路１８に代えて、図４に示す高温センサ１９、オアゲート２０及びタイミング制御回路１８ａを採用することにより、読出モード信号ＦＭＳ及び高温検知信号ＴＨに基づく制御を取り入れるようにしても良い。この際、図６及び図７に示す構成においても、図４に示される構成と同様に、低速読出モード時又は適温状態時には、分圧回路（１４、３３）及びコンパレータ（１５、３０１）を間欠的に停止させることにより電力消費量を抑える。一方、高速読出モード時又は高温状態時にはこれら分圧回路及びコンパレータを常時動作させることにより、昇圧電圧の電圧変動幅を抑える。これにより、低速読出モード（適温状態）及び高速読出モード（高温状態）の双方で要求される条件が満たされるようになる。
１３ チャージポンプ部
１４ 分圧回路
１５ コンパレータ
１８ タイミング制御回路
１００ 電源部
１０１ メモリセルアレイ
１０２ ロウデコーダ
３００ 電源回路
ＮＳ１〜ＮＳ４ トランジスタ
ＳＴＰ 電流遮断回路

Claims (13)

  1. 電源電圧を昇圧した昇圧電圧を生成して出力するチャージポンプ部を含む電源回路であって、
    前記昇圧電圧を分圧した分圧電圧と所定の参照電圧との電圧の大きさの比較判定をなす電圧監視部と、
    前記比較判定の結果、前記分圧電圧が前記参照電圧以下である場合には前記チャージポンプ部を動作させる一方、前記比較判定の結果、前記分圧電圧の方が前記参照電圧より大きい場合には前記チャージポンプ部の動作を停止させるチャージポンプ制御部と、
    省電力動作を促すパワーダウンモード又は前記省電力動作を行わないスタンバイモードを示す第１の動作モード信号を受け、前記第１の動作モード信号が前記パワーダウンモードを示す場合に、前記電圧監視部を間欠的に停止させる電圧監視制御部と、を有し、
    前記電圧監視制御部は、前記第１の動作モード信号が前記スタンバイモードから前記パワーダウンモードに遷移した時点から、最初に前記分圧電圧が前記参照電圧より大きな電圧に遷移した時点までの初期昇圧期間の間は前記電圧監視部を常時動作させ、前記初期昇圧期間以降は、前記電圧監視部を間欠的に停止させ、
    前記電圧監視制御部は、前記初期昇圧期間以降、所定周期毎に、所定の活性期間の間だけ前記電圧監視部を動作させ、前記活性期間以外の期間は前記電圧監視部を停止させ、
    前記電圧監視部は、前記昇圧電圧を分圧して前記分圧電圧を生成する分圧回路と、前記分圧電圧と前記参照電圧との電圧の大きさの比較判定をなすコンパレータと、を含み、前記電圧監視制御部は、前記初期昇圧期間以降、前記活性期間以外の期間中は前記分圧回路及び前記コンパレータの内部に流れる電流を遮断する電流遮断回路を含み、
    前記所定周期は、前記昇圧電圧の電圧値が所定の目標電圧以上となっている状態で、前記チャージポンプ部が動作状態から停止状態に遷移した時点から、前記昇圧電圧の電圧値が前記昇圧電圧の供給先の負荷の許容最小電圧まで低下するのに掛かる時間よりも長時間を有し、前記活性期間は、前記参照電圧より高電圧の状態にある前記分圧電圧が前記参照電圧より低い状態に遷移した場合にその遷移時点から、前記チャージポンプ部の昇圧動作によって前記分圧電圧の電圧値を前記参照電圧に到らせるまでに掛かる時間と、前記分圧回路における回路遅延時間と、を加算した時間以上の期間を有することを特徴とする電源回路。
  2. 電源電圧を昇圧した昇圧電圧を生成して出力するチャージポンプ部を含む電源回路であって、
    前記昇圧電圧を分圧した分圧電圧と所定の参照電圧との電圧の大きさの比較判定をなす電圧監視部と、前記比較判定の結果、前記分圧電圧が前記参照電圧以下である場合には前記チャージポンプ部を動作させる一方、前記比較判定の結果、前記分圧電圧の方が前記参照電圧より大きい場合には前記チャージポンプ部の動作を停止させるチャージポンプ制御部と、省電力動作を促すパワーダウンモード又は前記省電力動作を行わないスタンバイモードを示す第１の動作モード信号を受け、前記第１の動作モード信号が前記パワーダウンモードを示す場合に、前記電圧監視部を間欠的に停止させる電圧監視制御部と、を有し、
    前記電圧監視制御部は、前記第１の動作モード信号が前記スタンバイモードから前記パワーダウンモードに遷移した時点から、最初に前記分圧電圧が前記参照電圧より大きな電圧に遷移した時点までの初期昇圧期間の間は前記電圧監視部を常時動作させ、前記初期昇圧期間以降は、前記電圧監視部を間欠的に停止させ、
    前記電圧監視制御部は、前記初期昇圧期間以降、所定周期毎に、所定の活性期間の間だけ前記電圧監視部を動作させ、前記活性期間以外の期間は前記電圧監視部を停止させ、
    前記電圧監視制御部は、低速モード又は高速モードを表す第２の動作モード信号を受け、前記第２の動作モード信号が前記低速モードを表す場合には、前記初期昇圧期間以降、前記所定周期毎に、前記活性期間の間だけ前記電圧監視部を動作させる一方、前記第２の動作モード信号が前記高速モードを表す場合には前記電圧監視部を常時動作させることを特徴とする電源回路。
  3. 電源電圧を昇圧した昇圧電圧を生成して出力するチャージポンプ部を含む電源回路であって、
    前記昇圧電圧を分圧した分圧電圧と所定の参照電圧との電圧の大きさの比較判定をなす電圧監視部と、前記比較判定の結果、前記分圧電圧が前記参照電圧以下である場合には前記チャージポンプ部を動作させる一方、前記比較判定の結果、前記分圧電圧の方が前記参照電圧より大きい場合には前記チャージポンプ部の動作を停止させるチャージポンプ制御部と、省電力動作を促すパワーダウンモード又は前記省電力動作を行わないスタンバイモードを示す第１の動作モード信号を受け、前記第１の動作モード信号が前記パワーダウンモードを示す場合に、前記電圧監視部を間欠的に停止させる電圧監視制御部と、を有し、
    前記電圧監視制御部は、前記第１の動作モード信号が前記スタンバイモードから前記パワーダウンモードに遷移した時点から、最初に前記分圧電圧が前記参照電圧より大きな電圧に遷移した時点までの初期昇圧期間の間は前記電圧監視部を常時動作させ、前記初期昇圧期間以降は、前記電圧監視部を間欠的に停止させ、
    前記電圧監視制御部は、前記初期昇圧期間以降、所定周期毎に、所定の活性期間の間だけ前記電圧監視部を動作させ、前記活性期間以外の期間は前記電圧監視部を停止させ、
    前記電圧監視制御部は、低速モード又は高速モードを表す第２の動作モード信号を受け、前記第２の動作モード信号が前記低速モードを表す場合には、前記初期昇圧期間以降、前記所定周期毎に、前記活性期間の間だけ前記電圧監視部を動作させる一方、前記第２の動作モード信号が前記高速モードを表す場合には前記所定周期よりも短い周期毎に、前記活性期間の間だけ前記電圧監視部を動作させることを特徴とする電源回路。
  4. 電源電圧を昇圧した昇圧電圧を生成して出力するチャージポンプ部を含む電源回路であって、
    前記昇圧電圧を分圧した分圧電圧と所定の参照電圧との電圧の大きさの比較判定をなす電圧監視部と、前記比較判定の結果、前記分圧電圧が前記参照電圧以下である場合には前記チャージポンプ部を動作させる一方、前記比較判定の結果、前記分圧電圧の方が前記参照電圧より大きい場合には前記チャージポンプ部の動作を停止させるチャージポンプ制御部と、省電力動作を促すパワーダウンモード又は前記省電力動作を行わないスタンバイモードを示す第１の動作モード信号を受け、前記第１の動作モード信号が前記パワーダウンモードを示す場合に、前記電圧監視部を間欠的に停止させる電圧監視制御部と、を有し、
    前記電圧監視制御部は、前記第１の動作モード信号が前記スタンバイモードから前記パワーダウンモードに遷移した時点から、最初に前記分圧電圧が前記参照電圧より大きな電圧に遷移した時点までの初期昇圧期間の間は前記電圧監視部を常時動作させ、前記初期昇圧期間以降は、前記電圧監視部を間欠的に停止させ、
    前記電圧監視制御部は、前記初期昇圧期間以降、所定周期毎に、所定の活性期間の間だけ前記電圧監視部を動作させ、前記活性期間以外の期間は前記電圧監視部を停止させ、
    周囲の温度を検出し前記温度が所定温度よりも高い高温状態にあるのか、或いは所定温度以下の適温状態にあるのかを示す高温検知信号を生成する高温センサを含み、前記高温検知信号が前記適温状態を示す場合には前記初期昇圧期間以降、前記所定周期毎に、前記活性期間の間だけ前記電圧監視部を動作させる一方、前記高温検知信号が前記高温状態を示す場合には前記電圧監視部を常時動作させることを特徴とする電源回路。
  5. 電源電圧を昇圧した昇圧電圧を生成して出力するチャージポンプ部を含む電源回路であって、
    前記昇圧電圧を分圧した分圧電圧と所定の参照電圧との電圧の大きさの比較判定をなす電圧監視部と、前記比較判定の結果、前記分圧電圧が前記参照電圧以下である場合には前記チャージポンプ部を動作させる一方、前記比較判定の結果、前記分圧電圧の方が前記参照電圧より大きい場合には前記チャージポンプ部の動作を停止させるチャージポンプ制御部と、省電力動作を促すパワーダウンモード又は前記省電力動作を行わないスタンバイモードを示す第１の動作モード信号を受け、前記第１の動作モード信号が前記パワーダウンモードを示す場合に、前記電圧監視部を間欠的に停止させる電圧監視制御部と、を有し、
    前記電圧監視制御部は、前記第１の動作モード信号が前記スタンバイモードから前記パワーダウンモードに遷移した時点から、最初に前記分圧電圧が前記参照電圧より大きな電圧に遷移した時点までの初期昇圧期間の間は前記電圧監視部を常時動作させ、前記初期昇圧期間以降は、前記電圧監視部を間欠的に停止させ、
    前記電圧監視制御部は、前記初期昇圧期間以降、所定周期毎に、所定の活性期間の間だけ前記電圧監視部を動作させ、前記活性期間以外の期間は前記電圧監視部を停止させ、
    周囲の温度を検出し前記温度が所定温度よりも高い高温状態にあるのか、或いは所定温度以下の適温状態にあるのかを示す高温検知信号を生成する高温センサを含み、前記高温検知信号が前記適温状態を示す場合には前記初期昇圧期間以降、前記所定周期毎に、前記活性期間の間だけ前記電圧監視部を動作させる一方、前記高温検知信号が前記高温状態を示す場合には前記所定周期よりも短い周期毎に、前記活性期間の間だけ前記電圧監視部を動作させることを特徴とする電源回路。
  6. 前記電圧監視制御部は、低速モード又は高速モードを表す第２の動作モード信号を受け、前記第２の動作モード信号が前記低速モードを表す場合には、前記初期昇圧期間以降、前記所定周期毎に、前記活性期間の間だけ前記電圧監視部を動作させる一方、前記第２の動作モード信号が前記高速モードを表す場合には前記電圧監視部を常時動作させることを特徴とする請求項４又は５に記載の電源回路。
  7. 前記電圧監視制御部は、低速モード又は高速モードを表す第２の動作モード信号を受け、前記第２の動作モード信号が前記低速モードを表す場合には、前記初期昇圧期間以降、前記所定周期毎に、前記活性期間の間だけ前記電圧監視部を動作させる一方、前記第２の動作モード信号が前記高速モードを表す場合には前記所定周期よりも短い周期毎に、前記活性期間の間だけ前記電圧監視部を動作させることを特徴とする請求項４又は５に記載の電源回路。
  8. 前記電圧監視部は、
    前記昇圧電圧を分圧して前記分圧電圧を生成する分圧回路と、
    前記分圧電圧と前記参照電圧との電圧の大きさの比較判定をなすコンパレータと、を含み、
    前記電圧監視制御部は、
    前記初期昇圧期間以降、前記活性期間以外の期間中は前記分圧回路及び前記コンパレータの内部に流れる電流を遮断する電流遮断回路を含むことを特徴とする請求項２〜７のいずれか１に記載の電源回路。
  9. 前記所定周期は、前記昇圧電圧の電圧値が所定の目標電圧以上となっている状態で、前記チャージポンプ部が動作状態から停止状態に遷移した時点から、前記昇圧電圧の電圧値が前記昇圧電圧の供給先の負荷の許容最小電圧まで低下するのに掛かる時間よりも長時間を有し、
    前記活性期間は、前記参照電圧より高電圧の状態にある前記分圧電圧が前記参照電圧より低い状態に遷移した場合にその遷移時点から、前記チャージポンプ部の昇圧動作によって前記分圧電圧の電圧値を前記参照電圧に到らせるまでに掛かる時間と、前記分圧回路における回路遅延時間と、を加算した時間以上の期間を有することを特徴とする請求項８に記載の電源回路。
  10. 前記昇圧電圧を降圧して降圧電圧を生成して出力する降圧回路を含むことを特徴とする請求項１〜９のいずれか１に記載の電源回路。
  11. 電源電圧を昇圧した昇圧電圧を生成するチャージポンプ部を含む電源回路と、複数のワード線と前記ワード線の各々に交叉する複数のビット線との交叉部にメモリセルが形成されているメモリセルアレイと、前記昇圧電圧に基づき前記ワード線の各々に選択電圧を供給するロウデコーダと、を含む半導体記憶装置であって、
    前記電源回路は、
    前記昇圧電圧を分圧した分圧電圧と所定の参照電圧との電圧の大きさの比較判定をなす電圧監視部と、
    前記比較判定の結果、前記分圧電圧が前記参照電圧以下である場合には前記チャージポンプ部を動作させる一方、前記比較判定の結果、前記分圧電圧の方が前記参照電圧より大きい場合には前記チャージポンプ部の動作を停止させるチャージポンプ制御部と、
    省電力動作を促すパワーダウンモード又は前記省電力動作を行わないスタンバイモードを示す第１の動作モード信号を受け、前記第１の動作モード信号が前記パワーダウンモードを示す場合に、記電圧監視部を間欠的に停止させる電圧監視制御部と、を有し、
    前記電圧監視制御部は、前記第１の動作モード信号が前記スタンバイモードから前記パワーダウンモードに遷移した時点から、最初に前記分圧電圧が前記参照電圧より大きな電圧に遷移した時点までの初期昇圧期間の間は前記電圧監視部を常時動作させ、前記初期昇圧期間以降は、前記電圧監視部を間欠的に停止させ、
    前記電圧監視制御部は、前記初期昇圧期間以降、所定周期毎に、所定の活性期間の間だけ前記電圧監視部を動作させ、前記活性期間以外の期間は前記電圧監視部を停止させ、
    前記電圧監視制御部は、低速モード又は高速モードを表す第２の動作モード信号を受け、前記第２の動作モード信号が前記低速モードを表す場合には、前記初期昇圧期間以降、前記所定周期毎に、前記活性期間の間だけ前記電圧監視部を動作させる一方、前記第２の動作モード信号が前記高速モードを表す場合には前記電圧監視部を常時動作させることを特徴とする半導体記憶装置。
  12. 前記昇圧電圧を降圧して降圧電圧を生成し、前記降圧電圧を前記ロウデコーダに供給する降圧回路を含むことを特徴とする請求項１１に記載の半導体記憶装置。
  13. 前記ロウデコーダは、前記ワード線を選択する選択信号に応じて前記ワード線に選択電圧を供給するドライバを含み、
    前記ドライバは、前記降圧電圧を受けて動作する複数のｐチャネルＭＯＳ型のトランジスタを含み、前記トランジスタ各々のｎウェル領域には前記昇圧電圧が印加されていることを特徴とする請求項１２に記載の半導体記憶装置。
JP2016199171A 2016-10-07 2016-10-07 電源回路及び半導体記憶装置 Active JP6842271B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016199171A JP6842271B2 (ja) 2016-10-07 2016-10-07 電源回路及び半導体記憶装置
CN201710913036.2A CN107919144B (zh) 2016-10-07 2017-09-29 电源电路以及半导体存储装置
US15/726,387 US10096367B2 (en) 2016-10-07 2017-10-06 Power supply circuit and semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016199171A JP6842271B2 (ja) 2016-10-07 2016-10-07 電源回路及び半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2018061401A JP2018061401A (ja) 2018-04-12
JP6842271B2 true JP6842271B2 (ja) 2021-03-17

Family

ID=61829097

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016199171A Active JP6842271B2 (ja) 2016-10-07 2016-10-07 電源回路及び半導体記憶装置

Country Status (3)

Country Link
US (1) US10096367B2 (ja)
JP (1) JP6842271B2 (ja)
CN (1) CN107919144B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11385707B2 (en) * 2018-10-19 2022-07-12 Mitsubishi Electric Corporation Power-supply detection-circuit control method and circuit system
US11374488B2 (en) 2018-12-04 2022-06-28 Micron Technology, Inc. Multi-mode voltage pump and control
JP6970769B2 (ja) * 2020-02-18 2021-11-24 ウィンボンド エレクトロニクス コーポレーション 半導体装置
JP7165151B2 (ja) * 2020-02-18 2022-11-02 ウィンボンド エレクトロニクス コーポレーション 半導体装置
CN113496718B (zh) * 2020-04-07 2024-02-13 华邦电子股份有限公司 参考电压保持电路和具该电路的感测放大器电路
CN112002357B (zh) * 2020-08-13 2023-09-26 长江存储科技有限责任公司 用于操作半导体器件的方法及半导体器件
CN114333950A (zh) * 2020-09-30 2022-04-12 华邦电子股份有限公司 存储装置
US11443816B2 (en) 2020-12-01 2022-09-13 Micron Technology, Inc. Managing digitally-controlled charge pump operation in a memory sub-system
US11450355B1 (en) 2021-05-03 2022-09-20 Powerchip Semiconductor Manufacturing Corporation Semiconductor memory with temperature dependence

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3705842B2 (ja) * 1994-08-04 2005-10-12 株式会社ルネサステクノロジ 半導体装置
JPH09120675A (ja) * 1995-08-18 1997-05-06 Hitachi Ltd 半導体集積回路
JP4435203B2 (ja) * 1997-02-27 2010-03-17 株式会社東芝 半導体集積回路装置
JP3487581B2 (ja) * 1998-09-22 2004-01-19 シャープ株式会社 電源回路それを用いた表示装置及び電子機器
JP2000306380A (ja) * 1999-04-22 2000-11-02 Hitachi Ltd 半導体集積回路装置
JP2001028189A (ja) * 1999-07-13 2001-01-30 Mitsubishi Electric Corp 半導体記憶装置
JP2002258955A (ja) * 2001-02-27 2002-09-13 Toshiba Corp 半導体装置
JP2005020971A (ja) 2003-06-30 2005-01-20 Nec Kansai Ltd 電源回路
JP2006203960A (ja) * 2005-01-18 2006-08-03 Renesas Technology Corp 半導体装置
JP4908064B2 (ja) * 2005-08-19 2012-04-04 株式会社東芝 半導体集積回路装置
JP2009020641A (ja) * 2007-07-11 2009-01-29 Panasonic Corp 出力回路
JP2011193579A (ja) * 2010-03-12 2011-09-29 Elpida Memory Inc 半導体装置
JP2013080535A (ja) * 2011-10-03 2013-05-02 Toshiba Corp 半導体記憶装置
CN104464788B (zh) * 2014-12-30 2017-06-06 上海华虹宏力半导体制造有限公司 分压电路、操作电压的控制电路及存储器
JP2016157505A (ja) * 2015-02-26 2016-09-01 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
CN107919144A (zh) 2018-04-17
CN107919144B (zh) 2023-09-29
US10096367B2 (en) 2018-10-09
US20180102175A1 (en) 2018-04-12
JP2018061401A (ja) 2018-04-12

Similar Documents

Publication Publication Date Title
JP6842271B2 (ja) 電源回路及び半導体記憶装置
JP4738347B2 (ja) 半導体装置及び半導体装置の制御方法
JP3583703B2 (ja) 半導体装置
US20070024349A1 (en) Semiconductor device having internal power supply voltage generation circuit
JP5087670B2 (ja) 電圧発生回路
JP2006148858A (ja) パワーオンリセット回路
JP2004139594A (ja) 内部供給電圧のパワーアップ傾きを制御するための内部電圧変換器構造
JP2005353221A (ja) 半導体集積回路装置
JP2018007355A (ja) 昇圧回路
KR20100085427A (ko) 반도체 메모리 장치의 내부전압 발생회로
JP2009118605A (ja) 電圧発生回路
JPH0696593A (ja) 半導体記憶装置
KR100790444B1 (ko) 메모리 장치
JP5808937B2 (ja) 半導体メモリの内部電源電圧生成回路及び内部電源電圧生成方法
JP2008070977A (ja) 電源降圧回路及び半導体装置
JP6792667B2 (ja) 半導体記憶装置
JP3869690B2 (ja) 内部電圧レベル制御回路および半導体記憶装置並びにそれらの制御方法
KR20100114241A (ko) 라이트 전압을 생성하는 비휘발성 반도체 메모리 회로
US7414898B2 (en) Semiconductor memory device with internal power supply
TWI779641B (zh) 斷電檢測電路及半導體儲存裝置
JP6495160B2 (ja) 半導体集積回路
US8279699B2 (en) Semiconductor memory device with reduced power noise
KR100941631B1 (ko) 반도체장치의 고전압제어회로
JP6773464B2 (ja) 電圧供給回路及び半導体記憶装置
JP3857461B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190702

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200526

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200721

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200915

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201211

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20201211

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20201222

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20210105

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210126

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210219

R150 Certificate of patent or registration of utility model

Ref document number: 6842271

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150