CN104464788B - 分压电路、操作电压的控制电路及存储器 - Google Patents

分压电路、操作电压的控制电路及存储器 Download PDF

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Abstract

一种分压电路、操作电压的控制电路及存储器。所述分压电路包括：接收晶体管，其源极接收待分压信号；m个串联的晶体管组，其中：前一个晶体管的栅极、漏极和后一个晶体管的源极相连；n个第一开关，第一开关包括第一端、第二端和第三端，其中：第一端连接晶体管组中相邻两个晶体管中前一个晶体管的漏极以及后一个晶体管的源极，第二端接地，第三端用于接收时序控制信号；n+1个第二开关，第二开关包括第一端、第二端和第三端，其中：第一端连接所述晶体管组中对应晶体管的源极，第二端用于输出分压电压，第三端用于接收时序控制信号。本发明既可以节省芯片面积，又可以保证分压电路在待分压信号较低时也能正常工作。

Description

分压电路、操作电压的控制电路及存储器
技术领域
本发明涉及半导体技术领域，尤其涉及一种分压电路、操作电压的控制电路及存储器。
背景技术
近年来，在半导体存储器迅速发展的过程中，由于DRAM、EFPROM、FLASH等先进存储器具有高密度、低功耗和低价格的优点，其已经成为了计算机、移动通信终端中普遍采用的存储装置。
基于低功耗、低成本的要求，存储器的电源电压通常比较低，例如2.5V、1.8V等，然而为了实现信息的“写入”和“擦除”等操作，通常需要原高于电源电压的编程电压及擦除电压，例如8V或11V等。因此，电荷泵电路广泛应用于存储器中，用于通过较低的电源电压获得较高的编程电压、擦除电压等存储器的操作电压。
在电荷泵电路中经常要用到分压电路，即实现对待分压信号的分压功能，其中分压系数为待分压信号的电压值与分压后信号的电压值的比值。同一分压电路可以根据输出端的位置不同从而实现多个分压系数。
图1示出了现有技术中一种电阻分压电路的结构示意图。所述电阻分压电路包括t个串联的电阻R1、........、Rt，其中：前一个电阻的输出端连接后一个电阻的输入端，第一个电阻R1的输出端接地，第t个电阻Rt的输入端用于接收待分压信号V0。该分压电路包括t-1个输出端，从而具有t-1个分压系数，可以输出t-1个分压电压V1、.......、Vt-1，其中第i个分压电压等于(i/t)V0，通过连接不同的输出端就可以得到不同分压系数的分压电压。
但是上述电阻分压电路在保证电阻分压电路的消耗电流较小时，需要比较大的电阻，从而比较浪费芯片面积，最终不利于器件的小型化。
图2示出了现有技术中一种晶体管分压电路的结构示意图。所述晶体管分压电路包括t个串联的PMOS晶体管R1、........、Rt，其中：前一个PMOS晶体管的漏极、栅极和后一个PMOS晶体管的源极相连，第t个PMOS晶体管Pt的源极用于接收待分压信号V0，第一个PMOS晶体管P1的漏极和栅极接地。该分压电路包括t-1个输出端，从而具有t-1个分压系数，可以输出t-1个分压电压V1、.......、Vt-1，其中第i个分压电压等于(i/t)V0，通过连接不同的输出端就可以得到不同分压系数的分压电压。
但是上述晶体管分压电路在待分压信号V0的电压值小于t个晶体管的阈值电压之和(约为0.7tV)时，分压电路并不能导通，从而各PMOS晶体管处于截止状态，最终所有分压点都处于悬浮(floating)状态，即分压电路无法正常工作。
发明内容
本发明解决的问题是提供一种分压电路、操作电压的控制电路及存储器，既可以节省芯片面积，又可以保证分压电路在待分压信号较低时也能正常工作。
为解决上述问题，本发明提供一种操作电压的控制电路，包括：
升压电路，用于当接收到第一信号时，进行升压处理以输出升压电压；当接收到第二信号时，停止升压处理，输出的升压电压维持在当前值；
分压电路，用于对所述升压电压进行分压处理以输出分压电压，所述分压电路包括多个不同分压系数，所述分压电路包括：接收晶体管，其源极接收所述升压电压；m个串联的晶体管组，其中：前一个晶体管的栅极、漏极和后一个晶体管的源极相连，第一个晶体管的源极、所述接收晶体管的栅极和漏极相连，最后一个晶体管的漏极和栅极接地；n个第一开关，所述第一开关包括第一端、第二端和第三端，其中：所述第一端连接所述晶体管组中相邻两个晶体管中前一个晶体管的漏极以及后一个晶体管的源极，所述第二端接地，所述第三端用于接收时序控制信号以实现所述第一开关的开启或关闭，n≤m-1；n+1个第二开关，所述第二开关包括第一端、第二端和第三端，其中：所述第二开关与所述晶体管组中n+1个晶体管一一对应，所述第一端连接所述晶体管组中对应晶体管的源极，所述第二端用于输出分压电压，所述第三端用于接收时序控制信号以实现所述第二开关的开启或关闭；
比较器，用于对所述分压电压与基准电压进行比较，当所述分压电压小于基准电压时，输出第一信号；当所述分压电压大于基准电压时，输出第二信号；
控制电路，用于产生所述时序控制信号，以对至少部分所述分压系数进行从大到小的切换控制，直至所述升压电压达到目标电压；
输出电路，用于输出所述升压电压。
可选的，所述晶体管为PMOS晶体管。
可选的，所述第一开关为NMOS晶体管，所述第一端为源极，所述第二端为漏极，所述第三端为栅极；所述第二开关为NMOS晶体管，所述第一端为源极，所述第二端为漏极，所述第三端为栅极。
可选的，所述控制电路包括n+1个时序脉冲产生单元，前n个所述时序脉冲产生单元连接一个所述第一开关和一个所述第二开关，所述时钟脉冲产生单元用于产生时钟脉冲信号以控制所述第一开关的开启与关闭以及所述第二开关的开启与关闭；最后一个所述时序脉冲产生单元连接一个所述第二开关，所述时钟脉冲产生单元用于产生时钟脉冲信号以控制所述第二开关的开启与关闭。
可选的，所述时钟脉冲产生单元包括：译码电路和或非门，译码电路连接或非门的一个输入端，或非门的另一个输入端接收低电平信号，或非门的输出端连接所述第一开关和所述第二开关。
可选的，所述第一信号为高电平信号，所述第二信号为低电平信号。
为解决上述问题，本发明还提供了一种包括上述操作电压的控制电路的存储器。
为解决上述问题，本发明还提供了一种分压电路，包括：
接收晶体管，其源极接收待分压信号；
m个串联的晶体管组，其中：前一个晶体管的栅极、漏极和后一个晶体管的源极相连，第一个晶体管的源极、所述接收晶体管的栅极和漏极相连，最后一个晶体管的漏极和栅极接地；
n个第一开关，所述第一开关包括第一端、第二端和第三端，其中：所述第一端连接所述晶体管组中相邻两个晶体管中前一个晶体管的漏极以及后一个晶体管的源极，所述第二端接地，所述第三端用于接收时序控制信号以实现所述第一开关的开启或关闭，n≤m-1；
n+1个第二开关，所述第二开关包括第一端、第二端和第三端，其中：所述第二开关与所述晶体管组中n+1个晶体管一一对应，所述第一端连接所述晶体管组中对应晶体管的源极，所述第二端用于输出分压电压，所述第三端用于接收时序控制信号以实现所述第二开关的开启或关闭。
可选的，所述晶体管为PMOS晶体管。
可选的，所述第一开关为NMOS晶体管，所述第一端为源极，所述第二端为漏极，所述第三端为栅极；所述第二开关为NMOS晶体管，所述第一端为源极，所述第二端为漏极，所述第三端为栅极。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的分压电路中，采用晶体管分压方式，从而减小了芯片面积；并在串联的多个晶体管的基础上，增加了多个第一开关和多个第二开关，从而当某一路中所述第一开关及对应的第二开关导通时，会使得部分串联的晶体管不工作，从而降低了对待分压信号的电压要求，最终避免了分压电路无法正常工作的情况。
附图说明
图1是现有技术中一种电阻分压电路的结构示意图；
图2是现有技术中一种晶体管分压电路的结构示意图；
图3是本发明实施方式中操作电压的控制电路的结构示意图；
图4是本发明实施例中操作电压的控制电路的结构示意图；
图5是本发明实施例中五个时钟脉冲信号的时序示意图；
图6是本发明实施例中升压电压和分压电压的时序示意图。
具体实施方式
正如背景技术部分所述，现有技术中分压电路多采用电阻串联或晶体管串联的方式实现多个分压系数，但是电阻分压电路比较浪费芯片面积，而晶体管分压电路对待分压信号的电压值要求比较高，容易造成不工作的状态。
针对上述技术问题，本发明提供了一种分压电路、操作电压的控制电路及存储器，其采用晶体管分压方式，从而减小了芯片面积；并在串联的多个晶体管的基础上，增加了多个第一开关和第二开关，从而当任一组所述第一开关及第二开关导通时，会使得部分串联的晶体管不工作，从而降低了对待分压信号的电压要求，最终避免了分压电路无法正常工作的情况。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图3所示，本实施方式提供了一种操作电压的控制电路，可以包括：
升压电路100，用于当接收到第一信号时，进行升压处理以输出升压电压；当接收到第二信号时，停止升压处理，输出的升压电压维持在当前值；
分压电路200，用于对所述升压电压进行分压处理以输出分压电压，所述分压电路包括多个输出端，每个输出端对应不同分压系数；
控制电路300，用于产生所述时序控制信号，以对至少部分所述分压系数进行从大到小的切换控制，直至所述升压电压达到目标电压；
比较器400，用于对所述分压电压与基准电压进行比较，当所述分压电压小于基准电压时，输出第一信号；当所述分压电压大于基准电压时，输出第二信号；
输出电路500，用于输出所述升压电压。
本实施例中所述升压电路100可以是任一电荷泵，其可以对初始电压(如：电源电压)进行升压处理，从而输出升压电压。
所述输出电路500连接所述升压电路100的输出端，用于输出所述升压电压。
所述分压电路200连接所述升压电路100的输出端，用于对接收到的升压电压进行分压处理，从而输出分压电压，即：V2＝aV1，其中：V2为分压电压，V1为升压电压，a为分压系数(即分压电压V2与升压电压V1的比值)。
本实施例中所述分压电路200采用晶体管分压方式，其包括n+1个输出端，每个输出端对应一个不同的分压系数，从而可以对所述升压电压进行多个不同的分压处理，如：分压系数为1/2、1/3、1/4、1/5、1/6、......、1/n等，从而输出不同的分压电压。
其中，所述分压系数的数目是大于或等于2的任意整数，其决定后续升压过程被分为几个阶段，且其数目越大，越能有效控制升压电压的上升速度。
具体地，所述分压电路200可以包括：
接收晶体管，其源极接收待分压信号(即所述升压电压)；
m个串联的晶体管组，其中：前一个晶体管的栅极、漏极和后一个晶体管的源极相连，第一个晶体管的源极、所述接收晶体管的栅极和漏极相连，最后一个晶体管的漏极和栅极接地；
n个第一开关，所述第一开关包括第一端、第二端和第三端，其中：所述第一端连接所述晶体管组中相邻两个晶体管中前一个晶体管的漏极以及后一个晶体管的源极，所述第二端接地，所述第三端用于接收时序控制信号以实现所述第一开关的开启或关闭，n≤m-1；
n+1个第二开关，所述第二开关包括第一端、第二端和第三端，其中：所述第二开关与所述晶体管组中n+1个晶体管一一对应，所述第一端连接所述晶体管组中对应晶体管的源极，所述第二端用于输出分压电压，所述第三端用于接收时序控制信号以实现所述第二开关的开启或关闭。
其中，所述第一开关可以为NMOS管，所述第一端为源极，所述第二端为漏极，所述第三端为栅极。
其中，所述第二开关可以为NMOS晶体管，所述第一端为源极，所述第二端为漏极，所述第三端为栅极。
其中，所述晶体管可以为PMOS晶体管。
具体地，当所述第一开关的第三端和所述第二开关的第三端接收到的时序控制信号为高电平信号时，则所述第一开关和所述第二开关均导通，从而所述分压电路输出与该第一开关的第一端相连的晶体管的源极位置的电压。
需要说明的是，在本发明的其它实施例中，所述开关还可以采用其它元件实现。
所述控制电路300可以包括n+1个时钟脉冲产生单元，前n个所述时序脉冲产生单元连接一个所述第一开关和一个所述第二开关，所述时钟脉冲产生单元用于产生时钟脉冲信号以控制所述第一开关的开启与关闭以及所述第二开关的开启与关闭；最后一个所述时序脉冲产生单元连接一个所述第二开关，所述时钟脉冲产生单元用于产生时钟脉冲信号以控制所述第二开关的开启与关闭，从而实现对所述分压系数的切换控制，以使升压电压等于目标电压。
所述目标电压的数值等于所需要的操作电压(如：擦除电压)的数值。
所述时钟脉冲产生单元可以包括：译码电路和或非门，译码电路连接或非门的一个输入端，或非门的另一个输入端接收低电平信号，或非门的输出端连接所述NMOS管的栅极。
具体地，所述译码电路可以包括时钟电路和分频电路，其具体实现方式对本领域技术人员是熟知的，在此不再赘述。
本实施例中通过选择不同的时钟电路和分频电路，就可以输出不同波形的时钟脉冲信号，从而可以控制升压电压的上升速率和上升时间等参数。
所述比较器400包括：第一输入端、第二输入端和输出端，其中：第一输入端用于接收基准电压，第二输入端连接分压电路的输出端，输出端连接升压电路100的输入端。
本实施例中，当第二输入端的电压大于第一输入端的电压时，比较器400的输出端向升压电路输出高电平信号，从而升压电路进行升压处理(即第一信号为高电平信号)；当第二输入端的电压小于第一输入端的电压时，比较器400的输出端向升压电路输出低电平信号，从而升压电路停止所述升压处理(即第二信号为低电平信号)。
需要说明的是，在本发明的其它实施例中，还可以使第一信号为低电平信号，而第二信号为高电平信号。
所述基准电压可以是小于***电压(如：1.5V)的任一电压值，如：0.9V、1V、1.2V等，其可以由基准电压产生电路(图中未示出)提供。所述基准电压的数值越小，对操作电压的控制越精确。
参考图4所示，本实施例提供了一种操作电压的控制电路，其以m为5、n为4、第一开关为NMOS晶体管、第二开关为NMOS晶体管、接收晶体管和串联的晶体管组均为PMOS晶体管为例进行说明。其中：所述分压电路200包括：
接收晶体管P0，其源极连接升压电路100的输出端以接收升压电压V11，所述接收晶体管P0的栅极和漏极相连；
五个串联的晶体管组，包括：第一晶体管P1、第二晶体管P2和第三晶体管P3、第四晶体管P4，其中：第一晶体管P1的源极连接接收晶体管P0的漏极和栅极，第一晶体管P1的栅极、漏极以及第二晶体管P2的源极连接在一起，第二晶体管P2的栅极、漏极和第三晶体管P3的源极连接在一起，第三晶体管P3的栅极、漏极和第四晶体管P4的源极连接在一起，第四晶体管P4的栅极、漏极和第五晶体管P5的源极连接在一起，第五晶体管P5的栅极和漏极接地；
四个第一开关，包括：第一个第一开关N1、第二个第一开关N2、第三个第一开关N3和第四个第一开关N4，其中：第一开关N1的源极连接第一晶体管P1的漏极，第一开关N2的源极连接第二晶体管P2的漏极，第一开关N3的源极连接第三晶体管P3的漏极，第一开关N4的源极连接第四晶体管P4的漏极，四个第一开关的栅极均连接控制电路300，四个第一开关的漏极均接地；
五个第二开关，包括：第一个第二开关N5、第二个第二开关N6、第三个第二开关N7、第四个第二开关N8和第五个第二开关N9，其中：第二开关N5的源极连接第一晶体管P1的源极，第二开关N6的源极连接第二晶体管P2的源极，第二开关N7的源极连接第三晶体管P3的源极，第二开关N8的源极连接第四晶体管P4的源极，第二开关N9的源极连接第五晶体管P5的源极，五个第二开关的栅极均连接控制电路300，五个第二开关的漏极均连接比较器400的输入端。所述控制电路300包括：五个时钟脉冲信号产生电路，其中：第一时钟脉冲产生单元310连接第一开关N1的栅极和第二开关N5的栅极，用于产生第一时钟脉冲信号以控制第一开关N1和第二开关N5的开启或关闭；第二时钟脉冲产生单元320连接第一开关N2的栅极和第二开关N6的栅极，用于产生第二时钟脉冲信号以控制第一开关N2和第二开关N6的开启或关闭；第三时钟脉冲产生单元330连接第一开关N3的栅极和第二开关N7的栅极，用于产生第三时钟脉冲信号以控制第一开关N3和第二开关N7的开启或关闭；第四时钟脉冲产生单元340连接第一开关N4的栅极和第二开关N8的栅极，用于产生第四时钟脉冲信号以控制第一开关N4和第二开关N7的开启或关闭；第五时钟脉冲产生单元350连接第二开关N9的栅极，用于产生第五时钟脉冲信号以控制第二开关N9的开启或关闭。
具体地，当第一时钟脉冲信号为高电平信号时，第一开关N1和第二开关N5开启，当第一时钟脉冲信号为低电平信号时，第一开关N1和第二开关N5关闭；当第二时钟脉冲信号为高电平信号时，第一开关N2和第二开关N6开启，当第二时钟脉冲信号为低电平信号时，第一开关N2和第二开关N6关闭；当第三时钟脉冲信号为高电平信号时，第一开关N3和第二开关N7开启，当第三时钟脉冲信号为低电平信号时，第一开关N3和第二开关N7关闭；当第四时钟脉冲信号为高电平信号时，第一开关N4和第二开关N8开启，当第四时钟脉冲信号为低电平信号时，第一开关N4和第二开关N8关闭；当第五时钟脉冲信号为高电平信号时，第二开关N9开启，当第五时钟脉冲信号为低电平信号时，第二开关N9关闭。
需要说明的是，在本发明的其它实施例中，还可以通过改变四个第一开关和五个第二开关的器件类型，从而实现当时钟脉冲信号为低电平信号时，对应的第一开关和第二开关开启；当时钟脉冲信号为高电平信号时，对应的第一开关和第二开关关闭，其不限制本发明的保护范围。
需要说明的是，本实施例中为了节省芯片面积，简化器件结构，使得前四个时钟脉冲产生单元分别控制一个第一开关和一个第二开关(即同时控制两个开关)，但在本发明的其它实施例中，还可以增加时钟脉冲产生单元的数目，从而使得至少部分数目的时钟脉冲产生单元仅控制一个开关的开启或关闭，其也在本发明的保护范围之内。
图4所示的分压电路200包括五个分压系数，从而可以输出五个不同的分压电压。即：当升压电压V11一定时，其可以分别输出第一分压电压V21＝(1/2)V11、第二分压电压V22＝(1/3)V11、第三分压电压V23＝(1/4)V11、第四分压电压V24＝(1/5)V11以及第五分压电压V25＝(1/6)V11，相当于产生1/k的分压系数，其中k的取值范围为2至m+1的整数。
图5示出了图4中五个时钟脉冲产生单元的时钟脉冲信号的时序示意图，其中：第一时钟脉冲产生单元310产生(0，t1)时间内为高电平且其余时间为低电平的第一时钟脉冲信号EN1，第二时钟脉冲产生单元320产生(t1，t2)时间内为高电平且其余时间为低电平的第二时钟脉冲信号EN2，第三时钟脉冲产生单元330产生(t2，t3)且其余时间为低电平时间内为高电平的第三时钟脉冲信号EN3，第四时钟脉冲产生单元340产生(t3，t4)时间内为高电平且其余时间为低电平的第四时钟脉冲信号EN4，第五时钟脉冲产生单元350产生(t4，t5)时间内为高电平且其余时间为低电平的第五时钟脉冲信号EN5。
结合图4和图5可知，在基准电压Vref为1V且目标电压为6V时，所述控制电路的工作过程如下：
1)在(0，t1)时间内，第一时钟脉冲信号EN1为高电平以使第一开关N1导通且第二开关N5，而其余四个时钟脉冲信号均为低电平从而与其相连的三个第一开关N2、N3、N4以及四个第二开关N6、N7、N8、N9均断开，进而分压电路200输出第一分压电压V21，即分压电路200的分压系数为1/2。换句话说，控制电路300通过控制各时序脉冲产生电路的时序脉冲信号来控制对应的NMOS晶体管的导通/断开，从而达到了选择分压电路200的分压系数的目的。由于基准电压Vref为1V，分压系数为1/2，从而第一分压电压V21小于基准电压Vref时(此时升压电压V11小于2V)，比较器400输出高电平信号，进而升压电路100继续进行升压处理以使升压电压V11不断升高；当升压电压V11升高至大于2V的瞬间，第一分压电压V21大于基准电压Vref，从而比较器400输出低电平信号，进而升压电路100停止升压，升压电压V11维持在2V。
需要说明的是，所述t1时长大于升压电压V11升压到2V所需的时间。
由于此时第一开关N1导通，从而升压电压V11只要大于接收晶体管P0的阈值电压以及第一晶体管P1的阈值电压之和即可使得分压电路200进行工作。
2)在t1时刻，第一时钟脉冲信号EN1变为低电平，从而第一开关N1断开且第二开关N5断开；第二时钟脉冲信号EN2变为高电平，从而第一开关N2导通且第二开关N6导通；其余三个时钟脉冲信号不变，从而其余开关仍然断开，这样分压电路200输出第二分压电压V22，即分压电路200的分压系数为1/3。换句话说，控制电路300通过控制各时序脉冲产生电路的时序脉冲信号来控制对应的NMOS晶体管的导通/断开，从而达到了从分压系数1/2向分压系数1/3切换的目的。由于分压系数变为1/3，而升压电压为2V，所以此时的第二分压电压V22为2/3V，即此时的分压电压小于基准电压Vref，所以比较器400重新输出高电平信号，进而升压电路100在2V的基础上继续进行升压处理以使升压电压V11不断升高。
由于此时第一开关N2导通，从而升压电压V11只要大于接收晶体管P0的阈值电压、第一晶体管P1的阈值电压以及第二晶体管P2的阈值电压之和即可使得分压电路200进行工作。
3)在(t1，t2)时间内，各时钟脉冲信号均未发生变化，从而升压电路100不断进行升压处理，直至第二分压电压V22达到1V，即升压电压达到3V。当升压电压大于3V之后，第二分压电压V22大于1V，从而比较器400改为输出低电平信号，进而升压电路100停止升压，升压电压V11维持在3V。
需要说明的是，所述(t2-t1)的时长大于升压电压V11从2V升压到3V所需的时间。
4)在t2时刻，第二时钟脉冲信号EN2变为低电平，从而第一开关N2断开且第二开关N6断开；第三时钟脉冲信号EN3变为高电平，从而第一开关N3导通且第二开关N7导通；其余三个时钟脉冲信号不变，从而其余开关仍然断开，这样分压电路200输出第三分压电压V23，即分压电路200的分压系数为1/4。换句话说，控制电路300通过控制各时序脉冲产生电路的时序脉冲信号来控制对应的NMOS晶体管的导通/断开，从而达到了从分压系数1/3向分压系数1/4切换的目的。由于分压系数变为1/4，而升压电压为3V，所以此时的第三分压电压V23为3/4V，即分压电压小于基准电压Vref，所以比较器400重新输出高电平信号，进而升压电路100在3V的基础上继续进行升压处理以使升压电压V11不断升高。
由于此时第一开关N3导通，从而升压电压V11只要大于接收晶体管P0的阈值电压、第一晶体管P1的阈值电压、第二晶体管P2的阈值电压以及第三晶体管P3的阈值电压之和即可使得分压电路200进行工作。
5)在(t2，t3)时间内，各时钟脉冲信号均未发生变化，从而升压电路100不断进行升压处理，直至第三分压电压V23达到1V，即升压电压达到4V。当升压电压大于4V之后，第三分压电压V23大于1V，从而比较器400改为输出低电平信号，进而升压电路100停止升压，升压电压V11维持在4V。
需要说明的是，所述(t3-t2)的时长大于升压电压V11从3V升压到4V所需的时间。
6)在t3时刻，第三时钟脉冲信号EN3变为低电平，从而第一开关N3断开且第二开关N7断开；第四时钟脉冲信号EN4变为高电平，从而第一开关N4导通且第二开关N8导通；其余三个时钟脉冲信号不变，从而其余开关仍然断开，这样分压电路200输出第四分压电压V24，即分压电路200的分压系数为1/5。换句话说，控制电路300通过控制各时序脉冲产生电路的时序脉冲信号来控制对应的开关的导通/断开，从而达到了从分压系数1/4向分压系数1/5切换的目的。由于分压系数变为1/5，而升压电压为4V，所以此时的第四分压电压V24为4/5V，即此时的分压电压小于基准电压Vref，所以比较器400重新输出高电平信号，进而升压电路100在4V的基础上继续进行升压处理以使升压电压V11不断升高。
由于此时第一开关N4导通，从而升压电压V11只要大于接收晶体管P0的阈值电压、第一晶体管P1的阈值电压、第二晶体管P2的阈值电压、第三晶体管P3的阈值电压以及第四晶体管P4的阈值电压之和即可使得分压电路200进行工作。
7)在(t3，t4)时间内，各时钟脉冲信号均未发生变化，从而升压电路100不断进行升压处理，直至第四分压电压V24达到1V，即升压电压达到5V。当升压电压大于5V之后，第四分压电压V24大于1V，从而比较器400改为输出低电平信号，进而升压电路100停止升压，升压电压V11维持在5V。
需要说明的是，所述(t4-t3)的时长大于升压电压V11从4V升压到5V所需的时间。
8)在t4时刻，第四时钟脉冲信号EN4变为低电平，从而第一开关N4断开且第二开关N8断开；第五时钟脉冲信号EN5变为高电平，从而第二开关N9导通；其余三个时钟脉冲信号不变，从而其余开关仍然断开，这样分压电路200输出第五分压电压V25，即分压电路200的分压系数为1/6。换句话说，控制电路300通过控制各时序脉冲产生电路的时序脉冲信号来控制对应的开关的导通/断开，从而达到了从分压系数1/5向分压系数1/6切换的目的。由于分压系数变为1/6，而升压电压为5V，所以此时的第五分压电压V25为5/6V，即此时的分压电压小于基准电压Vref，所以比较器400重新输出高电平信号，进而升压电路100在5V的基础上继续进行升压处理以使升压电压V11不断升高。
9)在(t4，t5)时间内，各时钟脉冲信号均未发生变化，从而升压电路100不断进行升压处理，直至第五分压电压V25达到1V，即升压电压达到6V。当升压电压大于6V之后，第五分压电压V25大于1V，从而比较器400改为输出低电平信号，进而升压电路100停止升压，升压电压V11维持在6V。
需要说明的是，所述(t5-t4)的时长大于升压电压V11从5V升压到6V所需的时间，且所述(t5-t4)的时长由擦除电压的所需时间决定。需要说明的是，上述各个升压电压的维持时间可以全部相同，也可以部分相同，还可以全部不同。
由上述分析，可以得到如图6所示的升压电压V11随时间变化的示意图以及分压电压V20随时间变化的示意图。由于输出电路500的输出电压就是升压电压V11，因此操作电压随时间变化的示意图与图6中升压电压V11的示意图相同。
本实施例中采用晶体管进行分压，从而节省了芯片面积；又由于增加了多个开关，从而又可以保证分压电路在待分压信号较低时也能正常工作。
此外，本实施例中分压电路对应五个分压系数，控制电路对全部的分压系数进行了从大到小的切换控制，从而将升压电压的上升过程分为五个阶段，每个阶段都包括升压以及维持两个过程，从而使得升压电压到达目标电压的过程变得比较缓和，避免了对存储单元的伤害。同时，由于直接将升压电路的输出电压作为操作电压，从而两者之间不存在压差，消除了因阈值电压及其使用过程中的变化对器件功率和性能的影响。
需要说明的是，在本发明的其它实施例中，也可以通过改变控制电路提供的时钟脉冲信号而仅对部分分压系数进行切换控制(即使部分时钟脉冲信号始终输出低电平信号)，从而减少操作电压经历的阶段。
需要说明的是，在本发明的其它实施例中，所述第一开关的数目还可以小于串联的晶体管组数目与1的差值，第二开关的数目小于串联的晶体管组数目，其不限制本发明的保护范围。
需要说明的是，在本发明的其它实施例中，所述输出端的数目还可以小于所述开关的数目，其不限制本发明的保护范围。
相应地，本实施方式还提供了一种存储器，其采用上述的操作电压的控制电路来提供擦除电压等操作电压。
相应地，本实施方式还提供了一种分压电路，包括：
接收晶体管，其源极接收待分压信号；
m个串联的晶体管组，其中：前一个晶体管的栅极、漏极和后一个晶体管的源极相连，第一个晶体管的源极、所述接收晶体管的栅极和漏极相连，最后一个晶体管的漏极和栅极接地；
n个第一开关，所述第一开关包括第一端、第二端和第三端，其中：所述第一端连接所述晶体管组中相邻两个晶体管中前一个晶体管的漏极以及后一个晶体管的源极，所述第二端接地，所述第三端用于接收时序控制信号以实现所述第一开关的开启或关闭，n≤m-1；
n+1个第二开关，所述第二开关包括第一端、第二端和第三端，其中：所述第二开关与所述晶体管组中n+1个晶体管一一对应，所述第一端连接所述晶体管组中对应晶体管的源极，所述第二端用于输出分压电压，所述第三端用于接收时序控制信号以实现所述第二开关的开启或关闭。
其中，所述第一开关可以为NMOS晶体管，所述第一端为源极，所述第二端为漏极，所述第三端为栅极。
其中，所述第二开关可以为NMOS晶体管，所述第一端为源极，所述第二端为漏极，所述第三端为栅极
其中，所述晶体管可以为PMOS晶体管。
所述分压电路的具体工作过程可以参考上述实施例，在此不再赘述。
需要说明的是，所述分压电路不仅可以应用于上述操作电压的控制电路中，还可以用于其它需要对待分压信号进行多个分压处理且分压系数为1/2、1/3、......、1/(n+1)的装置中。
本实施例中的分压电路既可以节省芯片面积，又可以保证分压电路在待分压信号较低时也能正常工作。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种操作电压的控制电路，其特征在于，包括：
升压电路，用于当接收到第一信号时，进行升压处理以输出升压电压；当接收到第二信号时，停止升压处理，输出的升压电压维持在当前值；
分压电路，用于对所述升压电压进行分压处理以输出分压电压，所述分压电路包括多个不同分压系数，所述分压电路包括：接收晶体管，其源极接收所述升压电压；m个串联的晶体管组，其中：前一个晶体管的栅极、漏极和后一个晶体管的源极相连，第一个晶体管的源极、所述接收晶体管的栅极和漏极相连，最后一个晶体管的漏极和栅极接地；n个第一开关，所述第一开关包括第一端、第二端和第三端，其中：所述第一端连接所述晶体管组中相邻两个晶体管中前一个晶体管的漏极以及后一个晶体管的源极，所述第二端接地，所述第三端用于接收时序控制信号以实现所述第一开关的开启或关闭，n≤m-1；n+1个第二开关，所述第二开关包括第一端、第二端和第三端，其中：所述第二开关与所述晶体管组中n+1个晶体管一一对应，所述第一端连接所述晶体管组中对应晶体管的源极，所述第二端用于输出分压电压，所述第三端用于接收时序控制信号以实现所述第二开关的开启或关闭；
比较器，用于对所述分压电压与基准电压进行比较，当所述分压电压小于基准电压时，输出第一信号；当所述分压电压大于基准电压时，输出第二信号；
控制电路，用于产生所述时序控制信号，以对至少部分所述分压系数进行从大到小的切换控制，直至所述升压电压达到目标电压；
输出电路，用于输出所述升压电压。
2.如权利要求1所述的操作电压的控制电路，其特征在于，所述晶体管为PMOS晶体管。
3.如权利要求1所述的操作电压的控制电路，其特征在于，所述第一开关为NMOS晶体管，所述第一端为源极，所述第二端为漏极，所述第三端为栅极；所述第二开关为NMOS晶体管，所述第一端为源极，所述第二端为漏极，所述第三端为栅极。
4.如权利要求1所述的操作电压的控制电路，其特征在于，所述控制电路包括n+1个时钟脉冲产生单元，前n个所述时钟脉冲产生单元连接一个所述第一开关和一个所述第二开关，所述时钟脉冲产生单元用于产生时钟脉冲信号以控制所述第一开关的开启与关闭以及所述第二开关的开启与关闭；最后一个所述时钟脉冲产生单元连接一个所述第二开关，所述时钟脉冲产生单元用于产生时钟脉冲信号以控制所述第二开关的开启与关闭。
5.如权利要求4所述的操作电压的控制电路，其特征在于，所述时钟脉冲产生单元包括：译码电路和或非门，译码电路连接或非门的一个输入端，或非门的另一个输入端接收低电平信号，或非门的输出端连接所述第一开关和所述第二开关。
6.如权利要求1所述的操作电压的控制电路，其特征在于，所述第一信号为高电平信号，所述第二信号为低电平信号。
7.一种存储器，其特征在于，包括如权利要求1至6中任一项所述的操作电压的控制电路。
8.一种分压电路，其特征在于，包括：
接收晶体管，其源极接收待分压信号；
m个串联的晶体管组，其中：前一个晶体管的栅极、漏极和后一个晶体管的源极相连，第一个晶体管的源极、所述接收晶体管的栅极和漏极相连，最后一个晶体管的漏极和栅极接地；
n个第一开关，所述第一开关包括第一端、第二端和第三端，其中：所述第一端连接所述晶体管组中相邻两个晶体管中前一个晶体管的漏极以及后一个晶体管的源极，所述第二端接地，所述第三端用于接收时序控制信号以实现所述第一开关的开启或关闭，n≤m-1；
n+1个第二开关，所述第二开关包括第一端、第二端和第三端，其中：所述第二开关与所述晶体管组中n+1个晶体管一一对应，所述第一端连接所述晶体管组中对应晶体管的源极，所述第二端用于输出分压电压，所述第三端用于接收时序控制信号以实现所述第二开关的开启或关闭。
9.如权利要求8所述的分压电路，其特征在于，所述晶体管为PMOS晶体管。
10.如权利要求8所述的分压电路，其特征在于，所述第一开关为NMOS晶体管，所述第一端为源极，所述第二端为漏极，所述第三端为栅极；所述第二开关为NMOS晶体管，所述第一端为源极，所述第二端为漏极，所述第三端为栅极。
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