JP2016157505A - 半導体装置 - Google Patents

Abstract

【課題】不揮発性メモリのプログラム電流が増大した場合でも、昇圧回路の出力電圧を一定に維持する。
【解決手段】半導体装置に設けられた昇圧電圧供給回路４００では、分圧回路１０２によってチャージポンプ２０１の出力電圧が検出され、検出された出力電圧が一定になるように、チャージポンプ２０１を駆動する発振回路２０２がオンオフ制御される。さらに、チャージポンプ２０１の出力電流Ｉｏｕｔが検出され、検出された出力電流Ｉｏｕｔの大きさに応じた制御電流Ｉｃｎｔｌが生成される。この制御電流Ｉｃｎｔｌは、分圧回路１０２を構成する複数の直列抵抗素子Ｒ４０１，Ｒ４０２の接続ノード６１０に流し込まれるか又はこの接続ノードから引き抜かれる。
【選択図】図６

Description

この発明は、半導体装置に関し、たとえば、電気的に書換え可能な不揮発性メモリを含む半導体装置に好適に用いられるものである。

フラッシュメモリなどの不揮発性メモリでは、プログラム時に書込み対象のメモリセルに書込み電流が流れる。この場合、同時にプログラムするメモリセルの個数が増加するとプログラム電圧の電圧レベルを一定に維持することが困難になる。

この問題に対処するため、特開２００７−１９３９３６号公報（特許文献１）に記載のフラッシュメモリ装置は、フラッシュメモリセルアレイの他に、プログラム電流と同一な大きさのダミープログラム電流をそれぞれ流すことが可能な複数のダミープログラム電流発生素子を含む。そして、同時にプログラムされるメモリセルの個数に関係なく複数のプログラム電流及び複数のダミープログラム電流の和が一定となるように制御される。

特開２００７−１９３９３６号公報

上記文献の技術では、同時にプログラムされるメモリセルの個数が少ない場合には、それに応じてダミープログラム電流の総和が増加する。このため、電流消費が大きくなるという問題がある。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態による半導体装置に設けられた昇圧電圧供給回路では、分圧回路によってチャージポンプの出力電圧が検出され、検出された出力電圧が一定になるように、チャージポンプを駆動する発振回路がオンオフ制御される。さらに、チャージポンプの出力電流が検出され、検出された出力電流の大きさに応じた制御電流が生成される。この制御電流は、上記の分圧回路を構成する複数の直列抵抗素子の接続ノードに流し込まれるか、又はこの接続ノードから引き抜かれる。

上記の実施形態によれば、プログラム電流が増大した場合でも、昇圧回路の出力電圧を一定に維持することができる。

第１の実施形態による半導体装置の構成を示すブロック図である。 メモリセルの構成および動作を説明するための図である（スプリット・ゲート型フラッシュメモリ素子の場合）。 メモリセルの構成および動作を説明するための図である（スタックド・ゲート型フラッシュメモリセルの場合）。 図１のフラッシュメモリモジュール１６の構成を示すブロック図である。 図４のフラッシュメモリモジュールの一部の構成を示す図である。 図４および図５の昇圧電圧供給回路４００の構成を示す回路図である。 図６の昇圧電圧供給回路の各トランジスタに流れる電流値を、書込みデータに対応付けて表形式で示した図である。 図６の分圧回路の抵抗素子Ｒ４０１に生じる電圧および書込み電圧の値を、書込みデータに対応付けて表形式で示した図である。 図６の昇圧電圧供給回路から出力される書込み電流ＩＷと書込み電圧ＶＷとの関係を示す図である。 図５の変形例を示す図である。 第２の実施形態の半導体装置において、昇圧電圧供給回路４００Ａの構成を示す図である。 図１１の昇圧電圧供給回路の各トランジスタに流れる電流値を、書込みデータに対応付けて表形式で示した図である。 図１１の分圧回路の抵抗素子Ｒ４０１に生じる電圧および書込み電圧の値を、書込みデータに対応付けて表形式で示した図である。 第３の実施形態の半導体装置において昇圧電圧供給回路５００の構成を示す図である。 図１４の昇圧電圧供給回路の各トランジスタに流れる電流値を、温度に対応付けて表形式で示した図である。 図１４の分圧回路の抵抗素子Ｒ４０１に生じる電圧および書込み電圧の値を、温度に対応付けて表形式で示した図である。 第１の実施形態の場合における書込みスピードおよび書込み電圧と温度との関係を示す図である。 第３の実施形態の場合における書込みスピードおよび書込み電圧と温度との関係を示す図である。 第４の実施形態の半導体装置において昇圧電圧供給回路５００Ａの構成を示す図である。 図１９の昇圧電圧供給回路の各トランジスタに流れる電流値を、温度に対応付けて表形式で示した図である。 図１９の分圧回路の抵抗素子Ｒ４０１に生じる電圧および書込み電圧の値を、温度に対応付けて表形式で示した図である。

以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜第１の実施形態＞
［半導体装置の全体構成］
図１は、第１の実施形態による半導体装置の構成を示すブロック図である。図１では、半導体装置の一例としてフラッシュメモリモジュール１６を内蔵したマイクロコンピュータ（ＭＣＵ）１の構成を示す。なお、フラッシュメモリモジュール１６のみが単一のシリコン基板上に搭載された半導体装置にも、この実施形態に記載した昇圧電圧供給回路４００を適用することができる。

図１を参照して、マイクロコンピュータ１は、たとえばＣＭＯＳ（Complementary Metal Oxide Semiconductor）集積回路製造技術などを用いることによって、単結晶シリコンのような１個の半導体チップに形成される。

図１に示すように、マイクロコンピュータ１は、中央処理装置（ＣＰＵ：Central Processing Unit）２と、ランダムアクセスメモリ（ＲＡＭ）５と、フラッシュメモリモジュール（ＦＭＤＬ）６とを備える。中央処理装置２は、命令制御部と実行部を備えて命令を実行する。ランダムアクセスメモリ５は、中央処理装置２のワーク領域などに利用される。フラッシュメモリモジュール６は、データおよびプログラムを格納する不揮発性メモリモジュールとして設けられる。

マイクロコンピュータ１は、さらに、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）３と、バスインタフェース回路（ＢＩＦ）４と、フラッシュシーケンサ（ＦＳＱＣ）７と、外部入出力ポート（ＰＲＴ）８，９と、タイマ（ＴＭＲ）１０と、クロックパルスジェネレータ（ＣＰＧ）１１と、高速バス（ＨＢＵＳ）１２と、周辺バス（ＰＢＵＳ）１３とを備える。

バスインタフェース回路４は、高速バス１２と周辺バス１３とのバスインタフェース制御もしくはバスブリッジ制御を行う。フラッシュシーケンサ７は、フラッシュメモリモジュール（ＦＭＤＬ）６に対するコマンドアクセス制御を行う。クロックパルスジェネレータ１１は、マイクロコンピュータ１を制御するための内部クロックＣＬＫを生成する。

マイクロコンピュータ１のバス構成は特に制限されないが、図１の場合には、高速バス（ＨＢＵＳ）１２と周辺バス（ＰＢＵＳ）１３とが設けられている。高速バス１２および周辺バス１３の各々は、特に制限されないが、データバス、アドレスバスおよびコントロールバスを有する。高速バス１２および周辺バス１３という２本のバスを設けることによって、共通のバスに全ての回路を共通接続する場合に比べてバスの負荷を軽くし、高速アクセス動作を保証することができる。

高速バス１２には、中央処理装置２、ダイレクトメモリアクセスコントローラ３、バスインタフェース回路４、ランダムアクセスメモリ５、およびフラッシュメモリモジュール６が接続される。周辺バス１３には、フラッシュシーケンサ７、外部入出力ポート８，９、タイマ１０、およびクロックパルスジェネレータ１１が接続される。

マイクロコンピュータ１は、さらに、発振子が接続されるかまたは外部クロックが供給されるクロック端子ＸＴＡＬ／ＥＸＴＡＬと、スタンバイ状態を指示する外部ハードウェアスタンバイ端子ＳＴＢＹ、リセットを指示する外部リセット端子ＲＥＳと、外部電源端子ＶＣＣと、外部接地端子ＶＳＳとを備える。

図１では、ロジック回路としてのフラッシュシーケンサ７と、アレイ構成のフラッシュメモリモジュール６とは、別ＣＡＤツールを用いて設計されているため、便宜上別々の回路ブロックとして図示されているが、双方併せて１つのフラッシュメモリモジュール１６を構成すると考えることもできる。

フラッシュメモリモジュール６は、読出し専用の高速アクセスポート（ＨＡＣＳＰ）１５を介して高速バス（ＨＢＵＳ）１２に接続される。ＣＰＵ２またはＤＭＡＣ３は、高速バス１２から高速アクセスポート１５を介してフラッシュメモリモジュール６をリードアクセスすることができる。ＣＰＵ２またはＤＭＡＣ３は、フラッシュメモリモジュール６に対して書込みおよび初期化（消去）のアクセスを行うときは、バスインタフェース回路４を介して周辺バス（ＰＢＵＳ）１３経由でフラッシュシーケンサ７にコマンドを発行する。このコマンドに応答して、フラッシュシーケンサ７は、周辺バスＰＢＵＳから低速アクセスポート（ＬＡＣＳＰ）を通じてフラッシュメモリモジュールの初期化や書込み動作の制御を行う。

［メモリセルの構成および動作］
図２および図３は、メモリセルの構成および動作を説明するための図である。図２は、スプリット・ゲート型フラッシュメモリ素子の場合を示し、図３は、スタックド・ゲート型フラッシュメモリセルの場合を示す。

図２（Ａ）を参照して、スプリット・ゲート型フラッシュメモリ素子は、ソース領域とドレイン領域との間のチャネル形成領域の上にゲート絶縁膜を介して配置されたコントロールゲートＣＧとメモリゲートＭＧとを含む。メモリゲートＭＧとゲート絶縁膜の間にはシリコンナイトライドなどの電荷トラップ領域（ＳｉＮ）が配置される。コントロールゲートＣＧはワード線ＷＬに接続され、メモリゲートＭＧはメモリゲート選択線ＭＧＬに接続される。コントロールゲートＣＧ側のドレイン領域（またはソース領域）はビット線ＢＬに接続され、メモリゲートＭＧ側のソース領域（またはドレイン領域）はソース線ＳＬに接続される。

図２（Ｂ）には、スプリット・ゲート型フラッシュメモリ素子の読出し（リード）時および書込み（プログラム）／消去時におけるビット線ＢＬ、コントロールゲートＣＧ、メモリゲートＭＧ、ソース線ＳＬ、およびウェル領域（ＷＥＬＬ）の電圧設定の例が示されている。

具体的に、データ消去対象のメモリセルの閾値電圧Ｖｔｈを下げるには、たとえば、ＢＬ＝Ｈｉ−Ｚ（ハイ・インピーダンス）、ＣＧ＝０．０Ｖ、ＭＧ＝−１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖに設定される。これによって、ウェル領域（ＷＥＬＬ）とメモリゲートＭＧとの間の高電界によって発生した電子と正孔のうち正孔が、ウェル領域（ＷＥＬＬ）から電荷トラップ領域（ＳｉＮ）に注入される。この処理はメモリゲートを共有する複数のメモリセルを単位として実行される。

データ書込み対象のメモリセルの閾値電圧Ｖｔｈを上げるには、たとえば、ＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖに設定される。この場合、ソース線ＳＬからビット線に書込み電流が流れることによって、コントロールゲートとメモリゲートとの境界部分でホットエレクトロンが発生し、発生したホットエレクトロンが電荷トラップ領域（ＳｉＮ）に注入される。電子の注入はビット線電流を流すか否かによって決まるので、この処理はビット単位で制御される。

読出し時には、たとえば、ＢＬ＝１．５Ｖ、ＣＧ＝１．５Ｖ，ＭＧ＝０Ｖ、ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖに設定される。メモリセルの閾値電圧Ｖｔｈが低ければメモリセルの抵抗は小さくなり（オン状態）、閾値電圧Ｖｔｈが高ければメモリセルの抵抗は大きくなる（オフ状態）。

図３（Ａ）に示されたスタックド・ゲート型フラッシュメモリ素子は、ソース領域とドレイン領域との間のチャネル形成領域の上にゲート絶縁膜を介してフローティングゲートＦＧとコントロールゲートＣＧがスタックされることによって構成される。コントロールゲートＣＧはワード線ＷＬに接続される。ドレイン領域はビット線ＢＬに接続され、ソース領域はソース線ＳＬに接続される。

図３（Ｂ）および（Ｃ）には、スタックド・ゲート型フラッシュメモリ素子の読出しおよび書込み／消去時におけるビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、およびウェル領域（ＷＥＬＬ）の電圧設定の例が示されている。図３（Ｂ）は、ホットキャリア書込み方式によって閾値電圧Ｖｔｈを上げ、ウェル領域ＷＥＬＬへの電子の放出によって閾値電圧Ｖｔｈを下げる場合の電圧設定例が示されている。図３（Ｃ）はＦＮトンネル書込み方式によって閾値電圧Ｖｔｈを上げ、ソース線ＳＬへの電子の放出によって閾値電圧Ｖｔｈを下げる場合の電圧設定例が示されている。

［フラッシュメモリモジュールの構成および動作］
図４は、図１のフラッシュメモリモジュール１６の構成を示すブロック図である。図４および次図５では、紙面の左右方向を行方向またはＸ方向と称し、紙面の上下方向を列方向またはＹ方向と称する。

図４を参照して、フラッシュメモリモジュール１６は、フラッシュメモリアレイ３０１と、Ｙ−デコーダ回路３０６と、Ｙ−セレクタ３０３と、読出し回路３０４と、書込み回路３０２と、Ｘ−デコーダ回路３０５と、高電圧印加回路３０７と、昇圧電圧供給回路４００とを含む。

フラッシュメモリアレイ３０１は、行列状に配列された複数のフラッシュメモリセルを含む。複数のフラッシュメモリセルとして、図２のスプリット・ゲート型を用いることもできるし、図３のスタックド・ゲート型を用いることもできる。

Ｙ−デコーダ回路３０６は、Ｙ−アドレス信号をデコードする。Ｙ−セレクタ３０３は、Ｙ−アドレス信号のデコード結果に基づいて、フラッシュメモリアレイ３０１内の読出しおよび書込みの対象となる列を選択する。具体的に、Ｙ−セレクタ３０３は、データ読出し時には読出し対象列のビット線を読出し回路３０４と接続し、データ書込み時には書込み対象列のビット線を書込み回路３０２と接続する。

読出し回路３０４は、Ｙ−セレクタ３０３によって選択されたメモリセル列から読出された信号を参照信号と比較することによって、読出しデータを出力する。書込み回路３０２は、Ｙ−セレクタ３０３によって選択された選択列のビット線に、書込みデータに従って書込み電流（プログラム電流とも称する）を流す。

Ｘ−デコーダ回路３０５は、Ｘ−アドレス信号をデコードすることにより、フラッシュメモリアレイ３０１内の読出し、書込み、および消去の対象となる行を選択する。具体的に、Ｘ−デコーダ回路３０５は、選択行のワード線（スプリット・ゲート型のメモリセルの場合にはワード線およびメモリゲート選択線）に、読出し、書込み、および消去の各動作モードに応じた電圧を印加する。

高電圧印加回路３０７は、データ書込みおよびデータ消去時にソース線に対して（スタックド・ゲート型のメモリセルのデータ消去時の場合には、さらにウェル領域にも）高電圧を印加する。この場合の高電圧の印加はブロック単位で行われる。

昇圧電圧供給回路４００は、書込みおよび消去時に使用する正または負の高電圧を生成し、Ｘデコーダ回路３０５および高電圧印加回路３０７に供給する。

図５は、図４のフラッシュメモリモジュールの一部の構成を示す図である。図５では、図４のフラッシュメモリアレイ３０１およびＹ−セレクタ３０３の構成を簡略化して示している。図解を容易にするために、フラッシュメモリアレイ３０１では１６個のメモリセルＭＣ［０，０］〜ＭＣ［３，３］が代表的に示されている。第ｉ行（ｉ＝０〜３）、第ｊ列（ｊ＝０〜３）のメモリセルをＭＣ［ｉ，ｊ］と記載する。複数のメモリセルを総称する場合または不特定のメモリセルを示す場合、メモリセルＭＣと記載する。図５では、各メモリセルにはスタックド・ゲート型のメモリ素子が用いられる。

図５を参照して、ビット線ＢＬ０〜ＢＬ３は、フラッシュメモリアレイ３０１の列にそれぞれ対応して、Ｙ方向に延在して配置される。各ビット線ＢＬは、対応する行の各メモリセルＭＣのドレイン領域と接続される。

ワード線ＷＬ０〜ＷＬ３は、フラッシュメモリアレイ３０１の行にそれぞれ対応して、Ｘ方向に延在して配置される。各ワード線ＷＬは、対応する行の各メモリセルＭＣのコントロールゲートと接続される。

ソース線ＳＬ０，ＳＬ１は、フラッシュメモリアレイ３０１の行方向（Ｘ方向）に延在して設けられる。図５の場合、ソース線ＳＬは、フラッシュメモリアレイ３０１の２行ごとに１本ずつ配置され、対応する行に設けられた各メモリセルＭＣのソース領域と接続される。さらに、ソース線ＳＬ０，ＳＬ１は、図示しない高電圧印加回路３０７を介して、昇圧電圧供給回路４００の出力ノード６０２と接続される。

Ｙ−セレクタ３０３は、ビット線ＢＬ０〜ＢＬ３にそれぞれ対応するＮＭＯＳ（N-channel MOS）トランジスタＱ３００〜Ｑ３０３を含む。各ＮＭＯＳトランジスタは対応するビット線ＢＬの端部と接地ノードＧＮＤとの間に接続され、接続／非接続を切替えるスイッチとして用いられる。書込み回路３０２は、書込みデータ信号Ｄ０〜Ｄ４に基づいて、トランジスタＱ３００〜Ｑ３０３のゲートに制御信号Ｗ０〜Ｗ３をそれぞれ供給する。以下では、書込みデータ信号が「０」のとき、対応するトランジスタのゲートにはハイレベル（Ｈレベル）の制御信号が供給され、書込みデータ信号が「１」のとき、対応する選択用トランジスタのゲートにはローレベル（Ｌレベル）の制御信号が供給されるものとする。

以下、図５を参照して、書込み動作の例について説明する。ワード線ＷＬ０が選択され、選択されたワード線ＷＬ０に高電圧（たとえば、１０Ｖ）が印加されているとする。他のワード線ＷＬ１〜ＷＬ３は、非選択状態（Ｌレベル）であるとする。

たとえば、書込みデータ信号Ｄ０〜Ｄ３が全て「０」の場合、書込み回路３０２から出力された制御信号Ｗ０〜Ｗ３は全て「Ｈ」となり、ＮＭＯＳトランジスタＱ３００〜Ｑ３０３が全てオン（ＯＮ）となる。この結果、選択されたメモリセルＭＣ［０，０］〜ＭＣ［０，３］へ電流Ｉ０〜Ｉ３の書込み電流がそれぞれ流れ、書込みが行われる。

書込みデータ信号Ｄ０〜Ｄ３が全て「１」の場合、書込み回路３０２から出力された制御信号Ｗ０〜Ｗ３は全て「Ｌ」となり、ＮＭＯＳトランジスタＱ３００〜Ｑ３０３が全てオフ（ＯＦＦ）となる。この結果、選択されたメモリセルＭＣ［０，０］〜ＭＣ［０，３］へ書込み電流は流れず、書込みは発生しない。

書込みデータ信号Ｄ０〜Ｄ３が「０、１、０、１」の場合、書込み回路３０２から出力された制御信号Ｗ０,Ｗ２は「Ｈ」となり、制御信号Ｗ１，Ｗ３は「Ｌ」となる。これにより、ＮＭＯＳトランジスタＱ３００，Ｑ３０２はオンし、ＮＭＯＳトランジスタＱ３０１、Ｑ３０３はオフする。この結果、メモリセルＭＣ［０，０］およびＭＣ［０，２］へ書込み電流が流れ、これらのメモリセルで書込みが行われる。一方、メモリセルＭＣ［０，１］およびＭＣ［０，３］へは書込み電流が流れないため、これらのメモリセルで書込みは行われない。

このように、書込みデータに応じて（すなわち、「１」か「０」かによって）、選択されたメモリセルへ書込み電流が流れるか否かが決まる。書込み時に、選択された１個のメモリセルへ流れる書込み電流はおよそ１０μＡである。したがって、図５の選択行のメモリセルＭＣ［０，０］〜ＭＣ［０，３］の全てが書込みの状態になった場合、昇圧電圧供給回路４００の出力ノード６０２から各メモリセルへ流れる合計の書込み電流は、１０μＡ×４＝４０μＡとなる。

昇圧電圧供給回路４００は、出力電圧を所定の書込み電圧（たとえば、１０Ｖ）に維持した状態で、選択メモリセルの全てに書込み電流（図５の場合、４０μＡ）が供給可能なように構成されている。なお、フラッシュメモリセルの特性は、書込み電圧（プログラム電圧）の影響を受ける。書込み電圧が高すぎると、書込み時間は短くなるがメモリセルへのダメージが増大する。逆に書込み電圧が低すぎるとメモリセルへのダメージは低減されるが書込み時間が長くなる。このため、書込み電圧を一定値に維持する必要がある。

［昇圧電圧供給回路の構成］
図６は、図４および図５の昇圧電圧供給回路４００の構成を示す回路図である。図６を参照して、昇圧電圧供給回路４００は、昇圧電圧生成部１０１と昇圧電圧調整部４０１とを含む。

（１．昇圧電圧生成部）
昇圧電圧生成部１０１は、昇圧電圧を生成するチャージポンプ２０１と、発振回路２０２と、比較器２０３と、基準電圧回路２０４とを含む。発振回路２０２は、チャージポンく２０１を駆動するクロック信号Ｎ２０４を生成する。基準電圧回路２０４は、電源電圧、温度、および製造状態の影響をほとんど受けない一定の電圧レベルの基準電圧Ｎ２０２を出力する。比較器２０３は、昇圧電圧調整部４０１から、チャージポンプ２０１の出力電圧の分圧電圧Ｎ２０１を受ける。比較器２０３はこの分圧電圧Ｎ２０１と基準電圧Ｎ２０２とを比較する。

発振回路２０２の発振動作は、比較器２０３の比較結果Ｎ２０３に応じてオンまたはオフに切り替わる。具体的に、分圧電圧Ｎ２０１が基準電圧Ｎ２０２以上になると、発振回路２０２は発振動作を停止する。分圧電圧Ｎ２０１が基準電圧Ｎ２０２より小さくなると、発振回路２０２は発振動作を再開する。発振回路２０２が動作中のときにチャージポンプ２０１は昇圧動作を行うので、この発振回路２０２の間欠動作（オンオフ動作）によって、チャージポンプ２０１から出力される昇圧電圧をほぼ一定値に保つことができる。

（２．昇圧電圧調整部−分圧回路）
昇圧電圧調整部４０１は、分圧回路１０２と、電流検出回路１０３と、制御電流生成回路１０４とを含む。分圧回路１０２は、昇圧電圧供給回路４００の出力ノード６０２と接地ノードＧＮＤとの間に直列接続された複数の抵抗素子を含む。図６の場合、分圧回路１０２には、出力ノード６０２と分圧ノード６１０との間に接続された第１の抵抗素子Ｒ４０１と、分圧ノード６１０と接地ノードＲ４０２との間に接続された第２の抵抗素子Ｒ４０２とが設けられている。分圧ノード６１０は、比較器２０３の＋端子に接続され、比較器２０３に分圧電圧Ｎ２０１を与える。

なお、抵抗素子の構成は特に限定されない。ポリシリコンを抵抗素子として用いてもよいし、拡散領域またはウェル領域を抵抗素子として用いてもよい。もしくは、ＭＯＳトランジスタを抵抗素子として用いてもよい。

（３．昇圧電圧調整部−電流検出回路）
電流検出回路１０３は、チャージポンプ２０１の出力電流Ｉｏｕｔを検出する。具体的に、電流検出回路１０３は、ＰＭＯＳ（N-channel MOS）トランジスタＱ４０１，Ｑ４０２を含む。

まず、電流検出回路１０３の接続関係について説明する。ＰＭＯＳトランジスタＱ４０１のソースはチャージポンプ２０１の出力ノード６０１に接続される。ＰＭＯＳトランジスタＱ４０１のドレインは、昇圧電圧供給回路４００の出力ノード６０２に接続されるとともに、自身のゲートに接続される（すなわち、ＰＭＯＳトランジスタＱ４０１は、ダイオード接続されている）。ＰＭＯＳトランジスタＱ４０１のバックゲート（ウェル）は、ＰＭＯＳトランジスタＱ４０１のソースに接続される。ＰＭＯＳトランジスタＱ４０２のソースは、ＰＭＯＳトランジスタＱ４０１のソースに接続される。ＰＭＯＳトランジスタＱ４０２のゲートは、ＰＭＯＳトランジスタＱ４０２のゲートに接続される。ＰＭＯＳトランジスタＱ４０２のバックゲート（ウェル）は、ＰＭＯＳトランジスタＱ４０１のソースに接続される。

上記構成によれば、ＰＭＯＳトランジスタＱ４０１，Ｑ４０２はカレントミラーを構成するので、ＰＭＯＳトランジスタＱ４０２のドレインからは、チャージポンプ２０１の出力電流Ｉｏｕｔに比例する検出電流Ｉｄｅｔが出力される。すなわち、比例定数をｋ１とすると、
Ｉｄｅｔ＝ｋ１×Ｉｏｕｔ …(1)
が成り立つ。

（４．昇圧電圧調整部−制御電流生成回路）
制御電流生成回路１０４は、検出電流Ｉｄｅｔに応じた大きさの制御電流Ｉｃｎｔｌを生成する。具体的に、制御電流生成回路１０４は、ＮＭＯＳトランジスタＱ４０５，Ｑ４０６，Ｑ４０７，Ｑ４０８と、ＰＭＯＳトランジスタＱ４０３，Ｑ４０４と、定電流源４０２とを含む。

まず、制御電流生成回路１０４の接続関係について説明する。ＮＭＯＳトランジスタＱ４０５，Ｑ４０７およびＰＭＯＳトランジスタＱ４０３の各々は、ダイオード接続されている。ＮＭＯＳトランジスタＱ４０５は、ＰＭＯＳトランジスタＱ４０２のソース（ノードＮ４０１）と接地ノードＧＮＤとの間に接続される。ＰＭＯＳトランジスタＱ４０６，Ｑ４０７は、定電流源４０２の出力ノードＮ４０３と接地ノードＧＮＤとの間に互いに並列に接続される。ＮＭＯＳトランジスタＱ４０５，Ｑ４０６のゲートは相互に接続される。ＰＭＯＳトランジスタＱ４０３およびＮＭＯＳトランジスタＱ４０８は、この並び順で昇圧電圧供給回路４００の出力ノード６０２と接地ノードＧＮＤとの間に直列に接続される。ＮＭＯＳトランジスタＱ４０７，Ｑ４０８のゲートは相互に接続される。ＰＭＯＳトランジスタＱ４０４は、昇圧電圧供給回路４００の出力ノード６０２と、分圧回路１０２の分圧ノード６１０（抵抗素子Ｒ４０１，Ｒ４０２の接続ノード）との間に接続される。ＰＭＯＳトランジスタＱ４０３，Ｑ４０４のゲートは相互に接続される。

上記構成によれば、ＮＭＯＳトランジスタＱ４０５，Ｑ４０６はカレントミラーを構成し、ＮＭＯＳトランジスタＱ４０７，Ｑ４０８はカレントミラーを構成し、さらに、ＰＭＯＳトランジスタＱ４０３，Ｑ４０４はカレントミラーを構成する。したがって、比例定数をｋ２とすれば、ＮＭＯＳトランジスタＱ４０６を流れる電流は、ｋ２×Ｉｄｅｔで表される。ＮＭＯＳトランジスタＱ４０７を流れる電流は、定電流源４０２の出力電流ＩｃｎｓｔからＮＭＯＳトランジスタＱ４０６を流れる電流を減じたものに等しいので、Ｉｃｎｓｔ−ｋ２×Ｉｄｅｔで表される。さらに、ＰＭＯＳトランジスタＱ４０４を流れる制御電流Ｉｃｎｔｌは、比例定数ｋ３を用いて、
Ｉｃｎｔｌ＝ｋ３×（Ｉｃｎｓｔ−ｋ２×Ｉｄｅｔ）
＝ｋ３×（Ｉｃｎｓｔ−ｋ２×ｋ１×Ｉｏｕｔ） …(2)
で表される。この制御電流Ｉｃｎｔｌが分圧回路１０２の分圧ノード６１０に流れ込むので、分圧回路１０２を構成する抵抗素子Ｒ４０１，Ｒ４０２を流れる電流をそれぞれＩＲ４０１，ＩＲ４０２とすれば、
ＩＲ４０１＝ＩＲ４０２−Ｉｃｎｔｌ
＝ＩＲ４０２−ｋ３×Ｉｃｎｓｔ＋ｋ１×ｋ２×ｋ３×Ｉｏｕｔ …(3)
が成り立つ。

［昇圧電圧供給回路の動作］
次に、昇圧電圧供給回路４００の動作について、具体的な数値例を用いて説明する。以下の説明では、チャージポンプ２０１の出力インピーダンスを１０ｋΩとする。メモリセル１個当たりの書込み電流を１０μＡとする。基準電圧回路２０４から出力される基準電圧Ｎ２０２を１.０Ｖとする。分圧回路１０２を構成する抵抗素子Ｒ４０１の抵抗値を９８９ｋΩとし、抵抗素子Ｒ４０２の抵抗値を１００ｋΩとする。ＰＭＯＳトランジスタＱ４０１とＰＭＯＳトランジスタＱ４０２とのチャネル幅Ｗのサイズ比をＷ＿Ｑ４０１：Ｗ＿Ｑ４０２＝５０：１とする。ＮＭＯＳトランジスタＱ４０５とＮＭＯＳトランジスタＱ４０６とのチャネル幅Ｗのサイズ比をＷ＿Ｑ４０５：Ｗ＿Ｑ４０６＝２：１とする。ＮＭＯＳトランジスタＱ４０６，Ｑ４０７，Ｑ４０８のチャネル幅Ｗは互いに等しいとする。ＰＭＯＳトランジスタＱ４０３，Ｑ４０４のチャネル幅Ｗは互いに等しいとする。定電流源４０２の出力電流Ｉｃｎｓｔを１μＡとする。チャージポンプ２０１から出力される昇圧電圧の電圧レベルは、書込みが十分に行えるように１０Ｖに設定されているものとする。

図７は、図６の昇圧電圧供給回路の各トランジスタに流れる電流値を、書込みデータに対応付けて表形式で示した図である。図８は、図６の分圧回路の抵抗素子Ｒ４０１に生じる電圧および書込み電圧の値を、書込みデータに対応付けて表形式で示した図である。図７および図８では、チャージポンプ２０１の出力インピーダンスによる電圧降下を考慮しない場合の計算例が示されている。以下、図６〜図８を参照して、書込みデータ信号Ｄ０〜Ｄ３が全て「０」の場合、すなわち、書込み回路３０２の出力信号Ｗ０〜Ｗ３が全てＨレベルの場合について代表的に説明する。

まず、分圧回路１０２の分圧ノード６１０（抵抗素子Ｒ４０１，Ｒ４０２の接続ノード）の電圧レベルは、比較器２０３の出力がフィードバックされる結果、最終的に基準電圧回路２０４から出力される基準電圧Ｎ２０２である１．０Ｖに等しくなる。したがって、抵抗素子Ｒ４０２には、１．０Ｖ／１００ｋΩ＝１０μＡの電流が流れる。この１０μＡの電流は抵抗素子Ｒ４０１にも流れる（なお、後述するように、正確には、抵抗素子Ｒ４０１に流れる電流は、抵抗素子Ｒ４０２に流れる１０μＡから、分圧ノード６１０に流れ込む制御電流Ｉｃｎｔｌを差し引いた値になる）。

書込みデータ信号Ｄ０〜Ｄ３が全て「０」の場合、図５で説明したように、書込み回路３０２の出力信号Ｗ０〜Ｗ３は全て「Ｈ」となり、ＮＭＯＳトランジスタＱ３００〜Ｑ３０３が全てオンとなる。この場合、選択されたメモリセルＭＣ［０，０］〜ＭＣ［０，３］へ流れる書込み電流Ｉ０〜Ｉ３はそれぞれ１０μＡに等しいので、合計４０μＡの書込み電流が流れる。このとき、電流検出回路１０３のＰＭＯＳトランジスタＱ４０１には、分圧抵抗Ｒ４０２へ流れる１０μＡとメモリセルへ流れる４０μＡとの合計である５０μＡの電流が流れる。

ＰＭＯＳトランジスタＱ４０１とカレントミラーを構成するＰＭＯＳトランジスタＱ４０２には、ＰＭＯＳトランジスタＱ４０１とＱ４０２とのチェネル幅Ｗの比（５０：１）に従って１μＡの電流が流れる（上式（１）でｋ１＝１／５０）。ＰＭＯＳトランジスタＱ４０２と直列接続されたＮＭＯＳトランジスタＱ４０５にも１μＡの電流が流れる。

ＮＭＯＳトランジスタＱ４０５とカレントミラーを構成するＮＭＯＳトランジスタＱ４０６には、ＮＭＯＳトランジスタＱ４０５とＱ４０６とのチャネル幅Ｗの比（２：１）に従って５００ｎＡの電流が流れる（上式（２）でｋ２＝１／２）。ＮＭＯＳトランジスタＱ４０７には、定電流源４０２の出力電流Ｉｃｎｓｔである１μＡからＮＭＯＳトランジスタＱ４０６に流れる電流５００ｎＡを差し引いた５００ｎＡの電流が流れる。

ＮＭＯＳトランジスタＱ４０７とカレントミラーを構成するＮＭＯＳトランジスタＱ４０８には、ＮＭＯＳトランジスタＱ４０７とＱ４０８とのチャネル幅の比（１：１）に従って５００ｎＡの電流が流れる（上式（２）でｋ３＝１）。ＮＭＯＳトランジスタＱ４０８と直列接続されたＰＭＯＳトランジスタＱ４０３にも５００ｎＡの電流が流れる。

ＰＭＯＳトランジスタＱ４０３とカレントミラーを構成するＰＭＯＳトランジスタＱ４０４には、ＰＭＯＳトランジスタＱ４０３とＱ４０４とのチャネル幅Ｗの比（１：１）に従って５００ｎＡの電流が流れる。したがって、分圧ノード６１０には、５００ｎＡの制御電流Ｉｃｎｔｌが流れ込むことになる（上式（２）を参照）。

分圧回路１０２を構成する抵抗素子Ｒ４０１を流れる電流ＩＲ４０１は、抵抗素子Ｒ４０２を流れる電流ＩＲ４０２（１０μＡ）から、制御電流Ｉｃｎｔｌ（５００ｎＡ）を差し引いた値になる。すなわち、抵抗素子Ｒ４０１には９．５μＡの電流が流れる。これによって、抵抗素子Ｒ４０１にかかる電圧は、９．５μＡ×９８９ｋΩ≒９．４Ｖとなる。したがって、昇圧電圧供給回路４００の出力ノード６０２の電圧（すなわち、書込み電圧ＶＷ）は、抵抗素子Ｒ４０１にかかる電圧９．４Ｖと抵抗素子Ｒ４０２かかる電圧１Ｖとの和である１０．４Ｖになる。

他の書込みデータの場合も同様の手順で、昇圧電圧供給回路４００の出力ノード６０２の電圧（書込み電圧ＶＷ）を計算することができる。定性的には、書込み電流ＩＷが増加するほど（すなわち、チャージポンプ２０１の出力電流Ｉｏｕｔが増加するほど）、電流検出回路１０３によって検出される検出電流Ｉｄｅｔが増加する（上式（１）を参照）。この検出電流Ｉｄｅｔの増加に伴って、分圧回路１０２の分圧ノード６１０に流れ込む制御電流Ｉｃｎｔｌ（すなわち、ＰＭＯＳトランジスタＱ４０４を流れる電流）は減少するので（上式（２）を参照）、抵抗素子Ｒ４０１を流れる電流ＩＲ４０１は増加する（上式（３）を参照）。この結果、書込み電流ＩＷが増加するほど、昇圧電圧供給回路４００の出力ノード６０２の電圧（書込み電圧ＶＷ）は増加する。

上記の結果は、チャージポンプ２０１の出力インピーダンスによる電圧降下を考慮しない場合である。実際には、チャージポンプ２０１の出力電圧は、書込み電流ＩＷが増加するほど出力インピーダンスによる電圧降下によって減少するので、上記の昇圧電圧調整部４０１による電圧増加効果を打ち消すことになる。この結果、実際の書込み電圧ＶＷは、書込み電流ＩＷの大きさによらずにほぼ一定に保たれる。

具体的に、チャージポンプ２０１の出力インピーダンスを１０ｋΩとすると、書込み電流が１０μＡ増加するごとに、チャージポンプ２０１の出力電圧は０．１Ｖ減少する。この結果、実際の書込み電圧ＶＷ（すなわち、昇圧電圧供給回路４００の出力ノード６０２の電圧）は、１０．０Ｖという一定値に保たれる。

図９は、図６の昇圧電圧供給回路から出力される書込み電流ＩＷと書込み電圧ＶＷとの関係を示す図である。図９のグラフｂ，ｃは、図７および図８の数値例に基づくものである。

グラフｂは、本実施形態の場合であるが、チャージポンプ２０１の出力インピーダンスによる電圧降下を考慮しないものである。グラフｂは図８の表に示す結果をそのままプロットしたものとなっている。

グラフｃは、本実施形態の場合でありかつチャージポンプ２０１の出力インピーダンスによる電圧降下を考慮した場合である。前述のように、チャージポンプ２０１の出力インピーダンスを１０ｋΩとすると、書込み電流が１０μＡ増加するごとに出力インピーダンスによって０．１Ｖだけ電圧が降下する。この結果、書込み電圧ＶＷは、書込みデータ（書込み電流の大きさ）によらずほぼ一定の電圧値に保たれる。

グラフａは、比較例の場合であり、図６の電流検出回路１０３および制御電流生成回路１０４が設けられていない場合である。この場合、書込み電流ＩＷが増加するにつれてチャージポンプ２０１の出力インピーダンスによる電圧降下が増大するので、昇圧電圧供給回路４００から出力される書込み電圧ＶＷは減少する。

なお、グラフａの場合には、分圧回路１０２を構成する抵抗素子Ｒ４０１の抵抗値を９００ｋΩとし、抵抗素子Ｒ４０２の抵抗値を１００ｋΩとし、基準電圧回路２０４から出力される基準電圧Ｎ２０２を１．０２Ｖとしている。この場合、分圧ノード６１０の電圧Ｎ２０１は１．０２Ｖとなり、昇圧電圧供給回路４００の出力ノード６０２の電圧ＶＷは１０．２Ｖとなる。さらに、チャージポンプ２０１の出力インピーダンスを１０ｋΩとすると、書込み電流が１０μＡ増加するごとに、チャージポンプ２０１の出力電圧は０．１Ｖ減少するので、図９のグラフａの特性が得られる。

［第１の実施形態の効果］
以上のとおり、第１の実施形態の半導体装置によれば、チャージポンプ２０１の出力電流Ｉｏｕｔを検出する電流検出回路１０３と、検出された出力電流Ｉｏｕｔが増加するにつれて減少するような制御電流Ｉｃｎｔｌを生成する制御電流生成回路１０４とが設けられる。生成された制御電流Ｉｃｎｔｌは、分圧回路１０２の分圧ノード６１０に流し込まれる。これによって、書込み電流ＩＷによらずに、昇圧電圧供給回路４００から出力される書込み電圧ＶＷの大きさをほぼ一定に保つことができる。上記の制御電流Ｉｃｎｔｌの大きさは書込み電流ＩＷの大きさに比べて無視できる程度であるので、本実施形態の半導体装置によれば消費電力を無駄に増大させることはない。

［第１の変形例］
図６では、分圧回路１０２において制御電流Ｉｃｎｔｌが流れ込むノード（以下、制御ノードと称する）は、分圧電圧Ｎ２０１が出力される分圧ノード６１０と一致していた。これに対して、制御ノードと分圧ノード６１０とが異なっていても、上記とほぼ同じ効果を奏することができる。より一般的には、分圧回路１０２を構成する直列接続された複数の抵抗素子のいずれかの接続ノードに、制御電流Ｉｃｎｔｌが流れ込むようにすればよい。

［第２の変形例］
上記の実施形態では、各メモリセルではスタックド・ゲート型のメモリ素子が用いられていた。これに対して、各メモリセルとしてスプリット・ゲート型のメモリ素子を用いた場合にも、上述したような昇圧電圧供給回路４００を用いることができる。以下、この場合のメモリアレイ３０１と昇圧電圧供給回路４００との接続について簡単に説明する。

図１０は、図５の変形例を示す図である。図５と同様に、フラッシュメモリアレイ３０１では１６個のメモリセルＭＣ［０，０］〜ＭＣ［３，３］が代表的に示されている。ただし、図１０では、各メモリセルには、スプリット・ゲート型のメモリ素子が用いられている。

図１０を参照して、ビット線ＢＬ０〜ＢＬ３は、フラッシュメモリアレイ３０１の列にそれぞれ対応して、Ｙ方向に延在して配置される。各ビット線ＢＬは、対応する行の各メモリセルＭＣのコントロールゲート側のドレイン領域（またはソース領域）と接続される。

ワード線ＷＬ０〜ＷＬ３は、フラッシュメモリアレイ３０１の行にそれぞれ対応して、Ｘ方向に延在して配置される。各ワード線ＷＬは、対応する行の各メモリセルＭＣのコントロールゲートと接続される。

メモリゲート選択線ＭＧＬ０〜ＭＧＬ３は、フラッシュメモリアレイ３０１の行にそれぞれ対応して、Ｘ方向に延在して配置される。各メモリゲート選択線ＭＧＬは、対応する行の各メモリセルＭＣのメモリゲートと接続される。

ソース線ＳＬ０，ＳＬ１は、フラッシュメモリアレイ３０１の行方向（Ｘ方向）に延在して設けられる。図５の場合、ソース線ＳＬは、フラッシュメモリアレイ３０１の２行ごとに１本ずつ配置され、対応する行に設けられた各メモリセルＭＣのメモリゲート側のソース領域（またはドレイン領域）と接続される。さらに、ソース線ＳＬ０，ＳＬ１は、図示しない高電圧印加回路３０７を介して、昇圧電圧供給回路４００の出力ノード６０２と接続される。

Ｙ−セレクタ３０３および書込み回路３０２の接続関係は図５の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

＜第２の実施形態＞
［昇圧電圧供給回路の構成］
図１１は、第２の実施形態の半導体装置において、昇圧電圧供給回路４００Ａの構成を示す図である。図１１の昇圧電圧供給回路４００Ａは、図６の昇圧電圧供給回路４００を変形したものであり、図６に示す第１の実施形態の図６の場合の制御電流生成回路１０４に代えて制御電流生成回路１０５を設けたものである。

具体的に、図１１を参照して、制御電流生成回路１０５は、ＮＭＯＳトランジスタＱ４０５，Ｑ４０６を含む。ＮＭＯＳトランジスタＱ４０５は、ダイオード接続されており、ＰＭＯＳトランジスタＱ４０２のソース（ノードＮ４０１）と接地ノードＧＮＤとの間に接続される。ＮＭＯＳトランジスタＱ４０６は、分圧回路１０２の分圧ノード６１０（抵抗素子Ｒ４０１，Ｒ４０２の接続ノード）と接地ノードＧＮＤとの間に接続される（すなわち、抵抗素子Ｒ４０２と並列に接続される）。ＮＭＯＳトランジスタＱ４０５，Ｑ４０６のゲートは相互に接続される。

図１１のその他の構成は図６の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

上記構成によれば、ＮＭＯＳトランジスタＱ４０５，Ｑ４０６はカレントミラーを構成する。したがって、比例定数をｋ２とすれば、ＮＭＯＳトランジスタＱ４０６を流れる制御電流Ｉｃｎｔｌは、
Ｉｃｎｔｌ＝ｋ２×Ｉｄｅｔ
＝ｋ２×ｋ１×Ｉｏｕｔ …(4)
で表される。この制御電流Ｉｃｎｔｌが分圧回路１０２の分圧ノード６１０から取り出されるので、分圧回路１０２の抵抗素子Ｒ４０１を流れる電流ＩＲ４０１は、
ＩＲ４０１＝ＩＲ４０２＋Ｉｃｎｔｌ
＝ＩＲ４０２＋ｋ１×ｋ２×Ｉｏｕｔ …(5)
で表される。

［昇圧電圧供給回路の動作］
次に、第２の実施形態の場合の昇圧電圧供給回路４００Ａの動作について、具体的な数値例を示しながら説明する。以下の説明では、分圧回路を構成する抵抗素子Ｒ４０１の抵抗値を８９０ｋΩとし、抵抗素子Ｒ４０２の抵抗値を１００ｋΩとする。ＮＭＯＳトランジスタＱ４０５とＮＭＯＳトランジスタＱ４０６とのチャネル幅Ｗのサイズ比をＷ＿Ｑ４０５：Ｗ＿Ｑ４０６＝４０：２３とする。その他の数値は、第１の実施形態の場合と同じである。

図１２は、図１１の昇圧電圧供給回路の各トランジスタに流れる電流値を、書込みデータに対応付けて表形式で示した図である。図１３は、図１１の分圧回路の抵抗素子Ｒ４０１に生じる電圧および書込み電圧の値を、書込みデータに対応付けて表形式で示した図である。図１２および図１３では、チャージポンプ２０１の出力インピーダンスによる電圧降下を考慮しない場合の計算例が示されている。以下、図１１〜図１３を参照して、書込みデータ信号Ｄ０〜Ｄ３が全て「０」の場合、すなわち、書込み回路３０２の出力信号Ｗ０〜Ｗ３が全てＨレベルの場合について代表的に説明する。

まず、分圧回路１０２の分圧ノード６１０（抵抗素子Ｒ４０１，Ｒ４０２の接続ノード）の電圧レベルは、比較器２０３の出力がフィードバックされる結果、最終的に基準電圧回路２０４から出力される基準電圧Ｎ２０２である１．０Ｖに等しくなる。したがって、抵抗素子Ｒ４０２には、１．０Ｖ／１００ｋΩ＝１０μＡの電流が流れる。この１０μＡの電流は抵抗素子Ｒ４０１にも流れる（なお、後述するように、正確には、抵抗素子Ｒ４０１に流れる電流は、抵抗素子Ｒ４０２に流れる１０μＡに、分圧ノード６１０に取り出される制御電流Ｉｃｎｔｌを加算した値になる）。

書込みデータ信号Ｄ０〜Ｄ３が全て「０」の場合、図５で説明したように、書込み回路３０２の出力信号Ｗ０〜Ｗ３は全て「Ｈ」となり、ＮＭＯＳトランジスタＱ３００〜Ｑ３０３が全てオンとなる。この場合、選択されたメモリセルＭＣ［０，０］〜ＭＣ［０，３］へ流れる書込み電流Ｉ０〜Ｉ３はそれぞれ１０μＡに等しいので、合計４０μＡの書込み電流が流れる。このとき、電流検出回路１０３のＰＭＯＳトランジスタＱ４０１には、分圧抵抗Ｒ４０２へ流れる１０μＡとメモリセルへ流れる４０μＡとの合計である５０μＡの電流が流れる。

ＰＭＯＳトランジスタＱ４０１とカレントミラーを構成するＰＭＯＳトランジスタＱ４０２には、ＰＭＯＳトランジスタＱ４０１とＱ４０２とのチェネル幅Ｗの比（５０：１）に従って１μＡの電流が流れる（上式（４）でｋ１＝１／５０）。ＰＭＯＳトランジスタＱ４０２と直列接続されたＮＭＯＳトランジスタＱ４０５にも１μＡの電流が流れる。

ＮＭＯＳトランジスタＱ４０５とカレントミラーを構成するＮＭＯＳトランジスタＱ４０６には、ＮＭＯＳトランジスタＱ４０５とＱ４０６とのチャネル幅Ｗの比（４０：２３）に従って５７５ｎＡの電流が流れる（上式（４）でｋ２＝２３／４０）。したがって、分圧ノード６１０からは、５７５ｎＡの制御電流Ｉｃｎｔｌが取り出されることになる（上式（４）を参照）。

分圧回路１０２を構成する抵抗素子Ｒ４０１を流れる電流ＩＲ４０１は、抵抗素子Ｒ４０２を流れる電流ＩＲ４０２（１０μＡ）に、制御電流Ｉｃｎｔｌ（５７５ｎＡ）を加算した値になる。すなわち、抵抗素子Ｒ４０１には１０．５７５μＡの電流が流れる。これによって、抵抗素子Ｒ４０１にかかる電圧は、１０．５７５μＡ×８９０ｋΩ≒９．４Ｖとなる。したがって、昇圧電圧供給回路４００Ａの出力ノード６０２の電圧（すなわち、書込み電圧ＶＷ）は、抵抗素子Ｒ４０１にかかる電圧９．４Ｖと抵抗素子Ｒ４０２かかる電圧１Ｖとの和である１０．４Ｖになる。

他の書込みデータの場合も同様に昇圧電圧供給回路４００Ａの出力ノード６０２の電圧（書込み電圧ＶＷ）を計算することができる。定性的には、書込み電流ＩＷが増加するほど（すなわち、チャージポンプ２０１の出力電流Ｉｏｕｔが増加するほど）、電流検出回路１０３によって検出される検出電流Ｉｄｅｔが増加する（上式（１）を参照）。この検出電流Ｉｄｅｔの増加に伴って、分圧回路１０２の分圧ノード６１０から取り出される制御電流Ｉｃｎｔｌ（すなわち、ＮＭＯＳトランジスタＱ４０６を流れる電流）は増加するので（上式（４）を参照）、抵抗素子Ｒ４０１を流れる電流ＩＲ４０１は増加する（上式（５）を参照）。この結果、書込み電流ＩＷが増加するほど、昇圧電圧供給回路４００Ａの出力ノード６０２の電圧（書込み電圧ＶＷ）は増加する。

上記の結果は、チャージポンプ２０１の出力インピーダンスによる電圧降下を考慮しない場合である。実際には、チャージポンプ２０１の出力電圧は書込み電流ＩＷが増加するほど出力インピーダンスによる電圧降下によって減少するので、上記の昇圧電圧調整部４０１による電圧増加効果を打ち消すことになる。この結果、実際の書込み電圧ＶＷは、書込み電流ＩＷの大きさによらずにほぼ一定に保たれる。

具体的に、チャージポンプ２０１の出力インピーダンスを１０ｋΩとすると、書込み電流が１０μＡ増加するごとに、チャージポンプ２０１の出力電圧は０．１Ｖ減少する。この結果、実際の書込み電圧ＶＷ（すなわち、昇圧電圧供給回路４００Ａの出力ノード６０２の電圧）は、１０．０Ｖという一定値に保たれる。

［第２の実施形態の効果］
以上のとおり、第２の実施形態の半導体装置によれば、チャージポンプ２０１の出力電流Ｉｏｕｔを検出する電流検出回路１０３と、検出された出力電流Ｉｏｕｔが増加するにつれて増加するような制御電流Ｉｃｎｔｌを生成する制御電流生成回路１０５とが設けられる。生成された制御電流Ｉｃｎｔｌは、分圧回路１０２の分圧ノード６１０から取り出される。これによって、書込み電流ＩＷによらずに、昇圧電圧供給回路４００Ａから出力される書込み電圧ＶＷの大きさをほぼ一定に保つことができる。上記の制御電流Ｉｃｎｔｌの大きさは書込み電流ＩＷの大きさに比べて無視できる程度であるので、本実施形態の半導体装置によれば消費電力を無駄に増大させることはない。

なお、図１１の昇圧電圧供給回路４００Ａは、図６の昇圧電圧供給回路４００に比べて、その構成が簡単になっているというメリットがある。ただし、図６の昇圧電圧供給回路４００では、出力電流Ｉｃｎｓｔをトリミング可能なように定電流源４０２を構成することによって、製造工程によるばらつきを抑えられるというメリットがある。

［変形例］
第１の実施形態の場合と同様に、分圧回路１０２において制御電流Ｉｃｎｔｌが取り出されるノードが分圧ノード６１０と異なっていても、上記とほぼ同じ効果を奏する。さらに、各メモリセルは、スタックド・ゲート型のメモリ素子であっても、スプリット・ゲート型のメモリ素子であってもよい。

＜第３の実施形態＞
［昇圧電圧供給回路の構成］
図１４は、第３の実施形態の半導体装置において昇圧電圧供給回路５００の構成を示す図である。図１４の昇圧電圧供給回路５００は、図６の昇圧電圧供給回路４００を変形したものである。具体的に、図１４の昇圧電圧供給回路５００は、温度が増加するほど出力電流を増加させる温度依存電流源１０６をさらに含む点で図６の昇圧電圧供給回路４００と異なる。

図１４を参照して、温度依存電流源１０６は、定電圧回路５０１と、抵抗素子Ｒ５０１と、ＮＭＯＳトランジスタＱ５０１，Ｑ５０２とを含む。定電圧回路５０１は、たとえば、ＢＧＲ（Band Gap Reference）回路によって構成され、電源電圧および温度の変化によらない一定の電圧を出力する。抵抗素子Ｒ５０１は、たとえば、ポリシリコンによって形成され、温度依存性がほとんどない。抵抗素子Ｒ５０１の一端は、定電圧回路５０１の出力ノードＮ５０１と接続される。ＮＭＯＳトランジスタＱ５０１は、ダイオード接続され、抵抗素子Ｒ５０１の他端と接地ノードＧＮＤとの間に接続される。ＮＭＯＳトランジスタＱ５０２は、定電流源４０２の出力ノードＮ４０３と接地ノードＧＮＤとの間に接続される。ＮＭＯＳトランジスタＱ５０１，５０２は、そのゲートが相互に接続されることによってカレントミラーを構成する。

上記の温度依存電流源１０６の構成によれば、ＮＭＯＳトランジスタＱ５０１の閾値電圧は温度が増加するほど減少するので、温度依存電流源１０６の出力電流Ｉｔｄｅｐは温度が増加するほど増加する。この出力電流Ｉｔｄｅｐが定電流源４０２の出力ノードＮ４０３からさらに取り出されるので、式（２）の制御電流Ｉｃｎｔｌは、
Ｉｃｎｔｌ＝ｋ３×（Ｉｃｎｓｔ−Ｉｔｄｅｐ−ｋ２×ｋ１×Ｉｏｕｔ） …(6)
のように書き直される。すなわち、温度が増加するほど制御電流Ｉｎｃｔｌが減少する。

図１４のその他の点は図６の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

［昇圧電圧供給回路の動作］
次に、第２の実施形態の場合の昇圧電圧供給回路５００の動作について、具体的な数値例を示しながら説明する。以下の説明では、定電圧回路５０１の出力ノードＮ５０１の電圧を２Ｖとし、定電流源４０２の出力電流Ｉｃｎｓｔを２μＡとする。抵抗素子Ｒ５０１の抵抗値を２６０ｋΩとする。ＮＭＯＳトランジスタＱ５０１，Ｑ５０２のチャネル幅Ｗのサイズ比Ｗ＿Ｑ５０１：Ｗ＿Ｑ５０２を５：１とする。その他の数値は、第１の実施形態の場合と同じである。

図１５は、図１４の昇圧電圧供給回路の各トランジスタに流れる電流値を、温度に対応付けて表形式で示した図である。図１６は、図１４の分圧回路の抵抗素子Ｒ４０１に生じる電圧および書込み電圧の値を、温度に対応付けて表形式で示した図である。図１５および図１６では、書込みデータ信号Ｄ０〜Ｄ３が全て「０」の場合の計算例が示されている。また、チャージポンプ２０１の出力インピーダンスによる電圧降下を考慮していない。

図１４〜図１６を参照して、書込みデータ信号Ｄ０〜Ｄ３が全て「０」の場合、合計４０μＡの書込み電流ＩＷが流れる。このとき、電流検出回路１０３のＰＭＯＳトランジスタＱ４０１には、分圧抵抗Ｒ４０２へ流れる１０μＡとメモリセルへ流れる４０μＡとの合計である５０μＡの電流が流れる。

ＰＭＯＳトランジスタＱ４０１とカレントミラーを構成するＰＭＯＳトランジスタＱ４０２には、ＰＭＯＳトランジスタＱ４０１とＱ４０２とのチェネル幅Ｗの比（５０：１）に従って１μＡの電流が流れる（上式（６）でｋ１＝１／５０）。ＰＭＯＳトランジスタＱ４０２と直列接続されたＮＭＯＳトランジスタＱ４０５にも１μＡの電流が流れる。

ＮＭＯＳトランジスタＱ４０５とカレントミラーを構成するＮＭＯＳトランジスタＱ４０６には、ＮＭＯＳトランジスタＱ４０５とＱ４０６とのチャネル幅Ｗの比（２：１）に従って５００ｎＡの電流が流れる（上式（６）でｋ２＝１／２）。

ＮＭＯＳトランジスタＱ５０１の閾値電圧を温度が２５℃のとき０．７Ｖとし、閾値電圧の温度依存性を−０．３Ｖ／１００℃と想定する。この想定の場合、−４０℃のときの閾値電圧は０．７Ｖ＋０．１９５Ｖ＝０．８９５Ｖとなり、１２５℃のときの閾値電圧は０．７Ｖ−０．３Ｖ＝０．４Ｖとなる。したがって、抵抗素子Ｒ５０１流れる電流は、−４０℃のとき、（２Ｖ−０．８９５Ｖ）／２６０ｋΩ＝４．２μＡとなる。抵抗素子Ｒ５０１と直列に接続されたＮＭＯＳトランジスタＱ５０１にも、この電流４．２μＡの電流が流れる。温度が２５℃および１２５℃の場合においてＮＭＯＳトランジスタＱ５０１に流れる電流も、上記と同様に計算できる。以下、温度が−４０℃の場合について説明する。

ＮＭＯＳトランジスタＱ５０１とカレントミラーを構成するＮＭＯＳトランジスタＱ５０２には、ＮＭＯＳトランジスタＱ５０１，Ｑ５０２のチャネル幅Ｗの比（５：１）に従って８４０ｎＡの電流Ｉｔｄｅｐが流れる。したがって、ＮＭＯＳトランジスタＱ４０７には、定電流源４０２の出力電流Ｉｃｎｓｔである２μＡから、ＮＭＯＳトランジスタＱ４０６に流れる電流５００ｎＡおよびＮＭＯＳトランジスタＱ５０２に流れる電流Ｉｔｄｅｐ（８４０ｎＡ）を差し引いた６６０ｎＡの電流が流れる。

ＮＭＯＳトランジスタＱ４０７とカレントミラーを構成するＮＭＯＳトランジスタＱ４０８には、ＮＭＯＳトランジスタＱ４０７とＱ４０８とのチャネル幅の比（１：１）に従って６６０ｎＡの電流が流れる（上式（６）でｋ３＝１）。ＮＭＯＳトランジスタＱ４０８と直列接続されたＰＭＯＳトランジスタＱ４０３にも６６０ｎＡの電流が流れる。

ＰＭＯＳトランジスタＱ４０３とカレントミラーを構成するＰＭＯＳトランジスタＱ４０４には、ＰＭＯＳトランジスタＱ４０３とＱ４０４とのチャネル幅Ｗの比（１：１）に従って６６０ｎＡの電流が流れる。したがって、分圧ノード６１０には、６６０ｎＡの制御電流Ｉｃｎｔｌが流れ込むことになる（上式（６）を参照）。

分圧回路１０２を構成する抵抗素子Ｒ４０１を流れる電流ＩＲ４０１は、抵抗素子Ｒ４０２を流れる電流ＩＲ４０２（１０μＡ）から、制御電流Ｉｃｎｔｌ（６６０ｎＡ）を差し引いた値になる。すなわち、抵抗素子Ｒ４０１には９．３４Ａの電流が流れる。これによって、抵抗素子Ｒ４０１にかかる電圧は、９．３４μＡ×９８９ｋΩ≒９．２Ｖとなる。したがって、昇圧電圧供給回路４００の出力ノード６０２の電圧（すなわち、書込み電圧ＶＷ）は、抵抗素子Ｒ４０１にかかる電圧９．２Ｖと抵抗素子Ｒ４０２かかる電圧１Ｖとの和である１０．２Ｖになる。

その他の温度２５℃および１２５℃の場合は、図１５および図１６に示すとおりである。定性的には、温度が増加するほど、温度依存電流源の出力電流Ｉｔｄｅｐが増加するので、制御電流Ｉｃｎｔｌが減少する（上式（６）を参照）。この結果、温度が増加するほど、昇圧電圧供給回路５００の出力ノード６０２の電圧（書込み電圧ＶＷ）はより増加する。

［第３の実施形態の効果］
第３の実施形態では、分圧回路１０２の分圧ノード６１０に流れ込む制御電流Ｉｃｎｔｌは、書込み電流ＩＷに依存するだけでなく、温度にも依存する。具体的に、制御電流Ｉｎｃｔｌは、書込み電流ＩＷが増加するほど減少し、温度が増加するほど減少する。この結果、昇圧電圧供給回路５００の出力ノード６０２の電圧（書込み電圧ＶＷ）は、第１の実施形態で説明したように書込み電流ＩＷの変化に対してはほぼ一定の値を保つが、温度変化に対しては温度が増加するほど増加する。このように書込み電圧ＶＷに温度依存性を持たせた理由について以下に説明する。

図１７は、第１の実施形態の場合における書込みスピードおよび書込み電圧と温度との関係を示す図である。図１７では書込み電圧が温度によらず一定の場合を示す。この場合、書込みスピードは温度が高くなるにつれて遅くなる。

図１８は、第３の実施形態の場合における書込みスピードおよび書込み電圧と温度との関係を示す図である。図１８では、温度が増加するほど書込み電圧が増加する場合を示す。この場合、図１７で説明した温度の増加に伴う書込みスピードの減少を、書込み電圧の増加によって補償することができるので、書込みスピードを温度によらずに一定に保つことが可能になる。このように、第３の実施形態では、第１の実施形態の場合の効果に加えて、書込みスピードを温度によらずに一定に保つことができるという効果を奏する。

［変形例］
第１の実施形態の場合と同様に、分圧回路１０２において制御電流Ｉｎｃｔｌが流れ込むノードが分圧ノード６１０と異なっていても、上記とほぼ同じ効果を奏する。さらに、各メモリセルは、スタックド・ゲート型のメモリ素子であっても、スプリット・ゲート型のメモリ素子であってもよい。

＜第４の実施形態＞
［昇圧電圧供給回路の構成］
図１９は、第４の実施形態の半導体装置において昇圧電圧供給回路５００Ａの構成を示す図である。図１９の昇圧電圧供給回路５００Ａは、図１１の昇圧電圧供給回路４００Ａを変形したものである。具体的に、図１９の昇圧電圧供給回路５００Ａは、温度が増加するほど出力電流を増加させる温度依存電流源１０６をさらに含む点で図１１の昇圧電圧供給回路４００Ａと異なる。

温度依存電流源１０６の構成は図１４の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。図１９の場合、ＮＭＯＳトランジスタＱ５０２は、ＮＭＯＳトランジスタＱ４０６のドレイン（ノード６１２）と接地ノードＧＮＤとの間に接続される。

前述の式（４）は、温度依存電流源１０６の出力電流Ｉｔｄｅｐを用いて、
Ｉｃｎｔｌ＝ｋ２×ｋ１×Ｉｏｕｔ＋Ｉｔｄｅｐ …(7)
のように書き直される。すなわち、分圧回路１０２の分圧ノード６１０から取り出される制御電流Ｉｃｎｔｌは、チャージポンプ２０１の出力電流Ｉｏｕｔ（書込み電流ＩＷ）が増加するほど増加し、温度依存電流源１０６の出力電流Ｉｔｄｅｐが増加するほど増加する。温度依存電流源１０６の出力電流Ｉｔｄｅｐは温度が増加するほど増加するので、分圧ノード６１０から取り出される制御電流Ｉｃｎｔｌは、温度が増加するほど増加することになる。

［昇圧電圧供給回路の動作］
次に、第４の実施形態の場合の昇圧電圧供給回路５００Ａの動作について、具体的な数値例を示しながら説明する。以下の説明では、定電圧回路５０１の出力ノードＮ５０１の電圧を２Ｖとし、定電流源４０２の出力電流Ｉｃｎｓｔを２μＡとする。抵抗素子Ｒ５０１の抵抗値を２６０ｋΩとする。ＮＭＯＳトランジスタＱ５０１，Ｑ５０２のチャネル幅Ｗのサイズ比Ｗ＿Ｑ５０１：Ｗ＿Ｑ５０２を４：１とする。分圧回路を構成する抵抗素子Ｒ４０１の抵抗値を７９３ｋΩとし、抵抗素子Ｒ４０２の抵抗値を１００ｋΩとする。ＮＭＯＳトランジスタＱ４０５とＮＭＯＳトランジスタＱ４０６とのチャネル幅Ｗのサイズ比をＷ＿Ｑ４０５：Ｗ＿Ｑ４０６＝４０：２３とする。ＮＭＯＳトランジスタＱ５０１の閾値電圧を温度が２５℃のとき０．７Ｖとし、閾値電圧の温度依存性を−０．３Ｖ／１００℃と想定する（第３の実施形態の場合と同じである）。その他の数値は、第１の実施形態の場合と同じである。

図２０は、図１９の昇圧電圧供給回路の各トランジスタに流れる電流値を、温度に対応付けて表形式で示した図である。図２１は、図１９の分圧回路の抵抗素子Ｒ４０１に生じる電圧および書込み電圧の値を、温度に対応付けて表形式で示した図である。図２０および図２１では、書込みデータ信号Ｄ０〜Ｄ３が全て「０」の場合の計算例が示されている。また、チャージポンプ２０１の出力インピーダンスによる電圧降下を考慮していない。

図１９〜図２１を参照して、書込みデータ信号Ｄ０〜Ｄ３が全て「０」の場合、合計４０μＡの書込み電流ＩＷが流れる。このとき、電流検出回路１０３のＰＭＯＳトランジスタＱ４０１には、分圧抵抗Ｒ４０２へ流れる１０μＡとメモリセルへ流れる４０μＡとの合計である５０μＡの電流が流れる。

ＰＭＯＳトランジスタＱ４０１とカレントミラーを構成するＰＭＯＳトランジスタＱ４０２には、ＰＭＯＳトランジスタＱ４０１とＱ４０２とのチェネル幅Ｗの比（５０：１）に従って１μＡの電流が流れる（上式（７）でｋ１＝１／５０）。ＰＭＯＳトランジスタＱ４０２と直列接続されたＮＭＯＳトランジスタＱ４０５にも１μＡの電流が流れる。

ＮＭＯＳトランジスタＱ４０５とカレントミラーを構成するＮＭＯＳトランジスタＱ４０６には、ＮＭＯＳトランジスタＱ４０５とＱ４０６とのチャネル幅Ｗの比（４０：２３）に従って５７５ｎＡの電流が流れる（上式（７）でｋ２＝１／２）。

以下、温度が−４０℃の場合について説明する。第３の実施形態で説明したように、抵抗素子Ｒ５０１と直列に接続されたＮＭＯＳトランジスタＱ５０１には、電流４．２μＡの電流が流れる。ＮＭＯＳトランジスタＱ５０１とカレントミラーを構成するＮＭＯＳトランジスタＱ５０２には、ＮＭＯＳトランジスタＱ５０１，Ｑ５０２のチャネル幅Ｗの比（４：１）に従って１．０５μＡの電流Ｉｔｄｅｐが流れる。したがって、分圧ノード６１０から取り出される制御電流Ｉｃｎｔｌは、ＮＭＯＳトランジスタＱ４０６を流れる５７５ｎＡの電流と、ＮＭＯＳトランジスタＱ５０２を流れる１．０５μＡの電流Ｉｔｄｅｐとを加算した電流である１．６２５μＡに等しい（上式（７）を参照）。

分圧回路１０２を構成する抵抗素子Ｒ４０１を流れる電流ＩＲ４０１は、抵抗素子Ｒ４０２を流れる電流ＩＲ４０２（１０μＡ）に、制御電流Ｉｃｎｔｌ（１．６２５μＡ）を加算した値になる。すなわち、抵抗素子Ｒ４０１には１１．６２５μＡの電流が流れる。これによって、抵抗素子Ｒ４０１にかかる電圧は、１１．６２５μＡ×７９３ｋΩ≒９．２Ｖとなる。したがって、昇圧電圧供給回路４００Ａの出力ノード６０２の電圧（すなわち、書込み電圧ＶＷ）は、抵抗素子Ｒ４０１にかかる電圧９．２Ｖと抵抗素子Ｒ４０２かかる電圧１Ｖとの和である１０．２Ｖになる。

その他の温度２５℃および１２５℃の場合は、図２０および図２１に示すとおりである。定性的には、温度が増加するほど、温度依存電流源の出力電流Ｉｔｄｅｐが増加するので、制御電流Ｉｃｎｔｌが増加する（上式（７）を参照）。この結果、温度が増加するほど、昇圧電圧供給回路５００の出力ノード６０２の電圧（書込み電圧ＶＷ）はより増加する。

［第４の実施形態の効果］
第４の実施形態では、分圧回路１０２の分圧ノード６１０から取り出される制御電流Ｉｃｎｔｌは、書込み電流ＩＷだけでなく、温度にも依存する。すなわち、制御電流Ｉｎｃｔｌは、書込み電流ＩＷが増加するほど増加し、温度が増加するほど増加する。この結果、昇圧電圧供給回路５００の出力ノード６０２の電圧（書込み電圧ＶＷ）は、第２の実施形態で説明したように書込み電流ＩＷの変化に対してはほぼ一定の値を保つが、温度変化に対しては温度が増加するほど増加する。このように書込み電圧ＶＷに温度依存性を持たせることによって、第３の実施形態で説明したように、書込みスピードを温度によらずに一定に保つことができるという効果を奏する。

［変形例］
第２の実施形態の場合と同様に、分圧回路１０２において制御電流Ｉｎｃｔｌを取り出すノードが分圧ノード６１０と異なっていても、上記とほぼ同じ効果を奏する。さらに、各メモリセルは、スタックド・ゲート型のメモリ素子であっても、スプリット・ゲート型のメモリ素子であってもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１ マイクロコンピュータ、２ ＣＰＵ（中央処理装置）、６，１６ フラッシュメモリモジュール、７ フラッシュシーケンサ、１０１ 昇圧電圧生成部、１０２ 分圧回路、１０３ 電流検出回路、１０４，１０５ 制御電流生成回路、１０６ 温度依存電流源、２０１ チャージポンプ、２０２ 発振回路、２０３ 比較器、２０４ 基準電圧回路、３０１ メモリアレイ、３０７ 高電圧印加回路、４００，４００Ａ，５００，５００Ａ 昇圧電圧供給回路、４０１ 昇圧電圧調整部、４０２ 定電流源、５０１ 定電圧回路、６１０ 分圧ノード、ＭＣ メモリセル、Ｒ４０１，Ｒ４０２，Ｒ５０１ 抵抗素子、ＩＷ 書込み電流、ＶＷ 書込み電圧。

Claims (11)

1. 電気的に書き換え可能なメモリセルが行列状に配列されたメモリアレイと、
   データ書込み時に書込み対象の複数のメモリセルに書込み電流を流すために、前記メモリアレイに昇圧電圧を供給する昇圧電圧供給回路とを備え、
   前記昇圧電圧供給回路は、
   前記昇圧電圧を生成するチャージポンプと、
   前記チャージポンプを駆動するためのクロック信号を生成する発振回路と、
   前記昇圧電圧の分圧電圧を出力する分圧回路と、
   前記分圧電圧と参照電圧とを比較し、比較結果に基づいて前記発振回路をオンオフ制御する比較器と、
   前記チャージポンプの出力電流を検出する電流検出回路と、
   前記検出された出力電流に応じた大きさの制御電流を生成する制御電流生成回路とを含み、
   前記制御電流生成回路は、生成した前記制御電流を、前記分圧回路を構成する直列接続された複数の抵抗素子のいずれかの接続ノードに流し込むか又は前記接続ノードから引き抜くように構成される、半導体装置。
2. 前記制御電流生成回路は、前記制御電流を前記分圧回路の前記接続ノードから引き抜くように構成され、
   前記制御電流生成回路は、前記電流検出回路によって検出された出力電流が増加するほど、生成する前記制御電流を増加させる、請求項１に記載の半導体装置。
3. 前記電流検出回路は、カレントミラーを用いることによって前記チャージポンプの出力電流に比例する検出電流を生成し、
   前記分圧回路は、
   前記チャージポンプの出力ノードと前記分圧回路の前記接続ノードとの間に接続された第１の抵抗素子と、
   前記分圧回路の前記接続ノードと接地ノードとの間に接続された第２の抵抗素子とを含み、
   前記制御電流生成回路は、前記第２の抵抗素子と並列に接続された第１のトランジスタを含み、カレントミラーを用いることによって前記電流検出回路の検出電流に等しい電流または比例する電流を前記制御電流として前記第１のトランジスタに流すように構成される、請求項２に記載の半導体装置。
4. 前記制御電流生成回路は、温度が増加するほど、生成する前記制御電流を増加させる、請求項２に記載の半導体装置。
5. 前記制御電流生成回路は、前記第１のトランジスタおよび前記第２の抵抗素子と並列に接続された第２のトランジスタをさらに含み、
   前記昇圧電圧供給回路は、温度が増加するほど出力電流を増加させる温度依存電流源をさらに含み、
   前記温度依存電流源は、カレントミラーを用いることによって、前記第２のトランジスタに、前記制御電流の一部として前記温度依存電流源の出力電流に等しい電流または比例する電流を流すように構成される、請求項３に記載の半導体装置。
6. 前記制御電流生成回路は、前記制御電流を前記分圧回路の前記接続ノードに流し込むように構成され、
   前記制御電流生成回路は、前記電流検出回路によって検出された出力電流が増加するほど、生成する前記制御電流を減少させる、請求項１に記載の半導体装置。
7. 前記電流検出回路は、カレントミラーを用いることによって前記チャージポンプの出力電流に比例する検出電流を生成し、
   前記分圧回路は、
   前記チャージポンプの出力ノードと前記接続ノードとの間に接続された第１の抵抗素子と、
   前記接続ノードと接地ノードとの間に接続された第２の抵抗素子とを含み、
   前記制御電流生成回路は、
   前記第１の抵抗素子と並列に接続された第１のトランジスタと、
   定電流源と、
   前記定電流源の出力ノードと前記接地ノードとの間に接続された第２のトランジスタと、
   前記第２のトランジスタと並列に接続された第３のトランジスタとを含み、
   前記電流検出回路は、カレントミラーを用いることによって、前記電流検出回路の検出電流に等しい電流または比例する電流を前記第２のトランジスタに流し、さらに、前記第３のトランジスタを流れる電流に等しい電流または比例する電流を前記制御電流として前記第１のトランジスタに流すように構成される、請求項２に記載の半導体装置。
8. 前記制御電流生成回路は、温度が増加するほど、生成する前記制御電流を減少させる、請求項６に記載の半導体装置。
9. 前記制御電流生成回路は、前記第２および第３のトランジスタと並列に接続された第４のトランジスタをさらに含み、
   前記昇圧電圧供給回路は、温度が増加するほど出力電流を増加させる温度依存電流源をさらに含み、
   前記温度依存電流源は、カレントミラーを用いることによって、前記第４のトランジスタに、前記制御電流の一部として前記温度依存電流源の出力電流に等しい電流または比例する電流を流すように構成される、請求項７に記載の半導体装置。
10. 電気的に書き換え可能なメモリセルが行列状に配列されたメモリアレイと、
    データ書込み時に書込み対象の複数のメモリセルに書込み電流を流すために、前記メモリアレイに昇圧電圧を供給する昇圧電圧供給回路とを備え、
    前記昇圧電圧供給回路は、
    前記昇圧電圧を生成するチャージポンプと、
    前記チャージポンプを駆動するためのクロック信号を生成する発振回路と、
    分圧ノードから前記昇圧電圧の分圧電圧を出力する分圧回路とを含み、
    前記分圧回路は、
    前記チャージポンプの出力ノードと前記分圧ノードとの間に接続された第１の抵抗素子と、
    前記分圧ノードと接地ノードとの間に接続された第２の抵抗素子とを含み、
    前記昇圧電圧供給回路は、
    前記分圧電圧と参照電圧とを比較し、比較結果に基づいて前記発振回路をオンオフ制御する比較器と、
    カレントミラーを用いることによって前記チャージポンプの出力電流に比例する検出電流を生成する電流検出回路と、
    制御電流を生成する制御電流生成回路とをさらに含み、
    前記制御電流生成回路は、前記第２の抵抗素子と並列に接続された第１のトランジスタを含み、
    前記制御電流生成回路は、カレントミラーを用いることによって前記検出電流に等しい電流または比例した電流を前記制御電流として前記第１のトランジスタに流すように構成される、半導体装置。
11. 電気的に書き換え可能なメモリセルが行列状に配列されたメモリアレイと、
    データ書込み時に書込み対象の複数のメモリセルに書込み電流を流すために、前記メモリアレイに昇圧電圧を供給する昇圧電圧供給回路とを備え、
    前記昇圧電圧供給回路は、
    前記昇圧電圧を生成するチャージポンプと、
    前記チャージポンプを駆動するためのクロック信号を生成する発振回路と、
    分圧ノードから前記昇圧電圧の分圧電圧を出力する分圧回路とを含み、
    前記分圧回路は、
    前記チャージポンプの出力ノードと前記分圧ノードとの間に接続された第１の抵抗素子と、
    前記分圧ノードと接地ノードとの間に接続された第２の抵抗素子とを含み、
    前記昇圧電圧供給回路は、
    前記分圧電圧と参照電圧とを比較し、比較結果に基づいて前記発振回路をオンオフ制御する比較器と、
    カレントミラーを用いることによって前記チャージポンプの出力電流に比例する検出電流を生成する電流検出回路と、
    制御電流を生成する制御電流生成回路とをさらに含み、
    前記制御電流生成回路は、
    前記第１の抵抗素子と並列に接続された第１のトランジスタと、
    定電流源と、
    前記定電流源の出力ノードと前記接地ノードとの間に接続された第２のトランジスタと、
    前記第２のトランジスタと並列に接続された第３のトランジスタとを含み、
    前記電流検出回路は、カレントミラーを用いることによって、前記電流検出回路の検出電流に等しい電流または比例する電流を前記第２のトランジスタに流すとともに、前記第３のトランジスタを流れる電流に等しい電流または比例する電流を前記制御電流として前記第１のトランジスタに流すように構成される、半導体装置。

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