JP2000306380A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 低電圧領域まで効率のよいチャージポンプ動
作を可能としたチャージポンプ回路を備えた半導体集積
回路装置を提供する。 【解決手段】 第１のタイミングに対応してプリチャー
ジ回路により第１のキャパシタに電荷をチャージアップ
し、第２のタイミングに対応して転送ゲートを介して上
記第１のキャパシタに蓄積された電荷を出力電圧を保持
する第２のキャパシタに転送させるチャージポンプ回路
において、上記プリチャージ回路又は転送ゲートのいず
れかをＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型Ｍ
ＯＳＦＥＴの並列回路で構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
に関し、例えばダイナミック型ＲＡＭ（ランダム・アク
セス・メモリ）を搭載してなるシステムＬＳＩ等のよう
な半導体集積回路装置におけるチャージポンプ回路を用
いた内部電源回路に利用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】半導体技術の進展に伴い大規模集積回路
においては、部品を組み合わせるプリント基板の設計と
同じように大規模マクロ（コア）を組み合わせる手法に
向かいつつある。ディジタル信号処理においてメモリは
不可欠であり、特にダイナミック型ＲＡＭは、大きな記
憶容量が得られるという特徴を持つものであるために、
上記のような大規模集積回路では重要な役割を果たすも
のとなる。このような大規模な特定用途向ＬＳＩに関し
ては、日経マグロウヒル社、１９９６年３月１１付「日
経エレクトロニクス」第１０７頁〜第１２５頁がある。

【０００３】

【発明が解決しようとする課題】上記のような半導体集
積回路装置では、素子の微細化に応えつつ、高速動作化
と低消費電力化のために少なくとも電源電圧の低電圧化
が進められている。一方、ダイナミック型ＲＡＭでは、
メモリセルからの読み出し効率や書き込み効率を高くす
るためにワード線の選択レベルを電源電圧より高く設定
したり、メモリセルの情報保持時間を長くするために基
板に負のバックバイアス電圧を供給したりするというよ
うに、外部から供給される電源電圧の他に、チャージポ
ンプ回路を用いて内部で電源電圧以上の昇圧電圧を形成
したり、あるいは負電圧を発生させることが必要とな
る。

【０００４】上記のように半導体集積回路装置の電源電
圧の低電圧化に伴い、それに形成されるＭＯＳＦＥＴの
しきい値電圧との差分が絶対値として小さくなり、それ
が原因となって昇圧効率を無視できない程下げてしまう
ことが本願発明者等の検討によって明らかにされた。ま
た、チャージポンプ回路自体での消費電流を考慮する
と、チャージポンプ回路の回路規模を縮小しつつ、内部
回路の動作モードに対応した電流供給動作を実現するこ
とも必要になるものである。

【０００５】従って、本発明の一つの目的は、低電圧領
域まで効率のよいチャージポンプ動作を可能としたチャ
ージポンプ回路を備えた半導体集積回路装置を提供する
ことにある。この発明の他の目的は、回路規模を縮小し
つつ、内部回路の動作モードに対応した電流供給動作を
実現することが可能な内部電源回路を備えた半導体集積
回路装置を提供することにある。本発明の更に他の目的
と特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００６】

【問題を解決するための手段】本願において、開示され
る発明のうち、代表的なものの概要を簡単に説明すれ
ば、以下のとおりである。すなわち、第１のタイミング
に対応してプリチャージ回路により第１のキャパシタに
電荷をチャージアップし、第２のタイミングに対応して
転送ゲートを介して上記第１のキャパシタに蓄積された
電荷を出力電圧を保持する第２のキャパシタに転送させ
るチャージポンプ回路において、上記プリチャージ回路
又は転送ゲートのいずれかをＰチャンネル型ＭＯＳＦＥ
ＴとＮチャンネル型ＭＯＳＦＥＴの並列回路で構成す
る。

【０００７】

【発明の実施の形態】図１２は、この発明が適用される
半導体集積回路装置に搭載されるダイナミック型メモリ
（以下、単にＤＲＡＭという）の一実施例のブロック図
を示している。このＤＲＡＭは、例えばシステムＬＳＩ
（半導体集積回路装置）における一つのモジュールない
しは機能ユニットを構成する。

【０００８】図示のＤＲＡＭは、特に制限されないが、
大記憶容量化に適合するようにバンク構成をとる。メモ
リバンク数は、その個数が例えば、最大１６をもって変
更可能される。一つのメモリバンク、例えば第１番目の
メモリバンクｂａｎｋ１は、メモリセルアレイＭＡ１、
センスアンプＳＡ０、ＳＡ１及びセンスアンプと一体と
されているような図示しないビット線プリチャージ回
路、タイミング発生回路及びカラムセレクタＴＣ１、ロ
ウデコーダＲＤ１、及びカラムスイッチ回路ＣＳ１から
なる。

【０００９】それら複数のメモリバンクに対して、アド
レス信号及び制御信号のためのアドレスバス／制御バス
ＡＤＣＢが設定され、データ入出力のためのメモリ内部
バス（Ｉ／Ｏ内部バス）ＩＯＢが設定されている。それ
らバスＡＤＣＢ、ＩＯＢに対して共通のメモリ入出力回
路Ｍ−Ｉ／Ｏが設けられている。メモリ入出力回路Ｍ−
Ｉ／Ｏは、図１３の内部バスＢＵＳに結合されるポート
をその内部に持つ。

【００１０】ＤＲＡＭは、また、配線群ＶＬ＆ＣＬを介
して基板バイアス制御回路ＶＢＢＣに結合される基板バ
イアス切替回路ＶＢＢＭ、内部電源回路ＩＭＶＣ、内部
動作制御信号ｍｑ、ｐｍｑ、リセット信号ｒｅｓｂ、及
び制御バスＣＢＵＳを介しての各種動作制御信号を受け
るメモリ制御回路ＭＭＣ、及び電源初期化回路ＶＩＮＴ
Ｃを持つ。

【００１１】上記において、半導体集積回路装置を構成
するためのデザインオートメーションにおける設計デー
タの管理単位の都合などに応じて、より広い範囲の要素
の集合をより少ない要素からなるとみなすこともでき
る。例えば、一つのメモリバンクにおけるメモリセルア
レイ（ＭＡ１）、センスアンプ（ＳＡ１及びＳＡ２）、
ロウデコーダ（ＲＤ１）、及びカラムスイッチ（ＣＳ
１）は、一つのメモリマットを構成するとみなすことが
でき、タイミング発生回路及びカラムセレクタ（ＴＣ
１）はバンク制御回路を構成するとみなすことができ
る。この場合には、各メモリバンクは、より単純にメモ
リマットとバンク制御回路からなるとみなされることに
なる。

【００１２】図示のＤＲＡＭにおいて、上記メモリマッ
トやその選択回路等は、独立のＣＭＯＳ型半導体集積回
路装置として構成される公知のＤＲＡＭのそれとほとん
ど同じにされる。それ故にその内部構成についての詳細
な説明は避けることとするが、その概略を説明すると以
下のようになる。

【００１３】〈メモリセルアレイＭＡ１ーＭＡｎ〉メモ
リセルアレイＭＡ１のようなメモリセルアレイは、マト
リクス配置された複数のダイナミック型メモリセルと、
それぞれ対応するメモリセルの選択端子が結合される複
数のワード線と、それぞれ対応するメモリセルのデータ
入出力端子が結合される複数のビット線とを含む。

【００１４】メモリセルを構成する選択ＭＯＳＦＥＴ
は、Ｐ型単結晶シリコンからなるような半導体基板上に
形成されたＰ型ウエル領域ＰＷＥＬＬ１にそのＮ型ソー
ス領域及びＮ型ドレイン領域が形成されたような構造を
とる。特に制限されないが、比較的低不純物濃度にされ
たＮ型分離用半導体領域によって半導体基板から電気的
に分離されるようにされている。かかる分離領域は回路
の電源端子ｖｄｄのような正電位にされる。上記Ｎ型分
離用半導体領域は、α粒子などに起因してＰ型半導体基
板中に発生するような望ましくないキャリヤから、Ｐ型
ウエル領域ＰＷＥＬＬ１を保護するように作用する。

【００１５】メモリセルが形成されるＰ型ウエル領域Ｐ
ＷＥＬＬ１は、ＤＲＡＭ内の内部電源回路ＩＭＶＣによ
って形成される負電位の基板バイアス電圧ｖｂｂが与え
られる。これによってメモリセルにおける選択用ＭＯＳ
ＦＥＴのテーリング電流ないしはリーク電流が低減さ
れ、メモリセルにおける情報蓄積用容量の情報リークが
軽減される。

【００１６】Ｐ型ウエル領域ＰＷＥＬＬ１上には、酸化
シリコン膜からなるような絶縁膜を介してメモリセルに
おける情報蓄積用容量が形成される。情報蓄積用容量の
一方の電極は、選択用ＭＯＳＦＥＴのソース領域とみな
せる電極領域に電気的に結合される。複数のメモリセル
のための複数の情報蓄積用容量のそれぞれの他方の電極
は、いわゆるプレート電極と称される共通電極とされ
る。プレート電極は、容量電極として所定の電位ｖｐｌ
が与えられる。

【００１７】情報蓄積用容量は、メモリセルアレイのサ
イズを小さいものとするよう比較的小さいサイズを持つ
ことが望まれるとともに、それ自体で長い情報保持時間
を持つように大きい容量値を持つことが望まれる。情報
蓄積用容量は、大きい容量値を持つように、その電極間
に挟まれる誘電体膜が、例えば酸化タンタルもしくは酸
化シリコンのような比較的大きい誘電率を持つ材料から
選択され、かつ単位面積当たりの容量を増大するように
極めて薄い厚さとされる。複数の情報蓄積用容量のため
のプレート電極電位ｖｐｌは、電圧変換回路ＩＭＶＣに
よって形成されるところの回路の電源電圧ｖｄｄの半分
に等しいような中間電位にされる。

【００１８】これによって、情報蓄積用容量の一方の電
極に蓄積すべき情報に応じて電源電圧ｖｄｄレベルのよ
うなハイレベルが供給された場合と、かかる一方の電極
に回路の接地電位に等しいようなロウレベルが供給され
た場合とのどの場合であっても、プレート電極電位ｖｐ
ｌが電源電圧ｖｄｄのほぼ半分の電位にされる。すなわ
ち、誘電体膜に加わる電圧は、電源電圧ｖｄｄのほぼ半
分のような小さい値に制限される。これによって誘電体
膜は、その耐圧の低下が可能となり、また印加電圧の減
少に伴う不所望なリーク電流の減少も可能となるので、
その厚さを限界的な薄さまで薄くすることが可能とな
る。

【００１９】〈タイミング発生及びカラムセレクタ〉タ
イミング発生及びカラムセレクタＴＣ１のようなタイミ
ング発生及びカラムセレクタは、メモリ制御回路ＭＣＣ
内のグローバル制御回路からの動作制御信号によって動
作制御されるとともに、バスＡＤＣＢを介して供給され
るバンク選択信号によって活性化ないしは選択され、メ
モリセルアレイのビット線のためのビット線プリチャー
ジ回路、ロウデコーダ、センスアンプ、それ自身の内部
におけるカラムセレクタ等の各種回路の動作制御のため
の各種内部タイミング信号を形成する。タイミング発生
及びカラムセレクタにおけるカラムセレクタは、内部タ
イミング信号によってその動作が制御され、バスＡＤＣ
Ｂを介して供給されるカラムアドレス信号をデコード
し、カラムスイッチ回路ＣＳ１のような当該バンクにお
けるカラムスイッチ回路を動作させるためのデコード信
号を形成する。

【００２０】ロウデコーダＲＤ１のようなロウデコーダ
は、タイミング発生及びカラムセレクタから供給される
タイミング信号によってその動作タイミングが制御さ
れ、バスＡＤＣＢを介して供給されるアドレス信号をデ
コードし、対応するメモリセルアレイにおけるワード線
を選択する。

【００２１】ビット線プリチャージ回路は、ロウデコー
ダが活性化される前のようなタイミングにおいてプリチ
ャージタイミング信号によって動作され、対応するメモ
リセルアレイにおける各ビット線を電源電圧ｖｄｄのほ
ぼ半分の電圧に等しいようなレベルにプリチャージす
る。

【００２２】〈センスアンプ〉センスアンプＳＡ０、Ｓ
Ａ１のようなセンスアンプは、ロウデコーダが活性化さ
れた後にＴＣ１のようなタイミング発生及びカラムセレ
クタ回路から発生されるセンスアンプ用タイミング信号
によって動作され、ロウデコーダによって選択されたメ
モリセルによってビット線に与えられた信号、すなわち
読み出し信号を増幅する。センスアンプにおける各ビッ
ト線に対応される複数の単位センスアンプのそれぞれ
は、良く知られたＣＭＯＳ構成のセンスアンプと実質的
に同じ構成にされる。

【００２３】単位センスアンプのそれぞれは、ゲート・
ドレインが交差接続された一対のｐＭＯＳと、同様にゲ
ート・ドレインが交差接続された一対のｎＭＯＳとをも
つ。一対のｐＭＯＳのドレイン及び一対のｎＭＯＳのド
レインは対応する対のビット線に結合される。一対のｐ
ＭＯＳのソースは、共通接続され、センスアンプ用タイ
ミング信号によって動作制御されるスイッチＭＯＳＦＥ
Ｔを介して動作電位が与えられる。同様に一対のｎＭＯ
Ｓのソースは、共通接続され、センスアンプ用タイミン
グ信号によって動作制御されるスイッチＭＯＳＦＥＴを
介して回路の接地電位のような動作電位が与えられる。

【００２４】上記動作電圧は、ビット線のハイレベルに
対応した例えば電源電圧ｖｄｄと、それよりも電圧にさ
れた昇圧電圧ｖｂｓとが用いられる。センスアンプが増
幅動作を開始し、ハイレベルに立ち上げるべきビット線
の電位が所望の電圧に到達するまでの一定期間、上記昇
圧電圧ｖｂｓによってセンスアンプの増幅動作が行われ
るという、いわゆるオーバードライブ方式が採用され
る。上記ビット線の電位が所望の電位ｖｄｄ付近に到達
すると、センスアンプの動作電圧は本来のビット線のハ
イレベルに対応した電源電圧ｖｄｄに切り替えられる。

【００２５】メモリセルアレイを挟んでの２つのセンス
アンプ配置は、次のような構成を意味する。すなわち、
メモリセルアレイの一方の側のセンスアンプには当該メ
モリセルアレイの複数のビット線の内の飛び飛びのビッ
ト線が結合され、メモリセルアレイの他方の側のセンス
アンプには当該メモリセルアレイの複数のビット線の内
の残りの飛び飛びのビット線が結合される。この構成
は、センスアンプを構成する複数のＭＯＳＦＥＴを必要
とされるサイズに応じて比較的大きいピッチをもって配
置せざるを得ないときにおいて、メモリセルアレイにお
ける複数のビット線のピッチを微細化する上で効果的で
ある。

【００２６】〈カラムスイッチ回路〉カラムスイッチ回
路ＣＳ１のようなカラムスイッチ回路は、対応するカラ
ムセレクタから出力される選択信号によって動作され
る。カラムスイッチ回路によって、メモリセルアレイに
おける複数のビット線の内のカラムセレクタによって指
示されたビット線が選択され、メモリ内部バスＩＯＢに
結合される。

【００２７】〈メモリ入出力回路Ｍ−ＩＯ〉メモリ入出
力回路Ｍ−ＩＯは、半導体集積回路装置の内部バスＢＵ
Ｓに結合され、かかる内部バスＢＵＳからのアドレス信
号及び制御信号を受け、それを内部のバスＡＤＣＢに伝
送する。メモリ入出力回路Ｍ−ＩＯは、また、バスＢＵ
Ｓとメモリ内部バスＩＯＢとの間のメモリデータの入出
力を行う。

【００２８】〈メモリ制御回路ＭＣＣ〉メモリ制御回路
ＭＣＣは、半導体集積回路装置の内部第１、第２動作制
御信号ｍｑ、ｐｍｑ、及びリセット信号ｒｅｓｂを受
け、それらの信号に応じた制御動作を行う。メモリ制御
回路ＭＣＣは、特に制限されないが、第１動作制御信号
ｍｑ及び第２動作制御信号ｐｍｑを受け、それに応じて
内部動作制御信号ｂｂｃｚを形成する第１制御論理回路
ＭＳＷと、第１動作制御信号ｍｑ及びリセット信号ｒｅ
ｓｂを受けそれに応じて実質的な初期化制御信号ｉｎｔ
ｇｂを形成する第２制御論理回路ＶＩＮＴとを持つ。

【００２９】（基板バイアス切替回路ＶＢＢＭ）基板バ
イアス切替回路ＶＢＢＭは、基板バイアス制御回路ＶＢ
ＢＣから線群ＶＬ＆ＣＬを介して種々のバイアス電圧ｖ
ｂｐ、ｖｂｎ、ｖｂｐｇ、ｖｂｎｇ、及び制御信号ｖｂ
ｃｐ、ｖｂｃｎを受け、またメモリ制御回路ＭＣＣから
制御信号ｂｂｃｚを受け、それらバイアス電圧と、制御
信号による動作制御のもとでＤＲＡＭ内の所要の回路部
にバイアス電圧を供給する。

【００３０】（電圧変換回路ＭＶＣ）電圧変換回路ＩＭ
ＶＣは、ＤＲＡＭの電源端子ＶＤＤと基準電位端子ＶＳ
Ｓとの間に供給される電源電圧を受け、前述のようなメ
モリセルアレイのための基板バイアス電圧ｖｂｂ、プレ
ート電圧ｖｐｌ及びワード線の選択レベルを設定するた
めの昇圧電圧ｖｄｈ、センスアンプのオーバードライブ
用の昇圧電圧ｖｂｓのような内部電圧を形成する。特に
制限されないが、メモリセルアレイのための基板バイア
ス電圧ｖｂｂは、モジュールとしてのＤＲＡＭ内の該回
路ＩＭＶＣ内において形成される。負電位レベルのバイ
アス電圧ｖｂｂ及び昇圧電圧ｖｄｈ，ｖｂｓを形成する
回路は、後述するように低電源電圧でも所望の負電圧を
形成するよう工夫されている。

【００３１】この実施例のようにバイアス電圧ｖｂｂを
独立的に形成する構成は、ダイナミック型メモリセルか
ら読み出される情報信号が微小レベルであり、その微小
レベルを乱さないようにｐ型ウエル領域ｐｗｅｌｌ１の
電位変動を抑制する上で有利である。かかるバイアス電
圧ｖｂｂ形成用の回路は、メモリセルアレイからそのｐ
型ウエル領域ｐｗｅｌｌ１に流れる不所望なリーク電流
が一般的に小さいものであり、それに応じその出力能力
も比較的小さいもので良いことから、それ自体の消費電
力も十分に小さくし得るものである。

【００３２】（電源初期化回路ＶＩＮＴＣ）電源初期化
回路ＶＩＮＴＣは、メモリ制御回路ＭＣＣによる動作制
御のもとで、ＤＲＡＭ回路の初期化を行う。電源初期化
回路ＶＩＮＴＣの構成例及び初期化動作の詳細は、本願
発明には直接関係がないでのその詳細な説明は省略す
る。

【００３３】上の記載において、用語「ＭＯＳ」は、本
来はメタル・オキサイド・セミコンダクタ構成を簡略的
に呼称するようになったものと理解される。しかし、近
年の一般的呼称でのＭＯＳは、半導体装置の本質部分の
うちのメタルをポリシリコンのような金属でない電気導
電体に替えたり、オキサイドを他の絶縁体に替えたりす
るものもの含んでいる。ＣＭＯＳもまた、上のようなＭ
ＯＳに付いての捉え方の変化に応じた広い技術的意味合
いを持つと理解されるようになってきている。ＭＯＳＦ
ＥＴもまた同様に狭い意味で理解されているのではな
く、実質上は絶縁ゲート電界効果トランジスタとして捉
えられるような広義の構成をも含めての意味となってき
ている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は一般的呼
称に習っている。

【００３４】図１３は、本発明が適用されるシステムＬ
ＳＩの一実施例の全体の回路ブロック図で有る。実施例
の半導体集積回路装置ＣＨＩＰは、図示のような複数の
回路ブロック、すなわち入出力回路Ｉ／Ｏ、基板バイア
ス制御回路ＶＢＢＣ、制御回路ＵＬＣ、リードオンリメ
モリＲＯＭ、Ｄ／Ａ変換器ＤＡＣ、Ａ／Ｄ変換器ＡＤ
Ｃ、割り込み制御回路ＩＶＣ、クロック発生回路ＣＧＣ
を有するシステムパワーマネジメント回路ＳＰＭＣ、中
央処理部ＣＰＵ、スタティックメモリＳＲＡＭ、ＤＭＡ
コントローラＤＭＡＣ、ダイナミック型メモリＤＲＡＭ
を含む。

【００３５】それらの回路ブロックは、内部バスＢＵ
Ｓ、制御バスＣＢＵＳに結合されている。それらは半導
体集積回路装置を構成すべき図示しない半導体基板に搭
載される。上記システムパワーマネジメント回路ＳＰＭ
Ｃは、システムＬＳＩに搭載される各モジュールにおい
て、消費される電力を制御する機能を有する。

【００３６】半導体集積回路装置は、入出力回路Ｉ／Ｏ
につながる入出力外部端子Ｔｉｏ１ないしＴｉｏｎと、
負論理レベルのようなリセット信号ｒｅｓｂが供給され
る外部端子Ｔ１と、制御用外部端子Ｔ２と、第１動作制
御信号ｃｍｑが供給される第１動作制御用外部端子Ｔ３
と、第２動作制御信号ｃｐｍｑが供給される第２動作制
御用外部端子Ｔ４と、外部クロック信号ｃｌｋが供給さ
れるクロック用外部端子Ｔ５と、複数の電源電圧（ｖｄ
ｄ、ｖｃｃｄｒ、ｖｓｓ）が供給される複数の電源用外
部端子Ｔ６、Ｔ７、Ｔ８とを持つ。

【００３７】特に制限されないが、電源電圧ｖｄｄは、
内部回路ブロックの動作のための電源電圧とされ、１．
８ボルト±０．１５ボルトのような値を取る。電源電圧
ｖｃｃｄｒは、半導体集積回路装置に要求される入出力
レベルに応じて、主として入出力回路Ｉ／Ｏのために設
定される電源電圧であり、３．３ボルト±０．３ボル
ト、２．５ボルト±０．２５ボルト、及び１．８ボルト
±０．１５ボルトのような値のうちの一つを取るように
される。電位ｖｓｓは、いわゆるアース電位と称される
ような回路の基準電位である。

【００３８】図示の半導体集積回路装置は、いわゆるＡ
ＳＩＣ（アプリケーション・スペシファイド・インテグ
レーテッド・サーキッツ）すなわち特定用途ＩＣを構成
するようにされる。すなわち、図示のほとんどの回路ブ
ロックは、ＡＳＩＣ構成を容易ならしめるように、それ
ぞれ独立的な回路機能単位としてのいわゆるモジュール
ないしはマクロセルをなすようにされる。各機能単位
は、それぞれその規模、構成が変更可能にされる。ＡＳ
ＩＣとしては、図示の回路ブロックの内、実現すべき電
子システムが必要としない回路ブロックは、半導体基板
上に搭載しないようにすることができる。逆に、図示さ
れていない機能単位の回路ブロックを追加することもで
きる。

【００３９】半導体集積回路装置は、特に制限されない
が、１．８ボルト±０．１５ボルトのような低電源電圧
ｖｄｄの基でも十分な動作特性を示すように、低電源電
圧可能なＣＭＯＳ構造の半導体集積回路装置とされる。

【００４０】半導体集積回路装置に搭載されるダイナミ
ック型メモリは、上記電源電圧ｖｄｄによって動作され
ても良い。しかし、この実施例の半導体集積回路装置に
は、ダイナミック型メモリのために、上記電源電圧ｖｄ
ｄとともに、上記電源電圧ｖｄｄによって動作される電
圧発生回路から発生される高電源電圧も利用される。ダ
イナミック型メモリにおいては、ダイナミック型メモリ
セルを選択するロウデコーダのような回路はかかる高電
源電圧にて動作され、半導体集積回路装置の内部バスＢ
ＵＳとの間に信号を入出力するような回路は低電源電圧
ｖｄｄのような電源電圧によって動作される。この構成
は、ダイナミック型メモリセルに与えられる情報として
の電荷量を増大させる。これにより、ダイナミック型メ
モリの情報保持時間特性をより良好にできる。同様に、
センスアンプを前記のような昇圧電圧ｖｂｓを用いたオ
ーバードライブ方式で駆動することにより、高速な読み
出し動作が可能になる。

【００４１】（中央処理部ＣＰＵ）中央処理部ＣＰＵ
は、特に制限されないが、いわゆるマイクロプロセッサ
と同様な構成にされる。すなわち中央処理部ＣＰＵは、
その詳細を図示しないけれども、その内部に命令レジス
タ、命令レジスタに書込まれた命令をデコードし、各種
のマイクロ命令ないしは制御信号を形成するマイクロ命
令ＲＯＭ、演算回路、汎用レジスタ（ＲＧ６等）、内部
バスＢＵＳに結合するバスドライバ、バスレシーバなど
の入出力回路を持つ。

【００４２】中央処理部ＣＰＵは、リードオンリメモリ
ＲＯＭなどに格納されている命令を読み出し、その命令
に対応する動作を行う。中央処理装置ＣＰＵは、入出力
回路Ｉ／Ｏを介して入力される外部データの取り込み、
制御回路ＵＬＣに対するデータの入出力、リードオンリ
メモリＲＯＭからの命令や命令実行のために必要となる
固定データのようなデータの読み出し、Ｄ／Ａ変換器Ｄ
ＡＣへのＤ／Ａ変換すべきデータの供給、Ａ／Ｄ変換器
によってＡ／Ｄ変換されたデータの読み出し、スタティ
ック型メモリＳＲＡＭ、ダイナミック型メモリＤＲＡＭ
へのデータの読み出し、書込み、ＤＭＡコントローラＤ
ＭＡＣの動作制御等を行う。制御バスＣＢＵＳは、中央
処理部ＣＰＵによる図示の回路ブロックの動作制御のた
めに利用され、またＤＭＡコントローラＤＭＡＣなどの
回路ブロックからの状態指示信号を中央処理部ＣＰＵに
伝えるために使用される。

【００４３】中央処理部ＣＰＵは、また割り込み制御回
路ＩＶＣにおける指示レジスタＲＧ５などにセットされ
た動作制御信号を内部バスＢＵＳを介して参照し、必要
な処理を行う。中央処理部ＣＰＵは、クロック発生回路
ＣＧＣから発生されるシステムクロック信号Ｃ２を受け
そのシステムクロック信号Ｃ２によって決められる動作
タイミング、周期をもって動作される。

【００４４】中央処理部ＣＰＵは、その内部の主要部
が、ＣＭＯＳ回路、すなわちｐＭＯＳとｎＭＯＳとから
なる回路から構成される。特に制限されないが、中央処
理部ＣＰＵを構成するＣＭＯＳ回路は、図示しないＣＭ
ＯＳスタテック論理回路、ＣＭＯＳスタテックフリップ
フロップのようなスタティック動作可能なＣＭＯＳスタ
テック回路と、信号出力ノードへの電荷のプリチャージ
と信号出力ノードへの信号出力とをシステムクロック信
号Ｃ２に同期して行うようなＣＭＯＳダイナミック回路
とを含む。

【００４５】中央処理部ＣＰＵは、クロック発生回路Ｃ
ＧＣからのシステムクロック信号Ｃ２の供給が停止され
たなら、それに応じて動作停止状態にされる。停止状態
において、ダイナミック回路の出力信号は、回路に生じ
る不所望なリーク電流によって不所望に変化されてしま
う。スタテックフリップフロップ回路構成のレジスタ回
路のような回路は、システムクロック信号の非供給期間
であっても、以前のデータを保持する。

【００４６】システムクロック信号Ｃ２の非供給期間に
おいては、中央処理部ＣＰＵの内部のスタテック回路に
おける各種ノードでの信号レベル遷移が停止され、また
ダイナミック回路での出力ノードでのデスチャージない
しプリチャージが停止される。この状態では、動作状態
のＣＭＯＳ回路が消費する動作電流のような比較的大き
い消費電流、すなわち各種ノード及びそれぞれにつなが
る配線が持つ浮遊容量、寄生容量へ信号変位を与えるよ
うに電源線から与えられるチャージ、デイスチャージ電
流は、実質的にゼロとなる。このことから中央処理部Ｃ
ＰＵは、ＣＭＯＳ回路のリーク電流に等しいような小さ
い電流しか流れず、低消費電力状態となる。

【００４７】（割り込み制御回路ＩＶＣ）割り込み制御
回路ＩＶＣは、外部端子Ｔ１に負論理レベルのようなリ
セット信号を受け、外部端子Ｔ３を介して第１動作信号
ｃｍｑを受け、外部端子Ｔ４を介して第２動作制御信号
ｃｐｍｑを受け、また、外部端子Ｔ２に、半導体集積回
路装置の動作状態を指示する状態指示信号を出力する。
割り込み制御回路ＩＶＣは、かかるリセット信号ｒｅｓ
ｂ、動作制御信号ｃｍｑ、ｃｐｍｑ及び状態指示信号に
対応してそれぞれの位置のビットが設定されるようなレ
ジスタＲＧ５を持つ。

【００４８】レジスタＲＧ５における状態指示信号は、
内部バスＢＵＳを介して中央処理部ＣＰＵによって更新
される。外部端子Ｔ３、Ｔ４を介してレジスタＲＧ５に
セットされた動作制御信号ｃｍｑ、ｃｐｍｑは、前述の
ように、内部バスＢＵＳを介し中央処理部ＣＰＵによっ
て参照される。

【００４９】特に制限されないが、割り込み制御回路Ｉ
ＶＣは、その内部にダイナミック型メモリのリフレッシ
ュ動作のための図示しないリフレッシュアドレスカウン
タを持つ。割り込み制御回路ＩＶＣにおけるかかるリフ
レッシュアドレスカウンタは、第１、第２動作制御信号
ｃｍｑ、ｃｐｍｑによって第１及び第３モードが指示さ
れているなら、すなわち半導体集積回路装置に対して動
作モードか、動作スタンバイモードが指示されているな
ら、クロック発生回路ＣＧＣからのシステムクロック信
号に基づいて歩進され、周期的に更新されるリフレッシ
ュアドレス情報を形成する。

【００５０】（クロック発生回路ＣＧＣ）クロック発生
回路ＣＧＣは、外部端子Ｔ５を介して外部クロック信号
ｃｌｋを受け、その外部クロック信号ｃｌｋに対応した
周期のシステムクロック信号Ｃ２を形成する。なお、図
１２では、クロック発生回路ＣＧＣと中央制御部ＣＰＵ
との間の信号線が単純化されて表現されているけれど
も、システムクロック信号Ｃ２は、中央制御部ＣＰＵ内
の図示しない回路の順序立った動作のために、一般的な
プロセッサに対するクロック信号と同様に、多相信号か
らなると理解されたい。

【００５１】クロック発生回路ＣＧＣによるシステムク
ロック信号Ｃ２の発生は、割り込み制御回路ＩＶＣから
の第１及び第２動作制御信号ｃｍｑ、ｃｐｍｑに応答す
るモード信号ＭＯＤＥ２やイニシャル動作指示信号ＩＮ
ＴＬのような制御信号Ｃ１及び中央処理部ＣＰＵからの
制御信号Ｃ３によって制御される。動作制御信号ｃｍｑ
によって完全スタンバイ動作が指示されたなら、中央処
理部ＣＰＵによって、スタテイック的に保持すべきデー
タのスタテイック型メモリＳＲＡＭへの書込み処理動作
を含むような、完全スタンバイ動作へ移行するための必
要な処理動作が行われ、次いで、中央処理部ＣＰＵから
クロック発生回路ＣＧＣへシステムクロック発生動作停
止のための制御信号Ｃ３が発生される。

【００５２】動作制御信号ｃｐｍｑによって動作スタン
バイ動作が指示された場合は上記完全スタンバイ動作と
同様に、中央処理部ＣＰＵによって、スタテイック的に
保持すべきデータのスタテイック型メモリＳＲＡＭへの
書込み処理動作を含むような、動作スタンバイ動作へ移
行するための必要な処理動作が行われる。この場合のそ
の後の動作は、上記完全スタンバイ動作の場合とは異な
り、中央処理部ＣＰＵからクロック発生回路ＣＧＣへシ
ステムクロック信号の選択的出力のための制御信号Ｃ３
が発生される。

【００５３】すなわち、クロック発生回路ＣＧＣから割
り込み制御回路ＩＶＣ及びダイナミック型メモリＤＲＡ
Ｍへシステムクロック信号の供給は継続され、それ以外
の回路ブロックへのシステムクロック信号の供給は停止
される。動作制御信号ｃｍｑ、ｃｐｍｑが回路の動作を
指示する状態に変化されたなら、それに応ずる割り込み
制御回路ＩＶＣからの制御信号Ｃ１によって、クロック
発生回路ＣＧＣは、外部クロック信号ｃｌｋに応ずるシ
ステムクロック信号Ｃ２を発生するように制御される。

【００５４】（入出力回路Ｉ／Ｏ）入出力回路Ｉ／Ｏ
は、外部端子Ｔｉｏ１ないしＴｉｏｎの内の所望の外部
端子を介して外部から供給される信号を受け、また外部
端子Ｔｉｏ１ないしＴｉｏｎの内の所望の端子に出力す
べき信号を内部バスＢＵＳを介して受ける。入出力回路
Ｉ／Ｏは、その内部にそれぞれＣＭＯＳスタテック回路
からなるような制御レジスタＲＧ４と図示しないデータ
レジスタとを持つ。

【００５５】制御レジスタＲＧ４は、中央処理部ＣＰＵ
によって選択され、かつ中央処理部ＣＰＵによって、当
該入出力回路Ｉ／Ｏのための制御データ、例えば、デー
タ入力／出力指示や高出力インピーダンス状態指示など
の制御データが与えられる。データレジスタは、外部端
子Ｔｉｏ１ないしＴｉｏｎと、内部バスＢＵＳとの間の
データの転送のために利用される。外部端子Ｔｉｏ１な
いしＴｉｏｎのビット幅すなわち端子数と、内部バスＢ
ＵＳのビット幅が異なるような場合、データレジスタ
は、大きいビット幅に対応されるようなビット数を持つ
ようにされ、中央処理部ＣＰＵによる動作制御に従って
ビット数変換を行う。

【００５６】例えば外部端子Ｔｉｏ１ないしＴｉｏｎの
個数が６４のような数であるのに対し、内部バスＢＵＳ
のビット幅が２５６ビットのような比較的大きい数であ
るような場合、６４ビット単位をもって外部端子Ｔｉｏ
１ないしＴｉｏｎに次々に供給される直列データは、中
央処理部ＣＰＵによる直列ー並列データ変換制御によっ
てデータレジスタに順次に供給され、２５６ビットのデ
ータに変換される。逆に、内部バスＢＵＳからデータレ
ジスタにセットされた２５６ビットのデータは、中央処
理部ＣＰＵによる並列ー直列データ変換制御によって、
６４ビット毎に分けられて外部端子Ｔｉｏ１ないしＴｉ
ｏｎに順次に供給される。

【００５７】入出力回路Ｉ／Ｏの信号入力のための回路
及び信号出力のための回路は、その入力及び出力動作が
システムクロック信号によって制御されるようにされ
る。それ故に、入出力回路Ｉ／Ｏは、システムクロック
信号が供給されなくなった時には、上記中央処理部ＣＰ
Ｕと同様に低消費電力状態にされることになる。

【００５８】（制御回路ＵＬＣ）制御回路ＵＬＣは、電
子システムの必要に応じて適宜に設けられる制御回路で
ある。この制御回路ＵＬＣとしては、例えば、ハードデ
イスク装置におけるモータサーボコントロール、ヘッド
のトラッキング制御、誤り訂正処理や、画像、音声処理
における画像や音声データの圧縮伸長処理のようなのよ
うな実現すべき電子システムに応じて適宜に設けられ
る。制御回路のＵＬＣは、中央処理部ＣＰＵと同様にそ
の動作がシステムクロック信号によって制御される。

【００５９】（リードオンリメモリＲＯＭ）リードオン
リメモリＲＯＭは、前述のように、中央処理装置ＣＰＵ
によって読み出され実効されるべき命令、固定データを
記憶する。

【００６０】（Ｄ／Ａ変換器ＤＡＣ）Ｄ／Ａ変換器ＤＡ
Ｃは、内部バスＢＵＳを介して供給されるところのアナ
ログ信号に変換すべきデジタルデータを受けるレジスタ
ＲＧ２を持ち、かかるデジタルデータに基づいてアナロ
グ信号を形成する。レジスタＲＧ２は、制御回路ＵＬＣ
もしくは中央処理部ＣＰＵによってデジタルデータがセ
ットされる。Ｄ／Ａ変換器ＤＡＣのＤ／Ａ変換開始タイ
ミング、Ｄ／Ａ変換結果の出力タイミングのようなＤ／
Ａ変換動作は、システムクロック信号によって制御され
る。Ｄ／Ａ変換器ＤＡＣによって形成されたアナログ信
号は、特に制限されないが、内部バスＢＵＳ及び入出力
回路Ｉ／Ｏを介して外部端子Ｔ１ないしＴｎの所望の端
子に供給される。尚、ここでは上記外部端子Ｔ１ないし
Ｔｎを入出力兼用端子（ピン）としているが、入力用端
子と出力用端子に分離して設けてもよい。

【００６１】Ｄ／Ａ変換器ＤＡＣは、その詳細を図示し
ないけれども、高精度ＤＡ変換が必要とされる場合は、
得るべきアナログ量の基準とするような基準電圧源もし
くは基準電流源を持つようにされる。かかる基準電圧源
もしくは基準電流源は、一種のアナログ回路を構成する
とみなされ、第２モード及び第３モード、すなわち完全
スタンバイモード、及び動作スタンバイにおいて無視し
得ない電流を消費してしまう危険性を持つ。それ故にそ
のような場合の消費電流の低減を可能にするよう、かか
る基準電圧源もしくは基準電流源に対しては、上記第２
モード、第３モードにおいて、スイッチオフするような
ＭＯＳＦＥＴスイッチを設定される。

【００６２】（Ａ／Ｄ変換器ＡＤＣ）Ａ／Ｄ変換器ＡＤ
Ｃは、外部端子Ｔ１ないしＴｎのうちの所望の端子と入
出力回路Ｉ／Ｏと内部バスＢＵＳを介して供給されるよ
うなアナログ信号を受け、制御回路ＵＬＣもしくは中央
処理部ＣＰＵによってそのＡ／Ｄ変換の開始が制御さ
れ、システムクロック信号Ｃ２に従うようなクロック制
御のもとで上記アナログ信号をデイジタル信号に変換
し、得られたデジタル信号をレジスタＲＧ１にセットす
る。

【００６３】Ａ／Ｄ変換器ＡＤＣもまた、上記Ｄ／Ａ変
換器ＤＡＣと同様に、高精度ＡＤ変換が必要とされる場
合は、デジタル変換すべき量子化レベルの基準とされる
ような基準電圧源もしくは基準電流源を持つようにされ
る。Ａ／Ｄ変換器ＡＤＣにおけるかかる基準電圧源もし
くは基準電流源もまた完全スタンバイモード、及び動作
スタンバイモードにおいて無視し得ない電流を消費する
危険性を持つ。それ故にその場合には、上記同様なＭＯ
ＳＦＥＴスイッチが、かかる基準電圧源もしくは基準電
流源に適用される。

【００６４】（スタティック型メモリＳＲＡＭ）スタテ
イック型メモリＳＲＡＭは、そのメモリセルとして、そ
の詳細は図示しないが、ＣＭＯＳスタテック型メモリセ
ル、すなわちＣＭＯＳラッチ回路とそれに対するデータ
入出力のための一対の伝送デートＭＯＳＦＥＴとからな
るような構成のメモリセルを持つ。ＣＭＯＳスタテック
型メモリセルは、スタテックに情報を保持し、かつ情報
保持のために、著しく小さい動作電流しか必要しないと
いう特徴を持つ。

【００６５】かかるスタテイック型メモリＳＲＡＭは、
実質上は、ＣＭＯＳスタテイック型ランダム・アクセス
・メモリを構成するようにされる。すなわち、スタテイ
ック型メモリＳＲＡＭは、マトリクス配置の複数のＣＭ
ＯＳスタテック型メモリセルからなるメモリアレイと、
内部バスＢＵＳを介して供給されるようなロウアドレス
信号をデコードしそれによってメモリアレイにおけるワ
ード線を選択するロウ系アドレス・デコード・ドライブ
回路と、カラムアドレス信号をデコードしそれによって
カラム・デコード信号を形成するカラム系アドレスデコ
ード回路と、かかるカラム・デコード信号によって動作
されメモリアレイにおけるデータ線を選択しそれを共通
データ線に結合させるカラムスイッチ回路と、共通デー
タ線に結合された入出力回路と、読み出し書込み制御回
路とを含む構成とされる。

【００６６】メモリアレイに関連するかかるアドレス・
デコード・ドライブ回路のような回路すなわちメモリア
レイ周辺回路は、ＣＭＯＳスタテック回路から構成され
る。それ故に、スタテック型メモリセルＳＲＡＭは、読
み出し、書込み動作が行われない情報保持動作のみだけ
なら、比較的低消費電力状態に置かれるととなる。な
お、ＣＭＯＳスタティック型メモリは、メモリセルサイ
ズが比較的大きくなり、その記憶容量に対する全体のサ
イズが比較的大きくなってしまうという考慮すべき特徴
を持ち、大きな記憶容量にすることが比較的困難であ
る。

【００６７】（ＤＭＡコントローラＤＭＡＣ）ＤＭＡコ
ントローラ、すなわちダイレクト・メモリ・アクセス・
コントローラＤＭＡＣは、中央処理部ＣＰＵによってそ
の動作が制御され、中央処理部ＣＰＵによって指示され
た回路ブロック間の内部バスＢＵＳを介するデータ転送
を、中央処理部ＣＰＵになり代わって制御する。ＤＭＡ
コントローラＤＭＡＣの詳細は、独立の半導体集積回路
装置として構成されるＤＭＡコントローラと実質的に同
じ構成にし得るので更にの詳細な説明は行わないが、そ
の内部のレジスタＲＧ７等に、中央処理部ＣＰＵによっ
てセットされる転送元情報、転送先情報、データ転送量
情報等の設定情報に基づいて、データ転送制御を行う。

【００６８】（ダイナミック型メモリＤＲＡＭ）ダイナ
ミック型メモリＤＲＡＭは、そのメモリセルすなわちダ
イナミック型メモリセルが、典型的には、電荷の形態を
もって情報を蓄積する情報蓄積用キャパシタと、選択用
ＭＯＳＦＥＴとからなるような少ない数の素子からな
り、比較的小さいメモリセルサイズにされ得る。それ故
に、ダイナミック型メモリは、大記憶容量であってもそ
の全体のサイズを比較的小さくすることができる。この
ダイナミック型メモリＤＲＡＭは、前記図１２に示した
ようなものが用いられる。

【００６９】図１は、上記ダイナミック型メモリＤＲＡ
Ｍに設けられる電圧変換回路の一実施例を示すブロック
図である。この電圧変換回路は、電源電圧ｖｄｄと回路
の接地電位ｖｓｓとで動作して、電源電圧ｖｄｄ以上に
高くされた昇圧電圧ｖｂｓ、ｖｄｈ、負電圧ｖｂｂ、及
び電源電圧ｖｄｄの１／２にされたプレート電圧ｖｐ
ｌ、ビット線プリチャージ電圧ｖｂｍからなる４通りの
電圧を形成する。

【００７０】上記昇圧電圧ｖｂｓは、センスアンプのオ
ーバードライブ用の動作電圧であり、ｖｄｈはワード線
の選択信号を形成するワード線ドライバの動作電圧であ
り、ｖｂｂは基板に与えられる負のバックバイアス電圧
であり、これらはいずれもチャージポンプ回路を用いて
形成される。これに対して、上記プレート電圧ｖｐｌと
ビット線プリチャージ電圧ｖｂｍは、電源電圧ｖｄｄを
１／２に分圧することによって形成される。

【００７１】ダイナミック型メモリセルが接続されるビ
ット線には多数のかかるメモリセルが接続されることに
よって比較的大きな寄生容量を持つ。このような比較的
大きな寄生容量を持つビット線の電位をセンスアンプの
増幅動作によって高速に引き上げるようにするため、増
幅動作時の実質的な動作電圧である上記昇圧電圧ｖｂｓ
は、比較的大きな電流駆動能力が必要とされる。そし
て、かかる電流が必要とされるタイミングは、センスア
ンプの動作開始時の一定時間に限定される。

【００７２】上記センスアンプは、ワード線が選択され
たときに必ず動作してワード線の選択動作によってメモ
リセルにおけるキャパシタの情報電荷はビット線のプリ
チャージ電荷との電荷分散によって減少又は増加し、か
かる電荷分散によって生じた読み出し信号を増幅して、
メモリセルの情報電荷をもとの状態に戻すという動作を
行うものである。つまり、センスアンプの増幅動作は、
ワード線の選択動作、言い換えるならば、ロウ系の選択
動作とは一体的に行われるものである。

【００７３】この実施例では、効率よく上記昇圧電圧を
形成するとともにその安定化を図るために、ダイナミッ
ク型ＲＡＭにおけるセンスアンプの実質的な動作電圧で
ある上記のような昇圧電圧ｖｂｓをロウ系選択タイミン
グに合わせて動作させることを考えた。つまり、センス
アンプの増幅動作では上記のようなビット線を電源電圧
ｖｄｄレベルまでチャージアップさせるための電流によ
って、チャージポンプ回路で形成された昇圧電圧ｖｂｓ
が低下するので、それを予め補うようにチャージポンプ
動作を行わせる。

【００７４】チャージポンプ回路は、昇圧電圧を得るた
めの予備動作であるキャパシタへののプリチャージ動作
と、キャパシタにプリチャージされた電荷によって形成
された電圧をブートストラップ作用によって引き上げて
出力側のキャパシタに転送させるという出力動作の繰り
返しによって行われる。そのため、バンク活性化信号に
よりチャージポンプ回路を動作させた場合、１つのチャ
ージポンプ回路の上記プリチャージ動作と、出力動作と
で２サイクルを費やすことが必要となる。連続したバン
クアクセスに対応して、上記出力動作を行わせるように
するためには、最低でも４個のチャージポンプ回路が必
要となる。

【００７５】これに加えて、この実施例では後述するよ
うに２バンク同時に活性化するという動作モードが設け
られる。この場合には、２つのバンクがほぼ同じ時期に
活性化され、それに伴いセンスアンプの動作電流も２倍
に増加してしまう。そこで、かかる２バンク同時活性化
に備えたチャージポンプ回路を１個追加し、合計５個の
チャージポンプ回路からなるｖｂｓ電源回路が設けられ
る。これらのｖｂｓ電源回路は、入力されたタイミング
信号ｃｌｋｂｓ＜０＞ないし＜４＞によって順次に動作
させられる。

【００７６】また、ｖｂｓ検出回路を備えたｖｂｓ電源
回路が合計５個設けられ、上記タイミング信号ｃｌｋｂ
ｓ＜０＞ないし＜４＞によって形成された昇圧電圧ｖｂ
ｓが不足した場合、かかる検出回路の検出信号によって
有効にされたｖｂｓ電源回路が、上記タイミング信号ｃ
ｌｋｂｓ＜０＞ないし＜４＞によって追加的に動作させ
られる。このような出力昇圧電圧ｖｂｓのレベルに対応
して、１バンク活性時にはｖｂｓ検出回路付きと常時動
作の２個からなるｖｂｓ電源回路が動作することにな
る。また、後述するように２バンク同時活性時には、そ
れぞれのバンク活性信号に対応した上記常時動作の２個
のｖｂｓ電源回路と、昇圧出力電圧ｖｂｓが不足のとき
にはｖｂｓ検出回路付きのｖｂｓ電源回路も動作状態と
って最大で４個の回路が動作することになる。

【００７７】このようなｖｂｓ電源回路の動作制御によ
って、少ない数のチャージポンプ回路を用い、しかも昇
圧電圧ｖｂｓの変動を最小に抑えて安定的に昇圧電圧ｖ
ｂｓを形成することができる。前記のように昇圧電圧ｖ
ｂｓは、センスアンプの増幅動作開始時の電源電圧とさ
れて、センスアンプをオーバードライブするものである
ので、その電圧変化はセンスアンプの増幅時間を大きく
変動させてしまう。この実施例のような電源回路の採用
によって、上記昇圧電圧ｖｂｓの安定化が図られるの
で、センスアンプの実質的な増幅動作を高速にすること
ができる。

【００７８】ワード線の選択レベルを形成する昇圧電圧
ｖｄｈは、ｃ−０〜ｃ−２からなる３つのｖｄｈ電源回
路によって形成される。同様に、負の基板電圧ｖｂｂを
形成するｖｂｂ電源回路もｄ−０〜ｄ−２からなる３つ
の回路によって形成される。この３つの回路に対応し
て、３相のクロック信号ｃｌｋ＜０＞ないし＜２＞が形
成される。各クロック信号ｃｌｋ＜０＞ないし＜２＞
は、パルスデューティが３３％づつの３相の信号とさ
れ、それがハイレベルの期間がプリチャージ、ロウレベ
ルの期間が出力動作とされる。それ故、プリチャージ期
間に比べて出力期間が２倍となって、キャパシタに保持
された昇圧又は負電圧を長い時間にわたって出力させる
ことができる。この結果、チャージポンプ回路として効
率のよい電圧発生動作を行わせることができる。

【００７９】電源電圧ｖｄｄの１／２の電圧を形成する
ｖｂｍ／ｖｐｌ電源回路は、出力電流が小さいのでそれ
ぞれが出力回路で構成される。上記２つの電圧ｖｂｍと
ｖｐｌとは、ｖｄｄ／２のように同じ電圧とされるもの
であるので、出力部を除いて共通の回路により構成され
る。

【００８０】図２には、前記ｖｂｓ電源部の動作を説明
するためのタイミング図が示されている。ロウ系のコマ
ンドとしては、バンクアクティブ（bank active)と、バ
ンクアクティブクローズ（bank active/close)が設けら
れる。バンクアクティブによりＸアドレス信号とロウバ
ンクアドレスが指定され、かかるロウバンクアドレスで
指定されたバンク（メモリマット）がアクティブにさ
れ、上記Ｘアドレス信号で指定されたワード線が選択状
態にされるとともにセンスアンプが活性化される。この
コマンド（ＢＡ）は、汎用のＤＲＡＭにおいて、／ＣＡ
Ｓ（カラムアドレスストローブ）信号がハイレベルで、
／ＲＡＳ（ロウアドレスストローブ）信号の立ち下がり
に相当する。つまり、ロウ系の選択動作が行われ、指定
されたバンクでは上記選択されたワード線のメモリセル
についてリフレッシュ動作が実施される。

【００８１】バンクアクティブクローズによりＸアドレ
ス信号は無視され、ロウバンクアドレスにより指定され
たバンクに対してプリチャージが実施される。つまり、
選択ワード線が非選択状態にされるとともに、センスア
ンプＳＡは非活性化されて、相補ビット線やセンスアン
プのコモンソース線等がハーフプリチャージ電位にされ
る。

【００８２】この実施例では、逐一バンクアクティブク
ローズのコマンドを発行せず、読み出しデータが存在す
るバンクを任意に指定するだけでよい動作モードが用意
されている。この動作モードは、使い勝手がよいその反
面バンクアクティブを入力してから、データが出力され
るまでの時間にバンクアクティブクローズの動作を自動
的に行う分だけ遅くなる。これに対して、必要なデータ
の読み出し（又は書き込み）が終了した後は当該バンク
に対して逐一バンクアクティブクローズ（ＢＣ）コマン
ドを発行すると、バンクアクティブを入力してから、デ
ータが出力されるまでの時間が高速にできる。

【００８３】複数バンクからなるメモリのアクセスにお
いて、上記のようなコマンドを用いたバンク・アクティ
ブ・クローズ（bank active/close)に応じたａｔａｍ
（actlve to active）信号、ｃｔａｍ（close to activ
e)信号に同期したパルスによって、上記タイミング信号
ｂｓ０〜ｂｓ４が形成される。ここで、ａｔａｍやｃｔ
ａｍのｍは、最大１６個のメモリバンクのうちｍ番目の
メモリバンクに対応した信号であることを意味してい
る。

【００８４】同図（Ａ）では、ａｔａ（actlve to acti
ve）の状態を表し、そのａｔａ信号の変化（立ち上がり
と立ち下がり）に同期して、順次にｂｓ０〜ｂｓ４が発
生される。上記ａｔａの状態では、上記のようにバンク
アクティブクローズを自動的に実行してからバンクアク
ティブを行うので、その分のタイミングが遅くなってい
るが、上記タイミングａｔａｍに同期して、全部で５個
のチャージポンプ回路が順次に動作して昇圧電圧ｖｂｓ
を形成する。

【００８５】同図（Ｃ）では、ｃｔａ（close to activ
e ）の状態を表し、そのｃｔａ信号の変化（立ち上がり
と立ち下がり）に同期して、前記同様に順次にｂｓ０〜
ｂｓ４が発生される。上記ｃｔａの状態では、上記のよ
うにバンクアクティブクローズが実行されているので、
バンクアクティブのタイミングが直ちに行われ、上記タ
イミングｃｔａｍに同期して、全部で５個のチャージポ
ンプ回路が順次に動作して昇圧電圧ｖｂｓを形成する。

【００８６】同図（Ｂ）と（Ｄ）では、ａｔａ（actlve
to active）とｃｔａ（close to active ）の状態が重
なって２バンク同時に活性化される場合であり、その信
号ｃｔａと ａｔａとの前記のような時間差によって、
ｖｂｓ制御部では短い時間内に連続してパルスｂｓ２と
ｂｓ３、ｂｓ１とｂｓ２等を発生させて、２バンク活性
時のｖｂｓの落ち込みを防止するものである。この場
合、１つのバンクアクティブの期間に、２つのチャージ
ポンプ回路が同時に動作する。センス回路によりｖｂｓ
が不足と判定されたなら、さらに２個のチャージポンプ
回路が同時に動作することになる。

【００８７】図３には図１のクロック発生回路のタイミ
ング図が示され、図４にはその回路図が示されている。
このクロック発生回路は、前記ｖｄｈ電源部及びｖｂｂ
電源部に供給されるクロック信号ｃｌｋ＜０＞ないし＜
２＞を形成して、その動作を行わせる。タイミング図に
示されるように、入力されたクロック信号ｍｃｌｋを３
相のクロック信号ｃｌｋ＜０＞ないし＜２＞を形成す
る。このため、各クロック信号ｃｌｋ＜０＞ないし＜２
＞は、ほぼ３３％のパルスデューティを持つようにされ
る。

【００８８】図４において、上記クロック信号ｍｃｌｋ
は、フリップフロップ回路及びデレイ出力付きフリップ
フロップ回路の組み合わせにより、３進のカウンタ回路
を形成し、その出力をクロック信号ｍｌｋの反転信号で
動作するフリップフロップ回路に記憶させ、これらカウ
ンタ出力及びフリップフロップ回路の出力を組み合わせ
て論理ゲート回路に入力し、上記のような３相のクロッ
ク信号ｃｌｋ＜０＞ないし＜２＞を形成する。

【００８９】このように各チャージポンプ回路は、それ
ぞれに対応したクロック信号ｃｌｋ＜０＞ないし＜２＞
がハイレベルの期間にプリチャージ動作を行い、ロウレ
ベルの期間に出力動作を行う。したがって、プリチャー
ジ動作の時間に比べて出力時間が２倍と長くすることが
でき、しかも同時期に２つのチャージポンプ回路が出力
動作を行う期間を持つようにできる。この結果、電圧変
動を最小に抑えつつ、効率のよい昇圧電圧ｖｄｈ及び基
板電圧ｖｂｂを形成することができる。この実施例のｖ
ｄｈ電源部及びｖｂｂ電源部では、昇圧／転送比率を
１：２のクロックで制御し、昇圧が継続できるように転
送期間の重なりを３相クロック構造で形成し、チャージ
ポンプ回路の効率向上の最適化を図るものである。

【００９０】図５には、前記ｖｂｂ電源回路の一実施例
の回路図が示されている。同図において、Ｐチャンネル
型ＭＯＳＦＥＴＱＣ５２とＮチャンネル型ＭＯＳＦＥＴ
ＱＣ５３は、並列構成の接地スイッチを構成し、Ｎチャ
ンネル型ＭＯＳＦＥＴＱＣ５８が負電圧を出力させる転
送ゲートを構成する。入力されたクロック信号ｃｌｋに
より、インバータ回路ＩＮＶ５１がハイレベルのとき、
キャパシタＱＣ６１に電源電圧ｖｄｄをプリチャージす
る。

【００９１】上記プリチャージにおいて、ラッチ形態の
Ｐチャンネル型ＭＯＳＦＥＴＱＣ５０とＱＣ５１及びキ
ャパシタＱＣ６２とＱＣ６３とにより、上記Ｐチャンネ
ル型ＭＯＳＦＥＴＱＣ５２をオン状態にさせる負電圧を
発生させる。つまり、キャパシタＱＣ６３で形成された
負電圧により、Ｐチャンネル型ＭＯＳＦＥＴＱＣ５２を
オン状態にさせるとともに、ラッチ形態のＰチャンネル
型ＭＯＳＦＥＴＱＣ５０をオン状態にして他方のＰチャ
ンネル型ＭＯＳＦＥＴＱＣ５１をオフ状態にし、上記負
電圧が接地電位ｖｓｓに抜けるのを防止するものであ
る。

【００９２】出力動作のときにインバータ回路ＩＮＶ５
６の出力信号がロウレベル（接地電位ｖｓｓ）となり、
ラッチ形態のＮチャンネル型ＭＯＳＦＥＴＱＣ５４がオ
ン状態となってキャパシタＱＣ６４に負電圧ｖｂｎをチ
ャージアップさせている。したがって、上記プリチャー
ジのときに、インバータ回路ＩＮＶ５６の出力信号が電
源電圧ｖｄｄのようなハイレベルになると、Ｎチャンネ
ル型のスイッチＭＯＳＦＥＴＱＣ５３のゲート電圧はｖ
ｄｄ−ｖｂｎとなってオン状態にされる。このときに、
Ｎチャンネル型ＭＯＳＦＥＴＱＣ５５がオン状態となっ
て、キャパシタＱＣ６５に負電圧ｖｂｎをプリチャージ
するとともに、他方のＭＯＳＦＥＴＱＣ５４をオフ状態
にし上記電圧ｖｄｄ−ｖｂｎが負電圧ｖｂｎに抜けない
ようにしている。

【００９３】インバータ回路ＩＮＶ５１がロウレベルに
変化すると、キャパシタＱＣ６１にプリチャージされた
電荷と、キャパシタＱＣ６０に電荷移送されて、容量比
に対応して低減された負電圧が発生される。この負電圧
は、このときにオン状態にされるＮチャンネル型の転送
ゲートＭＯＳＦＥＴＱＣ５８を通して出力される。上記
転送ゲートＭＯＳＦＥＴＱＣ５８をオン状態にさせる信
号は、前記ＭＯＳＦＥＴＱＣ５３の制御信号を形成する
回路と類似の回路からなるラッチ形態のＭＯＳＦＥＴＱ
Ｃ５６とＱＣ５７及びキャパシタＱＣ６６、ＱＣ６７で
形成される。この実施例では、上記のような容量比によ
り、負電圧を低減させた上で上記ＭＯＳＦＥＴＱＣ５８
を通して図示しない基板又はウェル領域での寄生容量等
に転送されて所望の基板電圧ｖｂｎ（例えば−０．７５
Ｖ）を形成するものであるので無駄がない。

【００９４】電源電圧ｖｄｄが１．８Ｖのような低電圧
においては、上記接地スイッチをＮチャンネル型ＭＯＳ
ＦＥＴＱＣ５３のみで構成したのでは、そのゲートには
１Ｖ程度の低電圧しか印加できない。このため、そのコ
ンダクタンスが小さくなってキャパシタＱＣ６１へのプ
リチャージ動作が不足してしまい、ＭＯＳＦＥＴＱＣ５
３のサイズを大きく形成したり、あるいはチャージポン
プ回路の数を多く形成しなければならなくなる。これに
対して、上記Ｐチャンネル型ＭＯＳＦＥＴＱＣ５２を並
列接続とした場合には、そのゲートにほぼ電源電圧ｖｄ
ｄに対応した負電圧を供給してオン状態にさせることが
できるから比較的大きな電流を流すことができる。した
がって、上記並列構成においては、特に低電源電圧ｖｄ
ｄのもとで簡単な構成で負電圧ｖｂｎを効率よく形成す
ることができるものとなる。

【００９５】図６には、前記ｖｂｓ電源回路の一実施例
の回路図が示されている。この実施例のｖｂｓ電源回路
は、低電源電圧ｖｄｄのもとで、効率よく上記昇圧電圧
ｖｂｓを形成するよう次のような工夫がなされている。
この実施例では、昇圧部で形成された昇圧電圧を出力さ
せる転送ゲートがＰチャンネル型ＭＯＳＦＥＴとＮチャ
ンネル型ＭＯＳＦＥＴの並列構成とされる。昇圧部は、
キャパシタＣ０とインバータ回路とで構成される。キャ
パシタＣ０へのプリチャージ動作は、同様に２倍昇圧電
圧を形成し、Ｎチャンネル型のプリチャージＭＯＳＦＥ
Ｔのゲート電圧を２ｖｄｄとして高速に、しかも効率よ
くプリチャージ動作が行えるようにしている。

【００９６】上記キャパシタＣ０で形成された２倍の昇
圧電圧２ｖｄｄは、キャパシタＣ１とＣ２及びラッチ形
態のＮチャンネル型ＭＯＳＦＥＴＱ１とＱ２からなる回
路で形成された２倍の昇圧電圧２ｖｄｄでＮチャンネル
型の伝送ゲートＭＯＳＦＥＴをオン状態にして出力させ
る。これと共に、Ｐチャンネル型の伝送ゲートＭＯＳＦ
ＥＴを、ラッチ形態のＰチャンネル型ＭＯＳＦＥＴ及び
キャパシタで形成された回路でスイッチ制御して上記出
力動作を行わせる。Ｐチャンネル型のスイッチＭＯＳＦ
ＥＴは、昇圧電圧ｖｂｓと電源電圧ｖｄｄとの差電圧ｖ
ｂｓ−ｖｄｄがゲートに供給されてオン状態となる。Ｐ
チャンネル型ＭＯＳＦＥＴのソースには、前記昇圧電圧
２ｖｄｄが供給されるから、ゲートとソース間電圧は３
ｖｄｄ−ｖｂｓのような電圧が印加されるものとなる。
上記並列形態のＰチャンネル型ＭＯＳＦＥＴとＮチャン
ネル型ＭＯＳＦＥＴとによって、Ｎチャンネル型ＭＯＳ
ＦＥＴを用いた場合のようなしきい値電圧による電圧ロ
スなく昇圧電圧２ｖｄｄをフルに出力させることができ
るので昇圧効率を改善することができる。

【００９７】図７には、前記ｖｄｈ電源回路の一実施例
の回路図が示されている。低電源電圧ｖｄｄのもとで、
効率よく上記昇圧電圧ｖｄｈを形成するよう次のような
工夫がなされている。この実施例では、昇圧部を２倍昇
圧とするものである。つまり、キャパシタＣ３とＣ４に
それぞれ電源電圧ｖｄｄでプリチャージし、それを直列
接続することによってキャパシタＣ３とＣ４とで２倍昇
圧電圧２ｖｄｄを形成する。これにインバータ回路の出
力電圧のハイレベル（ｖｄｄ）を加えることによって、
３倍の昇圧電圧３ｖｄｄを形成する。

【００９８】初段転送ゲートは、上記キャパシタＣ３と
Ｃ４のプリチャージ信号を形成するものであり、次段転
送ゲートが上記３倍の昇圧電圧３ｖｄｄが得られるノー
ドｎ１の昇圧電圧を出力端子ｖｄｈから出力させるとい
う転送ゲートである。この出力転送ゲートには、前記図
６の実施例と同様にＮチャンネル型ＭＯＳＦＥＴとＰチ
ャンネル型ＭＯＳＦＥＴを用いたＣＭＯＳ転送ゲートが
採用されている。このような昇圧電圧の３倍化と、上記
ＣＭＯＳ転送ゲートとの組み合わせにより、電源電圧ｖ
ｄｄが１．８Ｖのような低電圧でも、効率よく３．６Ｖ
程度のワード線選択レベルにする高電圧を形成すること
ができる。

【００９９】図５ないし図７におけるタイミング信号を
形成する遅延回路は、ノンオーバーラップの相補的なパ
ルスを形成するものであり、ラッチ形態にされたＭＯＳ
ＦＥＴの動作切り替えの際に昇圧電圧が電源電圧ｖｄｄ
や接地電位ｖｓｓに抜けてしまうのを防止するものであ
る。

【０１００】つまり、図８のタイミング図に示したよう
に、クロック信号ｃｌｋを基に、各信号ｆ０とその遅延
信号ｆ０ｄ、ｆ１とその遅延信号ｆ１ｄ、ｆｓ１とその
遅延信号ｆｓ１ｄを形成し、同図で点線で示したように
信号ｓ１とｓ１ｂ、ｓ２とｓ２ｂ、及びｓ３とｓ３ｂと
は、それぞれ互いに逆相でノンオーバーラップの信号と
される。上記ラッチ形態のＭＯＳＦＥＴが接続されたキ
ャパシタに伝えられるタイミング信号とされる。

【０１０１】図７において、センサ回路は直流電流を流
すことなく、昇圧電圧ｖｄｈをモニタするセンサ回路で
あり、昇圧電圧ｖｄｈを前記図１のダイオード接続のＰ
チャンネル型ＭＯＳＦＥＴＱ２からなるレベルシフトさ
れた電圧ｖｄｈｄを検出すべき入力電圧として取り込
む。

【０１０２】クロック信号ｃｌｋにより、第１のタイミ
ングでノードｈをロウレベルにしてキャパシタをプリチ
ャージし、ノードｇに上記入力電圧ｖｄｈｄをプリチャ
ージしておき、第２のタイミングでキャパシタと上記ノ
ードｇとを接続してその電荷分散に対応した電圧を基に
上記入力電圧ｖｄｈｄと電源電圧ｖｄｄとの差電圧によ
り電流を流すＰチャンネル型ＭＯＳＦＥＴによりノード
ｇの電位を変化させて、それをナンドゲート回路の論理
しきい値電圧で判定する。このようにセンサ回路では、
定常的に直流電流経路が形成されないので、低消費電流
により昇圧電圧ｖｄｈをモニタすることができる。

【０１０３】図９には、上記センサ回路の動作を説明す
るためのタイミング図が示されている。図９（Ａ）に
は、ｖｄｈレベルが設定値と同じか高い場合を示してい
る。信号ａのハイレベルの期間にキャパシタとノードｇ
とが結合されて電荷分散が発生してノードｇの電位を低
くする。ノードｇの電位は、ゲートに電源電圧ｖｄｄが
供給されることによって、上記検出電圧ｖｄｈｄとの電
位差に対応してオン状態にされ、比較的大きな抵抗値を
持つようにされたＰチャンネル型ＭＯＳＦＥＴを通した
入力電圧ｖｄｈｄからのチャージ電流によって上昇す
る。

【０１０４】信号ｂのハイレベルへの変化よりナンドゲ
ート回路の動作が有効にされ、上記ノードｇの電位に対
応した出力信号を形成する。上記のようにｖｄｈレベル
が設定値と同じか高い場合には、上記Ｐチャンネル型Ｍ
ＯＳＦＥＴからの電流が比較的大きいのでノードｇの上
昇が速くなって上記ナンドゲート回路の論理しきい値電
圧に達すると出力信号ｋの電位が低下してロウレベルの
信号を形成する。この信号ｋのロウレベルにより、タイ
ミング信号ｓ２、ｓ２ｂ及びｓ３とｓ３ｂを停止させ、
チャージポンプ回路の動作を停止させる。

【０１０５】図９（Ｂ）には、ｖｄｈレベルが設定値よ
り低い場合を示している。このようにｖｄｈレベルが低
いとそれに対応してレベルシフトされた入力電圧ｖｄｈ
ｄも低くなり、前記電源電圧ｖｄｄとの電位差が小さく
なる。したがって、ゲートに電源電圧ｖｄｄが供給さ
れ、ソースに上記上記検出電圧ｖｄｈｄが供給されるＰ
チャンネル型ＭＯＳＦＥＴにより形成される電流が小さ
くなってノードｇの電位はそのままにされる。

【０１０６】信号ｂのハイレベルへの変化よりナンドゲ
ート回路の動作が有効にされ、上記ノードｇの電位が前
記のように変化しない場合には、上記ナンドゲート回路
の論理しきい値電圧以下のままにされて出力信号ｋをハ
イレベルのままにする。この状態では、タイミング信号
ｓ２、ｓ２ｂ及びｓ３とｓ３ｂが形成されるので、チャ
ージポンプ回路が動作状態にされて昇圧電圧ｖｄｈを高
くするように動作するものとなる。上記センサ回路は、
前記図６のｖｂｓ電源回路でも用いられる。ただし、図
６では、ｖｂｓ電圧を入力電圧としてモニタするもので
ある。

【０１０７】例えば、高抵抗型でＭＯＳをシリ―ズにつ
なぐ電圧分割型のスタティックセンサ回路では、直流電
流によって昇圧電圧を低下させ、チャージポンプ回路が
必要以上に動作することとなり消費電流が大となる。こ
の実施例ではＮＭＯＳ電圧分割型とするそれぞれのゲー
トを交互スイッチ制御させる。この容量のチャージ／デ
ィスチャージをもとにしたダイナミックセンサ化で、例
えば昇圧レベルが設定値に到達すると出力ノードｋはロ
ウレベルとなり、フリップフロップ回路ＦＦの出力をロ
ウレベルとして、ｃｌｋをチャージポンプに印加しなく
なる。一方、昇圧レベルが設定値より低下すると、出力
ノードｋがハイレベルとなり、フリップフロップ回路Ｆ
Ｆの出力がハイレベルとなり、ｃｌｋをチャージポンプ
に印加する。このようなセンサ回路をダイナミック動作
化することで、直流電流をカットし、ロングサイクル動
作に於ける電力を最小化できる。

【０１０８】図１０には、前記ｖｂｍ／ｖｐｌ電源回路
の一実施例の回路図が示されている。電源電圧ｖｄｄを
キャパシタにより分圧して、ｖｄｄ／２の電圧を形成
し、それを中心にしてダイオード接続のＮチャンネル型
ＭＯＳＦＥＴでレベルアップした電圧をＮチャンネル型
ＭＯＳＦＥＴのゲートに印加し、かかるＭＯＳＦＥＴの
ソースにはそれぞれ出力電圧ｖｐｌとｖｂｍを印加し
て、その低下によりかかるＮチャンネル型ＭＯＳＦＥＴ
をオン状態にして電源電圧ｖｄｄから電流をチャージし
て補正する。ｖｄｄ／２をダイオード接続のｐチャンネ
ル型ＭＯＳＦＥＴでレベルダウンした電圧をＰチャンネ
ル型ＭＯＳＦＥＴのゲートに印加し、かかるＭＯＳＦＥ
Ｔのソースにはそれぞれ出力電圧ｖｐｌとｖｂｍを印加
して、その上昇によりかかるＰチャンネル型ＭＯＳＦＥ
Ｔをオン状態にして出力電圧ｖｐｌとｖｂｍを低下させ
るよう電流の引き抜きを行う。

【０１０９】この実施例では、クロック信号ｃｌｋの一
方のレベルの期間でキャパシタＣ１０とＣ１２にそれぞ
れ接地電位と電源電圧ｖｄｄをチャージアップしてお
き、他方の期間では出力点と接続させて、出力電圧ｖｂ
ｍ／ｖｐｌの急激な変化を防止するものである。上記回
路は、信号ｒｓｐがロウレベルにされると、動作を停止
するとともに電流経路を遮断する。また、信号ｗｂｉｂ
のハイレベルにより、出力ｖｐｌ／ｖｂｍを回路の接地
電位にリセットさせる。

【０１１０】図１１は上記各電源回路の出力特性を示す
ものであり、この実施例の電源回路は外部ｃｌｋ印加と
待ち時間に対して、電源電圧ｖｄｄ＝１．８Ｖ，２５
℃，ｃｌｋサイクル時間＝５０ＭＨｚでほぼ３０μｓの
時間で所定のレベルに到達する。つまり、上記電源電圧
ｖｄｄのもとで、ワード線の選択レベルを決める昇圧電
圧ｖｄｈを３．３Ｖに、センスアンプのオーバードライ
ブ電圧、言い換えるならば、ビット線の昇圧電圧ｖｂｓ
を２．７Ｖに、ビット線プリチャージ、プレート電圧ｖ
ｂｍ／ｖｐｌを０．９Ｖに、そして基板電圧ｖｂｂを−
０．７５Ｖに設定するものである。

【０１１１】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 第１のタイミングに対応してプリチャージ回路
により第１のキャパシタに電荷をチャージアップし、第
２のタイミングに対応して転送ゲートを介して上記第１
のキャパシタに蓄積された電荷を出力電圧を保持する第
２のキャパシタに転送させるチャージポンプ回路におい
て、上記プリチャージ回路又は転送ゲートのいずれかを
Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦ
ＥＴの並列回路で構成することにより、低電圧のもとで
もプリチャージ動作又は転送動作が効率よく行われる結
果、簡単な構成で所望の出力電圧を得ることができると
いう効果が得られる。

【０１１２】（２） 上記第１のタイミング期間と第２
のタイミング期間との比率を１：２に設定することによ
り、キャパシタに保持された電荷を無駄なく出力電流と
して取り出すことができるために結果としてチャージポ
ンプ回路の高効率化を図ることができるという効果が得
られる。

【０１１３】（３） データを格納するダイナミック型
メモリセルがマトリクス配置されたメモリアレイと、上
記ダイナミック型メモリセルがを選択するためのロウデ
コーダ及びカラムスイッチと、選択された上記ダイナミ
ック型メモリセルから読み出された読み出しデータを増
幅するセンスアンプとを備えたダイナミック型ＲＡＭに
適用し、上記チャージポンプ回路により、上記ロウデコ
ーダにより形成されたワード線選択信号の選択レベル
と、センスアンプのオーバードライブ時に用いられる電
源電圧以上の高電圧とを形成し、Ｎチャンネル型ＭＯＳ
ＦＥＴが形成される半導体基板又はウェル領域に与えら
れる負の基板バックバイアス電圧を形成することによ
り、動作の高速化、メモリの保持時間の確保及び低消費
電力化を図ることができるという効果が得られる。

【０１１４】（４） 複数のワード線と複数のビット線
の交点に複数からなるメモリセルが配置されてなるメモ
リアレイと、上記ワード線とビット線の選択動作を行う
アドレス選択回路を含むメモリマットの複数個と、上記
複数個のメモリマットに対して共通に設けられる制御回
路とを含むＲＡＭモジュールの電源回路として用いるこ
とにより、その動作の高速化、メモリの保持時間の確保
及び低消費電力化を図ることができるという効果が得ら
れる。

【０１１５】（５） 上記複数のメモリマットを複数の
バンクを構成して、そのロウ系の回路の選択動作を２つ
のバンクを同時活性化する動作モードを備え、上記セン
スアンプのオーバードライブ電位を形成するチャージポ
ンプ回路を５個としてバンク動作検出信号に対応して順
次動作させらることにより、少ない数のチャージポンプ
回路を用いて、各バンク活性時に対応し、かつ同時期に
２個のチャージポンプ回路の出力動作が重なる期間を持
つようにできるから動作の安定化、ひいてはロウ系選択
動作の高速化を図ることができるという効果が得られ
る。

【０１１６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、１つ
のメモリマットに設けられるメモリアレイの記憶容量
は、種々の実施形態を採ることができる。メモリアレイ
は、その中央部分にセンスアンプ、プリチャージ回路、
及びカラムスイッチを配置し、両側にメモリセルを配置
するというシェアードセンスアンプ方式を採用するもの
であってもよい。

【０１１７】チャージポンプ回路に供給するパルスを形
成するパルス発生回路は、前述のような外部クロック信
号ｃｌｋを分周パルスとして受ける分周回路を主体とす
る回路から、リングオッシレータのような自励発振回路
を主体とする回路から構成することができる。このよう
な代替構成は、例えば、外部クロック信号ｃｌｋの周波
数に比べて著しく低い周波数のパルス信号を発生させる
ような場合、有効である。すなわち、外部クロック信号
ｃｌｋがシステム要求等により高周波にされるような場
合、かかる外部クロック信号ｃｌｋにかかわらずにパル
ス発生回路ＰＧＣの動作周波数を低下させることがで
き、その消費電力を低減させることができる、という利
益を得ることが可能である。

【０１１８】ＲＡＭモジュールに搭載されるメモリマッ
トは、上記のようなダイナミック型メモリセルを用いる
ものの他、スタティック型メモリセルを用いる構成とす
るものであってもよし、あるいは不揮発性メモリ等のセ
ルを用いるものであってもよい。この発明は、チャージ
ポンプ回路を用いて電源電圧以上の高い電圧を形成した
り、あるいは電源電圧に対して逆極性の電圧を形成する
電源回路を備えた半導体集積回路装置に広く利用でき
る。

【図面の簡単な説明】

【図１】ダイナミック型メモリＤＲＡＭに設けられる電
圧変換回路の一実施例を示すブロック図である。

【図２】図１のｖｂｓ電源部の動作を説明するためのタ
イミング図である。

【図３】図１のクロック発生回路のタイミング図であ
る。

【図４】図１のクロック発生回路の回路図である。

【図５】図１のｖｂｂ電源回路の一実施例を示す回路図
である。

【図６】図１のｖｂｓ電源回路の一実施例を示す回路図
である。

【図７】図１のｖｄｈ電源回路の一実施例を示す回路図
である。

【図８】図７のｖｄｈ電源回路の動作を説明するための
タイミング図である。

【図９】図７のセンサ回路の動作を説明するためのタイ
ミング図である。

【図１０】図１のｖｂｍ／ｖｐｌ電源回路の一実施例を
示す回路図である。

【図１１】この発明に係る電源回路の特性図である。

【図１２】この発明が適用される半導体集積回路装置に
搭載されるダイナミック型メモリの一実施例を示すブロ
ック図である。

【図１３】本発明が適用されるシステムＬＳＩの一実施
例を示す全体の回路ブロック図である。

【符号の説明】

ＩＯ…入出力回路、ＶＢＢＣ…基板バイアス制御回路、
ＵＬＣ…制御回路、ＲＯＭ…リードオンリメモリ、ＤＡ
Ｃ…Ｄ／Ａ変換器、ＡＤＣ…Ａ／Ｄ変換器、ＩＶＣ…割
り込み制御回路、ＣＧＣ…クロック発生回路、ＣＰＵ…
中央処理装置、ＳＲＡＭ…スタティックメモリ、ＤＭＡ
Ｃ…ＤＭＡコントローラ、ＤＲＡＭ…ダイナミックメモ
リ、ＢＵＳ…内部バス、ＣＬＣ…論理回路、ＶＬ＆ＣＬ
…配線群、ＭＡ…メモリアレイ、ＳＡ…センスアンプ、
ＣＳ…カラムスイッチ、ＴＣ…カラムセクレタ、ＲＤ…
ロウデコーダ、Ｍ−ＩＯ…メモリ入出力回路、ＶＢＢＭ
…基板バイアス切替回路、ＩＭＶＣ…内部電源回路、Ｍ
ＭＣ…メモリ制御回路、ＶＩＮＴＣ…電源初期化回路、
ＩＭＶＣ…電圧変換回路、ＡＤＣＢ…アドレス、制御バ
ス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 敏夫 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 安 義彦 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 柳沢 一正 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 田中 裕二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 五十嵐 康人 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 田中 均 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 大塚 真理子 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 Ｆターム(参考） 5B024 AA01 AA15 BA09 BA10 BA13 BA23 BA27 CA07 CA16

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１のタイミングに対応して第１のキャ
   パシタに電荷をチャージアップするプリチャージ回路
   と、 第２のタイミングに対応してオン状態とされて上記第１
   のキャパシタに蓄積された電荷を出力電圧を保持する第
   ２のキャパシタに転送する転送ゲート回路とを備え、 上記プリチャージ回路又は上記転送ゲート回路のいずれ
   か一方を並列形態の第１導電型の第１のＭＯＳＦＥＴと
   第２導電型の第２のＭＯＳＦＥＴで構成してなるチャー
   ジポンプ回路を具備することを特徴とする半導体集積回
   路装置。
2. 【請求項２】 請求項１において、 上記チャージポンプ回路は、正の電源電圧で動作し、か
   かる電源電圧以上に昇圧した昇圧電圧と、Ｎチャンネル
   型ＭＯＳＦＥＴが形成される半導体基板又はウェル領域
   に与えられる負の基板バックバイアス電圧との少なくと
   もいずれか１方を形成するものであることを特徴とする
   半導体集積回路装置。
3. 【請求項３】 請求項２において、 上記第１のタイミング期間と第２のタイミング期間との
   比率を１：２に設定したことを特徴とする半導体集積回
   路装置。
4. 【請求項４】 請求項１ないし請求項３のいずれかにお
   いて、 データを格納するダイナミック型メモリセルがマトリク
   ス配置されたメモリアレイと、上記ダイナミック型メモ
   リセルがを選択するためのロウデコーダ及びカラムスイ
   ッチと、選択された上記ダイナミック型メモリセルから
   読み出された読み出しデータを増幅するセンスアンプと
   を備えたダイナミック型ＲＡＭを更に備え、 上記チャージポンプ回路は、上記ロウデコーダにより形
   成されたワード線選択信号の選択レベルを電源電圧以上
   の高電圧にするものと、センスアンプのオーバードライ
   ブ時に用いられ、電源電圧以上の高電圧にされるもの
   と、Ｎチャンネル型ＭＯＳＦＥＴが形成される半導体基
   板又はウェル領域に与えられる負の基板バックバイアス
   電圧を形成するものとからなることを特徴とする半導体
   集積回路装置。
5. 【請求項５】 請求項４において上記ダイナミック型Ｒ
   ＡＭは、 複数のワード線と複数のビット線の交点に複数からなる
   メモリセルが配置されてなるメモリアレイと、上記ワー
   ド線とビット線の選択動作を行うアドレス選択回路を含
   むメモリマットの複数個と、上記複数個のメモリマット
   に対して共通に設けられる制御回路とを含むＲＡＭモジ
   ュールを備えてなることを特徴とする半導体集積回路装
   置。
6. 【請求項６】 請求項５において、 上記複数のメモリマットは複数のバンクを構成するもの
   であり、 上記ロウ系の回路の選択動作は、２つのバンクを同時活
   性化する動作モードを備え、 上記センスアンプのオーバードライブ電位を形成するチ
   ャージポンプ回路は、５個からなり、バンク動作検出信
   号に対応して順次動作させられるものであることを特徴
   とする半導体集積回路装置。