JP2001028189A

JP2001028189A - 半導体記憶装置

Info

Publication number: JP2001028189A
Application number: JP11199309A
Authority: JP
Inventors: Hiroyuki Nakao; 浩之中尾
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-07-13
Filing date: 1999-07-13
Publication date: 2001-01-30

Abstract

(57)【要約】【課題】ワード線活性化時に生じる貫通電流を抑制す
ることが可能なワードドライバを有する半導体記憶装置
の構成を提供する。【解決手段】本発明のワードドライバ１００は、電源
電圧Ｖｃｃの振幅を有する行アドレスデコード信号ＸＤ
に応答して、ワード線ＷＬをワード線昇圧電圧Ｖｐｐの
振幅で駆動する、ラッチ機能を有するクロスアンプの構
成のレベル変換回路１２０と、レベル変換回路１２０に
生じる貫通電流を遮断するために設けられるカットオフ
トランジスタＱＰ３０と、トランジスタＱＰ３０のゲー
トに与えられるカットオフ信号ＣＴＦを発生するカット
オフ信号発生回路１１０とを含む。カットオフ信号発生
回路１１０は、ワード線の活性化時において、実際にワ
ード線の電圧レベルがＶｐｐレベルに達するまでの間、
カットオフ信号ＣＴＦの電圧レベルをＶｐｐに設定す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には消費電力の低減が可能な半導体
記憶装置に関する。

【０００２】

【従来の技術】データを随時書換え、保持し、かつ読出
すことができる半導体装置であるＲＡＭ（Random Acces
s Memory）が広く用いられている。中でも、ダイナミッ
クＲＡＭ（Dynamic RAM，DRAM）は、記憶素子であるメ
モリセルの構成がシンプルであることより、大容量化に
適したメモリとしてその開発が進められている。

【０００３】図６は、一般的なダイナミックＲＡＭのメ
モリセルの構成を示す回路図である。図６を参照して、
メモリセルＭＣは、スイッチの役割をするＭＯＳトラン
ジスタＱＮと、情報電荷を蓄積するキャパシタＣとを備
える。メモリセルＭＣは、キャパシタＣに電荷があるか
ないか、すなわちキャパシタの端子電圧が高いか低いか
を２進の情報“１”，“０”のそれぞれに対応させて記
憶させる。トランジスタＱＮには、Ｎ型ＭＯＳトランジ
スタが使用されることが一般的である。メモリセルＭＣ
とデータ線ＤＬとの間で、データの読出および書込を行
なう場合には、トランジスタＱＮのゲートに接続された
ワード線ＷＬを高電圧を印加することによって選択状態
として、キャパシタＣとデータ線ＤＬとを接続する。

【０００４】メモリセルＭＣ内のトランジスタＱＮにＮ
型ＭＯＳトランジスタが使用されている場合には、トラ
ンジスタＱＮにおいて発生するしきい電圧（Ｖｔｈ）分
の電圧降下に対応するために、ワード線ＷＬの高電圧レ
ベルとして、電源電圧Ｖｃｃレベルより昇圧された電圧
を与えることが必要である。特に、メモリセルＭＣに、
Ｈレベルデータ（Ｖｃｃレベル）を書込むためには、ト
ランジスタＱＮのゲート電圧を、Ｖｃｃ＋Ｖｔｈよりも
高い電圧レベルに設定する必要がある。

【０００５】このため、ダイナミックＲＡＭは、Ｖｃｃ
＋Ｖｔｈよりも高い電圧に設定されるワード線昇圧電圧
Ｖｐｐを発生させる電圧発生回路と、アドレス信号に応
答して対応するワード線にワード線昇圧電圧Ｖｐｐを供
給するためのワードドライバとを備える。

【０００６】図７は、従来の技術のワードドライバ５０
０の構成を示す回路図である。ワードドライバ５００
は、各ワード線ごとに設けられ、対応する行アドレスデ
コード信号ＸＤに対応して、ワード線ＷＬにワード線昇
圧電圧Ｖｐｐを供給して活性化する。行アドレスデコー
ド信号ＸＤは、電源電圧Ｖｃｃレベルで動作しており、
活性状態（Ｈレベル）においてＶｃｃ、非活性状態（Ｌ
レベル）においてＧＮＤ（接地電圧）の電圧レベルを有
する信号である。

【０００７】アドレスデコード回路５００は、行アドレ
スデコード信号ＸＤをノードＮａに伝達するためのイン
バータＩＶ５１およびＩＶ５２と、ノードＮａの電圧レ
ベルを反転してノードＮｂに伝達するインバータＩＶ５
３とを備える。インバータＩＶ５１〜ＩＶ５３は、電源
電圧Ｖｃｃおよび接地電圧ＧＮＤによって駆動される。
これにより、ノードＮａおよびＮｂに伝達される信号
も、ＧＮＤからＶｃｃの電圧振幅を有する信号となる。

【０００８】ワードドライバ５００は、さらに、ノード
ＮａおよびＮｂの電圧レベルに応じて、電源電圧Ｖｃｃ
の昇圧電圧であるワード線昇圧電圧Ｖｐｐを、ワード線
ＷＬに供給するためのレベル変換回路５１０をさらに備
える。

【０００９】レベル変換回路５１０は、ラッチ機能を有
するクロスアンプの構成を有し、ワード線昇圧電圧Ｖｐ
ｐを伝達する電源配線５９３とノードＮｃとの間に接続
されるＰ型ＭＯＳトランジスタＱＰ５０と、ノードＮｃ
と接地配線５９１との間に接続されるＮ型ＭＯＳトラン
ジスタＱＮ５０と、電源配線５９３とノードＮｄとの間
に接続されるＰ型ＭＯＳトランジスタＱＰ５１と、ノー
ドＮｄと接地配線５９１との間に接続されるＮ型ＭＯＳ
トランジスタＱＮ５１とを含む。トランジスタＱＮ５０
のゲートはノードＮａと接続され、トランジスタＱＰ５
０のゲートは、ノードＮｄと接続される。トランジスタ
ＱＮ５１のゲートはノードＮｂと接続され、トランジス
タＱＰ５１のゲートはノードＮｃと接続される。ノード
Ｎｄは、ワード線ＷＬと接続され、ノードＮｄを介して
ワード線ＷＬにワード線昇圧電圧Ｖｐｐが供給される。
また、ワード線ＷＬには、寄生容量Ｃｐが存在する。

【００１０】図８は、ワードドライバ５００の動作を説
明するタイミングチャートである。図８を参照して、時
刻ｔ１において、対応するワード線を活性化するための
行アドレスデコード信号ＸＤが活性化され、Ｌレベル
（ＧＮＤ）からＨレベル（Ｖｃｃ）に立上がる。これに
応じて、時刻ｔ２においてＮａおよびノードＮｂに、行
アドレスデコード信号ＸＤが伝達され、それぞれのノー
ドの電圧レベルが、Ｈレベル（Ｖｃｃ）およびＬレベル
（ＧＮＤ）にそれぞれ変化する。ノードＮａの電圧レベ
ルがＨレベルに変化することに応じて、トランジスタＱ
Ｎ５０がオンして、ノードＮｃと接地配線５９１との間
に電流経路が形成され、ノードＮｃの電圧レベルはＬレ
ベル（ＧＮＤ）に向かって低下し始める。ノードＮｃの
電圧レベルの低下に伴ってトランジスタＱＰ５１がオン
し、ノードＮｄと電源配線５９３とを接続する。一方、
ノードＮｂの電圧レベルがＬレベル（ＧＮＤ）となるこ
とから、ノードＮｄと接地配線５９１とは切離されるた
め、ノードＮｄの電圧レベルすなわちワード線ＷＬの電
圧レベルは、時刻ｔ２より上昇を始めて、最終的にはワ
ード線昇圧電圧Ｖｐｐレベルに達する。これにより、行
アドレスデコード信号ＸＤに対応するワード線ＷＬが選
択されて活性化される。

【００１１】

【発明が解決しようとする課題】しかしながら、図６を
参照して、行アドレスデコード信号ＸＤの活性化に応じ
て、トランジスタＱＮ５０が時刻ｔ２においてオンした
場合には、そのドレインに相当するノードＮｃの電圧レ
ベルは、Ｈレベル（Ｖｐｐ）からＬレベル（ＧＮＤ）に
低下し始めるが、トランジスタＱＰ５０のゲートに接続
されているワード線ＷＬは活性化されておらず非選択状
態（Ｌレベル）であるために、トランジスタＱＰ５０は
オン状態のままである。

【００１２】このため、時刻ｔ２においては、トランジ
スタＱＰ５０とＱＮ５０との両方がオン状態となり、貫
通電流ｉが生じる。この貫通電流ｉは、ノードＮｃの電
圧レベルが十分接地電圧ＧＮＤレベルに近づいてトラン
ジスタＱＰ５１がオンした後、ワード線ＷＬの電圧レベ
ルが十分Ｖｐｐレベルまで上昇して、トランジスタＱＰ
５０がオフする時刻ｔ３までの期間ΔＴにおいて流れ続
ける。

【００１３】貫通電流ｉが生じる原因は、ワード線ＷＬ
に存在する寄生容量ＣＰのため、トランジスタＱＰ５１
がオン状態となってから、ワード線ＷＬがワード線昇圧
電圧Ｖｐｐに達するまでの時間ΔＴが、ノードＮｃ，Ｎ
ｄにおける電荷の充放電に要する時間よりも長いためで
ある。

【００１４】このように、ワード線の活性化時におい
て、ワードドライバに貫通電流ｉが流れることによって
消費電力の増大を招いてしまう。

【００１５】一方、ワード線ＷＬの寄生容量は、配線長
の影響を大きく受けるため、メモリの大容量化が進展す
る中、寄生容量を小さく抑えることには一定の限界があ
る。ワード線の立上がり時間ΔＴの短縮には、ワード線
昇圧電圧Ｖｐｐを発生するＶｐｐ発生回路の電荷供給能
力を向上させることも考えられるが、これにも限界があ
る。

【００１６】また、ダイナミックメモリにおいては、メ
モリセルに蓄積された電荷情報を保持するために、一定
の周期でリフレッシュ動作を行なう必要があるが、リフ
レッシュ動作時においては、同時に複数のワード線が活
性化される。特に、リフレッシュ動作時間を短縮して動
作の高速化を図るために、１回のリフレッシュ動作の対
象となるワード線の数を増やした場合に、上述したよう
な貫通電流の存在による消費電力の増大が大きな問題と
なる。また、ダイナミックメモリの動作周波数を高周波
化した場合においても、単位時間内にワード線が活性化
される回数が増加するため、消費電力の増大にさらなる
悪影響を及ぼしてしまうという問題点が生じる。

【００１７】この発明の目的は、このような課題を解決
することであって、この発明の目的は、ワード線活性化
時に生じる貫通電流を低減することができるワードドラ
イバを有する半導体記憶装置の構成を提供することであ
る。

【００１８】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、行列状に配置される複数のメモリセルと、メ
モリセルの行を選択するための複数のワード線と、ワー
ド線の選択状態に対応する第１の電圧を供給する第１の
電源配線と、ワード線の非選択状態に対応する第２の電
圧を供給する第２の電源配線と、各複数のワード線ごと
に配置され、活性状態において第１の電圧より低い第３
の電圧に設定される制御信号に応答して、複数のワード
線のうちの対応する一つを選択状態に駆動するワード線
駆動回路とを備え、ワード線駆動回路は、制御信号に応
答して、内部ノードと第２の電源配線との間で電荷の授
受を行なうための第１の電荷供給回路と、内部ノードの
電圧レベルに応じて、第１の電源配線と対応するワード
線との間で電荷の授受を行なうための第２の電荷供給回
路と、制御信号の反転信号に応答して、対応するワード
線と第２の電源配線との間で電荷の授受を行なうための
第３の電荷供給回路と、対応するワード線の電圧レベル
に応じて、第１の電源配線と内部ノードとの間で電荷の
授受を行なうための第４の電荷供給回路と、第１の電源
配線と内部ノードとの間に、第４の電荷供給回路と直列
に電気的に結合され、制御信号に応答して所定期間オフ
される電流遮断スイッチ回路とを含む。

【００１９】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、所定期間は、制御信
号によってワード線の選択が指示されてから、ワード線
の電圧レベルが第１の電圧に達するまでに要する時間よ
りも長い。

【００２０】請求項３記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、第２および第３の電
荷供給回路の電荷供給能力は、第１および第４の電荷供
給回路の電荷供給能力よりも大きい。

【００２１】請求項４記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、ワード線駆動回路
は、制御信号に応答して、電流遮断供給回路のオンオフ
を制御する電流遮断制御信号を発生する電流遮断制御回
路をさらに含み、電流遮断制御回路は、電流遮断制御信
号の電圧レベルを第３の電圧よりも高い昇圧電圧および
第２の電圧の一方に設定する。

【００２２】請求項５記載の半導体記憶装置は、請求項
４記載の半導体記憶装置であって、昇圧電圧は、第１の
電圧に応じて設定される。

【００２３】請求項６記載の半導体記憶装置は、請求項
４記載の半導体記憶装置であって、電流遮断制御回路
は、制御信号の活性化に応答して所定期間活性化される
ワンショットパルス信号を第１のノードに出力するワン
ショットパルス信号発生回路と、電流遮断制御信号を出
力する第２のノードと第１のノードとの間に電気的に結
合される昇圧キャパシタと、ワンショットパルス信号の
活性状態に対応して、第２の電源配線と第２のノードと
を遮断するとともに、ワンショットパルス信号の非活性
状態に対応して、第２の電源配線と第２のノードとを接
続するスイッチ回路とを有し、昇圧キャパシタの容量値
は、第２のノードに存在する寄生容量よりも大きい。

【００２４】請求項７記載の半導体記憶装置は、請求項
４記載の半導体記憶装置であって、第１の電荷供給回路
は、制御信号をゲートに受けて、内部ノードと第２の電
源配線との間に電気的に結合される第１導電型の第１の
ＭＯＳトランジスタを有し、第２の電荷供給回路は、内
部ノードと接続されるゲートを有し、対応するワード線
と第１の電源配線との間に電気的に結合される第２導電
型の第２のＭＯＳトランジスタを有し、第３の電荷供給
回路は、制御信号の反転信号をゲートに受けて、対応す
るワード線と第２の電源配線との間に電気的に結合され
る第１導電型の第３のＭＯＳトランジスタを有し、第４
の電荷供給回路は、対応するワード線と接続されるゲー
トを有し、第１の電源配線と内部ノードとの間に電気的
に結合される第２導電型の第４のＭＯＳトランジスタを
有し、電流遮断スイッチ回路は、電流遮断制御信号をゲ
ートに受けて、第１の電源配線と内部ノードとの間に、
第４のＭＯＳトランジスタと直列に電気的に結合される
第２導電型の第５のＭＯＳトランジスタを有し、第２お
よび第３のＭＯＳトランジスタにおけるチャネル幅のチ
ャネル長に対する比は、第１および第４のＭＯＳトラン
ジスタにおける比よりも大きい。

【００２５】請求項８記載の半導体記憶装置は、行列状
に配置される複数のメモリセルと、メモリセルの行を選
択するための複数のワード線と、ワード線の選択状態に
対応する第１の電圧を供給する第１の電源配線と、ワー
ド線の非選択状態に対応する第２の電圧を供給する第２
の電源配線と、各複数のワード線ごとに配置され、制御
信号に応じて、複数のワード線のうちの対応する一つを
選択状態に駆動するワード線駆動回路とを備え、ワード
線駆動回路は、対応するワード線と接続される電荷供給
ノードと、制御信号に応答して、第１の内部ノードと第
２の電源配線との間で電荷の授受を行なうための第１の
電荷供給回路と、第１の内部ノードの電圧レベルに応じ
て、第２の内部ノードと第１の電源配線との間で電荷の
授受を行なうための第２の電荷供給回路と、制御信号の
反転信号に応答して、第２の内部ノードと第２の電源配
線との間で電荷の授受を行なうための第３の電荷供給回
路と、第２の内部ノードの電圧レベルに応じて、第１の
内部ノードと第１の電源配線との間で電荷の授受を行な
うための第４の電荷供給回路と、第１の内部ノードの電
圧レベルに応じて、第１の電源配線と電荷供給ノードと
の間で電荷を授受するとともに、制御信号に応答して、
電荷供給ノードと第２の電源配線との間で電荷を授受す
るための第５の電荷供給回路とを含み、第５の電荷供給
回路の電荷供給能力は、第１から第４の電荷供給回路の
電荷供給能力よりも大きい。

【００２６】請求項９記載の半導体記憶装置は、請求項
８記載の半導体記憶装置であって、第１の電荷供給回路
は、制御信号を受けるゲートを有し、第１の内部ノード
と第２の電源配線との間に電気的に結合される第１導電
型の第１のＭＯＳトランジスタを有し、第２の電荷供給
回路は、第１の内部ノードと接続されるゲートを有し、
第２の内部ノードと第１の電源配線との間に電気的に結
合される第２導電型の第２のＭＯＳトランジスタを有
し、第３の電荷供給回路は、制御信号の反転信号を受け
るゲートを有し、第２の内部ノードと第２の電源配線と
の間に電気的に結合される第１導電型の第３のＭＯＳト
ランジスタを有し、第４の電荷供給回路は、第２の内部
ノードと接続されるゲートを有し、第１の内部ノードと
第１の電源配線との間に電気的に結合される第２導電型
の第４のＭＯＳトランジスタを有し、第５の電荷供給回
路は、第１の内部ノードと接続されるゲートを有し、電
荷供給ノードと第１の電源配線との間に電気的に結合さ
れる第２導電型の第５のＭＯＳトランジスタと、制御信
号の反転信号を受けるゲートを有し、電荷供給ノードと
第２の電源配線との間に電気的に結合される第１導電型
の第６のＭＯＳトランジスタとを有する。

【００２７】請求項１０記載の半導体記憶装置は、請求
項９記載の半導体記憶装置であって、第５および第６の
ＭＯＳトランジスタにおけるチャネル幅のチャネル長に
対する比は、第１から第４のＭＯＳトランジスタにおけ
る比よりも大きい。

【００２８】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
における同一符号は、同一または相当部分を示す。

【００２９】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置１０００の全体構成を示す概略
ブロック図である。

【００３０】図１を参照して、半導体記憶装置１０００
は、アドレス信号Ａ０〜Ａｉ（ｉ：自然数）を受けるア
ドレス入力端子１２と、ロウアドレスストローブ信号／
ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよび
ライトイネーブル／ＷＥ等の制御信号を受ける制御信号
入力端子１４と、入出力データを授受するデータ入出力
端子１６と、接地電圧および外部電源電圧を受ける電源
端子１８とを備える。

【００３１】半導体記憶装置１０００は、さらに、制御
信号入力端子１４から制御信号を受けて、半導体記憶装
置１０００内部の動作を制御するための内部制御信号を
発生する制御回路２０と、行列状に配置された複数メモ
リセルを有するメモリセルアレイ５０とを備える。メモ
リセルアレイ５０は、メモリセルの各行ごとに設けられ
るワード線ＷＬと、メモリセルの各列ごとに設けられる
ビット線ＢＬとを含む。ワード線ＷＬとビット線ＢＬと
の交点にはメモリセルＭＣが配置される。

【００３２】半導体記憶装置１０００は、さらに、アド
レス信号を受けるアドレスバッファ３０と、メモリセル
の行を選択的に活性化するための行アドレスデコード信
号ＸＤを発生する行デコーダ４０と、メモリセルの列を
選択的に活性化するための列アドレスデコード信号ＹＤ
を発生する列デコーダ４５とを備える。アドレスバッフ
ァ３０は、アドレス信号入力端子から受けるアドレス信
号Ａ０〜Ａｉの信号レベルを行デコーダ４０および列デ
コーダ４５に伝達する。ワード線ＷＬは、行デコーダに
よって発生される行アドレスデコード信号ＸＤに応答し
て、ワード線駆動回路９５によって選択的に活性化され
る。

【００３３】ワード線ＷＬの活性化に応じて、対応する
行に属するメモリセルのデータは、ビット線ＢＬ上に読
出される。列アドレスデコード信号ＹＤに応答して、選
択された列に対応するビット線ＢＬのデータは、センス
アンプ回路６０で増幅され、Ｉ／Ｏ線６５を介して入出
力回路７０に伝達される。メモリセルから読出されたデ
ータは、入出力回路７０からデータ入出力端子１６を介
して外部に読出される。

【００３４】一方、データを書込む場合においては、デ
ータ入出力端子１６から入力された書込データは、入出
力回路７０およびセンスアンプ回路６０を経て、行アド
レスデコード信号ＸＤおよび列アドレスデコード信号Ｙ
Ｄによって選択されたメモリセルに、ビット線ＢＬを介
して書込まれる。

【００３５】半導体記憶装置１０００は、さらに、電源
端子から受けた接地電圧および内部電源電圧を受けて、
接地電圧ＧＮＤ、電源電圧Ｖｃｃおよびワード線昇圧電
圧Ｖｐｐを発生する電圧発生回路８０を備える。接地配
線９１は、接地電圧ＧＮＤを供給する。同様に、電源配
線９２は、電源電圧Ｖｃｃを伝達し、電源配線９３は、
ワード線昇圧電圧Ｖｐｐを伝達する。

【００３６】ワード線駆動回路９５は、電源配線９３よ
りワード線昇圧電圧Ｖｐｐの供給を受け、行アドレスデ
コード信号ＸＤに応答して、対応するワード線ＷＬを活
性化する。ワード線駆動回路９５は、各ワード線ごとに
配置されるワードドライバを含み、活性化されるワード
線は、対応するワードドライバによって高電圧（Ｖｐ
ｐ：Ｈレベル）を供給される。

【００３７】図２は、ワードドライバ１００の構成を示
す回路図である。ワードドライバ１００は、行アドレス
デコード信号ＸＤの活性化に応じて、対応するワード線
ＷＬを選択状態（Ｈレベル：Ｖｐｐ）に活性化する。

【００３８】図２を参照して、ワードドライバ１００
は、行アドレスデコード信号を受けるにノードＮｉと、
入力ノードＮｉとノードＮａとの間に直列に接続される
４個のインバータＩＶ２０，ＩＶ２２，ＩＶ２４および
ＩＶ２６を備える。インバータＩＶ２４の出力は、ノー
ドＮｂに伝達される。これにより、ノードＮａには、行
アドレスデコード信号ＸＤを遅延して得られる信号が出
力され、ノードＮｂには、ノードＮａの反転信号が出力
される。

【００３９】ワードドライバ１００は、ノードＮａおよ
びＮｂの電圧レベルに応じて、接地電圧ＧＮＤおよびワ
ード線昇圧電圧Ｖｐｐの一方を出力ノードＮｏに供給す
るためのレベル変換回路１２０をさらに備える。

【００４０】レベル変換回路１２０は、ラッチ機能を有
するクロスアンプの構成を有し、その構成および動作
は、図７で説明したレベル変換回路５１０と同様であ
る。出力ノードＮｏはワード線ＷＬと接続され、ノード
Ｎｏを介して、ワード線ＷＬに電荷が供給される。ワー
ド線ＷＬには、寄生容量Ｃｐが存在する。

【００４１】レベル変換回路１２０は、ノードＮａと接
続されるゲートを有し、ノードＮｃと接地配線９１との
間に接続されるＮ型ＭＯＳトランジスタＱＮ２０と、出
力ノードＮｏと接続されるゲートおよび電源配線９３と
接続されるソースを有するＰ型ＭＯＳトランジスタＱＰ
２０と、ノードＮｃと接続されるゲートを有し、電源配
線９３と出力ノードＮｏとを接続するＰ型ＭＯＳトラン
ジスタＱＰ２５と、ノードＮｂと接続されるゲートを有
し、出力ノードＮｏと接地配線９１とを接続するＮ型Ｍ
ＯＳトランジスタＱＮ２５とを含む。レベル変換回路１
２０は、接地電圧ＧＮＤ〜電源電圧Ｖｃｃの振幅を有す
る行アドレスデコード信号ＸＤに応答して、ワード線Ｗ
Ｌを接地電圧ＧＮＤ〜ワード線昇圧電圧Ｖｐｐの振幅で
駆動する。

【００４２】ワードドライバ１００は、さらに、トラン
ジスタＱＰ２０とノードＮｃとの間に接続されるカット
オフトランジスタＱＰ３０と、カットオフトランジスタ
ＱＰ３０のゲートに与えられるカットオフ信号ＣＴＦを
発生するカットオフ信号発生回路１１０とをさらに備え
る。

【００４３】カットオフ信号発生回路１１０は、電源電
圧Ｖｃｃおよび接地電圧ＧＮＤを受けて動作する。カッ
トオフ信号発生回路１１０は、ノードＮ１にワンショッ
トパルスを発生するワンショットパルス発生回路１１５
と、ノードＮ１に出力されるワンショットパルス信号に
応じて、カットオフ信号ＣＴＦを出力する信号発生回路
１１７とを含む。

【００４４】ワンショットパルス発生回路１１５は、行
アドレスデコード信号ＸＤを受けて遅延させるディレイ
ラインＤＬ１０と、ディレイラインＤＬ１０の出力を反
転するインバータＩＶ１０と、信号ＸＤとインバータＩ
Ｖ１０の出力とを２入力としてＮＡＮＤ演算結果を出力
する論理ゲートＬＧ１０と、論理ゲートＬＧ１０の出力
を反転してノードＮ１に出力するインバータＩＶ１２を
有する。

【００４５】信号発生回路１１７は、ワンショットパル
スが出力されるノードＮ１とカットオフ信号ＣＴＦが出
力されるノードＮ２との間に直列に接続される、インバ
ータＩＶ１４およびＩＶ１６と、昇圧キャパシタＣｍと
を有する。信号発生回路１１７は、さらに、ノードＮ１
の出力を反転するインバータＩＶ１８と、インバータＩ
Ｖ１８の出力ノードと接続されるゲートを有し、接地配
線９１とノードＮ２との間に接続されるＮ型ＭＯＳトラ
ンジスタＱＮ１０とを有する。

【００４６】カットオフトランジスタＱＰ３０を流れる
電流量は、ノードＮ２に出力されるカットオフ信号ＣＴ
Ｆの電圧レベルに応じて変化する。

【００４７】ワードドライバ１００は、カットオフトラ
ンジスタＱＰ３０によって、従来の技術のワードドライ
バ５００で生じていた貫通電流の発生を抑えようとする
ものである。

【００４８】図３は、ワードドライバ１００の動作を説
明するためのタイミングチャートである。

【００４９】図３を参照して、時刻ｔ１において、行ア
ドレスデコード信号ＸＤが活性化（Ｈレベル）される
と、ノードＮａおよびＮｂの電圧レベル変化に先立っ
て、時刻ｔ２において、ノードＮ１にワンショットパル
スが出力される。

【００５０】時刻ｔ２以前においては、ノードＮ１の電
圧レベルがＬレベル（ＧＮＤ）である場合には、信号発
生回路１１７中のトランジスタＱＮ１０がオンするた
め、ノードＮ２の電圧レベルすなわちカットオフ信号Ｃ
ＴＦはＬレベル（ＧＮＤ）とされる。

【００５１】時刻ｔ２において、ノードＮ１の電圧レベ
ルがＨレベル（Ｖｃｃ）に立上がると、インバータＩＶ
１８の出力がＬレベルとなることから、トランジスタＱ
Ｎ１０がオフされる。このとき、インバータＩＶ１６の
出力はＨレベル（Ｖｃｃ）となり、昇圧キャパシタＣｍ
には電源電圧Ｖｃｃが印加される。このとき、ノードＮ
２の寄生容量をＣ２とすると、キャパシタＣｍおよびＣ
２の電荷は、放電パスが形成されないため保持される。
よって、蓄積された電荷をＱとすると、Ｑ＝Ｃｍ×Ｖｍ
＝Ｃ２×Ｖ２の関係が成立する（Ｖｍ：昇圧キャパシタ
Ｃｍに印加される電圧，Ｃ２：寄生容量Ｃ２に印加され
る電圧）。

【００５２】このとき、キャパシタの容量をＣｍ＞＞Ｃ
２となるように設定すれば、Ｖ２＞＞Ｖｍとすることが
でき、ノードＮ２に電源電圧Ｖｃｃよりも高い電圧を得
ることができる。ワードドライバ１００においては、昇
圧用キャパシタＣｍの容量値を適正に設定することによ
り、カットオフ信号ＣＴＦの活性状態（Ｈレベル）にお
ける電圧レベルをワード線昇圧電圧Ｖｐｐレベルとす
る。

【００５３】したがって、時刻ｔ２において活性化され
たワンショットパルス信号に応答して、カットオフ信号
ＣＴＦが一定期間活性化（Ｖｐｐレベル）される。

【００５４】一方、時刻ｔ２からｔ３の間において、行
アドレスデコード信号ＸＤの活性化が、ノードＮａおよ
びノードＮｂに伝達され、両者の電圧レベルが、それぞ
れ、Ｈレベル（Ｖｃｃ）およびＬレベル（ＧＮＤ）に変
化する。これに応じて、トランジスタＱＮ２０がオン
し、トランジスタＱＮ２５はオフする。トランジスタＱ
Ｎ２０のオンに応じて、ノードＮｃと接地配線９１との
間に電流経路が形成される。

【００５５】しかし、ワードドライバ１００において
は、トランジスタＱＮ２０がオンする時刻ｔ３に先立っ
て、カットオフ信号ＣＴＦを活性化して、ノードＮ２の
電圧をＶｐｐレベルまで引上げている。

【００５６】カットオフ信号ＣＴＦは、ワンショットパ
ルス発生回路１１０によってノードＮ１の電圧がＨレベ
ル（Ｖｃｃ）とされている期間に対応して、活性状態
（Ｖｐｐレベル）をΔＴ１維持するので、この期間カッ
トオフトランジスタＱＰ３０はオフ状態となり、電源配
線９３およびレベル変換回路１２０と接地配線９１との
間に貫通電流ｉが流れる電流経路は形成されない。

【００５７】トランジスタＱＰ３０がオフ状態を維持し
た状態のもとで、ノードＮｃの電圧レベルは、トランジ
スタＱＮ２０のオンによってＬレベル（ＧＮＤ）に変化
し、これに応じてトランジスタＱＰ２５がオンすること
により、ワード線ＷＬが電源配線９３と接続される。こ
れにより、ワード線ＷＬの電圧レベルは、寄生容量Ｃｐ
の充電に所用する時間を経過した後、非選択状態（ＧＮ
Ｄレベル）から選択状態（Ｖｐｐ）に活性化される。ワ
ンショットパルス発生回路によって付与される期間ΔＴ
１を、ワード線ＷＬの寄生容量Ｃｐの充電に要する時間
よりも長く設定することによって、ワード線ＷＬ活性時
における、貫通電流の発生を防止することができる。

【００５８】また、ノードＮｃに存在する寄生容量は、
ワード線の寄生容量Ｃｐに比較すると小さいので、トラ
ンジスタＱＰ２０およびＱＮ２０の電流駆動能力は、ト
ランジスタＱＰ２５およびＱＮ２５よりも小さく設定す
ることができる。なお、図２中において、各トランジス
タの横にＷ＝７およびＷ＝２４と表記しているのは、一
例として、それぞれのトランジスタ幅が２４μｍおよび
７μｍであることを示しており、これらのトランジスタ
が共通のゲート長Ｌを有している場合においては、トラ
ンジスタサイズＷ／Ｌ（Ｗ：チャネル幅，Ｌ：チャネル
長）は、トランジスタＱＮ２５，ＱＰ２５において、ト
ランジスタＱＮ２０，ＱＰ２０よりも大きく設定され
る。それぞれのトランジスタサイズは、ノードの寄生容
量およびレイアウト面積の余裕度等に応じて決定すれば
よく、トランジスタＱＰ２５およびＱＮ２５の電流駆動
能力を大きくすることによって、ワード線を高速に活性
化することができる。

【００５９】なお、ワードドライバ１００においては、
カットオフトランジスタを、片側だけに設けており、直
接ワード線ＷＬに電荷を供給するトランジスタＱＰ２５
およびＱＰ２５に対応するカットオフトランジスタを設
けていない。このため、ワード線活性化時の貫通電流の
発生を抑制する一方で、ワード線ＷＬに対する電荷供給
能力を確保することができる。

【００６０】また、カットオフトランジスタＱＰ３０
は、Ｎ型ＭＯＳトランジスタであるので、カットオフ信
号ＣＴＦが非活性状態（Ｌレベル）である間において
は、ノードＮｃの電圧レベルを、電圧降下を招くことな
くＶｐｐレベルに設定することが可能である。このた
め、ノードＮｃと接続されたゲートを有するトランジス
タＱＰ２５を、完全にオフすることが可能となり、無用
な消費電流の発生を防止することが可能である。

【００６１】また、カットオフ信号発生回路１１０は、
カットオフ信号ＣＴＦのＨレベルをワード線昇圧電圧Ｖ
ｐｐレベルまで昇圧するので、カットオフ信号ＣＴＦの
活性期間において、カットオフトランジスタＱＰ３０を
完全にオフすることができ、貫通電流の発生を防止する
ことが可能である。

【００６２】さらに、カットオフ信号発生回路１１０
は、ノードＮ１にワンショットパルスが発生されていな
い場合においては、トランジスタＱＮ１０によってノー
ドＮ２と接地配線９１とを接続する構成としているの
で、カットオフ信号ＣＴＦが活性状態（Ｈレベル）とさ
れる期間以外においては、確実にノードＮ２の電圧レベ
ルを接地電圧レベルとし、カットオフトランジスタＱＰ
３０をオンすることができる。これにより、ワードドラ
イバ１００において、誤動作の発生を防止することがで
きる。

【００６３】［実施の形態２］実施の形態２において
は、同様に、貫通電流の低減を実現できるワードドライ
バの別の構成について説明する。

【００６４】図４は、本発明の実施の形態２のワードド
ライバ２００の構成を示す回路図である。

【００６５】図４を参照して、ワードドライバ２００
は、行アドレスデコード信号ＸＤを受ける入力ノードＮ
ｉとノードＮａとの間に接続されるインバータＩＶ３０
およびＩＶ３２と、ノードＮａの電圧レベルを反転して
ノードＮｂに出力するインバータＩＶ３４とを備える。
インバータＩＶ３０，ＩＶ３２およびＩＶ３４は、電源
電圧Ｖｃｃおよび接地電圧ＧＮＤによって駆動される。
したがって、ノードＮａおよびノードＮｂには、接地電
圧ＧＮＤ〜電源電圧Ｖｃｃの振幅電圧を有する信号が出
力される。

【００６６】ワードドライバ２００は、さらに、ノード
ＮａおよびＮｂの電圧レベルに応じて、ノードＮｃおよ
びノードＮｄの電圧レベルを接地電圧ＧＮＤおよびワー
ド線昇圧電圧Ｖｐｐのいずれかに設定するレベル変換回
路２１０を備える。レベル変換回路２１０の構成は、従
来の技術で説明したレベル変換回路５１０と同様である
ので、説明は繰返さない。

【００６７】ワードドライバ２００は、さらにノードＮ
ｃおよびノードＮｂの電圧レベルに応じて、ワード線Ｗ
Ｌの電圧レベルをワード線昇圧電圧Ｖｐｐおよび接地電
圧ＧＮＤのいずれか一方に設定するための電荷供給回路
２２０をさらに備える。

【００６８】電荷供給回路２２０は、ノードＮｃと接続
されるゲートを有し、電源配線９３と出力ノードＮｏと
を接続するＰ型ＭＯＳトランジスタＱＰ４０と、ノード
Ｎｂと接続されるゲートを有し、出力ノードＮｏと接地
配線９１との間に接続されるＮ型ＭＯＳトランジスタＱ
Ｎ４０とを含む。出力ノードＮｏはワード線ＷＬと接続
される。ワード線ＷＬには、寄生容量Ｃｐが存在する。

【００６９】ワードドライバ２００においては、直接ワ
ード線ＷＬに電荷を供給するためのトランジスタＱＮ４
０およびＱＰ４０のトランジスタサイズは、レベル変換
回路２１０中に含まれるトランジスタＱＮ４２、ＱＰ４
２、ＱＮ４４およびＱＰ４４よりも大きく設定される。
図２と同様に、図中において、各トランジスタの横にＷ
＝７およびＷ＝２４と表記されているのは、一例とし
て、それぞれのトランジスタ幅を２４μｍおよび７μｍ
とすることを示しており、これらのトランジスタが共通
のゲート長Ｌを有している場合においては、トランジス
タサイズＷ／Ｌは、トランジスタＱＮ４０，ＱＰ４０に
おいて、ＱＮ４２，ＱＰ４２，ＱＮ４４，ＱＰ４４より
も大きく設定される。これは、ワード線ＷＬと接続され
たノードＮｏと回路の内部ノードであるＮｃおよびＮｄ
との間の寄生容量の差に対応するものであり、ワード線
ＷＬの充電を速やかに行なうためである。

【００７０】図５は、ワードドライバ２００の動作を説
明するためのタイミングチャートである。

【００７１】図５を参照して、時刻ｔ１において行アド
レスデコード信号ＸＤが活性化（Ｈレベル）される。こ
れに応じて、時刻ｔ２においてノードＮａおよびノード
Ｎｂの電圧レベルが、それぞれＨレベル（Ｖｃｃ）およ
びＬレベル（ＧＮＤ）に変化する。これに応じて、トラ
ンジスタＱＮ４２がオンして、ノードＮｃの電圧レベル
が、Ｖｐｐレベルから接地電圧ＧＮＤレベルに変化し始
める。ノードＮｃの電圧レベルの低下に伴って、トラン
ジスタＱＰ４４がオンし、ノードＮｄの電圧レベルが、
ＬレベルからＨレベル（Ｖｐｐ）に変化し始めるが、ワ
ードドライバ２００においては、ノードＮｄと、寄生容
量を有するワード線ＷＬとは分離されているので、従来
の技術のワードドライバ５００と比較して、ノードＮｄ
の電圧レベルは速やかに変化する。

【００７２】ノードＮｄの電圧レベルがＨレベルに立上
がることに対応して、トランジスタＱＰ４２がオフする
時刻ｔ３において、貫通電流ｉは流れなくなる。ノード
Ｎｃの電圧レベルの変化に応じて、電荷供給回路２２０
中のトランジスタＱＰ４０がオンし、ワード線ＷＬに、
電源配線９３より電荷が供給されて、ワード線ＷＬは選
択状態（Ｖｐｐレベル）に活性化される。

【００７３】レベル変換回路２１０における貫通電流
は、ノードＮａの電圧レベルがＨレベルに立上がって、
トランジスタＱＮ４２がオンして後、ノードＮｃの電圧
レベル変化に応じてトランジスタＱＰ４４がオンしてノ
ードＮｄの電圧レベルがＨレベルに立上がり、トランジ
スタＱＰ４２がオフされるまでのΔＴ２の間発生する。

【００７４】ワードドライバ２００においては、トラン
ジスタＱＰ４２のゲートに接続されるノードＮｄを、寄
生容量の大きいワード線ＷＬと切離すことにより、ワー
ド線活性化時において、トランジスタＱＰ４２を速やか
にオフすることができる。したがって、貫通電流の流れ
る時間ΔＴ２を短縮することによって、貫通電流ｉの電
流量を削減することができる。

【００７５】電荷供給回路２２０中のトランジスタＱＮ
４０およびＱＰ４０のトランジスタサイズ、すなわち電
流供給能力は、ワード線ＷＬの寄生容量に応じて設定す
ればよい。また、レベル変換回路２１０中のトランジス
タのトランジスタサイズについても、ノードＮｃおよび
ノードＮｄに存在する寄生容量と、トランジスタのレイ
アウト面積との兼ね合いを考慮した上で決定すればよ
い。

【００７６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００７７】

【発明の効果】請求項１、２および７記載の半導体記憶
装置は、制御信号によってワード線の選択が指示されて
から実際にワード線の電圧レベルが選択状態に対応する
電圧に上昇するまでの間、電流遮断スイッチ回路をオフ
するので、ワード線の選択時に第１および第４の電荷供
給回路を通じて流れる貫通電流を遮断し、消費電力を低
減することが可能である。

【００７８】請求項３記載の半導体記憶装置は、ワード
線に電荷を供給する第２および第３の電荷供給回路の電
荷供給能力を大きく設定するので、請求項１記載の半導
体記憶装置が奏する効果に加えて、ワード線を速やかに
選択状態に駆動することができる。

【００７９】請求項４および５記載の半導体記憶装置
は、電流遮断制御信号の振幅電圧を制御信号の振幅電圧
を昇圧して電圧レベルに設定するので、請求項１記載の
半導体記憶装置が奏する効果に加えて、電流遮断スイッ
チ回路によって貫通電流を十分に遮断することができ
る。

【００８０】請求項６記載の半導体記憶装置は、電流遮
断制御信号の活性化が指示されていない場合には、電流
遮断制御信号を出力するノードと第２の電源配線とを接
続するので、請求項１記載の半導体記憶装置が奏する効
果に加えて、ワード線駆動回路の誤動作を防止すること
ができる。

【００８１】請求項８、９および１０記載の半導体記憶
装置は、第１の内部ノードに電荷を供給する電荷供給回
路をワード線の電圧レベルと切り離して動作させるとと
もに、ワード線に電荷を供給する電流供給回路の電荷供
給能力を大きく設定するので、ワード線選択時に貫通電
流が生じる時間を短縮できるとともに、ワード線を速や
かに選択状態に駆動することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体記憶装置１０
００の全体構成を示す概略ブロック図である。

【図２】ワードドライバ１００の構成を示す回路図で
ある。

【図３】ワードドライバ１００の動作を説明するため
のタイミングチャートである。

【図４】本発明の実施の形態２のワードドライバ２０
０の構成を示す回路図である。

【図５】ワードドライバ２００の動作を説明するため
のタイミングチャートである。

【図６】一般的なダイナミックＲＡＭのメモリセルの
構成を示す回路図である。

【図７】従来の技術のワードドライバ５００の構成を
示す回路図である。

【図８】ワードドライバ５００の動作を説明するタイ
ミングチャートである。

【符号の説明】

９１接地配線、９２電源配線（Ｖｃｃ）、９３電
源配線（Ｖｐｐ）、１００，２００ワードドライバ、
１１０カットオフ信号発生回路、、１２０，２１０
レベル変換回路、２２０電荷供給回路。

Claims

【特許請求の範囲】

【請求項１】半導体記憶装置であって、行列状に配置される複数のメモリセルと、前記メモリセルの行を選択するための複数のワード線
と、前記ワード線の選択状態に対応する第１の電圧を供給す
る第１の電源配線と、前記ワード線の非選択状態に対応する第２の電圧を供給
する第２の電源配線と、各前記複数のワード線ごとに配置され、活性状態におい
て前記第１の電圧より低い第３の電圧に設定される制御
信号に応答して、前記複数のワード線のうちの対応する
一つを選択状態に駆動するワード線駆動回路とを備え、前記ワード線駆動回路は、前記制御信号に応答して、内部ノードと前記第２の電源
配線との間で電荷の授受を行なうための第１の電荷供給
回路と、前記内部ノードの電圧レベルに応じて、前記第１の電源
配線と前記対応するワード線との間で電荷の授受を行な
うための第２の電荷供給回路と、前記制御信号の反転信号に応答して、前記対応するワー
ド線と前記第２の電源配線との間で電荷の授受を行なう
ための第３の電荷供給回路と、前記対応するワード線の電圧レベルに応じて、前記第１
の電源配線と前記内部ノードとの間で電荷の授受を行な
うための第４の電荷供給回路と、前記第１の電源配線と前記内部ノードとの間に、前記第
４の電荷供給回路と直列に電気的に結合され、前記制御
信号に応答して所定期間オフされる電流遮断スイッチ回
路とを含む、半導体記憶装置。
【請求項２】前記所定期間は、前記制御信号によって
ワード線の選択が指示されてから、前記ワード線の電圧
レベルが前記第１の電圧に達するまでに要する時間より
も長い、請求項１記載の半導体記憶装置。
【請求項３】前記第２および前記第３の電荷供給回路
の電荷供給能力は、前記第１および前記第４の電荷供給
回路の電荷供給能力よりも大きい、請求項１記載の半導
体記憶装置。
【請求項４】前記ワード線駆動回路は、前記制御信号
に応答して、前記電流遮断供給回路のオンオフを制御す
る電流遮断制御信号を発生する電流遮断制御回路をさら
に含み、電流遮断制御回路は、前記電流遮断制御信号の電圧レベ
ルを前記第３の電圧よりも高い昇圧電圧および前記第２
の電圧の一方に設定する、請求項１記載の半導体記憶装
置。
【請求項５】前記昇圧電圧は、前記第１の電圧に応じ
て設定される、請求項４記載の半導体記憶装置。
【請求項６】前記電流遮断制御回路は、前記制御信号の活性化に応答して前記所定期間活性化さ
れるワンショットパルス信号を第１のノードに出力する
ワンショットパルス信号発生回路と、前記電流遮断制御信号を出力する第２のノードと前記第
１のノードとの間に電気的に結合される昇圧キャパシタ
と、前記ワンショットパルス信号の活性状態に対応して、前
記第２の電源配線と前記第２のノードとを遮断するとと
もに、前記ワンショットパルス信号の非活性状態に対応
して、前記第２の電源配線と前記第２のノードとを接続
するスイッチ回路とを有し、前記昇圧キャパシタの容量値は、前記第２のノードに存
在する寄生容量よりも大きい、請求項４記載の半導体記
憶装置。
【請求項７】前記第１の電荷供給回路は、前記制御信
号をゲートに受けて、前記内部ノードと前記第２の電源
配線との間に電気的に結合される第１導電型の第１のＭ
ＯＳトランジスタを有し、前記第２の電荷供給回路は、前記内部ノードと接続され
るゲートを有し、前記対応するワード線と前記第１の電
源配線との間に電気的に結合される第２導電型の第２の
ＭＯＳトランジスタを有し、前記第３の電荷供給回路は、制御信号の反転信号をゲー
トに受けて、前記対応するワード線と前記第２の電源配
線との間に電気的に結合される前記第１導電型の第３の
ＭＯＳトランジスタを有し、前記第４の電荷供給回路は、前記対応するワード線と接
続されるゲートを有し、前記第１の電源配線と前記内部
ノードとの間に電気的に結合される前記第２導電型の第
４のＭＯＳトランジスタを有し、電流遮断スイッチ回路は、前記電流遮断制御信号をゲー
トに受けて、前記第１の電源配線と前記内部ノードとの
間に、前記第４のＭＯＳトランジスタと直列に電気的に
結合される前記第２導電型の第５のＭＯＳトランジスタ
を有し、前記第２および前記第３のＭＯＳトランジスタにおける
チャネル幅のチャネル長に対する比は、前記第１および
前記第４のＭＯＳトランジスタにおける前記比よりも大
きい、請求項４記載の半導体記憶装置。
【請求項８】半導体記憶装置であって、行列状に配置される複数のメモリセルと、前記メモリセルの行を選択するための複数のワード線
と、前記ワード線の選択状態に対応する第１の電圧を供給す
る第１の電源配線と、前記ワード線の非選択状態に対応する第２の電圧を供給
する第２の電源配線と、各前記複数のワード線ごとに配置され、制御信号に応じ
て、前記複数のワード線のうちの対応する一つを選択状
態に駆動するワード線駆動回路とを備え、前記ワード線駆動回路は、前記対応するワード線と接続される電荷供給ノードと、前記制御信号に応答して、第１の内部ノードと前記第２
の電源配線との間で電荷の授受を行なうための第１の電
荷供給回路と、前記第１の内部ノードの電圧レベルに応じて、第２の内
部ノードと前記第１の電源配線との間で電荷の授受を行
なうための第２の電荷供給回路と、前記制御信号の反転信号に応答して、前記第２の内部ノ
ードと前記第２の電源配線との間で電荷の授受を行なう
ための第３の電荷供給回路と、前記第２の内部ノードの電圧レベルに応じて、前記第１
の内部ノードと前記第１の電源配線との間で電荷の授受
を行なうための第４の電荷供給回路と、前記第１の内部ノードの電圧レベルに応じて、前記第１
の電源配線と前記電荷供給ノードとの間で電荷を授受す
るとともに、前記制御信号に応答して、前記電荷供給ノ
ードと前記第２の電源配線との間で電荷を授受するため
の第５の電荷供給回路とを含み、前記第５の電荷供給回路の電荷供給能力は、前記第１か
ら前記第４の電荷供給回路の電荷供給能力よりも大き
い、半導体記憶装置。
【請求項９】前記第１の電荷供給回路は、前記制御信
号を受けるゲートを有し、前記第１の内部ノードと前記
第２の電源配線との間に電気的に結合される第１導電型
の第１のＭＯＳトランジスタを有し、前記第２の電荷供給回路は、前記第１の内部ノードと接
続されるゲートを有し、前記第２の内部ノードと前記第
１の電源配線との間に電気的に結合される前記第２導電
型の第２のＭＯＳトランジスタを有し、前記第３の電荷供給回路は、前記制御信号の反転信号を
受けるゲートを有し、前記第２の内部ノードと前記第２
の電源配線との間に電気的に結合される前記第１導電型
の第３のＭＯＳトランジスタを有し、前記第４の電荷供給回路は、前記第２の内部ノードと接
続されるゲートを有し、前記第１の内部ノードと前記第
１の電源配線との間に電気的に結合される前記第２導電
型の第４のＭＯＳトランジスタを有し、前記第５の電荷供給回路は、前記第１の内部ノードと接続されるゲートを有し、前記
電荷供給ノードと前記第１の電源配線との間に電気的に
結合される前記第２導電型の第５のＭＯＳトランジスタ
と、前記制御信号の反転信号を受けるゲートを有し、前記電
荷供給ノードと前記第２の電源配線との間に電気的に結
合される前記第１導電型の第６のＭＯＳトランジスタと
を有する、請求項８記載の半導体記憶装置。
【請求項１０】前記第５および前記第６のＭＯＳトラ
ンジスタにおけるチャネル幅のチャネル長に対する比
は、前記第１から前記第４のＭＯＳトランジスタにおけ
る前記比よりも大きい、請求項９記載の半導体記憶装
置。