JP2001028189A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2001028189A JP2001028189A JP11199309A JP19930999A JP2001028189A JP 2001028189 A JP2001028189 A JP 2001028189A JP 11199309 A JP11199309 A JP 11199309A JP 19930999 A JP19930999 A JP 19930999A JP 2001028189 A JP2001028189 A JP 2001028189A
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Abstract
(57)【要約】
【課題】 ワード線活性化時に生じる貫通電流を抑制す
ることが可能なワードドライバを有する半導体記憶装置
の構成を提供する。 【解決手段】 本発明のワードドライバ100は、電源
電圧Vccの振幅を有する行アドレスデコード信号XD
に応答して、ワード線WLをワード線昇圧電圧Vppの
振幅で駆動する、ラッチ機能を有するクロスアンプの構
成のレベル変換回路120と、レベル変換回路120に
生じる貫通電流を遮断するために設けられるカットオフ
トランジスタQP30と、トランジスタQP30のゲー
トに与えられるカットオフ信号CTFを発生するカット
オフ信号発生回路110とを含む。カットオフ信号発生
回路110は、ワード線の活性化時において、実際にワ
ード線の電圧レベルがVppレベルに達するまでの間、
カットオフ信号CTFの電圧レベルをVppに設定す
る。
ることが可能なワードドライバを有する半導体記憶装置
の構成を提供する。 【解決手段】 本発明のワードドライバ100は、電源
電圧Vccの振幅を有する行アドレスデコード信号XD
に応答して、ワード線WLをワード線昇圧電圧Vppの
振幅で駆動する、ラッチ機能を有するクロスアンプの構
成のレベル変換回路120と、レベル変換回路120に
生じる貫通電流を遮断するために設けられるカットオフ
トランジスタQP30と、トランジスタQP30のゲー
トに与えられるカットオフ信号CTFを発生するカット
オフ信号発生回路110とを含む。カットオフ信号発生
回路110は、ワード線の活性化時において、実際にワ
ード線の電圧レベルがVppレベルに達するまでの間、
カットオフ信号CTFの電圧レベルをVppに設定す
る。
Description
【0001】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には消費電力の低減が可能な半導体
記憶装置に関する。
に関し、より特定的には消費電力の低減が可能な半導体
記憶装置に関する。
【0002】
【従来の技術】データを随時書換え、保持し、かつ読出
すことができる半導体装置であるRAM(Random Acces
s Memory)が広く用いられている。中でも、ダイナミッ
クRAM(Dynamic RAM,DRAM)は、記憶素子であるメ
モリセルの構成がシンプルであることより、大容量化に
適したメモリとしてその開発が進められている。
すことができる半導体装置であるRAM(Random Acces
s Memory)が広く用いられている。中でも、ダイナミッ
クRAM(Dynamic RAM,DRAM)は、記憶素子であるメ
モリセルの構成がシンプルであることより、大容量化に
適したメモリとしてその開発が進められている。
【0003】図6は、一般的なダイナミックRAMのメ
モリセルの構成を示す回路図である。図6を参照して、
メモリセルMCは、スイッチの役割をするMOSトラン
ジスタQNと、情報電荷を蓄積するキャパシタCとを備
える。メモリセルMCは、キャパシタCに電荷があるか
ないか、すなわちキャパシタの端子電圧が高いか低いか
を2進の情報“1”,“0”のそれぞれに対応させて記
憶させる。トランジスタQNには、N型MOSトランジ
スタが使用されることが一般的である。メモリセルMC
とデータ線DLとの間で、データの読出および書込を行
なう場合には、トランジスタQNのゲートに接続された
ワード線WLを高電圧を印加することによって選択状態
として、キャパシタCとデータ線DLとを接続する。
モリセルの構成を示す回路図である。図6を参照して、
メモリセルMCは、スイッチの役割をするMOSトラン
ジスタQNと、情報電荷を蓄積するキャパシタCとを備
える。メモリセルMCは、キャパシタCに電荷があるか
ないか、すなわちキャパシタの端子電圧が高いか低いか
を2進の情報“1”,“0”のそれぞれに対応させて記
憶させる。トランジスタQNには、N型MOSトランジ
スタが使用されることが一般的である。メモリセルMC
とデータ線DLとの間で、データの読出および書込を行
なう場合には、トランジスタQNのゲートに接続された
ワード線WLを高電圧を印加することによって選択状態
として、キャパシタCとデータ線DLとを接続する。
【0004】メモリセルMC内のトランジスタQNにN
型MOSトランジスタが使用されている場合には、トラ
ンジスタQNにおいて発生するしきい電圧(Vth)分
の電圧降下に対応するために、ワード線WLの高電圧レ
ベルとして、電源電圧Vccレベルより昇圧された電圧
を与えることが必要である。特に、メモリセルMCに、
Hレベルデータ(Vccレベル)を書込むためには、ト
ランジスタQNのゲート電圧を、Vcc+Vthよりも
高い電圧レベルに設定する必要がある。
型MOSトランジスタが使用されている場合には、トラ
ンジスタQNにおいて発生するしきい電圧(Vth)分
の電圧降下に対応するために、ワード線WLの高電圧レ
ベルとして、電源電圧Vccレベルより昇圧された電圧
を与えることが必要である。特に、メモリセルMCに、
Hレベルデータ(Vccレベル)を書込むためには、ト
ランジスタQNのゲート電圧を、Vcc+Vthよりも
高い電圧レベルに設定する必要がある。
【0005】このため、ダイナミックRAMは、Vcc
+Vthよりも高い電圧に設定されるワード線昇圧電圧
Vppを発生させる電圧発生回路と、アドレス信号に応
答して対応するワード線にワード線昇圧電圧Vppを供
給するためのワードドライバとを備える。
+Vthよりも高い電圧に設定されるワード線昇圧電圧
Vppを発生させる電圧発生回路と、アドレス信号に応
答して対応するワード線にワード線昇圧電圧Vppを供
給するためのワードドライバとを備える。
【0006】図7は、従来の技術のワードドライバ50
0の構成を示す回路図である。ワードドライバ500
は、各ワード線ごとに設けられ、対応する行アドレスデ
コード信号XDに対応して、ワード線WLにワード線昇
圧電圧Vppを供給して活性化する。行アドレスデコー
ド信号XDは、電源電圧Vccレベルで動作しており、
活性状態(Hレベル)においてVcc、非活性状態(L
レベル)においてGND(接地電圧)の電圧レベルを有
する信号である。
0の構成を示す回路図である。ワードドライバ500
は、各ワード線ごとに設けられ、対応する行アドレスデ
コード信号XDに対応して、ワード線WLにワード線昇
圧電圧Vppを供給して活性化する。行アドレスデコー
ド信号XDは、電源電圧Vccレベルで動作しており、
活性状態(Hレベル)においてVcc、非活性状態(L
レベル)においてGND(接地電圧)の電圧レベルを有
する信号である。
【0007】アドレスデコード回路500は、行アドレ
スデコード信号XDをノードNaに伝達するためのイン
バータIV51およびIV52と、ノードNaの電圧レ
ベルを反転してノードNbに伝達するインバータIV5
3とを備える。インバータIV51〜IV53は、電源
電圧Vccおよび接地電圧GNDによって駆動される。
これにより、ノードNaおよびNbに伝達される信号
も、GNDからVccの電圧振幅を有する信号となる。
スデコード信号XDをノードNaに伝達するためのイン
バータIV51およびIV52と、ノードNaの電圧レ
ベルを反転してノードNbに伝達するインバータIV5
3とを備える。インバータIV51〜IV53は、電源
電圧Vccおよび接地電圧GNDによって駆動される。
これにより、ノードNaおよびNbに伝達される信号
も、GNDからVccの電圧振幅を有する信号となる。
【0008】ワードドライバ500は、さらに、ノード
NaおよびNbの電圧レベルに応じて、電源電圧Vcc
の昇圧電圧であるワード線昇圧電圧Vppを、ワード線
WLに供給するためのレベル変換回路510をさらに備
える。
NaおよびNbの電圧レベルに応じて、電源電圧Vcc
の昇圧電圧であるワード線昇圧電圧Vppを、ワード線
WLに供給するためのレベル変換回路510をさらに備
える。
【0009】レベル変換回路510は、ラッチ機能を有
するクロスアンプの構成を有し、ワード線昇圧電圧Vp
pを伝達する電源配線593とノードNcとの間に接続
されるP型MOSトランジスタQP50と、ノードNc
と接地配線591との間に接続されるN型MOSトラン
ジスタQN50と、電源配線593とノードNdとの間
に接続されるP型MOSトランジスタQP51と、ノー
ドNdと接地配線591との間に接続されるN型MOS
トランジスタQN51とを含む。トランジスタQN50
のゲートはノードNaと接続され、トランジスタQP5
0のゲートは、ノードNdと接続される。トランジスタ
QN51のゲートはノードNbと接続され、トランジス
タQP51のゲートはノードNcと接続される。ノード
Ndは、ワード線WLと接続され、ノードNdを介して
ワード線WLにワード線昇圧電圧Vppが供給される。
また、ワード線WLには、寄生容量Cpが存在する。
するクロスアンプの構成を有し、ワード線昇圧電圧Vp
pを伝達する電源配線593とノードNcとの間に接続
されるP型MOSトランジスタQP50と、ノードNc
と接地配線591との間に接続されるN型MOSトラン
ジスタQN50と、電源配線593とノードNdとの間
に接続されるP型MOSトランジスタQP51と、ノー
ドNdと接地配線591との間に接続されるN型MOS
トランジスタQN51とを含む。トランジスタQN50
のゲートはノードNaと接続され、トランジスタQP5
0のゲートは、ノードNdと接続される。トランジスタ
QN51のゲートはノードNbと接続され、トランジス
タQP51のゲートはノードNcと接続される。ノード
Ndは、ワード線WLと接続され、ノードNdを介して
ワード線WLにワード線昇圧電圧Vppが供給される。
また、ワード線WLには、寄生容量Cpが存在する。
【0010】図8は、ワードドライバ500の動作を説
明するタイミングチャートである。図8を参照して、時
刻t1において、対応するワード線を活性化するための
行アドレスデコード信号XDが活性化され、Lレベル
(GND)からHレベル(Vcc)に立上がる。これに
応じて、時刻t2においてNaおよびノードNbに、行
アドレスデコード信号XDが伝達され、それぞれのノー
ドの電圧レベルが、Hレベル(Vcc)およびLレベル
(GND)にそれぞれ変化する。ノードNaの電圧レベ
ルがHレベルに変化することに応じて、トランジスタQ
N50がオンして、ノードNcと接地配線591との間
に電流経路が形成され、ノードNcの電圧レベルはLレ
ベル(GND)に向かって低下し始める。ノードNcの
電圧レベルの低下に伴ってトランジスタQP51がオン
し、ノードNdと電源配線593とを接続する。一方、
ノードNbの電圧レベルがLレベル(GND)となるこ
とから、ノードNdと接地配線591とは切離されるた
め、ノードNdの電圧レベルすなわちワード線WLの電
圧レベルは、時刻t2より上昇を始めて、最終的にはワ
ード線昇圧電圧Vppレベルに達する。これにより、行
アドレスデコード信号XDに対応するワード線WLが選
択されて活性化される。
明するタイミングチャートである。図8を参照して、時
刻t1において、対応するワード線を活性化するための
行アドレスデコード信号XDが活性化され、Lレベル
(GND)からHレベル(Vcc)に立上がる。これに
応じて、時刻t2においてNaおよびノードNbに、行
アドレスデコード信号XDが伝達され、それぞれのノー
ドの電圧レベルが、Hレベル(Vcc)およびLレベル
(GND)にそれぞれ変化する。ノードNaの電圧レベ
ルがHレベルに変化することに応じて、トランジスタQ
N50がオンして、ノードNcと接地配線591との間
に電流経路が形成され、ノードNcの電圧レベルはLレ
ベル(GND)に向かって低下し始める。ノードNcの
電圧レベルの低下に伴ってトランジスタQP51がオン
し、ノードNdと電源配線593とを接続する。一方、
ノードNbの電圧レベルがLレベル(GND)となるこ
とから、ノードNdと接地配線591とは切離されるた
め、ノードNdの電圧レベルすなわちワード線WLの電
圧レベルは、時刻t2より上昇を始めて、最終的にはワ
ード線昇圧電圧Vppレベルに達する。これにより、行
アドレスデコード信号XDに対応するワード線WLが選
択されて活性化される。
【0011】
【発明が解決しようとする課題】しかしながら、図6を
参照して、行アドレスデコード信号XDの活性化に応じ
て、トランジスタQN50が時刻t2においてオンした
場合には、そのドレインに相当するノードNcの電圧レ
ベルは、Hレベル(Vpp)からLレベル(GND)に
低下し始めるが、トランジスタQP50のゲートに接続
されているワード線WLは活性化されておらず非選択状
態(Lレベル)であるために、トランジスタQP50は
オン状態のままである。
参照して、行アドレスデコード信号XDの活性化に応じ
て、トランジスタQN50が時刻t2においてオンした
場合には、そのドレインに相当するノードNcの電圧レ
ベルは、Hレベル(Vpp)からLレベル(GND)に
低下し始めるが、トランジスタQP50のゲートに接続
されているワード線WLは活性化されておらず非選択状
態(Lレベル)であるために、トランジスタQP50は
オン状態のままである。
【0012】このため、時刻t2においては、トランジ
スタQP50とQN50との両方がオン状態となり、貫
通電流iが生じる。この貫通電流iは、ノードNcの電
圧レベルが十分接地電圧GNDレベルに近づいてトラン
ジスタQP51がオンした後、ワード線WLの電圧レベ
ルが十分Vppレベルまで上昇して、トランジスタQP
50がオフする時刻t3までの期間ΔTにおいて流れ続
ける。
スタQP50とQN50との両方がオン状態となり、貫
通電流iが生じる。この貫通電流iは、ノードNcの電
圧レベルが十分接地電圧GNDレベルに近づいてトラン
ジスタQP51がオンした後、ワード線WLの電圧レベ
ルが十分Vppレベルまで上昇して、トランジスタQP
50がオフする時刻t3までの期間ΔTにおいて流れ続
ける。
【0013】貫通電流iが生じる原因は、ワード線WL
に存在する寄生容量CPのため、トランジスタQP51
がオン状態となってから、ワード線WLがワード線昇圧
電圧Vppに達するまでの時間ΔTが、ノードNc,N
dにおける電荷の充放電に要する時間よりも長いためで
ある。
に存在する寄生容量CPのため、トランジスタQP51
がオン状態となってから、ワード線WLがワード線昇圧
電圧Vppに達するまでの時間ΔTが、ノードNc,N
dにおける電荷の充放電に要する時間よりも長いためで
ある。
【0014】このように、ワード線の活性化時におい
て、ワードドライバに貫通電流iが流れることによって
消費電力の増大を招いてしまう。
て、ワードドライバに貫通電流iが流れることによって
消費電力の増大を招いてしまう。
【0015】一方、ワード線WLの寄生容量は、配線長
の影響を大きく受けるため、メモリの大容量化が進展す
る中、寄生容量を小さく抑えることには一定の限界があ
る。ワード線の立上がり時間ΔTの短縮には、ワード線
昇圧電圧Vppを発生するVpp発生回路の電荷供給能
力を向上させることも考えられるが、これにも限界があ
る。
の影響を大きく受けるため、メモリの大容量化が進展す
る中、寄生容量を小さく抑えることには一定の限界があ
る。ワード線の立上がり時間ΔTの短縮には、ワード線
昇圧電圧Vppを発生するVpp発生回路の電荷供給能
力を向上させることも考えられるが、これにも限界があ
る。
【0016】また、ダイナミックメモリにおいては、メ
モリセルに蓄積された電荷情報を保持するために、一定
の周期でリフレッシュ動作を行なう必要があるが、リフ
レッシュ動作時においては、同時に複数のワード線が活
性化される。特に、リフレッシュ動作時間を短縮して動
作の高速化を図るために、1回のリフレッシュ動作の対
象となるワード線の数を増やした場合に、上述したよう
な貫通電流の存在による消費電力の増大が大きな問題と
なる。また、ダイナミックメモリの動作周波数を高周波
化した場合においても、単位時間内にワード線が活性化
される回数が増加するため、消費電力の増大にさらなる
悪影響を及ぼしてしまうという問題点が生じる。
モリセルに蓄積された電荷情報を保持するために、一定
の周期でリフレッシュ動作を行なう必要があるが、リフ
レッシュ動作時においては、同時に複数のワード線が活
性化される。特に、リフレッシュ動作時間を短縮して動
作の高速化を図るために、1回のリフレッシュ動作の対
象となるワード線の数を増やした場合に、上述したよう
な貫通電流の存在による消費電力の増大が大きな問題と
なる。また、ダイナミックメモリの動作周波数を高周波
化した場合においても、単位時間内にワード線が活性化
される回数が増加するため、消費電力の増大にさらなる
悪影響を及ぼしてしまうという問題点が生じる。
【0017】この発明の目的は、このような課題を解決
することであって、この発明の目的は、ワード線活性化
時に生じる貫通電流を低減することができるワードドラ
イバを有する半導体記憶装置の構成を提供することであ
る。
することであって、この発明の目的は、ワード線活性化
時に生じる貫通電流を低減することができるワードドラ
イバを有する半導体記憶装置の構成を提供することであ
る。
【0018】
【課題を解決するための手段】請求項1記載の半導体記
憶装置は、行列状に配置される複数のメモリセルと、メ
モリセルの行を選択するための複数のワード線と、ワー
ド線の選択状態に対応する第1の電圧を供給する第1の
電源配線と、ワード線の非選択状態に対応する第2の電
圧を供給する第2の電源配線と、各複数のワード線ごと
に配置され、活性状態において第1の電圧より低い第3
の電圧に設定される制御信号に応答して、複数のワード
線のうちの対応する一つを選択状態に駆動するワード線
駆動回路とを備え、ワード線駆動回路は、制御信号に応
答して、内部ノードと第2の電源配線との間で電荷の授
受を行なうための第1の電荷供給回路と、内部ノードの
電圧レベルに応じて、第1の電源配線と対応するワード
線との間で電荷の授受を行なうための第2の電荷供給回
路と、制御信号の反転信号に応答して、対応するワード
線と第2の電源配線との間で電荷の授受を行なうための
第3の電荷供給回路と、対応するワード線の電圧レベル
に応じて、第1の電源配線と内部ノードとの間で電荷の
授受を行なうための第4の電荷供給回路と、第1の電源
配線と内部ノードとの間に、第4の電荷供給回路と直列
に電気的に結合され、制御信号に応答して所定期間オフ
される電流遮断スイッチ回路とを含む。
憶装置は、行列状に配置される複数のメモリセルと、メ
モリセルの行を選択するための複数のワード線と、ワー
ド線の選択状態に対応する第1の電圧を供給する第1の
電源配線と、ワード線の非選択状態に対応する第2の電
圧を供給する第2の電源配線と、各複数のワード線ごと
に配置され、活性状態において第1の電圧より低い第3
の電圧に設定される制御信号に応答して、複数のワード
線のうちの対応する一つを選択状態に駆動するワード線
駆動回路とを備え、ワード線駆動回路は、制御信号に応
答して、内部ノードと第2の電源配線との間で電荷の授
受を行なうための第1の電荷供給回路と、内部ノードの
電圧レベルに応じて、第1の電源配線と対応するワード
線との間で電荷の授受を行なうための第2の電荷供給回
路と、制御信号の反転信号に応答して、対応するワード
線と第2の電源配線との間で電荷の授受を行なうための
第3の電荷供給回路と、対応するワード線の電圧レベル
に応じて、第1の電源配線と内部ノードとの間で電荷の
授受を行なうための第4の電荷供給回路と、第1の電源
配線と内部ノードとの間に、第4の電荷供給回路と直列
に電気的に結合され、制御信号に応答して所定期間オフ
される電流遮断スイッチ回路とを含む。
【0019】請求項2記載の半導体記憶装置は、請求項
1記載の半導体記憶装置であって、所定期間は、制御信
号によってワード線の選択が指示されてから、ワード線
の電圧レベルが第1の電圧に達するまでに要する時間よ
りも長い。
1記載の半導体記憶装置であって、所定期間は、制御信
号によってワード線の選択が指示されてから、ワード線
の電圧レベルが第1の電圧に達するまでに要する時間よ
りも長い。
【0020】請求項3記載の半導体記憶装置は、請求項
1記載の半導体記憶装置であって、第2および第3の電
荷供給回路の電荷供給能力は、第1および第4の電荷供
給回路の電荷供給能力よりも大きい。
1記載の半導体記憶装置であって、第2および第3の電
荷供給回路の電荷供給能力は、第1および第4の電荷供
給回路の電荷供給能力よりも大きい。
【0021】請求項4記載の半導体記憶装置は、請求項
1記載の半導体記憶装置であって、ワード線駆動回路
は、制御信号に応答して、電流遮断供給回路のオンオフ
を制御する電流遮断制御信号を発生する電流遮断制御回
路をさらに含み、電流遮断制御回路は、電流遮断制御信
号の電圧レベルを第3の電圧よりも高い昇圧電圧および
第2の電圧の一方に設定する。
1記載の半導体記憶装置であって、ワード線駆動回路
は、制御信号に応答して、電流遮断供給回路のオンオフ
を制御する電流遮断制御信号を発生する電流遮断制御回
路をさらに含み、電流遮断制御回路は、電流遮断制御信
号の電圧レベルを第3の電圧よりも高い昇圧電圧および
第2の電圧の一方に設定する。
【0022】請求項5記載の半導体記憶装置は、請求項
4記載の半導体記憶装置であって、昇圧電圧は、第1の
電圧に応じて設定される。
4記載の半導体記憶装置であって、昇圧電圧は、第1の
電圧に応じて設定される。
【0023】請求項6記載の半導体記憶装置は、請求項
4記載の半導体記憶装置であって、電流遮断制御回路
は、制御信号の活性化に応答して所定期間活性化される
ワンショットパルス信号を第1のノードに出力するワン
ショットパルス信号発生回路と、電流遮断制御信号を出
力する第2のノードと第1のノードとの間に電気的に結
合される昇圧キャパシタと、ワンショットパルス信号の
活性状態に対応して、第2の電源配線と第2のノードと
を遮断するとともに、ワンショットパルス信号の非活性
状態に対応して、第2の電源配線と第2のノードとを接
続するスイッチ回路とを有し、昇圧キャパシタの容量値
は、第2のノードに存在する寄生容量よりも大きい。
4記載の半導体記憶装置であって、電流遮断制御回路
は、制御信号の活性化に応答して所定期間活性化される
ワンショットパルス信号を第1のノードに出力するワン
ショットパルス信号発生回路と、電流遮断制御信号を出
力する第2のノードと第1のノードとの間に電気的に結
合される昇圧キャパシタと、ワンショットパルス信号の
活性状態に対応して、第2の電源配線と第2のノードと
を遮断するとともに、ワンショットパルス信号の非活性
状態に対応して、第2の電源配線と第2のノードとを接
続するスイッチ回路とを有し、昇圧キャパシタの容量値
は、第2のノードに存在する寄生容量よりも大きい。
【0024】請求項7記載の半導体記憶装置は、請求項
4記載の半導体記憶装置であって、第1の電荷供給回路
は、制御信号をゲートに受けて、内部ノードと第2の電
源配線との間に電気的に結合される第1導電型の第1の
MOSトランジスタを有し、第2の電荷供給回路は、内
部ノードと接続されるゲートを有し、対応するワード線
と第1の電源配線との間に電気的に結合される第2導電
型の第2のMOSトランジスタを有し、第3の電荷供給
回路は、制御信号の反転信号をゲートに受けて、対応す
るワード線と第2の電源配線との間に電気的に結合され
る第1導電型の第3のMOSトランジスタを有し、第4
の電荷供給回路は、対応するワード線と接続されるゲー
トを有し、第1の電源配線と内部ノードとの間に電気的
に結合される第2導電型の第4のMOSトランジスタを
有し、電流遮断スイッチ回路は、電流遮断制御信号をゲ
ートに受けて、第1の電源配線と内部ノードとの間に、
第4のMOSトランジスタと直列に電気的に結合される
第2導電型の第5のMOSトランジスタを有し、第2お
よび第3のMOSトランジスタにおけるチャネル幅のチ
ャネル長に対する比は、第1および第4のMOSトラン
ジスタにおける比よりも大きい。
4記載の半導体記憶装置であって、第1の電荷供給回路
は、制御信号をゲートに受けて、内部ノードと第2の電
源配線との間に電気的に結合される第1導電型の第1の
MOSトランジスタを有し、第2の電荷供給回路は、内
部ノードと接続されるゲートを有し、対応するワード線
と第1の電源配線との間に電気的に結合される第2導電
型の第2のMOSトランジスタを有し、第3の電荷供給
回路は、制御信号の反転信号をゲートに受けて、対応す
るワード線と第2の電源配線との間に電気的に結合され
る第1導電型の第3のMOSトランジスタを有し、第4
の電荷供給回路は、対応するワード線と接続されるゲー
トを有し、第1の電源配線と内部ノードとの間に電気的
に結合される第2導電型の第4のMOSトランジスタを
有し、電流遮断スイッチ回路は、電流遮断制御信号をゲ
ートに受けて、第1の電源配線と内部ノードとの間に、
第4のMOSトランジスタと直列に電気的に結合される
第2導電型の第5のMOSトランジスタを有し、第2お
よび第3のMOSトランジスタにおけるチャネル幅のチ
ャネル長に対する比は、第1および第4のMOSトラン
ジスタにおける比よりも大きい。
【0025】請求項8記載の半導体記憶装置は、行列状
に配置される複数のメモリセルと、メモリセルの行を選
択するための複数のワード線と、ワード線の選択状態に
対応する第1の電圧を供給する第1の電源配線と、ワー
ド線の非選択状態に対応する第2の電圧を供給する第2
の電源配線と、各複数のワード線ごとに配置され、制御
信号に応じて、複数のワード線のうちの対応する一つを
選択状態に駆動するワード線駆動回路とを備え、ワード
線駆動回路は、対応するワード線と接続される電荷供給
ノードと、制御信号に応答して、第1の内部ノードと第
2の電源配線との間で電荷の授受を行なうための第1の
電荷供給回路と、第1の内部ノードの電圧レベルに応じ
て、第2の内部ノードと第1の電源配線との間で電荷の
授受を行なうための第2の電荷供給回路と、制御信号の
反転信号に応答して、第2の内部ノードと第2の電源配
線との間で電荷の授受を行なうための第3の電荷供給回
路と、第2の内部ノードの電圧レベルに応じて、第1の
内部ノードと第1の電源配線との間で電荷の授受を行な
うための第4の電荷供給回路と、第1の内部ノードの電
圧レベルに応じて、第1の電源配線と電荷供給ノードと
の間で電荷を授受するとともに、制御信号に応答して、
電荷供給ノードと第2の電源配線との間で電荷を授受す
るための第5の電荷供給回路とを含み、第5の電荷供給
回路の電荷供給能力は、第1から第4の電荷供給回路の
電荷供給能力よりも大きい。
に配置される複数のメモリセルと、メモリセルの行を選
択するための複数のワード線と、ワード線の選択状態に
対応する第1の電圧を供給する第1の電源配線と、ワー
ド線の非選択状態に対応する第2の電圧を供給する第2
の電源配線と、各複数のワード線ごとに配置され、制御
信号に応じて、複数のワード線のうちの対応する一つを
選択状態に駆動するワード線駆動回路とを備え、ワード
線駆動回路は、対応するワード線と接続される電荷供給
ノードと、制御信号に応答して、第1の内部ノードと第
2の電源配線との間で電荷の授受を行なうための第1の
電荷供給回路と、第1の内部ノードの電圧レベルに応じ
て、第2の内部ノードと第1の電源配線との間で電荷の
授受を行なうための第2の電荷供給回路と、制御信号の
反転信号に応答して、第2の内部ノードと第2の電源配
線との間で電荷の授受を行なうための第3の電荷供給回
路と、第2の内部ノードの電圧レベルに応じて、第1の
内部ノードと第1の電源配線との間で電荷の授受を行な
うための第4の電荷供給回路と、第1の内部ノードの電
圧レベルに応じて、第1の電源配線と電荷供給ノードと
の間で電荷を授受するとともに、制御信号に応答して、
電荷供給ノードと第2の電源配線との間で電荷を授受す
るための第5の電荷供給回路とを含み、第5の電荷供給
回路の電荷供給能力は、第1から第4の電荷供給回路の
電荷供給能力よりも大きい。
【0026】請求項9記載の半導体記憶装置は、請求項
8記載の半導体記憶装置であって、第1の電荷供給回路
は、制御信号を受けるゲートを有し、第1の内部ノード
と第2の電源配線との間に電気的に結合される第1導電
型の第1のMOSトランジスタを有し、第2の電荷供給
回路は、第1の内部ノードと接続されるゲートを有し、
第2の内部ノードと第1の電源配線との間に電気的に結
合される第2導電型の第2のMOSトランジスタを有
し、第3の電荷供給回路は、制御信号の反転信号を受け
るゲートを有し、第2の内部ノードと第2の電源配線と
の間に電気的に結合される第1導電型の第3のMOSト
ランジスタを有し、第4の電荷供給回路は、第2の内部
ノードと接続されるゲートを有し、第1の内部ノードと
第1の電源配線との間に電気的に結合される第2導電型
の第4のMOSトランジスタを有し、第5の電荷供給回
路は、第1の内部ノードと接続されるゲートを有し、電
荷供給ノードと第1の電源配線との間に電気的に結合さ
れる第2導電型の第5のMOSトランジスタと、制御信
号の反転信号を受けるゲートを有し、電荷供給ノードと
第2の電源配線との間に電気的に結合される第1導電型
の第6のMOSトランジスタとを有する。
8記載の半導体記憶装置であって、第1の電荷供給回路
は、制御信号を受けるゲートを有し、第1の内部ノード
と第2の電源配線との間に電気的に結合される第1導電
型の第1のMOSトランジスタを有し、第2の電荷供給
回路は、第1の内部ノードと接続されるゲートを有し、
第2の内部ノードと第1の電源配線との間に電気的に結
合される第2導電型の第2のMOSトランジスタを有
し、第3の電荷供給回路は、制御信号の反転信号を受け
るゲートを有し、第2の内部ノードと第2の電源配線と
の間に電気的に結合される第1導電型の第3のMOSト
ランジスタを有し、第4の電荷供給回路は、第2の内部
ノードと接続されるゲートを有し、第1の内部ノードと
第1の電源配線との間に電気的に結合される第2導電型
の第4のMOSトランジスタを有し、第5の電荷供給回
路は、第1の内部ノードと接続されるゲートを有し、電
荷供給ノードと第1の電源配線との間に電気的に結合さ
れる第2導電型の第5のMOSトランジスタと、制御信
号の反転信号を受けるゲートを有し、電荷供給ノードと
第2の電源配線との間に電気的に結合される第1導電型
の第6のMOSトランジスタとを有する。
【0027】請求項10記載の半導体記憶装置は、請求
項9記載の半導体記憶装置であって、第5および第6の
MOSトランジスタにおけるチャネル幅のチャネル長に
対する比は、第1から第4のMOSトランジスタにおけ
る比よりも大きい。
項9記載の半導体記憶装置であって、第5および第6の
MOSトランジスタにおけるチャネル幅のチャネル長に
対する比は、第1から第4のMOSトランジスタにおけ
る比よりも大きい。
【0028】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
における同一符号は、同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
における同一符号は、同一または相当部分を示す。
【0029】[実施の形態1]図1は、本発明の実施の
形態1の半導体記憶装置1000の全体構成を示す概略
ブロック図である。
形態1の半導体記憶装置1000の全体構成を示す概略
ブロック図である。
【0030】図1を参照して、半導体記憶装置1000
は、アドレス信号A0〜Ai(i:自然数)を受けるア
ドレス入力端子12と、ロウアドレスストローブ信号/
RAS、コラムアドレスストローブ信号/CASおよび
ライトイネーブル/WE等の制御信号を受ける制御信号
入力端子14と、入出力データを授受するデータ入出力
端子16と、接地電圧および外部電源電圧を受ける電源
端子18とを備える。
は、アドレス信号A0〜Ai(i:自然数)を受けるア
ドレス入力端子12と、ロウアドレスストローブ信号/
RAS、コラムアドレスストローブ信号/CASおよび
ライトイネーブル/WE等の制御信号を受ける制御信号
入力端子14と、入出力データを授受するデータ入出力
端子16と、接地電圧および外部電源電圧を受ける電源
端子18とを備える。
【0031】半導体記憶装置1000は、さらに、制御
信号入力端子14から制御信号を受けて、半導体記憶装
置1000内部の動作を制御するための内部制御信号を
発生する制御回路20と、行列状に配置された複数メモ
リセルを有するメモリセルアレイ50とを備える。メモ
リセルアレイ50は、メモリセルの各行ごとに設けられ
るワード線WLと、メモリセルの各列ごとに設けられる
ビット線BLとを含む。ワード線WLとビット線BLと
の交点にはメモリセルMCが配置される。
信号入力端子14から制御信号を受けて、半導体記憶装
置1000内部の動作を制御するための内部制御信号を
発生する制御回路20と、行列状に配置された複数メモ
リセルを有するメモリセルアレイ50とを備える。メモ
リセルアレイ50は、メモリセルの各行ごとに設けられ
るワード線WLと、メモリセルの各列ごとに設けられる
ビット線BLとを含む。ワード線WLとビット線BLと
の交点にはメモリセルMCが配置される。
【0032】半導体記憶装置1000は、さらに、アド
レス信号を受けるアドレスバッファ30と、メモリセル
の行を選択的に活性化するための行アドレスデコード信
号XDを発生する行デコーダ40と、メモリセルの列を
選択的に活性化するための列アドレスデコード信号YD
を発生する列デコーダ45とを備える。アドレスバッフ
ァ30は、アドレス信号入力端子から受けるアドレス信
号A0〜Aiの信号レベルを行デコーダ40および列デ
コーダ45に伝達する。ワード線WLは、行デコーダに
よって発生される行アドレスデコード信号XDに応答し
て、ワード線駆動回路95によって選択的に活性化され
る。
レス信号を受けるアドレスバッファ30と、メモリセル
の行を選択的に活性化するための行アドレスデコード信
号XDを発生する行デコーダ40と、メモリセルの列を
選択的に活性化するための列アドレスデコード信号YD
を発生する列デコーダ45とを備える。アドレスバッフ
ァ30は、アドレス信号入力端子から受けるアドレス信
号A0〜Aiの信号レベルを行デコーダ40および列デ
コーダ45に伝達する。ワード線WLは、行デコーダに
よって発生される行アドレスデコード信号XDに応答し
て、ワード線駆動回路95によって選択的に活性化され
る。
【0033】ワード線WLの活性化に応じて、対応する
行に属するメモリセルのデータは、ビット線BL上に読
出される。列アドレスデコード信号YDに応答して、選
択された列に対応するビット線BLのデータは、センス
アンプ回路60で増幅され、I/O線65を介して入出
力回路70に伝達される。メモリセルから読出されたデ
ータは、入出力回路70からデータ入出力端子16を介
して外部に読出される。
行に属するメモリセルのデータは、ビット線BL上に読
出される。列アドレスデコード信号YDに応答して、選
択された列に対応するビット線BLのデータは、センス
アンプ回路60で増幅され、I/O線65を介して入出
力回路70に伝達される。メモリセルから読出されたデ
ータは、入出力回路70からデータ入出力端子16を介
して外部に読出される。
【0034】一方、データを書込む場合においては、デ
ータ入出力端子16から入力された書込データは、入出
力回路70およびセンスアンプ回路60を経て、行アド
レスデコード信号XDおよび列アドレスデコード信号Y
Dによって選択されたメモリセルに、ビット線BLを介
して書込まれる。
ータ入出力端子16から入力された書込データは、入出
力回路70およびセンスアンプ回路60を経て、行アド
レスデコード信号XDおよび列アドレスデコード信号Y
Dによって選択されたメモリセルに、ビット線BLを介
して書込まれる。
【0035】半導体記憶装置1000は、さらに、電源
端子から受けた接地電圧および内部電源電圧を受けて、
接地電圧GND、電源電圧Vccおよびワード線昇圧電
圧Vppを発生する電圧発生回路80を備える。接地配
線91は、接地電圧GNDを供給する。同様に、電源配
線92は、電源電圧Vccを伝達し、電源配線93は、
ワード線昇圧電圧Vppを伝達する。
端子から受けた接地電圧および内部電源電圧を受けて、
接地電圧GND、電源電圧Vccおよびワード線昇圧電
圧Vppを発生する電圧発生回路80を備える。接地配
線91は、接地電圧GNDを供給する。同様に、電源配
線92は、電源電圧Vccを伝達し、電源配線93は、
ワード線昇圧電圧Vppを伝達する。
【0036】ワード線駆動回路95は、電源配線93よ
りワード線昇圧電圧Vppの供給を受け、行アドレスデ
コード信号XDに応答して、対応するワード線WLを活
性化する。ワード線駆動回路95は、各ワード線ごとに
配置されるワードドライバを含み、活性化されるワード
線は、対応するワードドライバによって高電圧(Vp
p:Hレベル)を供給される。
りワード線昇圧電圧Vppの供給を受け、行アドレスデ
コード信号XDに応答して、対応するワード線WLを活
性化する。ワード線駆動回路95は、各ワード線ごとに
配置されるワードドライバを含み、活性化されるワード
線は、対応するワードドライバによって高電圧(Vp
p:Hレベル)を供給される。
【0037】図2は、ワードドライバ100の構成を示
す回路図である。ワードドライバ100は、行アドレス
デコード信号XDの活性化に応じて、対応するワード線
WLを選択状態(Hレベル:Vpp)に活性化する。
す回路図である。ワードドライバ100は、行アドレス
デコード信号XDの活性化に応じて、対応するワード線
WLを選択状態(Hレベル:Vpp)に活性化する。
【0038】図2を参照して、ワードドライバ100
は、行アドレスデコード信号を受けるにノードNiと、
入力ノードNiとノードNaとの間に直列に接続される
4個のインバータIV20,IV22,IV24および
IV26を備える。インバータIV24の出力は、ノー
ドNbに伝達される。これにより、ノードNaには、行
アドレスデコード信号XDを遅延して得られる信号が出
力され、ノードNbには、ノードNaの反転信号が出力
される。
は、行アドレスデコード信号を受けるにノードNiと、
入力ノードNiとノードNaとの間に直列に接続される
4個のインバータIV20,IV22,IV24および
IV26を備える。インバータIV24の出力は、ノー
ドNbに伝達される。これにより、ノードNaには、行
アドレスデコード信号XDを遅延して得られる信号が出
力され、ノードNbには、ノードNaの反転信号が出力
される。
【0039】ワードドライバ100は、ノードNaおよ
びNbの電圧レベルに応じて、接地電圧GNDおよびワ
ード線昇圧電圧Vppの一方を出力ノードNoに供給す
るためのレベル変換回路120をさらに備える。
びNbの電圧レベルに応じて、接地電圧GNDおよびワ
ード線昇圧電圧Vppの一方を出力ノードNoに供給す
るためのレベル変換回路120をさらに備える。
【0040】レベル変換回路120は、ラッチ機能を有
するクロスアンプの構成を有し、その構成および動作
は、図7で説明したレベル変換回路510と同様であ
る。出力ノードNoはワード線WLと接続され、ノード
Noを介して、ワード線WLに電荷が供給される。ワー
ド線WLには、寄生容量Cpが存在する。
するクロスアンプの構成を有し、その構成および動作
は、図7で説明したレベル変換回路510と同様であ
る。出力ノードNoはワード線WLと接続され、ノード
Noを介して、ワード線WLに電荷が供給される。ワー
ド線WLには、寄生容量Cpが存在する。
【0041】レベル変換回路120は、ノードNaと接
続されるゲートを有し、ノードNcと接地配線91との
間に接続されるN型MOSトランジスタQN20と、出
力ノードNoと接続されるゲートおよび電源配線93と
接続されるソースを有するP型MOSトランジスタQP
20と、ノードNcと接続されるゲートを有し、電源配
線93と出力ノードNoとを接続するP型MOSトラン
ジスタQP25と、ノードNbと接続されるゲートを有
し、出力ノードNoと接地配線91とを接続するN型M
OSトランジスタQN25とを含む。レベル変換回路1
20は、接地電圧GND〜電源電圧Vccの振幅を有す
る行アドレスデコード信号XDに応答して、ワード線W
Lを接地電圧GND〜ワード線昇圧電圧Vppの振幅で
駆動する。
続されるゲートを有し、ノードNcと接地配線91との
間に接続されるN型MOSトランジスタQN20と、出
力ノードNoと接続されるゲートおよび電源配線93と
接続されるソースを有するP型MOSトランジスタQP
20と、ノードNcと接続されるゲートを有し、電源配
線93と出力ノードNoとを接続するP型MOSトラン
ジスタQP25と、ノードNbと接続されるゲートを有
し、出力ノードNoと接地配線91とを接続するN型M
OSトランジスタQN25とを含む。レベル変換回路1
20は、接地電圧GND〜電源電圧Vccの振幅を有す
る行アドレスデコード信号XDに応答して、ワード線W
Lを接地電圧GND〜ワード線昇圧電圧Vppの振幅で
駆動する。
【0042】ワードドライバ100は、さらに、トラン
ジスタQP20とノードNcとの間に接続されるカット
オフトランジスタQP30と、カットオフトランジスタ
QP30のゲートに与えられるカットオフ信号CTFを
発生するカットオフ信号発生回路110とをさらに備え
る。
ジスタQP20とノードNcとの間に接続されるカット
オフトランジスタQP30と、カットオフトランジスタ
QP30のゲートに与えられるカットオフ信号CTFを
発生するカットオフ信号発生回路110とをさらに備え
る。
【0043】カットオフ信号発生回路110は、電源電
圧Vccおよび接地電圧GNDを受けて動作する。カッ
トオフ信号発生回路110は、ノードN1にワンショッ
トパルスを発生するワンショットパルス発生回路115
と、ノードN1に出力されるワンショットパルス信号に
応じて、カットオフ信号CTFを出力する信号発生回路
117とを含む。
圧Vccおよび接地電圧GNDを受けて動作する。カッ
トオフ信号発生回路110は、ノードN1にワンショッ
トパルスを発生するワンショットパルス発生回路115
と、ノードN1に出力されるワンショットパルス信号に
応じて、カットオフ信号CTFを出力する信号発生回路
117とを含む。
【0044】ワンショットパルス発生回路115は、行
アドレスデコード信号XDを受けて遅延させるディレイ
ラインDL10と、ディレイラインDL10の出力を反
転するインバータIV10と、信号XDとインバータI
V10の出力とを2入力としてNAND演算結果を出力
する論理ゲートLG10と、論理ゲートLG10の出力
を反転してノードN1に出力するインバータIV12を
有する。
アドレスデコード信号XDを受けて遅延させるディレイ
ラインDL10と、ディレイラインDL10の出力を反
転するインバータIV10と、信号XDとインバータI
V10の出力とを2入力としてNAND演算結果を出力
する論理ゲートLG10と、論理ゲートLG10の出力
を反転してノードN1に出力するインバータIV12を
有する。
【0045】信号発生回路117は、ワンショットパル
スが出力されるノードN1とカットオフ信号CTFが出
力されるノードN2との間に直列に接続される、インバ
ータIV14およびIV16と、昇圧キャパシタCmと
を有する。信号発生回路117は、さらに、ノードN1
の出力を反転するインバータIV18と、インバータI
V18の出力ノードと接続されるゲートを有し、接地配
線91とノードN2との間に接続されるN型MOSトラ
ンジスタQN10とを有する。
スが出力されるノードN1とカットオフ信号CTFが出
力されるノードN2との間に直列に接続される、インバ
ータIV14およびIV16と、昇圧キャパシタCmと
を有する。信号発生回路117は、さらに、ノードN1
の出力を反転するインバータIV18と、インバータI
V18の出力ノードと接続されるゲートを有し、接地配
線91とノードN2との間に接続されるN型MOSトラ
ンジスタQN10とを有する。
【0046】カットオフトランジスタQP30を流れる
電流量は、ノードN2に出力されるカットオフ信号CT
Fの電圧レベルに応じて変化する。
電流量は、ノードN2に出力されるカットオフ信号CT
Fの電圧レベルに応じて変化する。
【0047】ワードドライバ100は、カットオフトラ
ンジスタQP30によって、従来の技術のワードドライ
バ500で生じていた貫通電流の発生を抑えようとする
ものである。
ンジスタQP30によって、従来の技術のワードドライ
バ500で生じていた貫通電流の発生を抑えようとする
ものである。
【0048】図3は、ワードドライバ100の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【0049】図3を参照して、時刻t1において、行ア
ドレスデコード信号XDが活性化(Hレベル)される
と、ノードNaおよびNbの電圧レベル変化に先立っ
て、時刻t2において、ノードN1にワンショットパル
スが出力される。
ドレスデコード信号XDが活性化(Hレベル)される
と、ノードNaおよびNbの電圧レベル変化に先立っ
て、時刻t2において、ノードN1にワンショットパル
スが出力される。
【0050】時刻t2以前においては、ノードN1の電
圧レベルがLレベル(GND)である場合には、信号発
生回路117中のトランジスタQN10がオンするた
め、ノードN2の電圧レベルすなわちカットオフ信号C
TFはLレベル(GND)とされる。
圧レベルがLレベル(GND)である場合には、信号発
生回路117中のトランジスタQN10がオンするた
め、ノードN2の電圧レベルすなわちカットオフ信号C
TFはLレベル(GND)とされる。
【0051】時刻t2において、ノードN1の電圧レベ
ルがHレベル(Vcc)に立上がると、インバータIV
18の出力がLレベルとなることから、トランジスタQ
N10がオフされる。このとき、インバータIV16の
出力はHレベル(Vcc)となり、昇圧キャパシタCm
には電源電圧Vccが印加される。このとき、ノードN
2の寄生容量をC2とすると、キャパシタCmおよびC
2の電荷は、放電パスが形成されないため保持される。
よって、蓄積された電荷をQとすると、Q=Cm×Vm
=C2×V2の関係が成立する(Vm:昇圧キャパシタ
Cmに印加される電圧,C2:寄生容量C2に印加され
る電圧)。
ルがHレベル(Vcc)に立上がると、インバータIV
18の出力がLレベルとなることから、トランジスタQ
N10がオフされる。このとき、インバータIV16の
出力はHレベル(Vcc)となり、昇圧キャパシタCm
には電源電圧Vccが印加される。このとき、ノードN
2の寄生容量をC2とすると、キャパシタCmおよびC
2の電荷は、放電パスが形成されないため保持される。
よって、蓄積された電荷をQとすると、Q=Cm×Vm
=C2×V2の関係が成立する(Vm:昇圧キャパシタ
Cmに印加される電圧,C2:寄生容量C2に印加され
る電圧)。
【0052】このとき、キャパシタの容量をCm>>C
2となるように設定すれば、V2>>Vmとすることが
でき、ノードN2に電源電圧Vccよりも高い電圧を得
ることができる。ワードドライバ100においては、昇
圧用キャパシタCmの容量値を適正に設定することによ
り、カットオフ信号CTFの活性状態(Hレベル)にお
ける電圧レベルをワード線昇圧電圧Vppレベルとす
る。
2となるように設定すれば、V2>>Vmとすることが
でき、ノードN2に電源電圧Vccよりも高い電圧を得
ることができる。ワードドライバ100においては、昇
圧用キャパシタCmの容量値を適正に設定することによ
り、カットオフ信号CTFの活性状態(Hレベル)にお
ける電圧レベルをワード線昇圧電圧Vppレベルとす
る。
【0053】したがって、時刻t2において活性化され
たワンショットパルス信号に応答して、カットオフ信号
CTFが一定期間活性化(Vppレベル)される。
たワンショットパルス信号に応答して、カットオフ信号
CTFが一定期間活性化(Vppレベル)される。
【0054】一方、時刻t2からt3の間において、行
アドレスデコード信号XDの活性化が、ノードNaおよ
びノードNbに伝達され、両者の電圧レベルが、それぞ
れ、Hレベル(Vcc)およびLレベル(GND)に変
化する。これに応じて、トランジスタQN20がオン
し、トランジスタQN25はオフする。トランジスタQ
N20のオンに応じて、ノードNcと接地配線91との
間に電流経路が形成される。
アドレスデコード信号XDの活性化が、ノードNaおよ
びノードNbに伝達され、両者の電圧レベルが、それぞ
れ、Hレベル(Vcc)およびLレベル(GND)に変
化する。これに応じて、トランジスタQN20がオン
し、トランジスタQN25はオフする。トランジスタQ
N20のオンに応じて、ノードNcと接地配線91との
間に電流経路が形成される。
【0055】しかし、ワードドライバ100において
は、トランジスタQN20がオンする時刻t3に先立っ
て、カットオフ信号CTFを活性化して、ノードN2の
電圧をVppレベルまで引上げている。
は、トランジスタQN20がオンする時刻t3に先立っ
て、カットオフ信号CTFを活性化して、ノードN2の
電圧をVppレベルまで引上げている。
【0056】カットオフ信号CTFは、ワンショットパ
ルス発生回路110によってノードN1の電圧がHレベ
ル(Vcc)とされている期間に対応して、活性状態
(Vppレベル)をΔT1維持するので、この期間カッ
トオフトランジスタQP30はオフ状態となり、電源配
線93およびレベル変換回路120と接地配線91との
間に貫通電流iが流れる電流経路は形成されない。
ルス発生回路110によってノードN1の電圧がHレベ
ル(Vcc)とされている期間に対応して、活性状態
(Vppレベル)をΔT1維持するので、この期間カッ
トオフトランジスタQP30はオフ状態となり、電源配
線93およびレベル変換回路120と接地配線91との
間に貫通電流iが流れる電流経路は形成されない。
【0057】トランジスタQP30がオフ状態を維持し
た状態のもとで、ノードNcの電圧レベルは、トランジ
スタQN20のオンによってLレベル(GND)に変化
し、これに応じてトランジスタQP25がオンすること
により、ワード線WLが電源配線93と接続される。こ
れにより、ワード線WLの電圧レベルは、寄生容量Cp
の充電に所用する時間を経過した後、非選択状態(GN
Dレベル)から選択状態(Vpp)に活性化される。ワ
ンショットパルス発生回路によって付与される期間ΔT
1を、ワード線WLの寄生容量Cpの充電に要する時間
よりも長く設定することによって、ワード線WL活性時
における、貫通電流の発生を防止することができる。
た状態のもとで、ノードNcの電圧レベルは、トランジ
スタQN20のオンによってLレベル(GND)に変化
し、これに応じてトランジスタQP25がオンすること
により、ワード線WLが電源配線93と接続される。こ
れにより、ワード線WLの電圧レベルは、寄生容量Cp
の充電に所用する時間を経過した後、非選択状態(GN
Dレベル)から選択状態(Vpp)に活性化される。ワ
ンショットパルス発生回路によって付与される期間ΔT
1を、ワード線WLの寄生容量Cpの充電に要する時間
よりも長く設定することによって、ワード線WL活性時
における、貫通電流の発生を防止することができる。
【0058】また、ノードNcに存在する寄生容量は、
ワード線の寄生容量Cpに比較すると小さいので、トラ
ンジスタQP20およびQN20の電流駆動能力は、ト
ランジスタQP25およびQN25よりも小さく設定す
ることができる。なお、図2中において、各トランジス
タの横にW=7およびW=24と表記しているのは、一
例として、それぞれのトランジスタ幅が24μmおよび
7μmであることを示しており、これらのトランジスタ
が共通のゲート長Lを有している場合においては、トラ
ンジスタサイズW/L(W:チャネル幅,L:チャネル
長)は、トランジスタQN25,QP25において、ト
ランジスタQN20,QP20よりも大きく設定され
る。それぞれのトランジスタサイズは、ノードの寄生容
量およびレイアウト面積の余裕度等に応じて決定すれば
よく、トランジスタQP25およびQN25の電流駆動
能力を大きくすることによって、ワード線を高速に活性
化することができる。
ワード線の寄生容量Cpに比較すると小さいので、トラ
ンジスタQP20およびQN20の電流駆動能力は、ト
ランジスタQP25およびQN25よりも小さく設定す
ることができる。なお、図2中において、各トランジス
タの横にW=7およびW=24と表記しているのは、一
例として、それぞれのトランジスタ幅が24μmおよび
7μmであることを示しており、これらのトランジスタ
が共通のゲート長Lを有している場合においては、トラ
ンジスタサイズW/L(W:チャネル幅,L:チャネル
長)は、トランジスタQN25,QP25において、ト
ランジスタQN20,QP20よりも大きく設定され
る。それぞれのトランジスタサイズは、ノードの寄生容
量およびレイアウト面積の余裕度等に応じて決定すれば
よく、トランジスタQP25およびQN25の電流駆動
能力を大きくすることによって、ワード線を高速に活性
化することができる。
【0059】なお、ワードドライバ100においては、
カットオフトランジスタを、片側だけに設けており、直
接ワード線WLに電荷を供給するトランジスタQP25
およびQP25に対応するカットオフトランジスタを設
けていない。このため、ワード線活性化時の貫通電流の
発生を抑制する一方で、ワード線WLに対する電荷供給
能力を確保することができる。
カットオフトランジスタを、片側だけに設けており、直
接ワード線WLに電荷を供給するトランジスタQP25
およびQP25に対応するカットオフトランジスタを設
けていない。このため、ワード線活性化時の貫通電流の
発生を抑制する一方で、ワード線WLに対する電荷供給
能力を確保することができる。
【0060】また、カットオフトランジスタQP30
は、N型MOSトランジスタであるので、カットオフ信
号CTFが非活性状態(Lレベル)である間において
は、ノードNcの電圧レベルを、電圧降下を招くことな
くVppレベルに設定することが可能である。このた
め、ノードNcと接続されたゲートを有するトランジス
タQP25を、完全にオフすることが可能となり、無用
な消費電流の発生を防止することが可能である。
は、N型MOSトランジスタであるので、カットオフ信
号CTFが非活性状態(Lレベル)である間において
は、ノードNcの電圧レベルを、電圧降下を招くことな
くVppレベルに設定することが可能である。このた
め、ノードNcと接続されたゲートを有するトランジス
タQP25を、完全にオフすることが可能となり、無用
な消費電流の発生を防止することが可能である。
【0061】また、カットオフ信号発生回路110は、
カットオフ信号CTFのHレベルをワード線昇圧電圧V
ppレベルまで昇圧するので、カットオフ信号CTFの
活性期間において、カットオフトランジスタQP30を
完全にオフすることができ、貫通電流の発生を防止する
ことが可能である。
カットオフ信号CTFのHレベルをワード線昇圧電圧V
ppレベルまで昇圧するので、カットオフ信号CTFの
活性期間において、カットオフトランジスタQP30を
完全にオフすることができ、貫通電流の発生を防止する
ことが可能である。
【0062】さらに、カットオフ信号発生回路110
は、ノードN1にワンショットパルスが発生されていな
い場合においては、トランジスタQN10によってノー
ドN2と接地配線91とを接続する構成としているの
で、カットオフ信号CTFが活性状態(Hレベル)とさ
れる期間以外においては、確実にノードN2の電圧レベ
ルを接地電圧レベルとし、カットオフトランジスタQP
30をオンすることができる。これにより、ワードドラ
イバ100において、誤動作の発生を防止することがで
きる。
は、ノードN1にワンショットパルスが発生されていな
い場合においては、トランジスタQN10によってノー
ドN2と接地配線91とを接続する構成としているの
で、カットオフ信号CTFが活性状態(Hレベル)とさ
れる期間以外においては、確実にノードN2の電圧レベ
ルを接地電圧レベルとし、カットオフトランジスタQP
30をオンすることができる。これにより、ワードドラ
イバ100において、誤動作の発生を防止することがで
きる。
【0063】[実施の形態2]実施の形態2において
は、同様に、貫通電流の低減を実現できるワードドライ
バの別の構成について説明する。
は、同様に、貫通電流の低減を実現できるワードドライ
バの別の構成について説明する。
【0064】図4は、本発明の実施の形態2のワードド
ライバ200の構成を示す回路図である。
ライバ200の構成を示す回路図である。
【0065】図4を参照して、ワードドライバ200
は、行アドレスデコード信号XDを受ける入力ノードN
iとノードNaとの間に接続されるインバータIV30
およびIV32と、ノードNaの電圧レベルを反転して
ノードNbに出力するインバータIV34とを備える。
インバータIV30,IV32およびIV34は、電源
電圧Vccおよび接地電圧GNDによって駆動される。
したがって、ノードNaおよびノードNbには、接地電
圧GND〜電源電圧Vccの振幅電圧を有する信号が出
力される。
は、行アドレスデコード信号XDを受ける入力ノードN
iとノードNaとの間に接続されるインバータIV30
およびIV32と、ノードNaの電圧レベルを反転して
ノードNbに出力するインバータIV34とを備える。
インバータIV30,IV32およびIV34は、電源
電圧Vccおよび接地電圧GNDによって駆動される。
したがって、ノードNaおよびノードNbには、接地電
圧GND〜電源電圧Vccの振幅電圧を有する信号が出
力される。
【0066】ワードドライバ200は、さらに、ノード
NaおよびNbの電圧レベルに応じて、ノードNcおよ
びノードNdの電圧レベルを接地電圧GNDおよびワー
ド線昇圧電圧Vppのいずれかに設定するレベル変換回
路210を備える。レベル変換回路210の構成は、従
来の技術で説明したレベル変換回路510と同様である
ので、説明は繰返さない。
NaおよびNbの電圧レベルに応じて、ノードNcおよ
びノードNdの電圧レベルを接地電圧GNDおよびワー
ド線昇圧電圧Vppのいずれかに設定するレベル変換回
路210を備える。レベル変換回路210の構成は、従
来の技術で説明したレベル変換回路510と同様である
ので、説明は繰返さない。
【0067】ワードドライバ200は、さらにノードN
cおよびノードNbの電圧レベルに応じて、ワード線W
Lの電圧レベルをワード線昇圧電圧Vppおよび接地電
圧GNDのいずれか一方に設定するための電荷供給回路
220をさらに備える。
cおよびノードNbの電圧レベルに応じて、ワード線W
Lの電圧レベルをワード線昇圧電圧Vppおよび接地電
圧GNDのいずれか一方に設定するための電荷供給回路
220をさらに備える。
【0068】電荷供給回路220は、ノードNcと接続
されるゲートを有し、電源配線93と出力ノードNoと
を接続するP型MOSトランジスタQP40と、ノード
Nbと接続されるゲートを有し、出力ノードNoと接地
配線91との間に接続されるN型MOSトランジスタQ
N40とを含む。出力ノードNoはワード線WLと接続
される。ワード線WLには、寄生容量Cpが存在する。
されるゲートを有し、電源配線93と出力ノードNoと
を接続するP型MOSトランジスタQP40と、ノード
Nbと接続されるゲートを有し、出力ノードNoと接地
配線91との間に接続されるN型MOSトランジスタQ
N40とを含む。出力ノードNoはワード線WLと接続
される。ワード線WLには、寄生容量Cpが存在する。
【0069】ワードドライバ200においては、直接ワ
ード線WLに電荷を供給するためのトランジスタQN4
0およびQP40のトランジスタサイズは、レベル変換
回路210中に含まれるトランジスタQN42、QP4
2、QN44およびQP44よりも大きく設定される。
図2と同様に、図中において、各トランジスタの横にW
=7およびW=24と表記されているのは、一例とし
て、それぞれのトランジスタ幅を24μmおよび7μm
とすることを示しており、これらのトランジスタが共通
のゲート長Lを有している場合においては、トランジス
タサイズW/Lは、トランジスタQN40,QP40に
おいて、QN42,QP42,QN44,QP44より
も大きく設定される。これは、ワード線WLと接続され
たノードNoと回路の内部ノードであるNcおよびNd
との間の寄生容量の差に対応するものであり、ワード線
WLの充電を速やかに行なうためである。
ード線WLに電荷を供給するためのトランジスタQN4
0およびQP40のトランジスタサイズは、レベル変換
回路210中に含まれるトランジスタQN42、QP4
2、QN44およびQP44よりも大きく設定される。
図2と同様に、図中において、各トランジスタの横にW
=7およびW=24と表記されているのは、一例とし
て、それぞれのトランジスタ幅を24μmおよび7μm
とすることを示しており、これらのトランジスタが共通
のゲート長Lを有している場合においては、トランジス
タサイズW/Lは、トランジスタQN40,QP40に
おいて、QN42,QP42,QN44,QP44より
も大きく設定される。これは、ワード線WLと接続され
たノードNoと回路の内部ノードであるNcおよびNd
との間の寄生容量の差に対応するものであり、ワード線
WLの充電を速やかに行なうためである。
【0070】図5は、ワードドライバ200の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【0071】図5を参照して、時刻t1において行アド
レスデコード信号XDが活性化(Hレベル)される。こ
れに応じて、時刻t2においてノードNaおよびノード
Nbの電圧レベルが、それぞれHレベル(Vcc)およ
びLレベル(GND)に変化する。これに応じて、トラ
ンジスタQN42がオンして、ノードNcの電圧レベル
が、Vppレベルから接地電圧GNDレベルに変化し始
める。ノードNcの電圧レベルの低下に伴って、トラン
ジスタQP44がオンし、ノードNdの電圧レベルが、
LレベルからHレベル(Vpp)に変化し始めるが、ワ
ードドライバ200においては、ノードNdと、寄生容
量を有するワード線WLとは分離されているので、従来
の技術のワードドライバ500と比較して、ノードNd
の電圧レベルは速やかに変化する。
レスデコード信号XDが活性化(Hレベル)される。こ
れに応じて、時刻t2においてノードNaおよびノード
Nbの電圧レベルが、それぞれHレベル(Vcc)およ
びLレベル(GND)に変化する。これに応じて、トラ
ンジスタQN42がオンして、ノードNcの電圧レベル
が、Vppレベルから接地電圧GNDレベルに変化し始
める。ノードNcの電圧レベルの低下に伴って、トラン
ジスタQP44がオンし、ノードNdの電圧レベルが、
LレベルからHレベル(Vpp)に変化し始めるが、ワ
ードドライバ200においては、ノードNdと、寄生容
量を有するワード線WLとは分離されているので、従来
の技術のワードドライバ500と比較して、ノードNd
の電圧レベルは速やかに変化する。
【0072】ノードNdの電圧レベルがHレベルに立上
がることに対応して、トランジスタQP42がオフする
時刻t3において、貫通電流iは流れなくなる。ノード
Ncの電圧レベルの変化に応じて、電荷供給回路220
中のトランジスタQP40がオンし、ワード線WLに、
電源配線93より電荷が供給されて、ワード線WLは選
択状態(Vppレベル)に活性化される。
がることに対応して、トランジスタQP42がオフする
時刻t3において、貫通電流iは流れなくなる。ノード
Ncの電圧レベルの変化に応じて、電荷供給回路220
中のトランジスタQP40がオンし、ワード線WLに、
電源配線93より電荷が供給されて、ワード線WLは選
択状態(Vppレベル)に活性化される。
【0073】レベル変換回路210における貫通電流
は、ノードNaの電圧レベルがHレベルに立上がって、
トランジスタQN42がオンして後、ノードNcの電圧
レベル変化に応じてトランジスタQP44がオンしてノ
ードNdの電圧レベルがHレベルに立上がり、トランジ
スタQP42がオフされるまでのΔT2の間発生する。
は、ノードNaの電圧レベルがHレベルに立上がって、
トランジスタQN42がオンして後、ノードNcの電圧
レベル変化に応じてトランジスタQP44がオンしてノ
ードNdの電圧レベルがHレベルに立上がり、トランジ
スタQP42がオフされるまでのΔT2の間発生する。
【0074】ワードドライバ200においては、トラン
ジスタQP42のゲートに接続されるノードNdを、寄
生容量の大きいワード線WLと切離すことにより、ワー
ド線活性化時において、トランジスタQP42を速やか
にオフすることができる。したがって、貫通電流の流れ
る時間ΔT2を短縮することによって、貫通電流iの電
流量を削減することができる。
ジスタQP42のゲートに接続されるノードNdを、寄
生容量の大きいワード線WLと切離すことにより、ワー
ド線活性化時において、トランジスタQP42を速やか
にオフすることができる。したがって、貫通電流の流れ
る時間ΔT2を短縮することによって、貫通電流iの電
流量を削減することができる。
【0075】電荷供給回路220中のトランジスタQN
40およびQP40のトランジスタサイズ、すなわち電
流供給能力は、ワード線WLの寄生容量に応じて設定す
ればよい。また、レベル変換回路210中のトランジス
タのトランジスタサイズについても、ノードNcおよび
ノードNdに存在する寄生容量と、トランジスタのレイ
アウト面積との兼ね合いを考慮した上で決定すればよ
い。
40およびQP40のトランジスタサイズ、すなわち電
流供給能力は、ワード線WLの寄生容量に応じて設定す
ればよい。また、レベル変換回路210中のトランジス
タのトランジスタサイズについても、ノードNcおよび
ノードNdに存在する寄生容量と、トランジスタのレイ
アウト面積との兼ね合いを考慮した上で決定すればよ
い。
【0076】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【0077】
【発明の効果】請求項1、2および7記載の半導体記憶
装置は、制御信号によってワード線の選択が指示されて
から実際にワード線の電圧レベルが選択状態に対応する
電圧に上昇するまでの間、電流遮断スイッチ回路をオフ
するので、ワード線の選択時に第1および第4の電荷供
給回路を通じて流れる貫通電流を遮断し、消費電力を低
減することが可能である。
装置は、制御信号によってワード線の選択が指示されて
から実際にワード線の電圧レベルが選択状態に対応する
電圧に上昇するまでの間、電流遮断スイッチ回路をオフ
するので、ワード線の選択時に第1および第4の電荷供
給回路を通じて流れる貫通電流を遮断し、消費電力を低
減することが可能である。
【0078】請求項3記載の半導体記憶装置は、ワード
線に電荷を供給する第2および第3の電荷供給回路の電
荷供給能力を大きく設定するので、請求項1記載の半導
体記憶装置が奏する効果に加えて、ワード線を速やかに
選択状態に駆動することができる。
線に電荷を供給する第2および第3の電荷供給回路の電
荷供給能力を大きく設定するので、請求項1記載の半導
体記憶装置が奏する効果に加えて、ワード線を速やかに
選択状態に駆動することができる。
【0079】請求項4および5記載の半導体記憶装置
は、電流遮断制御信号の振幅電圧を制御信号の振幅電圧
を昇圧して電圧レベルに設定するので、請求項1記載の
半導体記憶装置が奏する効果に加えて、電流遮断スイッ
チ回路によって貫通電流を十分に遮断することができ
る。
は、電流遮断制御信号の振幅電圧を制御信号の振幅電圧
を昇圧して電圧レベルに設定するので、請求項1記載の
半導体記憶装置が奏する効果に加えて、電流遮断スイッ
チ回路によって貫通電流を十分に遮断することができ
る。
【0080】請求項6記載の半導体記憶装置は、電流遮
断制御信号の活性化が指示されていない場合には、電流
遮断制御信号を出力するノードと第2の電源配線とを接
続するので、請求項1記載の半導体記憶装置が奏する効
果に加えて、ワード線駆動回路の誤動作を防止すること
ができる。
断制御信号の活性化が指示されていない場合には、電流
遮断制御信号を出力するノードと第2の電源配線とを接
続するので、請求項1記載の半導体記憶装置が奏する効
果に加えて、ワード線駆動回路の誤動作を防止すること
ができる。
【0081】請求項8、9および10記載の半導体記憶
装置は、第1の内部ノードに電荷を供給する電荷供給回
路をワード線の電圧レベルと切り離して動作させるとと
もに、ワード線に電荷を供給する電流供給回路の電荷供
給能力を大きく設定するので、ワード線選択時に貫通電
流が生じる時間を短縮できるとともに、ワード線を速や
かに選択状態に駆動することができる。
装置は、第1の内部ノードに電荷を供給する電荷供給回
路をワード線の電圧レベルと切り離して動作させるとと
もに、ワード線に電荷を供給する電流供給回路の電荷供
給能力を大きく設定するので、ワード線選択時に貫通電
流が生じる時間を短縮できるとともに、ワード線を速や
かに選択状態に駆動することができる。
【図1】 本発明の実施の形態1の半導体記憶装置10
00の全体構成を示す概略ブロック図である。
00の全体構成を示す概略ブロック図である。
【図2】 ワードドライバ100の構成を示す回路図で
ある。
ある。
【図3】 ワードドライバ100の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図4】 本発明の実施の形態2のワードドライバ20
0の構成を示す回路図である。
0の構成を示す回路図である。
【図5】 ワードドライバ200の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図6】 一般的なダイナミックRAMのメモリセルの
構成を示す回路図である。
構成を示す回路図である。
【図7】 従来の技術のワードドライバ500の構成を
示す回路図である。
示す回路図である。
【図8】 ワードドライバ500の動作を説明するタイ
ミングチャートである。
ミングチャートである。
91 接地配線、92 電源配線(Vcc)、93 電
源配線(Vpp)、100,200 ワードドライバ、
110 カットオフ信号発生回路、、120,210
レベル変換回路、220 電荷供給回路。
源配線(Vpp)、100,200 ワードドライバ、
110 カットオフ信号発生回路、、120,210
レベル変換回路、220 電荷供給回路。
Claims (10)
- 【請求項1】 半導体記憶装置であって、 行列状に配置される複数のメモリセルと、 前記メモリセルの行を選択するための複数のワード線
と、 前記ワード線の選択状態に対応する第1の電圧を供給す
る第1の電源配線と、 前記ワード線の非選択状態に対応する第2の電圧を供給
する第2の電源配線と、 各前記複数のワード線ごとに配置され、活性状態におい
て前記第1の電圧より低い第3の電圧に設定される制御
信号に応答して、前記複数のワード線のうちの対応する
一つを選択状態に駆動するワード線駆動回路とを備え、 前記ワード線駆動回路は、 前記制御信号に応答して、内部ノードと前記第2の電源
配線との間で電荷の授受を行なうための第1の電荷供給
回路と、 前記内部ノードの電圧レベルに応じて、前記第1の電源
配線と前記対応するワード線との間で電荷の授受を行な
うための第2の電荷供給回路と、 前記制御信号の反転信号に応答して、前記対応するワー
ド線と前記第2の電源配線との間で電荷の授受を行なう
ための第3の電荷供給回路と、 前記対応するワード線の電圧レベルに応じて、前記第1
の電源配線と前記内部ノードとの間で電荷の授受を行な
うための第4の電荷供給回路と、 前記第1の電源配線と前記内部ノードとの間に、前記第
4の電荷供給回路と直列に電気的に結合され、前記制御
信号に応答して所定期間オフされる電流遮断スイッチ回
路とを含む、半導体記憶装置。 - 【請求項2】 前記所定期間は、前記制御信号によって
ワード線の選択が指示されてから、前記ワード線の電圧
レベルが前記第1の電圧に達するまでに要する時間より
も長い、請求項1記載の半導体記憶装置。 - 【請求項3】 前記第2および前記第3の電荷供給回路
の電荷供給能力は、前記第1および前記第4の電荷供給
回路の電荷供給能力よりも大きい、請求項1記載の半導
体記憶装置。 - 【請求項4】 前記ワード線駆動回路は、前記制御信号
に応答して、前記電流遮断供給回路のオンオフを制御す
る電流遮断制御信号を発生する電流遮断制御回路をさら
に含み、 電流遮断制御回路は、前記電流遮断制御信号の電圧レベ
ルを前記第3の電圧よりも高い昇圧電圧および前記第2
の電圧の一方に設定する、請求項1記載の半導体記憶装
置。 - 【請求項5】 前記昇圧電圧は、前記第1の電圧に応じ
て設定される、請求項4記載の半導体記憶装置。 - 【請求項6】 前記電流遮断制御回路は、 前記制御信号の活性化に応答して前記所定期間活性化さ
れるワンショットパルス信号を第1のノードに出力する
ワンショットパルス信号発生回路と、 前記電流遮断制御信号を出力する第2のノードと前記第
1のノードとの間に電気的に結合される昇圧キャパシタ
と、 前記ワンショットパルス信号の活性状態に対応して、前
記第2の電源配線と前記第2のノードとを遮断するとと
もに、前記ワンショットパルス信号の非活性状態に対応
して、前記第2の電源配線と前記第2のノードとを接続
するスイッチ回路とを有し、 前記昇圧キャパシタの容量値は、前記第2のノードに存
在する寄生容量よりも大きい、請求項4記載の半導体記
憶装置。 - 【請求項7】 前記第1の電荷供給回路は、前記制御信
号をゲートに受けて、前記内部ノードと前記第2の電源
配線との間に電気的に結合される第1導電型の第1のM
OSトランジスタを有し、 前記第2の電荷供給回路は、前記内部ノードと接続され
るゲートを有し、前記対応するワード線と前記第1の電
源配線との間に電気的に結合される第2導電型の第2の
MOSトランジスタを有し、 前記第3の電荷供給回路は、制御信号の反転信号をゲー
トに受けて、前記対応するワード線と前記第2の電源配
線との間に電気的に結合される前記第1導電型の第3の
MOSトランジスタを有し、 前記第4の電荷供給回路は、前記対応するワード線と接
続されるゲートを有し、前記第1の電源配線と前記内部
ノードとの間に電気的に結合される前記第2導電型の第
4のMOSトランジスタを有し、 電流遮断スイッチ回路は、前記電流遮断制御信号をゲー
トに受けて、前記第1の電源配線と前記内部ノードとの
間に、前記第4のMOSトランジスタと直列に電気的に
結合される前記第2導電型の第5のMOSトランジスタ
を有し、 前記第2および前記第3のMOSトランジスタにおける
チャネル幅のチャネル長に対する比は、前記第1および
前記第4のMOSトランジスタにおける前記比よりも大
きい、請求項4記載の半導体記憶装置。 - 【請求項8】 半導体記憶装置であって、 行列状に配置される複数のメモリセルと、 前記メモリセルの行を選択するための複数のワード線
と、 前記ワード線の選択状態に対応する第1の電圧を供給す
る第1の電源配線と、 前記ワード線の非選択状態に対応する第2の電圧を供給
する第2の電源配線と、 各前記複数のワード線ごとに配置され、制御信号に応じ
て、前記複数のワード線のうちの対応する一つを選択状
態に駆動するワード線駆動回路とを備え、 前記ワード線駆動回路は、 前記対応するワード線と接続される電荷供給ノードと、 前記制御信号に応答して、第1の内部ノードと前記第2
の電源配線との間で電荷の授受を行なうための第1の電
荷供給回路と、 前記第1の内部ノードの電圧レベルに応じて、第2の内
部ノードと前記第1の電源配線との間で電荷の授受を行
なうための第2の電荷供給回路と、 前記制御信号の反転信号に応答して、前記第2の内部ノ
ードと前記第2の電源配線との間で電荷の授受を行なう
ための第3の電荷供給回路と、 前記第2の内部ノードの電圧レベルに応じて、前記第1
の内部ノードと前記第1の電源配線との間で電荷の授受
を行なうための第4の電荷供給回路と、 前記第1の内部ノードの電圧レベルに応じて、前記第1
の電源配線と前記電荷供給ノードとの間で電荷を授受す
るとともに、前記制御信号に応答して、前記電荷供給ノ
ードと前記第2の電源配線との間で電荷を授受するため
の第5の電荷供給回路とを含み、 前記第5の電荷供給回路の電荷供給能力は、前記第1か
ら前記第4の電荷供給回路の電荷供給能力よりも大き
い、半導体記憶装置。 - 【請求項9】 前記第1の電荷供給回路は、前記制御信
号を受けるゲートを有し、前記第1の内部ノードと前記
第2の電源配線との間に電気的に結合される第1導電型
の第1のMOSトランジスタを有し、 前記第2の電荷供給回路は、前記第1の内部ノードと接
続されるゲートを有し、前記第2の内部ノードと前記第
1の電源配線との間に電気的に結合される前記第2導電
型の第2のMOSトランジスタを有し、 前記第3の電荷供給回路は、前記制御信号の反転信号を
受けるゲートを有し、前記第2の内部ノードと前記第2
の電源配線との間に電気的に結合される前記第1導電型
の第3のMOSトランジスタを有し、 前記第4の電荷供給回路は、前記第2の内部ノードと接
続されるゲートを有し、前記第1の内部ノードと前記第
1の電源配線との間に電気的に結合される前記第2導電
型の第4のMOSトランジスタを有し、 前記第5の電荷供給回路は、 前記第1の内部ノードと接続されるゲートを有し、前記
電荷供給ノードと前記第1の電源配線との間に電気的に
結合される前記第2導電型の第5のMOSトランジスタ
と、 前記制御信号の反転信号を受けるゲートを有し、前記電
荷供給ノードと前記第2の電源配線との間に電気的に結
合される前記第1導電型の第6のMOSトランジスタと
を有する、請求項8記載の半導体記憶装置。 - 【請求項10】 前記第5および前記第6のMOSトラ
ンジスタにおけるチャネル幅のチャネル長に対する比
は、前記第1から前記第4のMOSトランジスタにおけ
る前記比よりも大きい、請求項9記載の半導体記憶装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11199309A JP2001028189A (ja) | 1999-07-13 | 1999-07-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11199309A JP2001028189A (ja) | 1999-07-13 | 1999-07-13 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001028189A true JP2001028189A (ja) | 2001-01-30 |
Family
ID=16405670
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11199309A Pending JP2001028189A (ja) | 1999-07-13 | 1999-07-13 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001028189A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003021603A1 (en) * | 2001-08-31 | 2003-03-13 | Renesas Technology Corp. | Semiconductor integrated circuit, semiconductor non-volatile memory, memory card, and microcomputer |
CN107919144A (zh) * | 2016-10-07 | 2018-04-17 | 拉碧斯半导体株式会社 | 电源电路以及半导体存储装置 |
-
1999
- 1999-07-13 JP JP11199309A patent/JP2001028189A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003021603A1 (en) * | 2001-08-31 | 2003-03-13 | Renesas Technology Corp. | Semiconductor integrated circuit, semiconductor non-volatile memory, memory card, and microcomputer |
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CN107919144A (zh) * | 2016-10-07 | 2018-04-17 | 拉碧斯半导体株式会社 | 电源电路以及半导体存储装置 |
CN107919144B (zh) * | 2016-10-07 | 2023-09-29 | 拉碧斯半导体株式会社 | 电源电路以及半导体存储装置 |
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