JP3583703B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電源電圧を昇圧する昇圧回路を備えた半導体装置に係り、特に発振回路から出力する位相がずれた複数のクロックにより昇圧駆動される昇圧回路を備えた半導体装置に関するもので、メモリセルのデータ消去、書込み、読み出しの際に使用される高電圧を昇圧回路で発生する半導体記憶装置などに使用される。
【0002】
【従来の技術】
図7は、半導体記憶装置の1つであるフラッシュメモリにおける1つのメモリセルの素子断面構造を示している。図において、P型半導体基板(P−substrate)71内にはN型ウエル領域(N−well )72が形成されている。さらにこのN型ウエル領域72内にはP型ウエル領域(P−well )73が形成されている。上記P型ウエル領域73内には、それぞれn+型領域からなるメモリセルのソース、ドレイン領域74、75が互いに離間して形成されている。そして、このソース、ドレイン領域74、75相互間のチャネル領域上には、図示しない絶縁膜を介してフローティングゲート(Floating gate )76が形成され、さらにこのフローティングゲート76上には、図示しない絶縁膜を介してコントロールゲート(Control gate)77が形成されている。
【0003】
また、上記P型半導体基板71にはp+ 型領域からなるコンタクト領域78が、N型ウエル領域72にはn+ 型領域からなるコンタクト領域79が、P型ウエル領域73にはp+ 型領域からなるコンタクト領域80がそれぞれ形成されている。
【0004】
動作時に、メモリセルのコントロールゲート77にはゲート電圧Vg が、ドレイン領域75にはドレイン電圧Vd が、ソース領域74にはソース電圧Vs がそれぞれ供給される。また、コンタクト領域79および80にはソース電圧Vs と同じ電圧が、コンタクト領域78には0 Vの接地電圧がそれぞれ供給される。
【0005】
上記メモリセルは、フローティングゲート76に蓄積される電子の量によってデータの”1” レベル、”0” レベルを記憶する。そして、記憶データのレベルに応じてコントロールゲート77からみた閾値電圧が変わる。このようなメモリセルが複数設けられることによってメモリセルアレイが構成される。
【0006】
図8は、NOR型フラッシュメモリのメモリセルアレイの回路例を示している。複数のメモリセルMCが行列状に配置されており、同一行に配置されたメモリセルMCのコントロールゲートは、複数のワード線WL0 〜WLn のうち対応する1つのワード線に共通に接続されている。また、同一列に配置されたメモリセルMCのドレイン領域は、複数のビットBL0 〜BLm のうち対応する1つのビット線に共通に接続されている。通常、メモリセルは複数のブロックに分割されており、同じブロック内のメモリセルMCのソース領域は複数のソース線SLiのうち対応するブロックのソース線に共通に接続されている。
【0007】
図9は、図8のフラッシュメモリの動作時に、メモリセルのコントロールゲートに供給されるゲート電圧と、メモリセルのドレインに流れるドレイン電流との関係を示している。
【0008】
ここでは、フローティングゲートに蓄積される電子の量が比較的多い状態、すなわちメモリセルの閾値電圧Vthが高い状態を”0” データ(”0” データを記憶しているメモリセルを”0” cellと称する)とし、逆に比較的少ない状態、すなわちメモリセルの閾値電圧Vthが低い状態を”1” データ(”1” データを記憶しているメモリセルを”1” cellと称する)としている。
【0009】
図10は、図8のフラッシュメモリの動作時(データの読み出し、書込み、消去時)にメモリセルに対して供給されるゲート電圧Vg 、ドレイン電圧Vd 、ソース電圧Vs の値(バイアス条件)の一例を示している。
【0010】
データの読み出し時には、Vg 、Vd 、Vs はそれぞれ5 V、1 V、0 Vにされる。データの書込み時には、Vg 、Vs はそれぞれ9 V、0 Vにされ、Vd は”0” データを書込むメモリセルについては5 V、そうでないメモリセル(元の”1” データのままにされるメモリセル)については0 Vにされる。さらに、消去時には、Vg 、Vs はそれぞれ−7 V、10Vにされ、Vd はフローティング状態にされる。
【0011】
データの読み出しは、ドレイン領域に所定の電圧(本例では1 V)を供給した状態でコントロールゲートにゲート電圧Vread (本例では5 V)を供給した時に、セル電流が流れる否かによって判定される。この判定は、図示しないセンスアンプにより、リファレンスセルに流れるリファレンス電流(Iref )との比較により行われる。
【0012】
消去は、P型ウエル領域(図7中73)を共有する複数のメモリセルで一括して行われる。この消去時には、ファウラ・ノルトハイム(F・N)トンネル現象によってフローティングゲート76からP型ウエル領域73に電子が流れ、消去対象のメモリセルは全て”1” cellにされる。
【0013】
書込みはメモリセル1個毎に行われる。”0” データを書込むメモリセルのビット線を5 Vにバイアスして、チャネルホットエレクトロン現象で発生した高エネルギーの電子をフローティングゲート76に注入する。元の”1” データのままとしたい”1” cellのビット線は0 Vにされる。これにより、非書込みのメモリセルでは、フローティングゲート76に対する電子の注入が起きず、閾値電圧Vthの変化は生じない。
【0014】
また、フラッシュメモリでは、書込み時および消去時に、書込みや消去の程度を確認するために書込みベリファイ動作や消去ベリファイ動作が行われる。書込みベリファイ動作は、コントロールゲート77の電圧を、読出し時の電圧Vread(本例では5 V)に比べて高い電圧Vpv(例えば7 V)に設定して”0” 読み動作を行う。そして、書込み動作と書込みベリファイ動作とを交互に繰り返して実行し、書込み対象のメモリセルのデータが全て”0” になったら書込み動作が終了する。
【0015】
消去時の場合には、コントロールゲート77の電圧を、読出し時の電圧Vreadに比べて低い電圧Vev(例えば3.5 V)に設定して”1” 読み動作を行う。そして、消去動作と消去ベリファイ動作とを交互に繰り返して実行し、消去対象のメモリセルのデータが全て”1” になったら消去動作が終了する。これにより、セル電流Icellが十分に確保される。
【0016】
このようにメモリセルのコントロールゲートに供給される電圧は、動作モードに応じて、例えば9 V、7 V、5 V、3.5 Vというように様々の値に変化する。これらの電圧のうち9 V、7 V、5 Vは、外部から供給される電源電圧よりも高い電圧である。
【0017】
上記のような9 V、7 V、5 Vなど、外部から供給される電源電圧よりも高い種々の電圧を生成するために、電源電圧を昇圧する昇圧回路を必要な数だけ設けるようにしており、これら複数の昇圧回路の出力をスイッチによって適宜選択し、メモリセルのコントロールゲートに供給するようにしている。
【0018】
上記したフラッシュメモリなどのように、外部から供給される電源電圧よりも高い種々の電圧をチップ内部で生成してデータ読み出しや書換えを行うメモリでは、電源電圧を昇圧する昇圧回路が用いられている。
【0019】
図11は、従来の昇圧電圧発生回路のシステム構成の一例を示す。図12は、図11の昇圧電圧発生回路の動作を説明するために主要な信号あるいは電圧の波形を示す。
【0020】
図11の昇圧回路の構成は、周知であり、発振回路(OSC )101 、チャージポンプ回路を用いた例えば4個の昇圧回路(PUMP)102 〜105 、電圧検知回路(DETECT)106 が接続されてなる。
【0021】
発振回路101 は、例えば図13に示す構成のリング発振回路からなり、発振活性化信号OSCE入力の論理レベルに応じて発振動作/発振停止が制御され、OSCEが”H” の期間に発振動作し、位相のずれた4個のクロックCLK0〜CLK3を生成し、昇圧回路102 〜105 に供給するものである。
【0022】
各昇圧回路102 〜105 は、例えば図14に示すように、ゲート・ソース同士が接続されたI タイプ(intrinsic type:閾値が0 V近傍)のNMOSトランジスタQとキャパシタC が複数組接続されてなるチャージポンプ回路が2系統設けられ、この2系統のチャージポンプ回路の各出力ノードが共通に接続されてなる。この場合、一方の系統のチャージポンプ回路は、駆動クロックDRV 入力がインバータIV1 を介して供給されることによって昇圧駆動され、電源電圧Vccを昇圧した電圧を出力ノードOUT に出力する。これに対して、他方の系統のチャージポンプ回路は、駆動クロックDRV 入力が二段のインバータIV2 、IV3 を介して供給されることによって昇圧駆動され、電源電圧Vccを昇圧した電圧を出力ノードOUT に出力する。
【0023】
電圧検知回路106 は、例えば図15に示すように、レベルシフト回路107 と、抵抗分圧回路108 と、電圧比較回路109 が接続されて構成され、昇圧活性化信号VPPEが”H” の期間に昇圧電圧VPPの分割電圧Vdiv が基準電圧Vref より高いか低いかを検知し、その結果に応じて発振活性化信号OSCE出力を”L” または”H” にする。
【0024】
前記レベルシフト回路107 は、昇圧電圧VPPがソースに接続されるPMOSトランジスタQP1 、QP2 と、このトランジスタQP1 、QP2 の各ドレインと接地ノードとの間に対応して接続されたNMOSトランジスタQN1 、QN2 と、昇圧活性化信号VPPEが入力し、これを反転してトランジスタQN1 のゲートに入力するインバータIV4と、このインバータIV4 の出力を反転してトランジスタQN2 のゲートに入力するインバータIV5 とからなる。
【0025】
前記抵抗分圧回路108 は、昇圧電圧VPPがソースに接続され、前記レベルシフト回路107 の出力がゲートに入力するPMOSトランジスタQP3 と、このトランジスタQP3 のドレインと接地ノードとの間に直列に接続された電圧分割用の2個の抵抗R1、R2および昇圧活性化信号VPPEがゲートに入力する活性化制御用のNMOSトランジスタQN3 とからなる。
【0026】
前記電圧比較回路109 は、抵抗分圧回路108 の抵抗R1、R2によって分割された分割電圧Vd を基準電圧Vref と比較して前記発振活性化信号OSCEを発生する。
【0027】
次に、上記構成の昇圧電圧発生回路の動作を説明する。
【0028】
電圧検知回路106 において、昇圧活性化信号VPPE入力が”H” になると、インバータIV4 の出力が”L” 、インバータIV5 の出力が”H” となり、レベルシフト回路107 の出力が”L” になる。すると、PMOSトランジスタQP3 がオンし、昇圧電圧VPPが2個の抵抗R1、R2によって分割され、この分割電圧Vdiv が電圧比較回路109 により基準電圧Vref と比較される。昇圧回路102 〜105 の動作直後は昇圧電圧VPPの値が低いので、Vref >Vdiv の関係となり、電圧比較回路109 の出力である発振活性化信号OSCEは”H” になる。
【0029】
発振活性化信号OSCEが”H” になって発振回路101 が発振動作し、位相のずれたクロックCLK0〜CLK3が生成される。4個の昇圧回路102 〜105 は、それぞれ対応して上記クロックCLK0〜CLK3が駆動クロックDRV として入力して昇圧動作を行い、それぞれの出力ノードOUT の電圧が合成されて昇圧電圧VPPとなる。この際、4個の昇圧回路102 〜105 は位相のずれたクロックCLK0〜CLK3で昇圧動作が制御されるので、全体のピーク電流を抑えることができる。
【0030】
電圧検知回路106 は、昇圧電圧VPPが入力し、昇圧活性化信号VPPEが”H” の期間に昇圧電圧VPPが目標値より高くなった(Vref <Vdiv )時を検知すると、発振活性化信号出力OSCEを”L” にし、リング発振回路101 の発振動作を停止させ、昇圧回路102 〜105 の昇圧動作を停止させる。
【0031】
この状態で昇圧電圧VPPが目標値よりも低下すると、発振活性化信号OSCEは再び”H” になり、発振動作が再開され、昇圧回路102 〜105 における電荷の転送動作も再開される。このような動作は、昇圧活性化信号VPPEが”H” の期間中に繰り返して行われ、これにより昇圧電圧VPPが出力される。
【0032】
ところで、図13に示した従来のリング発振回路101 は、発振活性化信号OSCEが”L” になっても直ちにクロックCLK0〜CLK3を停止させることなく、CLK3を出力するまで動作した後に停止する。このため、図12に示すように、昇圧電圧VPPの目標値をVPP2 に設定しても、この目標値VPP2 のレベルを電圧検知回路106が検知した後もしばらくクロックCLK0〜CLK3が発生するので、実際には昇圧電圧VPPが目標オーバー値VPP1 (>VPP2 )のレベルまで上がってしまう。
【0033】
この場合、昇圧回路102 〜105 の電源電圧Vccが高いほど、1クロック動作時の昇圧回路102 〜105 の出力電流が増えるので、目標オーバー値VPP1 のレベルはVcc依存性があり、Vccが高いほどVPP1 のレベルも高くなってしまう。しかし、昇圧電圧VPPはVcc依存性が小さいことが望ましいので、特に広い範囲のVccを補償する場合には、この昇圧電圧VPPのVcc依存性が問題になってくる。
【0034】
【発明が解決しようとする課題】
上記したように発振回路が活性化されている期間に出力する位相がずれた複数のクロックにより駆動される従来の昇圧回路は、昇圧電圧が目標値に達したことを電圧検知回路が検知して発振活性化信号を非活性化した後も、しばらくクロックが入力することに起因してしばらく昇圧動作が継続し、昇圧回路の出力電流が増え、昇圧電圧の電源電圧依存性が大きくなるという問題があった。
【0035】
本発明は上記の問題点を解決するためになされたもので、位相がずれた複数のクロックを発生するための発振回路の発振活性化信号を非活性化した後に直ぐに昇圧動作が停止し、昇圧回路の出力電流の増加を抑制し、昇圧電圧の電源電圧依存性を小さく抑制し得る昇圧電圧発生回路を備えた半導体装置を提供することを目的とする。
【0036】
【課題を解決するための手段】
本発明の半導体装置は、位相のずれた複数のクロックを出力するクロック発生回路と、それぞれ昇圧駆動用クロックが入力し、電源電圧より高い昇圧電圧を発生し、出力ノードが共通に接続された複数の昇圧回路と、前記昇圧電圧を検知して所望の電圧より低い時に第1の論理レベルとなり、高い時に第2の論理レベルとなる検知信号を出力する電圧検知回路と、それぞれ前記複数の各クロック出力及び前記検知信号が入力し、該検知信号が第1の論理レベルの時には前記クロック発生回路の各クロック出力を前記各昇圧駆動用クロックとして転送させて前記昇圧電圧の昇圧動作を開始させ、前記検知信号が第2の論理レベルの時には前記昇圧駆動用クロックの論理レベルを保持して前記昇圧電圧の昇圧動作を停止させ、前記検知信号が第2の論理レベルから第1の論理レベルになった後に前記クロック発生回路の各クロック出力を前記昇圧駆動用クロックとして転送させるタイミングが、前記各クロック出力を転送させた時に保持状態の昇圧駆動用クロックの論理レベルが変化しないタイミングに設定される複数のクロック制御回路とを具備することを特徴とする。
【0037】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0038】
<第1の実施の形態>
図1は、本発明の第1の実施の形態に係る半導体メモリに設けられている昇圧電圧発生回路のシステム構成を示している。図2は、図1の回路の動作を説明するために主要信号あるいは主要電圧の波形を示す。
【0039】
図1において、発振回路(OSC )11は、発振活性化信号OSCEが”Hの期間に動作し、位相のずれた例えば4個のクロックCLKi(i=0 〜3 )を生成するものであり、例えば図13を参照して前述したリング発振回路101 と同様に構成されたリング発振回路からなる。
【0040】
4個のクロック制御回路(DRVGEN)121 〜124 は、前記発振活性化信号OSCEが共通に入力するとともにそれぞれ対応して前記クロックCLKiが入力し、4個の昇圧駆動クロックDRVi(i=0 〜3 )を生成する。
【0041】
4個の昇圧回路(PUMP)131 〜134 は、上記昇圧駆動クロックDRVi(i=0 〜3 )が対応して入力して昇圧動作を行い、電源電圧Vccを昇圧した電圧をそれぞれの出力ノードOUT に出力し、各出力ノードOUT の電圧が合成されて昇圧電圧VPPとなるものであり、例えば図14を参照して前述した昇圧回路102 〜105 と同様に構成されている。
【0042】
電圧検知回路(DETECT)14は、昇圧電圧VPPが入力し、昇圧活性化信号VPPEが”H” の期間に昇圧電圧VPPが目標値より高いか低いかに応じて発振活性化信号OSCE出力を”L” または”H” にするものである。この場合、目標値を検知すると、発振活性化信号出力OSCEを”L” にし、リング発振回路11の動作を停止し、各昇圧回路131 〜134 の昇圧動作を停止させるものであり、例えば図15を参照して前述した電圧検知回路106 と同様に構成されている。
【0043】
上記構成の昇圧電圧発生回路において、電圧検知回路14に入力する昇圧活性化信号VPPEが”H” になると、発振活性化信号OSCEが”H” になってリング発振回路11が動作し、位相のずれた4個のクロックCLKiが生成される。これにより、位相のずれた4個の昇圧駆動クロックDRViが生成され、4個の昇圧回路131 〜134 が昇圧動作を行い、昇圧電圧VPPが得られる。この際、4個の昇圧回路131 〜134 は、位相のずれた昇圧駆動クロックDRViで昇圧動作が制御されるので、全体のピーク電流を抑えることができる。
【0044】
電圧検知回路14は、昇圧活性化信号VPPEが”H” の期間に昇圧電圧VPPが目標値より高い時を検知すると、発振活性化信号OSCE出力を”L” にし、リング発振回路11の動作を停止させるとともにその時点の昇圧駆動クロックDRViを保持させることにより、昇圧回路131 〜134 の昇圧動作を停止させる。
【0045】
図3(a)は、図1中のクロック制御回路121 〜124 のうちの1個を代表的に取り出して一例を示す回路図である。
【0046】
図3(a)において、リング発振回路(図1中11)から入力するクロックCLKiはクロックトインバータ31に入力し、このクロックトインバータ31の出力は2個のインバータが逆並列接続されてなるラッチ回路32を経て対応する昇圧回路(図1中131 〜134 )の昇圧駆動クロックDRViとなる。
【0047】
33は上記クロックトインバータ31の活性化制御を行う制御回路である。この制御回路33は、発振活性化信号OSCEが入力するインバータ34と、前記クロックCLKiおよび昇圧駆動クロックDRViが入力する排他的ノアゲート35と、上記インバータ34の出力をリセット入力、前記排他的ノアゲート35の出力をセット入力とするフリップフロップ回路36とからなる。そして、このフリップフロップ回路36のセット出力が前記クロックトインバータ31の活性化制御信号として供給される。
【0048】
図3(b)は、図1中のクロック制御回路121 〜124 のうちの1個を代表的に取り出して他の例を示す回路図である。
【0049】
このクロック制御回路は、図3(a)を参照して前述したクロック制御回路と比べて、CLKi入力と昇圧駆動クロックDRViとの間の経路の反転段数が奇数である(例えばクロックCLKiはインバータ30を経てクロックトインバータ31に入力する)点、これに伴って排他的ノアゲート35に代えて排他的オアゲート37が用いられている点が異なり、その他は同じであるので図3(a)中と同一符号を付している。
【0050】
次に、図2を参照して図1の回路と図3(a)の回路の動作を説明する。
【0051】
図3(a)のクロック制御回路において、発振活性化信号OSCEが”H” の時には、インバータ34の出力が”L” 、フリップフロップ回路36のセット出力が”H” であり、クロックトインバータ31を活性化する。これにより、クロックCLKiに対応して昇圧駆動クロックDRViが変化し、対応する昇圧回路131 〜134 の昇圧動作が行われ、昇圧電圧VPPが得られる。
【0052】
上記昇圧電圧VPPが目標値のレベルより高い/低いに応じて、図1の電圧検知回路14は発振活性化信号OSCEを”L” /”H” にする。発振活性化信号OSCEが”L” になると、インバータ34の出力が”H” になり、フリップフロップ回路36のセット出力が”L” になり、クロックトインバータ31が非活性化され、CLKi入力は転送されなくなる。これにより、その時点の昇圧駆動クロックDRViの論理レベルがラッチ回路32により保持され、昇圧駆動クロックDRViは変化しなくなり、対応する昇圧回路131 〜134 の昇圧動作が停止する。したがって、図1の電圧検知回路14が昇圧電圧VPPの目標値のレベルを検知した後、昇圧電圧VPPの不要な上昇を引き起こさない。
【0053】
その後、昇圧電圧VPPが検知抵抗やデバイスのリーク電流により次第に低下し、昇圧電圧VPPが目標値のレベルより下がると、発振活性化信号OSCEが再び”H” になる。この後、CLKi入力の論理レベルが所定の論理レベルになると、フリップフロップ回路36をセットさせてセット出力を”H” にし、クロックトインバータ31を再び活性化してCLKi入力と昇圧駆動クロックDRViとの間の経路をオンさせ、昇圧動作を再開させる。
【0054】
昇圧動作の再開により、数回の昇圧動作で昇圧電圧VPPのレベルが回復し、発振活性化信号OSCEが再び”L” になると、CLKi入力と昇圧駆動クロックDRViとの間の経路は再びオフになる。本例では、昇圧駆動クロックDRViの変化が2回(昇圧駆動クロックDRV0の立上がりおよび立下がり)の昇圧動作で昇圧電圧VPPのレベルが回復しており、昇圧電圧VPPのオーバーシュートは小さくなっている。したがって、従来例では、昇圧動作を再開する際に昇圧駆動クロックDRViの変化が8回程度の昇圧動作で昇圧電圧VPPのレベルが回復しているのに比較して、昇圧電圧VPPのオーバーシュートは1/4程度で済む。
【0055】
ところで、前記したように昇圧動作を再開させる際、クロックトインバータ31の活性化タイミングを選択設定することにより、CLKi入力がクロックトインバータ31を転送された時に保持状態の昇圧駆動クロックDRViの論理レベルが変化しないようにし、昇圧電圧VPPの不要な上昇を引き起こさないように昇圧動作を再開させ、昇圧電圧VPPのVcc依存性を小さくすることが望ましい。
【0056】
そのためには、図3(a)に示したクロック制御回路のように、CLKi入力と昇圧駆動クロックDRViとの間の経路の反転段数が偶数であれば、CLKi入力の論理レベルが保持状態の昇圧駆動クロックDRViの論理レベルに一致した時を検知し、この検知信号によりフリップフロップ回路36をセットさせてそのセット出力(クロックトインバータ31の活性化信号)を”H” にさせればよい。
【0057】
これに対して、図3(b)に示したクロック制御回路のように、CLKi入力と昇圧駆動クロックDRViとの間の経路の反転段数が奇数であれば、CLKi入力の論理レベルが保持状態の昇圧駆動クロックDRViの論理レベルに不一致の時を検知し、この検知信号によりフリップフロップ回路36をセットさせてそのセット出力(クロックトインバータ31の活性化信号)を”H” にさせればよい。
【0058】
なお、図1中の昇圧回路131 〜134 は、図14に示した昇圧回路102 〜105 と同様に、2系統のチャージポンプ回路が対応して昇圧駆動クロックDRViの立上がり時および立下がり時にそれぞれ昇圧駆動され、それぞれの出力が合成されているが、昇圧駆動クロックDRViの立上がり時に昇圧駆動される1系統のチャージポンプ回路を用いるようにしてもよい。
【0059】
<第2の実施の形態>
図4は、本発明の第2の実施の形態に係る半導体メモリに設けられている昇圧電圧発生回路のシステム構成を示している。図5は、図4の昇圧電圧発生回路の動作を説明するために主要信号あるいは主要電圧の波形を示す。
【0060】
図4の昇圧電圧発生回路は、図1を参照して前述した昇圧電圧発生回路と比べて、クロック制御回路(DRVGEN)121 〜124 に代えて構成を簡略化したクロック制御回路(CLKSW )121a〜124aを用いた点が異なり、その他は同じであるので同一符号を付している。
【0061】
図6は、図4中のクロック制御回路121a〜124aのうちの1個を代表的に取り出して示す回路図である。
【0062】
このクロック制御回路は、図3(a)を参照して前述したクロック制御回路と比べて、クロックトインバータ31の活性化信号として発振活性化信号OSCEが使用されており、制御回路33が省略され、構成が簡単化されている点が異なり、その他は同じであるので図3(a)中と同一符号を付している。
【0063】
このクロック制御回路は、発振活性化信号OSCEが”L” になると、その時点の昇圧駆動クロックDRViを保持し、CLKi入力を転送しない。したがって、図1の電圧検知回路14が昇圧電圧VPPの目標値のレベルを検知した後、昇圧電圧VPPの不要な上昇を引き起こさない。
【0064】
その後、昇圧電圧VPPが検知抵抗やデバイスのリーク電流により次第に低下し、昇圧電圧VPPが目標値のレベルより下がって発振活性化信号OSCEが再び”H” になると、CLKi入力の論理レベルに関係なく、直ちにクロックトインバータ31を活性化して昇圧動作を再開させる。
【0065】
この際、仮にCLKi入力の論理レベルと保持状態の昇圧駆動クロックDRViの論理レベルが反転関係にあった場合には、発振活性化信号OSCEが”H” になった瞬間に昇圧駆動クロックDRViが”H” になる可能性がある。この時、図4の4個の昇圧回路131 〜134 が同時に活性化して昇圧動作すると、ピーク電流が増えてしまう。しかし、この現象は、昇圧動作再開時のみの短期間であり、この短期間のピーク電流の増加が問題とならない場合には、第2の実施の形態でも支障はない。
【0066】
なお、前記昇圧動作を再開させると、数回の昇圧動作で昇圧電圧VPPのレベルが回復し、発振活性化信号OSCEが再び”L” になると、CLKi入力と昇圧駆動クロックDRViとの間の経路は再びオフになる。本例では、昇圧駆動クロックDRViの変化が5回(昇圧駆動クロックDRV0の立上がりおよび立下がり、DRV1の立上がりおよび立下がり、DRV2の立上がり)の昇圧動作で昇圧電圧VPPのレベルが回復しており、昇圧電圧VPPのオーバーシュートは小さくなっている。したがって、従来例では、昇圧動作を再開する際に昇圧駆動クロックDRViの変化が8回程度の昇圧動作で昇圧電圧VPPのレベルが回復しているのに比較して、昇圧電圧VPPのオーバーシュートは5/8程度で済む。
【0067】
なお、本発明に係る昇圧電圧発生回路は、フラッシュメモリの読み出しワード線電圧、書込みワード線電圧、書込みビット線電圧、消去電圧の発生回路に適用可能である。
【0068】
図16は、本発明を適用可能なフラッシュメモリの全体構成の一例を概略的に示すブロック図である。図16において、アドレスラッチ(Address latch )161 は、外部のアドレスバス(Address bus )からアドレスを受けてラッチする。アドレスカウンタ(Address counter )162 は、アドレスラッチ161 のラッチアドレスを受けてカウントする。アドレスバッファ(Address buffer)163 は、アドレスカウンタ162 のカウント出力を受け、読み出しまたは書込みまたは消去するメモリセルに対応した内部アドレスを出力する。
【0069】
I/O バッファ(I/O buffer )164 は、外部のデータバス(Data bus)との内部のデータラッチ(Data latch)165 と間で読み出しデータ/書込みデータを授受する。センスアンプ(sense amp )166 は、読み出し時にメモリセルアレイ(Memory Cell Array )167 内のメモリセルのデータをカラムゲート回路(column gates)168 を介してセンスしてデータラッチ(Data latch)165 に出力する。
【0070】
書込み回路(Program circuit )169 は、書込み時にデータラッチ165 から供給される書込みデータが入力し、カラムゲート回路(column gates)168 を介してメモリセルアレイ(Memory Cell Array )167 内の対応するビット線に書込み電圧を供給する。
【0071】
コマンドレジスタ(Command register)170 は、外部のコントロールバス(Control bus )から入力されるコマンド(書込みや消去コマンドなど)を保持する。コントローラ(Controller)171 は、コマンドレジスタ170 で保持されているコマンドを受けて、メモリ内の各回路を制御するための制御信号を発生する。
【0072】
ロウデコーダ(Row decoder )172 は、アドレスバッファ163 から出力される内部アドレスを受け、メモリセルアレイ167 内の対応するワード線を選択する。カラムデコーダ(Column decoder)173 は、アドレスバッファ163 から出力される内部アドレスを受け、カラムゲート回路168 内のカラムゲートを内部アドレスに応じて選択駆動する。これにより、メモリセルアレイ167 内の選択ビット線が、カラムゲート回路168 を介してセンスアンプ166 に接続される。
【0073】
チャージポンプ回路(Charge pumps)174 は、外部電源電圧を昇圧して書込み用の5 Vの電圧、消去用の10V(Vpp )及び−7 Vの電圧を発生する。このチャージポンプ回路(Charge pumps)174 を含む昇圧電圧発生回路に本発明を適用可能である。
【0074】
上記チャージポンプ回路174 で発生された書込み用の5 Vの電圧は書込み回路169 に供給され、−7 Vの電圧はメモリセルアレイ167 に供給され、10Vの電圧Vpp はレギュレータ回路(Regulator )175 に供給される。
【0075】
このレギュレータ回路175 は、メモリセルの書込み時や読み出し時にワード線、つまりメモリセルのコントロールゲートに供給するための種々の電圧Vregを、1つのチャージポンプ回路174 で得られる電圧から時系列的に順次出力することが可能である。これにより、フラッシュメモリは、いくつものチャージポンプ回路を設ける必要がなくなり、この結果、チップ全体の面積の大型化を防ぐことができる。しかも、チャージポンプ回路174 には比較的大きな電流が流れ、消費電流が多いために、チャージポンプ回路174 の数を減らすことによって、チップ全体の消費電流を削減することができる。
【0076】
なお、レギュレータ回路175 で発生された電圧Vregはロウデコーダ172 を経由してメモリセルアレイ167 内のワード線、つまりメモリセルのコントロールゲートに供給される。
【0077】
なお、本発明に係る昇圧電圧発生回路は、上記フラッシュメモリに限らず、他のメモリ、DRAM、SRAM、強誘電帯RAM、磁性メモリなどにおける昇圧電圧発生回路にも適用することが可能である。
【0078】
【発明の効果】
上述したように本発明の半導体装置によれば、オシレータの出力クロックを昇圧駆動クロックとして供給するか否かを昇圧電圧検知回路の出力信号で直接制御することができるので、昇圧電圧が設定値に達してからオシレータの動作が停止するまでの昇圧動作を防止でき、その結果、昇圧電圧レベルの制御を精度よく行うことができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体メモリに設けられている昇圧電圧発生回路のシステム構成を示すブロック図。
【図2】図1の回路の動作を説明するために主要信号、主要電圧の波形を示す図。
【図3】図1中のクロック制御回路のうちの1個を代表的に取り出して一例および他の例を示す回路図。
【図4】本発明の第2の実施の形態に係る半導体メモリに設けられている昇圧電圧発生回路のシステム構成を示すブロック図。
【図5】図4の回路の動作を説明するために主要信号、主要電圧の波形を示す図。
【図6】図4中のクロック制御回路のうちの1個を代表的に取り出して一例を示す回路図。
【図7】フラッシュメモリにおける1つのメモリセルの素子断面構造を示す図。
【図8】NOR型フラッシュメモリのメモリセルアレイの回路例を示す図。
【図9】図8のフラッシュメモリの動作時に、メモリセルのコントロールゲートに供給されるゲート電圧と、メモリセルのドレインに流れるドレイン電流との関係を示す図。
【図10】図8のフラッシュメモリの動作時(データの読み出し、書込み、消去時)にメモリセルに対して供給されるゲート電圧Vg 、ドレイン電圧Vd 、ソース電圧Vs の値(バイアス条件)の一例を示す図。
【図11】従来の昇圧電圧発生回路のシステム構成を示すブロック図。
【図12】図11の回路の動作を説明するために主要な信号、電圧の波形を示す図。
【図13】図11中のオシレータの一例を示す回路図。
【図14】図11中の昇圧回路の一例を示す回路図。
【図15】図11中の検知回路の一例を示す回路図。
【図16】本発明を適用したフラッシュメモリの全体構成を概略的に示すブロック図。
【符号の説明】
11…リングオシレータ(OSC )、
121 〜124 …クロック制御回路(DRVGEN)、
131 〜134 …昇圧回路(PUMP)、
14…検知回路(DETECT)。
Claims (4)
- 位相のずれた複数のクロックを出力するクロック発生回路と、
それぞれ昇圧駆動用クロックが入力し、電源電圧より高い昇圧電圧を発生し、出力ノードが共通に接続された複数の昇圧回路と、
前記昇圧電圧を検知して所望の電圧より低い時に第1の論理レベルとなり、高い時に第2の論理レベルとなる検知信号を出力する電圧検知回路と、
それぞれ前記複数の各クロック出力及び前記検知信号が入力し、該検知信号が第1の論理レベルの時には前記クロック発生回路の各クロック出力を前記各昇圧駆動用クロックとして転送させて前記昇圧電圧の昇圧動作を開始させ、前記検知信号が第2の論理レベルの時には前記昇圧駆動用クロックの論理レベルを保持して前記昇圧電圧の昇圧動作を停止させ、前記検知信号が第2の論理レベルから第1の論理レベルになった後に前記クロック発生回路の各クロック出力を前記昇圧駆動用クロックとして転送させるタイミングが、前記各クロック出力を転送させた時に保持状態の昇圧駆動用クロックの論理レベルが変化しないタイミングに設定される複数のクロック制御回路
とを具備することを特徴とする半導体装置。 - 前記複数の各クロック制御回路は、前記クロック発生回路のクロック出力を転送させる経路の反転段数が偶数であり、前記クロック出力の論理レベルが保持状態の昇圧駆動用クロックの論理レベルに一致した時を検知した時に前記クロック出力を転送させることを特徴とする請求項1記載の半導体装置。
- 前記複数の各クロック制御回路は、前記クロック発生回路のクロック出力を転送させる経路の反転段数が奇数であり、前記クロック出力の論理レベルが保持状態の昇圧駆動用クロックの論理レベルに不一致となった時を検知した時に前記クロック出力を転送させることを特徴とする請求項1記載の半導体装置。
- 前記複数の各昇圧回路は、内蔵のメモリセルのデータ消去あるいは書込みあるいは読み出しの際に使用される高電圧を発生することを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
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