JP6769490B2

JP6769490B2 - 集積回路装置

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Description

本発明は、動作モードを切り替えることのできる集積回路装置に関する。

近時、例えばスイッチング電源用の制御ＩＣとして、ＩＰＭ（インテリジェント・パワー・モジュール）と称される高機能化された集積回路装置が種々開発されている。この種の集積回路装置は、概略的には所定の処理機能を実行する回路装置本体と、外部の制御装置との間でデータ通信する通信制御回路とを備えて構成される。回路装置本体は、例えば所定の制御情報に従って電力用半導体スイッチング素子をオン・オフ駆動するものからなる。また通信制御回路は、例えば回路装置本体の動作状態や各種の検出情報を制御装置に伝達したり、或いは制御装置からの指令の下で電力用半導体スイッチング素子をオン・オフ駆動する上での制御情報等を回路装置本体に与える役割を担う。

このような集積回路装置と制御装置との間でのデータ通信は、例えば特許文献１に開示されるように、一般的には通信クロックに同期したシリアル通信によって行われる。また特許文献１に開示される集積回路装置においては、該集積回路装置が備えるデータ通信用の複数の通信端子（ポート）から回路装置本体が生成したパルス信号を外部出力することが行われる。更には制御装置から通信端子（ポート）を通して集積回路装置に制御信号を入力し、集積回路装置をパラメータ設定モードにして回路装置本体が実行する処理機能に対する各種のパラメータを設定することも行われる。

ちなみにシリアル通信は、集積回路装置をシリアル通信モードに設定して実行され、またパルス信号の外部出力は、集積回路装置をパルス出力モードに設定して実行される。そしてシリアル通信モードまたはパルス出力モードからパラメータ設定モードへの移行は、制御装置側から集積回路装置の特定の通信端子（ポート）に与える制御信号を［Ｌ］レベルにし、集積回路装置における回路装置本体の処理動作に割り込みを掛ける。そして集積回路装置においては所定の割り込み処理後における特定の通信端子の論理状態を調べることによってパラメータ設定モードへの移行が検出される。具体的には特許文献１に開示される例ではシリアル通信モードにおいては集積回路装置側からのリクエスト要求に用いられ、パルス出力モードにおいては使用されることのない集積回路装置の端子Ｔ３の電圧を、制御装置側から制御する。そして集積回路装置は、所定の割り込み処理後に端子Ｔ３の電圧（論理状態）に応じてパラメータ設定モードに移行する。

特開２０１１−６４４７０号公報

しかしながら特許文献１に開示される動作モードの切り替え処理においては、図１１(ａ)(ｂ)に示すように、集積回路装置に対して割り込み処理を掛けた後、その時の動作モードに応じて端子Ｔ３に加える制御信号を制御装置側から制御することが必要である。具体的には制御装置は、その時の動作モードに応じたタイミングで集積回路装置が、その端子Ｔ３の制御信号（電圧）を認識し得るように、制御信号の生成タイミングを制御することが必要である。

換言すれば制御装置は、集積回路装置の動作モードに応じたタイミングで制御信号を生成することが必要であり、一方、集積回路装置は、その時の動作モードに応じたタイミングで制御信号を検出することが必要である。これ故、制御装置および集積回路装置においては、制御信号の生成タイミング、およびその検出タイミングを管理する為のタイマー回路をそれぞれ備えることが必要である。従って制御装置および集積回路装置の回路構成規模が大掛かりになることが否めない。

また制御装置が生成する制御信号は通信クロックに同期したものであるが、集積回路装置における制御信号の検出は、専ら、集積回路装置の内部クロックに同期して実行される。この為、制御装置から集積回路装置に対して制御信号を確実に伝達するには、制御装置おける制御信号の生成タイミング、および集積回路装置における制御信号の検出タイミングにそれぞれ時間的余裕を持たせることが必要である。

本発明はこのような事情を考慮してなされたもので、その目的は、簡易にして効果的に動作モードを切り替えることのできる集積回路装置を提供することにある。

上述した目的を達成するべく本発明に係る集積回路装置は、
電源投入時にリセット動作を実行するリセット回路を備える集積回路装置であって、
所定の処理機能を実行する回路装置本体と、
前記リセット回路によるリセット動作の解除後に、所定の入力端子へ入力される信号に基づいて前記回路装置本体の動作モードを決定する動作モード決定回路と、
外部の制御装置との間でデータ通信する通信制御回路と、
を更に備え、
前記動作モード決定回路は、前記リセット動作の解除後に内部クロックの変化に同期して前記所定の入力端子に入力される信号を保持し、この保持された信号に基づいて前記動作モードを前記処理機能を実行する通常モードまたは前記処理機能の実行条件を設定するデバッグモードに決定し、
前記動作モード決定後、前記所定の入力端子を通じて、前記データ通信に用いられる通信信号を入力可能に構成されていることを特徴とする。

特に本発明に係る集積回路装置における前記動作モード決定回路は、前記動作モード決定後に、前記リセット回路によるリセット動作まで前記動作モードを継続するとよい。

また、前記リセット回路は、前記回路装置本体の前記デバッグモードによるデバッグ処理後にもリセット動作を実行するとよい。

本発明によれば、動作モードを、簡易な制御の下で切り替えることができる。従ってその実用的利点が多大である。

本発明の一実施形態に係る集積回路装置の概略構成図。図１に示す集積回路装置における動作モードの切り替え手順を示す状態遷移図。図１に示す集積回路装置における動作モード決定回路の構成例を示す図。図３に示す動作モード決定回路において通常モードを決定する際の動作状態を示すタイミング図。図３に示す動作モード決定回路においてデバッグモードを決定する際の動作状態を示すタイミング図。図３に示す動作モード決定回路において制御装置との間での通信を伴わない通常モードを決定する際の動作状態を示すタイミング図。動作モード決定回路の別の構成例を示す図。図７に示す動作モード決定回路においてデバッグモードを決定する際の動作状態を示すタイミング図。図７に示す動作モード決定回路においてデバッグモードを決定する際の動作状態を示すタイミング図。動作モード決定回路の更に別の構成例を示す図。制御装置側から集積回路装置の動作モードの切り替えを制御する上での、従来のシステムにおける割り込み処理の手順の例を示す図。

以下、図面を参照して本発明の一実施形態に係る集積回路装置について説明する。

図１は本発明の一実施形態に係る集積回路装置１の概略構成を示す図である。また図１において２は集積回路装置１との間でデータ通信する外部の制御装置である。この制御装置２は、集積回路装置１に対してその電源をオン・オフする電源印加信号ＰＯＷを出力すると共に、集積回路装置１の出力信号ＶＯＵＴを受信する機能を備える。更に制御装置２は、集積回路装置１に対して所定周波数の通信クロックＳＣＬを出力すると共に、この通信クロックＳＣＬに同期させて該集積回路装置１との間で通信データＳＤＡを送受信する機能を備える。

このような制御装置２に対して本発明に係る集積回路装置１は、基本的には所定の処理機能を実行する回路装置本体３と、制御装置２との間でデータ通信する通信制御回路４とを備える。回路装置本体３は、基本的には通常モードが設定された状態において制御装置２との間でデータ通信しながら、例えば図示しない半導体スイッチング素子をオン・オフ駆動する等の所定の処理機能を実行する。

尚、集積回路装置１には、回路装置本体３および通信制御回路４の動作タイミングを定める所定周波数の内部クロックＣＬＫを生成する発振器５が設けられている。更に集積回路装置１には、電源投入時および後述するデバッグモードによるデバッグ処理後の予め定められたタイミングで回路装置本体３および通信制御回路４をそれぞれリセットする為のリセット信号ＺＲＳＴを所定期間に亘って生成するリセット回路６が設けられている。特にリセット回路６は、内部クロックＣＬＫに同期した、タイミングでリセット信号ＺＲＳＴを解除する。また集積回路装置１には、回路装置本体３の処理機能の実行条件を設定する為のプログラムや各種パラメータを記憶した、例えばＥＰＲＯＭからなるメモリ７が設けられている。

ここで集積回路装置１の上述したデバッグモードは、回路装置本体３が所定の処理機能を実行する通常モードに代えて設定される。そしてこのデバッグモードにおいては、制御装置２との間でのデータ通信に基づいてメモリ７に記憶されたパラメータを用いて回路装置本体３に対するパラメータの設定（デバッグ）が行われる。このデバッグ処理によって回路装置本体３の処理機能の実行条件等が変更設定される。尚、このデバッグモードは、基本的には集積回路装置１の電源投入時に設定されるが、制御装置２からの指示に基づいて集積回路装置１の電源がオフにされた後、電源が再投入された際にも実行される。

図２は集積回路装置１に設定される動作モードの切り替え手順を示す状態遷移図である。集積回路装置１は、該集積回路装置１の電源投入時にアイドル状態Ａに設定される。ちなみに集積回路装置１の電源投入は、制御装置２側から集積回路装置１に対して電源印加信号ＰＯＷを加えることによって行われる。集積回路装置１は、このアイドル状態Ａにおいて、例えば通信制御回路４に設けられた動作モード決定回路８を所定のタイミングで動作させる。このタイミングは、アイドル状態Ａの設定タイミングか、或いは電源投入時点から所定の遅延時間を経過したリセット解除タイミングとして設定される。すると動作モード決定回路８は、上述したタイミングにおいて制御装置２側から与えられる、例えば通信クロックＳＣＬが入力される通信端子の電圧（論理状態）を後述するように内部クロックＣＬＫに従って調べる。そして動作モード決定回路８は、検出された通信端子の電圧（論理状態）に応じてデバッグモードＢを設定するか、或いは通常モードＣを設定するかを決定する。

ちなみに動作モード決定回路８は、該動作モード決定回路８が出力する動作モード出力値ＤＭＯＤＥを［Ｌ］レベルに設定することで、集積回路装置１の動作モードを通常モードＣに設定する。また動作モード決定回路８は、動作モード出力値ＤＭＯＤＥを［Ｈ］レベルに設定することで、集積回路装置１の動作モードをデバッグモードＢに設定する。

デバッグモードＢが設定された集積回路装置１は、図２に示すように通信制御回路４に対して制御信号［acc_req］を出力して所定のデバッグ処理を開始する。そして集積回路装置１は、回路装置本体３に対するパラメータの設定（デバッグ）が終了した際には、図２に示すように通信制御回路４に対して制御信号［acc_end］を出力してデバッグモードＢを解除する。このデバッグモードＢの解除によって集積回路装置１はアイドル状態Ａに復帰する。

これに対して通常モードＣが設定された集積回路装置１は、例えば制御装置２との間でデータ通信を行いながら回路装置本体３を動作させ、所定の処理機能を実行させる。尚、回路装置本体３が所定の処理機能を実行する上で制御装置２との間でのデータ通信が不要である場合でも通常モードＣが設定されることは言うまでもない。そして集積回路装置１が通常モードＣに設定されている状態において回路装置本体３による所定の処理機能の実行が不要となった場合には、制御装置２側からの電源印加信号ＰＯＷの出力を停止させることで集積回路装置１の電源がオフにされる。これによって集積回路装置１に設定された通常モードＣが解除される。尚、電源印加信号ＰＯＷの出力の停止は、制御装置２の電源オフによっても行われる。

その後、集積回路装置１を起動させるべく制御装置２側から電源印加信号ＰＯＷを加えて集積回路装置１の電源を再投入すると、これによって集積回路装置１がアイドル状態Ａに設定される。すると上述した如く動作モード決定回路８が動作し、集積回路装置１をデバッグモードＢに設定するか、或いは通常モードＣに設定するかを択一的に決定することになる。

さて集積回路装置１の動作モードを決定する上で重要な役割を担う動作モード決定回路８は、例えば図３に示すように構成される。この動作モード決定回路８は、リセット動作が解除された後に内部クロックＣＬＫに同期して動作するフリップフロップＦＦ１を備える。このフリップフロップＦＦ１は、リセット回路６が出力するリセット信号ＺＲＳＴが［Ｌ］レベルで入力されるとリセット動作し、その出力端子Ｑ（論理出力ＤＥＴ）を［Ｌ］レベルにリセットする。そしてフリップフロップＦＦ１は、リセット信号ＺＲＳＴの［Ｈ］レベルで解除された後の内部クロックＣＬＫの最初の立ち上がりタイミングｔ１に同期して入力端子Ｄに与えられた信号の論理出力を出力端子Ｑにセットする。

具体的にはフリップフロップＦＦ１の入力端子Ｄには、セレクタＳＥＬにより選択された信号が入力される。このセレクタＳＥＬは、２入力選択型のものであって、後述するプリセット型フリップフロップ回路８ｂの論理出力ＣＬＫＷＡＩＴに応じてその入力を選択する。

即ち、セレクタＳＥＬは、論理出力ＣＬＫＷＡＩＴが［Ｈ］レベルのときに通信端子に与えられる通信クロックＳＣＬを選択する。またセレクタＳＥＬは、論理出力ＣＬＫＷＡＩＴが［Ｌ］レベルのときにフリップフロップＦＦ１の論理出力ＤＥＴを選択する。タイミングｔ１においては、後述するように論理出力ＣＬＫＷＡＩＴが［Ｈ］レベルに設定されていることから、セレクタＳＥＬは、通信端子に与えられる通信クロックＳＣＬを選択してフリッププロップＦＦ１の入力端子Ｄに与える。この結果、フリップフロップＦＦ１には、タイミングｔ１においてセレクタＳＥＬにより選択されて入力端子Ｄに与えられる通信クロックＳＣＬの論理状態がその出力端子Ｑにセットされる。

またフリップフロップＦＦ１の論理出力ＤＥＴは、セレクタＳＥＬに戻される。このときには、後述するようにタイミングｔ１よりも内部クロックＣＬＫの１クロック分遅れて論理出力ＣＬＫＷＡＩＴが［Ｌ］レベルに設定されている。この結果、１クロック分遅れた内部クロックＣＬＫの次の立ち上がりタイミングｔ２において、セレクタＳＥＬはフリップフロップＦＦ１の論理出力ＤＥＴを選択し、フリップフロップＦＦ１の入力端子Ｄに与える。これによってタイミングｔ１においてフリップフロップＦＦ１の入力端子Ｄに与えられた通信クロックＳＣＬの論理状態がフリップフロップＦＦ１により保持される。このフリップフロップＦＦ１により保持された通信クロックＳＣＬの論理状態は、リセット信号ＺＲＳＴによりフリップフロップＦＦ１がリセットされるまで継続する。

更に、動作モード決定回路８は、リセット型フリップフロップ回路８ａを構成するフリップフロップＦＦ１よりも多段に設けられた、例えば２段のフリップフロップＦＦ２,ＦＦ３からなるプリセット型フリップフロップ回路８ｂを備える。これらのフリップフロップＦＦ２,ＦＦ３は、リセット信号ＺＲＳＴが［Ｌ］レベルで入力されるとプリセット動作して、その論理出力を［Ｈ］レベルにセットする。そしてフリップフロップＦＦ２,ＦＦ３は、リセット信号ＺＲＳＴが［Ｈ］レベルで解除された後の内部クロック信号ＣＬＫの最初の立ち上がりタイミングｔ１に同期してセット動作し、その入力端子Ｄに与えられている論理状態をセットする。

具体的にはフリップフロップＦＦ２は、タイミングｔ１において、接地電位（０Ｖ）に設定されている入力端子Ｄの状態をその出力端子Ｑ（論理出力ＣＷ１）にセットする。特に初段のフリップフロップＦＦ２は、タイミングｔ１において［Ｌ］レベルにセットされ、［Ｌ］レベルの論理出力ＣＷ１を生成する。また次段のフリップフロップＦＦ３は、タイミングｔ１に続く内部クロック信号ＣＬＫの次の立ち上がりタイミングｔ２において、その前段のフリップフロップＦＦ２の論理出力ＣＷ１をセットし、［Ｌ］レベルの論理出力ＣＬＫＷＡＩＴをその出力端子Ｑに出力する。

このプリセット型フリップフロップ回路８ｂの論理出力ＣＬＫＷＡＩＴは、セレクタＳＥＬの選択動作を制御する信号として用いられる。この結果、タイミングｔ２において［Ｌ］レベルの論理出力ＣＬＫＷＡＩＴが与えられたセレクタＳＥＬは、前述したように通信クロックＳＣＬの論理状態を示す信号に代えてリセット型フリップフロップ回路８ａの論理出力ＤＥＴを選択する。

またプリセット型フリップフロップ回路８ｂの論理出力ＣＬＫＷＡＩＴは、オア回路８ｃに与えられる。そしてオア回路８ｃは、論理出力ＣＬＫＷＡＩＴまたはリセット型フリップフロップ回路８ａの論理出力ＤＥＴを回路装置本体３の動作モードを決定する動作モード出力値ＤＭＯＤＥとして出力する。この結果、タイミングｔ２の後には、リセット信号ＺＲＳＴが与えられるまで、その後の通信クロックＳＣＬの論理状態の変化に拘わることなくリセット型フリップフロップ回路８ａの論理出力ＤＥＴがオア回路８ｃを経て出力される。そしてこの論理出力ＤＥＴに従って動作モード出力値ＤＭＯＤＥが確定される。

ここで動作モード出力値ＤＭＯＤＥに従って集積回路装置１が通常モードＣに設定された後には、リセット回路６がリセット信号ＺＲＳＴを［Ｌ］レベル出力するまでフリップフロップＦＦ１の入力端子Ｄには、フリップフロップＦＦ１の論理出力ＤＥＴが入力される。従って所定の周期で繰り返し与えられる内部クロック信号ＣＬＫの入力数に拘わることなくフリップフロップＦＦ１の論理出力ＤＥＴが保持される。この結果、或るタイミングで通信クロックＳＣＬの論理状態が［Ｈ］レベルとなった時点から、制御装置２との間での通信クロックＳＣＬを用いた通信データＳＤＡの通信が可能となる。

図４〜図６は、上述した如く構成された動作モード決定回路８の動作を示すタイミング図である。尚、図４は通常モードの設定時のタイミング図を示しており、図５はデバッグモードの設定時のタイミング図を示している。そして図６は、制御装置２との間でのデータ通信を伴わない場合の通常モードの設定時におけるタイミング図を示している。

このように構成された動作モード決定回路８によれば、図４に示すようにタイミングｔ１において内部クロック信号ＣＬＫが［Ｈ］レベルに立ち上がると、プリセット型フリップフロップ回路８ｂにおけるフリップフロップＦＦ２の論理出力ＣＷ１が［Ｌ］レベルに変化する。その後、内部クロックＣＬＫの１クロック分遅れたタイミングｔ２においてフリップフロップＦＦ３の論理出力ＣＬＫＷＡＩＴが［Ｌ］レベルに変化する。

これに対してリセット型フリップフロップ回路８ａのフリップフロップＦＦ１は、タイミングｔ１において通信クロックＳＣＬの論理状態をセットする。この場合、通信クロックＳＣＬの論理状態が［Ｌ］レベルであるのでセレクタＳＥＬの出力Ｄ０も［Ｌ］レベルである。よって、図４に示すようにフリップフロップＦＦ１の論理出力ＤＥＴは［Ｌ］レベルに保たれる。またこのタイミングｔ１においてはフリップフロップＦＦ３の論理出力ＣＬＫＷＡＩＴが［Ｈ］レベルにプリセットされている状態である。この為、オア回路８ｃは論理出力ＣＬＫＷＡＩＴを受けて、その出力である動作モード出力値ＤＭＯＤＥを［Ｈ］レベルに保つ。

しかしタイミングｔ１から内部クロックＣＬＫの１クロック分遅れたタイミングｔ２においては、フリップフロップＦＦ３の論理出力ＣＬＫＷＡＩＴが［Ｌ］レベルに変化する。そしてこのタイミングｔ２においては、通信クロックＳＣＬの論理状態を検出したフリップフロップＦＦ１の論理出力ＤＥＴが［Ｌ］レベルに保たれているので、オア回路８ｃの出力である動作モード出力値ＤＭＯＤＥが［Ｌ］レベルに変化する。この結果、オア回路８ｃから出力される動作モード出力値ＤＭＯＤＥがタイミングｔ２において［Ｌ］レベルに設定される。そしてこの動作モード出力値ＤＭＯＤＥに従って集積回路装置１の動作モードが通常モードＣに設定される。

またこの際、前述したようにフリップフロップＦＦ３の論理出力ＣＬＫＷＡＩＴによってセレクタＳＥＬの入力が切り替えられ、フリップフロップＦＦ１の出力端子Ｑの信号（論理出力ＤＥＴ）がフリップフロップＦＦ１の入力端子Ｄに帰還される。この結果、フリップフロップＦＦ１の論理出力ＤＥＴは［Ｌ］レベルを維持し、動作モード出力値ＤＭＯＤＥがタイミングｔ２において［Ｌ］レベルに設定される。

そしてこのタイミングｔ２以降において通信クロックＳＣＬをオンにすることで通信制御回路４に対して制御装置２との間でのデータ通信を可能とするモードが設定される。換言すればフリップフロップＦＦ３の論理出力ＣＬＫＷＡＩＴが［Ｌ］レベルに設定され、その後、その設定状態が維持される。従って通信制御回路４を介する制御装置２との間でのデータ通信を可能とする通常モードＣが設定される。

一方、デバッグモードＢの設定時には、リセット信号ＺＲＳＴが解除された後の内部クロックＣＬＫの最初の立ち上がりタイミングｔ１においては、図５に示すように制御装置２の制御の下で通信クロックＳＣＬが［Ｈ］レベルに設定されている。換言すれば制御装置２は、タイミングｔ１において通信クロックＳＣＬが［Ｈ］レベルとなるように制御してデバッグモードＢを設定する。この場合においてもタイミングｔ１でプリセット型フリップフロップ回路８ｂにおけるフリップフロップＦＦ２の論理出力ＣＷ１が［Ｌ］レベルとなる。そしてタイミングｔ１から内部クロックＣＬＫの１クロック分遅れたタイミングｔ２でフリップフロップＦＦ３の論理出力ＣＬＫＷＡＩＴが［Ｌ］レベルとなる。

しかしタイミングｔ１においては図５に示すように通信クロックＳＣＬの論理状態が［Ｈ］レベルに設定されおり、セレクタＳＥＬの出力Ｄ０が［Ｈ］レベルであるので、フリップフロップＦＦ１の論理出力ＤＥＴはタイミングｔ２においても［Ｈ］レベルに保持される。そしてタイミングｔ２においてフリップフロップＦＦ３の論理出力ＣＬＫＷＡＩＴによってセレクタＳＥＬの入力が切り替えられるので、［Ｈ］レベルに設定されたフリップフロップＦＦ１の論理出力ＤＥＴがフリップフロップＦＦ１に帰還される。従ってその後、通信クロックＳＣＬの論理状態が変化しても、フリップフロップＦＦ１の論理出力ＤＥＴが［Ｈ］レベルに保たれる。

この結果、タイミングｔ２以降においてはオア回路８ｃから出力される動作モード出力値ＤＭＯＤＥが［Ｈ］レベルに保たれる。そして［Ｈ］レベルに設定された動作モード出力値ＤＭＯＤＥに従って集積回路装置１の動作モードがデバッグモードＢに設定される。そしてリセットが解除された後のタイミングｔ２の後には、通信クロックＳＣＬを変化させてもフリップフロップＦＦ３の出力ＣＬＫＷＡＩＴによってセレクタＳＥＬの入力が切り替えられているので、フリップフロップＦＦ１の論理出力ＤＥＴが変更されることはない。従ってタイミングｔ２の後には動作モード出力値ＤＭＯＤＥが［Ｈ］レベルに保たれるので、上述した如く設定したデバッグモードＢが保たれる。従ってデバッグモードＢが設定されても、通信クロックＳＣＬに同期させて制御装置２との間でのデータ通信が可能となる。

尚、通常モードＣにおいて制御装置２との間でのデータ通信が不要である場合には、例えば制御装置２からの通信クロックＳＣＬを受信する集積回路装置１の通信端子を接地し、これによってその通信端子を強制的に［Ｌ］レベルに設定するようにしても良い。このようにすれば図６に示すようにタイミングｔ２の後において通信クロックＳＣＬを［Ｌ］レベルに保つことができるので、通常モードＣの設定状態を簡易にして安定に保つことが可能となる。

換言すれば集積回路装置１における動作モードの切り替えが、通信クロックＳＣＬに起因して不本意に実行される恐れを未然に防ぐことが可能となる。即ち、通信クロックＳＣＬの影響を受けることなく、集積回路装置１が生成した内部クロックＣＬＫに従って通信クロックＳＣＬに与えられる端子の論理状態に従ってその動作モードをデバッグモードＢまた通常モードＣに設定することが可能となる。

従って本発明に係る集積回路装置１によれば、例えば特許文献１に開示された動作モードの切り替え手法のように、制御装置２および集積回路装置１にそれぞれタイマー回路を組み込むことが不要であり、その構成の大幅な簡素化を図ることができる。しかも割り込み処理後に所定の経過時間を経て制御装置側から動作モード切り替えの為の制御信号を出力し、また集積回路装置側において所定の経過時間を経て制御信号の電圧（論理状態）を判定する必要がないので、この点においてもその構成の簡素化を図ることができる。従ってその実用的利点が多大である。

ところで図３に示す動作モード決定回路８においては、該動作モード決定回路８のリセットを解除した後の内部クロックＣＬＫの最初の立ち上がりタイミングｔ１から内部クロックＣＬＫで１クロック分遅れたタイミングｔ２で外部クロックＳＣＬの論理状態を確定し、動作モード出力値ＤＭＯＤＥを出力するものとなっている。しかしタイミングｔ１から、例えば内部クロックＣＬＫで２クロック分遅れたタイミングｔ３で外部クロックＳＣＬの論理状態を確定し、これによって内部クロックＣＬＫの揺らぎの影響を排除して外部クロックＳＣＬの論理状態の判定制度を高めることも可能である。

図７は、このような配慮の下で構築した動作モード決定回路８の構成例を示している。図７に例示する動作モード決定回路８は、フリップフロップＦＦ１に加えてフリップフロップＦＦ４を設けることで、フリップフロップＦＦ１,ＦＦ４からなる２段構成のリセット型フリップフロップ回路８ａを構成したものである。更に図７に例示する動作モード決定回路８は、プリセット型フリップフロップ回路８ｂとして、前述した２段のフリップフロップＦＦ２,ＦＦ３に加えて３段目のフリップフロップＦＦ５を設けて構成したことを特徴としている。

尚、ここではリセット型フリップフロップ回路８ａにおけるフリップフロップＦＦ１の論理出力をＤ１として示し、またフリップフロップＦＦ４の論理出力をＤＥＴとして示している。またプリセット型フリップフロップ回路８ｂにおける１段目のフリップフロップＦＦ２の論理出力をＣＷ１、２段目のフリップフロップＦＦ３の論理出力をＣＷ２として示し、３段目のフリップフロップＦＦ５の論理出力をＣＬＫＷＡＩＴとして示している。これらのフリップフロップＦＦ１〜ＦＦ５の動作は、前述した図３に示す動作モード決定回路８におけるフリップフロップＦＦ１〜ＦＦ３と同様である。

このように構成した動作モード決定回路８によれば、図８に通常モードＣを設定する際のタイミング図を、また図９にデバッグモードＢを設定する際のタイミング図をそれぞれ示すように、リセット解除後におけるタイミングｔ１から２クロック遅れたタイミングｔ３において、内部クロックＣＬＫの揺らぎに拘わることなく動作モード出力値ＤＭＯＤＥを安定に、且つ確実に決定することができる。従って先に説明した実施形態以上の効果が奏せられる。

上述した目的を達成するべく本実施形態に係る集積回路装置は、
所定の処理機能を実行する回路装置本体と、
外部の制御装置との間でデータ通信する通信制御回路と、
前記回路装置本体の動作モードを、前記処理機能を実行する通常モードまたは前記処理機能の実行条件を設定するデバッグモードに択一的に決定する動作モード決定回路と
を備える。
特に本実施形態に係る集積回路装置における前記動作モード決定回路は、内部クロックに従って動作し、リセット回路によるリセット動作の解除後に前記制御装置との間でデータ通信される特定の１つの通信信号の論理状態に従って回路装置本体の動作モードを決定する動作モード出力値を生成することを特徴としている。
ちなみに前記リセット回路は、電源投入時、および前記回路装置本体の前記デバッグモードによるデバッグ処理後にリセット信号を出力して前記動作モード決定回路を初期化する役割を担う。ここで前記電源投入時とは、前記通常モードにおいて前記制御装置との間でデータ通信される電源印加信号のオフ・オンに伴う電源の再投入時を含む。
また前記制御装置との間でデータ通信されて前記回路装置本体の動作モードの決定に用いられる前記特定の１つの通信信号は、例えば前記制御装置から与えられる通信クロックからなる。そして前記動作モード決定回路は、リセット動作の解除後に前記通信クロックの受信端子の電圧レベルとして求められる論理状態に応じて前記回路装置本体の動作モードを決定する動作モード出力値を生成するように構成される。
好ましくは前記動作モード決定回路は、例えばリセット動作の解除後に前記内部クロックに同期して動作して、入力端子に与えられる前記１つの通信信号の論理状態をセットし、その論理出力を前記１つの通信信号に代えて前記入力端子に帰還するフリップフロップにより構成されたリセット型フリップフロップ回路を備える。
また前記動作モード決定回路は、前記リセット型フリップフロップ回路を構成するフリップフロップよりも多段に、例えば前記リセット型フリップフロップ回路よりも１段多く設けられた複数段のフリップフロップからなるプリセット型フリップフロップ回路を備え
る。このプリセット型フリップフロップ回路を構成する複数段のフリップフロップは、リセット動作の解除後に前記内部クロック信号に同期して動作してロー・レベルにセットされる初段のフリップフロップ、および前記内部クロック信号に同期して動作してその前段のフリップフロップの論理出力がセットされる次段のフリップフロップからなる。
更に前記動作モード決定回路は、前記プリセット型フリップフロップ回路の論理出力または前記リセット型フリップフロップ回路の論理出力を前記回路装置本体の動作モードを決定する動作モード出力値として出力するオア回路を備えて構成される。
尚、前記動作モード決定回路は、前記回路装置本体の通常モードが前記制御装置との間でのデータ通信を伴わない場合には、例えば前記通信クロックの受信端子をロー・レベルに固定して通常モードを設定し、前記デバッグモードの設定時には前記通信クロックの受信端子をハイ・レベルに固定するものであっても良い。
好ましくは前記回路装置本体は、前記デバッグモードが設定されたとき、前記制御装置との間でのデータ通信により求められる情報に従って該回路装置本体の前記通常モードにおける処理機能の実行条件が設定されるものからなる。このデバッグモードによる前記回路装置本体の処理機能の実行条件の設定については、例えば集積回路装置に設けられたメモリに記憶されている種々の動作パラメータ等を前記制御装置との間でのデータ通信によって選択的に求め、これを前記回路装置本体にプリセットすることにより達せられる。
置をパラメータ設定モードにして回路装置本体が実行する処理機能に対する各種のパラメータを設定することも行われる。
このように構成された集積回路装置によれば、電源投入時、および前記回路装置本体のデバッグモードによるデバッグ処理後に前記動作モード決定回路がリセットされる。そして内部クロックに従って動作する前記動作モード決定回路は、そのリセットが解除された際、前記制御装置との間でデータ通信される特定の１つの通信信号、例えば通信クロックの論理状態に従って前記回路装置本体の動作モードを通常モードまたはデバッグモードに設定する。
従って前記回路装置本体の動作モードを切り替えるに際して、例えば従来のように通信モードに応じてタイマー管理しながらモード切り替えのための割り込み信号を通信する必要がない。しかも前記制御装置側および集積回路装置側のそれぞれにタイマー回路を設けて前記割り込み信号の送信と受信をそれぞれ管理する必要がない。従って本実施形態によれば前記制御装置および集積回路装置の回路構成規模が大掛かりになることがなく、その簡素化を図ることができる。また本実施形態によれば前記制御装置との間で通信される通信クロックに同期させることなく、集積回路装置の内部クロックに従って前記回路装置本体の動作モードを、簡易な制御の下で短時間に効率良く切り替えることができる。従ってその実用的利点が多大である。
尚、本発明は上述した実施形態に限定されるものではない。例えば通常モードＣにおいて制御装置２との間でのデータ通信が不要な場合には、例えば図１０に示すようにセレクタＳＥＬに代えて負論理入出力のアンド回路（正論理におけるオア回路）８ｄを介してフリップフロップＦＦ１の入力端に与える信号を制御することも可能である。この場合にはリセット解除後における内部クロックＣＬＫの最初の立ち上がりタイミングｔ１に通信クロックＳＣＬがフリップフロップＦＦ１に与えられ、更に内部クロックＣＬＫの１クロック遅れたタイミングでフリップフロップＦＦ４の論理出力ＤＥＴがフリップフロップＦＦ１に与えられる。そしてリセット型フリップフロップ回路８ａの論理出力ＤＥＴ、またはプリセット型フリップフロップ回路８ｂの論理出力ＣＬＫＷＡＩＴによって動作モード出力値ＤＭＯＤＥが［Ｌ］レベルに設定される。

この結果、通常モードＣの設定時には、制御装置２から通信クロックＳＣＬが与えられる集積回路装置１の端子が強制的に［Ｌ］レベルに設定され、データ通信を伴うことのない通常モードＣが設定される。従って、前述した各実施形態と同様に機能する。

またここでは内部クロックＣＬＫで１タイミング、または２タイミング遅れたタイミングで通信クロックＳＣＬの論理状態を判定したが、更にフリップフロップ回路の段数を増し、より遅れたタイミングで通信クロックＳＣＬの論理状態を判定することも勿論可能である。また通信クロックＳＣＬに代えて、通信データＳＤＡを送受信する端子の中の１つの論理状態を制御して動作モードの切り替えを制御することも勿論可能である。

しかし通信データＳＤＡ自体はデータ信号であるので、通信データＳＤＡを送受信する端子がオープン状態であっても、その状態が直ちに内部回路の誤動作の要因とはなり得ない。一方、通信クロックＳＣＬは通信用のクロックとして使用する信号であり、その信号値が不安定であると内部回路が誤動作する恐れがある。

このため、上述した実施形態においては内部回路の誤動作の要因となる通信クロックＳＣＬの状態を、敢えて前述したモード設定の情報として利用している。具体的には制御装置２は、電源印加信号ＰＯＷを出力してから集積回路装置１においてリセット信号ＺＲＳＴが[Ｌ]レベルから[Ｈ]レベルに変化するまでの間に通信クロックＳＣＬの状態を決定するものとなっている。この結果、集積回路装置１においてリセット回路６によりリセット解除がなされる前に通信クロックＳＣＬの状態が決定されることになる。

この点、集積回路装置１においてはリセット信号ＺＲＳＴを用いて通信制御回路４をリセットしている。従って集積回路装置１は、通信制御回路４に対するリセット解除を行った後、通信クロックＳＣＬの状態を判定するものとなっている。これにより、集積回路装置１において、制御装置２から与えられる通信クロックＳＣＬの状態に応じて動作モードを確実に設定することが可能となる。

更には図１に示す集積回路装置１においては、通信制御回路４に動作モード決定回路８を設けたが、動作モード決定回路８を回路装置本体３に組み込むことも勿論可能である。また集積回路装置１の回路装置本体３が担う処理機能についても、前述した半導体スイッチング素子のオン・オフ駆動に限定されないことも言うまでもない。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

１集積回路装置
２制御装置
３回路装置本体
４通信制御回路
５発振器（内部クロック）
６リセット回路
７メモリ
８動作モード決定回路

Claims

電源投入時にリセット動作を実行するリセット回路を備える集積回路装置であって、
所定の処理機能を実行する回路装置本体と、
前記リセット回路によるリセット動作の解除後に、所定の入力端子へ入力される信号に基づいて前記回路装置本体の動作モードを決定する動作モード決定回路と、
外部の制御装置との間でデータ通信を実行する通信制御回路と、
を更に備え、
前記動作モード決定回路は、前記リセット動作の解除後に内部クロックの変化に同期して前記所定の入力端子に入力される信号を保持し、この保持された信号に基づいて前記動作モードを前記処理機能を実行する通常モードまたは前記処理機能の実行条件を設定するデバッグモードに決定し、
前記動作モード決定後、前記所定の入力端子を通じて、前記データ通信に用いられる通信信号を入力可能に構成されていることを特徴とする集積回路装置。
前記動作モード決定回路は、前記動作モード決定後に、前記リセット回路によるリセット動作まで前記動作モードを継続することを特徴とする請求項１に記載の集積回路装置。
前記リセット回路は、前記回路装置本体の前記デバッグモードによるデバッグ処理後にもリセット動作を実行することを特徴とする請求項１または２に記載の集積回路装置。