KR100448706B1 - 단일 칩 시스템 및 이 시스템의 테스트/디버그 방법 - Google Patents

단일 칩 시스템 및 이 시스템의 테스트/디버그 방법 Download PDF

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KR100448706B1 KR10-2002-0043354A KR20020043354A KR100448706B1 KR 100448706 B1 KR100448706 B1 KR 100448706B1 KR 20020043354 A KR20020043354 A KR 20020043354A KR 100448706 B1 KR100448706 B1 KR 100448706B1
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Abstract

본 발명은 단일 칩 시스템 및 이 시스템의 테스트/디버그 방법을 공개한다. 이 시스템은 IEEE1149.1표준에 따라 설계된 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로), 테스트 클럭신호 입력핀으로부터 인가되는 테스트 클럭신호에 응답하여 외부로부터 인가되는 소정 갯수의 선택신호들 및 직병렬 모드 제어신호를 입력하고 테스트 리셋 신호 입력핀으로부터 인가되는 테스트 리셋 신호에 응답하여 입력된 신호들을 출력하는 제어회로, 소정 갯수의 선택신호들에 응답하여 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)중 하나의 테스트 데이터 출력단자를 통하여 출력되는 테스트 출력 데이터를 테스트 데이터 출력핀을 통하여 출력하는 제1선택회로, 및 직병렬 모드 제어신호가 병렬 테스트 모드를 나타내면 제1선택회로로부터 출력되는 데이터를 출력하고, 직렬 테스트 모드를 나타내면 테스트 데이터 입력핀을 통하여 입력되는 테스트 입력 데이터가 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)에 의해서 직렬로 처리됨에 의해서 얻어지는 테스트 출력 데이터를 출력하는 제2선택회로로 구성되어 있다. 따라서, 최소한의 테스트 핀수를 구비하여, 코어들 각각에 대한 테스트/디버그뿐만아니라 코어들의 상호 동작에 대한 테스트/디버그가 가능하다.

Description

단일 칩 시스템 및 이 시스템의 테스트/디버그 방법{System on a chip and test/debug method thereof}
본 발명은 단일 칩 시스템(SOC; System On a Chip)에 관한 것으로, 특히 IEEE1149.1 표준에 따르는 코어들을 내장한 단일 칩 시스템 및 이 시스템의 테스트/디버그 방법에 관한 것이다.
일반적으로, 단일 칩 시스템은 복수개의 코어들과 칩 레벨 회로를 하나의 칩으로 시스템화하여 설계한 것을 말한다.
그리고, 단일 칩 시스템에 내장되는 복수개의 코어들 각각은 설계되어 검증이 끝난 코어들이다. 그런데, 복수개의 코어들 각각이 독자적으로 테스트를 수행하였을 때는 정상적으로 동작하였다 하더라도 단일 칩 시스템에 내장되는 경우에는 정상적으로 동작하지 않을 수도 있다. 그래서, 단일 칩 시스템에 내장되는 복수개의 코어들의 동작을 단일 칩 시스템으로 제작한 후에 다시 테스트하여야 한다.
복수개의 코어들 각각은 테스트/디버그를 위하여 IEEE1149.1 표준에 따라 설계한다.
IEEE1149.1 표준은 코어를 테스트/디버그하기 위하여 4개의 테스트 입력핀들과 1개의 테스트 출력핀을 사용한다. 4개의 테스트 입력핀들 각각은 테스트 데이터 입력핀, 테스트 클럭신호 입력핀, 테스트 모드 신호 입력핀, 및 테스트 리셋 신호 입력핀을 말한다. 이중, 테스트 리셋 신호 입력핀은 옵션으로서, 구비하여도 되고 구비하지 않아도 된다. 1개의 테스트 출력핀은 테스트 데이터 출력핀을 말한다.
IEEE1149.1 표준에 따르는 코어는 테스트 모드 신호 입력핀을 통하여 인가되는 테스트 모드 신호에 의해서 동작 모드가 설정되고, 테스트 리셋 신호 입력핀을 통하여 인가되는 리셋 신호에 의해서 리셋되고, 테스트 클럭신호 입력핀을 통하여 인가되는 테스트 클럭신호에 응답하여 테스트 데이터를 입출력한다. 그리고, 테스트 데이터 입력핀을 통하여 테스트 입력 데이터를 입력하고, 테스트 데이터 출력핀을 통하여 테스트 출력 데이터를 출력한다.
IEEE1149.1 표준을 따르는 복수개의 코어들을 내장한 단일 칩 시스템 또한,IEEE1149.1 표준에 따라 테스트/디버그가 가능해야만 효율적인 시스템이 될 수 있다.
그런데, 종래의 IEEE1149.1 표준에 따르는 복수개의 코어들을 내장한 단일 칩 시스템은 내장된 복수개의 코어들 및 칩 레벨 회로 각각에 대한 테스트만 가능할 뿐 내장된 복수개의 코어들 및 칩 레벨 회로의 상호 동작에 대한 테스트/디버그가 불가능하다는 문제가 있었다.
도1은 종래의 IEEE1149.1 표준에 따르는 코어들이 내장된 단일 칩 시스템의 일예의 구성을 나타내는 블록도로서, 단일 칩 시스템(100) 내부에 칩 레벨 회로(10), 코어 A(20), 및 코어 B(30)를 구비한다.
그리고, 칩 레벨 회로(10)는 바운더리 스캔 레지스터(12-1, 12-2), 테스트 억세스 포트 제어 회로(TAP)(14), 및 칩 레벨 로직 회로(16)을 구비하고, 코어 A(20)는 바운더리 스캔 레지스터(22-1, 22-2), 테스트 억세스 포트 제어 회로(24), 및 코어 A 로직 회로(26)를 구비하고, 코어 B(30)는 바운더리 스캔 레지스터(32-1, 32-2), 테스트 억세스 포트 제어 회로(34), 및 코어 B 로직 회로(36)를 구비한다.
그리고, 단일 칩 시스템(100)은 칩 레벨 회로(10), 코어 A(20), 및 코어 B(30) 각각을 테스트/디버그하기 위한 테스트 핀들((TDI, TMS, TRST, TCK, TDO), (TDIA, TMSA, TRSTA, TCKA, TDOA), (TDIB, TMSB, TRSTB, TCKB, TDOB))을 구비하여 구성되어 있다.
도1에 나타낸 단일 칩 시스템은 테스트 핀들(TDI, TMS, TRST, TCK, TDO)을 사용하여 칩 레벨 회로(10)를 테스트/디버그하고, 테스트 핀들(TDIA, TMSA, TRSTA,TCKA, TDOA)을 사용하여 코어 A(20)를 테스트/디버그한다. 그리고, 테스트 핀들(TDIB, TMSB, TRSTB, TCKB, TDOB)을 사용하여 코어 B(30)를 테스트/디버그한다.
따라서, 도1에 나타낸 종래의 IEEE1149.1 규정을 따르는 코어들을 내장한 단일 칩 시스템은 칩 레벨 회로(10), 코어 A(20), 및 코어 B(30) 각각에 대한 테스트/디버그를 위하여 별도의 테스트 핀들을 구비하여야 하기 때문에 외부의 핀수가 증가된다는 문제가 있다. 또한, 칩 레벨 회로(10), 코어 A(20), 및 코어 B(30)의 상호 동작에 대한 테스트/디버그는 불가능하다는 문제가 있다.
도2는 종래의 IEEE1149.1 표준을 따르는 코어들이 내장된 단일 칩 시스템의 다른 예의 구성을 나타내는 블록도로서, 단일 칩 시스템(200) 내부에 칩 레벨 회로(10), 코어 A(20), 코어 B(30), 및 멀티플렉서(40)를 구비한다.
칩 레벨 회로(10), 코어 A(20), 및 코어 B(30) 각각의 구성은 도1에 나타낸 구성과 동일하다.
단일 칩 시스템(200)은 칩 레벨 회로(10), 코어 A(20), 및 코어 B(30)를 테스트/디버그하기 위하여 공통으로 사용되는 테스트 핀들(TDI, TMS, TRST, TCK, TDO), 및 멀티플렉서(40)를 제어하기 위한 선택신호들을 인가하기 위한 선택신호 핀들(SEL1, SEL2)을 구비하여 구성되어 있다.
도2에 나타낸 단일 칩 시스템은 선택신호들이 "00"이면 테스트 핀들(TDI, TMS, TRST, TCK, TDO)을 사용하여 칩 레벨 테스트 억세스 포트(10)에 대한 테스트/디버그를 수행하고, 선택신호들이 "01"이면 테스트 핀들(TDI, TMS, TRST, TCK,TDO)를 사용하여 코어 A(20)에 대한 테스트/디버그를 수행하고, 선택신호들이 "10"이면 테스트 핀들(TDI, TMS, TRST, TCK, TDO)를 사용하여 코어 B(30)에 대한 테스트/디버그를 수행한다.
즉, 도2에 나타낸 단일 칩 시스템은 선택신호들를 사용하여 칩 레벨 회로(10), 코어 A(20), 및 코어 B(30)에 대한 테스트/디버그를 선택적으로 수행한다.
따라서, 도2에 나타낸 종래의 단일 칩 시스템은 도1에 나타낸 종래의 단일 칩 시스템에 비해서 테스트 핀수가 줄어든다는 장점이 있다.
그러나, 도2에 나타낸 종래의 단일 칩 시스템 또한 칩 레벨 회로(10), 코어 A(20), 및 코어 B(30)의 상호 동작에 대한 테스트/디버그가 불가능하다는 문제가 있다.
본 발명의 목적은 복수개의 IEEE1149.1 규정에 따르는 코어들을 내장한 단일 칩 시스템의 테스트/디버그를 위한 핀 수를 줄일 수 있는 단일 칩 시스템을 제공하는데 있다.
본 발명의 다른 목적은 복수개의 IEEE1149.1 규정에 따르는 코어들을 내장한 단일 칩 시스템의 복수개의 IEEE1149.1 규정에 따르는 코어들의 상호 동작을 테스트/디버그할 수 있는 단일 칩 시스템을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 목적과 다른 목적을 달성하기 위한 단일 칩 시스템의 테스트/디버그 방법을 제공하는데 있다.
상기 목적과 다른 목적을 달성하기 위한 본 발명의 단일 칩 시스템의 제1형태는 테스트 클럭신호 입력핀, 테스트 데이터 입력핀, 테스트 모드 신호 입력핀, 테스트 리셋 신호 입력핀, 및 테스트 데이터 출력핀, 테스트 클럭신호 입력단자, 테스트 데이터 입력단자, 테스트 모드 신호 입력단자, 및 테스트 데이터 출력단자를 각각 구비하는 IEEE1149.1표준에 따라 설계된 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로), 상기 테스트 클럭신호 입력핀으로부터 인가되는 테스트 클럭신호에 응답하여 외부로부터 인가되는 소정 갯수의 선택신호들 및 직병렬 모드 제어신호를 입력하고 상기 테스트 리셋 신호 입력핀으로부터 인가되는 테스트 리셋 신호에 응답하여 상기 입력된 신호들을 출력하는 제어수단, 상기 소정 갯수의 선택신호들에 응답하여 상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)중 하나의 상기 테스트 데이터 출력단자를 통하여 출력되는 테스트 출력 데이터를 상기 테스트 데이터 출력핀을 통하여 출력하는 제1선택수단, 및 상기 직병렬 모드 제어신호가 병렬 테스트 모드를 나타내면 상기 제1선택수단으로부터 출력되는 데이터를 출력하고, 직렬 테스트 모드를 나타내면 상기 테스트 데이터 입력핀을 통하여 입력되는 테스트 입력 데이터가 상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)에 의해서 직렬로 처리됨에 의해서 얻어지는 테스트 출력 데이터를 출력하는 제2선택수단을 구비하는 것을 특징으로 한다.
상기 목적과 다른 목적을 달성하기 위한 본 발명의 단일 칩 시스템의 제2형태는 테스트 클럭신호 입력핀, 테스트 데이터 입력핀, 테스트 모드 신호 입력핀, 테스트 리셋 신호 입력핀, 및 테스트 데이터 출력핀, 테스트 클럭신호 입력단자,테스트 데이터 입력단자, 테스트 모드 신호 입력단자, 및 테스트 데이터 출력단자를 각각 구비하는 IEEE1149.1표준에 따라 설계된 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로), 상기 테스트 클럭신호 입력핀으로부터 인가되는 테스트 클럭신호에 응답하여 외부로부터 인가되는 소정 갯수의 선택신호들 및 직병렬 모드 제어신호를 입력하고 상기 테스트 리셋 신호 입력핀으로부터 인가되는 테스트 리셋 신호에 응답하여 상기 입력된 신호들을 출력하는 제어수단, 상기 소정 갯수의 선택신호들에 응답하여 상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)중 하나의 상기 테스트 데이터 출력단자를 통하여 출력되는 테스트 출력 데이터를 상기 테스트 데이터 출력핀을 통하여 출력하는 제1선택수단, 상기 직병렬 모드 제어신호에 응답하여 상기 제1선택수단으로부터 출력되는 데이터를 출력하거나, 상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)의 마지막단의 코어(또는, 적어도 하나의 칩 레벨 회로)의 테스트 데이터 출력단자를 통하여 출력되는 데이터를 출력하는 제2선택수단, 및 상기 직병렬 모드 제어신호에 응답하여 상기 테스트 데이터 입력핀을 통하여 입력되는 테스트 입력 데이터를 상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로) 각각의 테스트 데이터 입력단자로 입력하거나, 전단의 코어들(및, 적어도 하나의 칩 레벨 회로) 각각의 테스트 데이터 출력단자를 통하여 출력되는 데이터를 후단의 코어들(및, 적어도 하나의 칩 레벨 회로) 각각의 테스트 데이터 입력단자로 입력하는 제3선택수단을 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 단일 칩 시스템의 테스트/디버그 방법은 테스트 클럭신호 입력핀, 테스트 데이터 입력핀, 테스트 모드 신호 입력핀, 테스트 리셋 신호 입력핀, 및 테스트 데이터 출력핀, 및 테스트 클럭신호 입력단자, 테스트 데이터 입력단자, 테스트 모드 신호 입력단자, 및 테스트 데이터 출력단자를 각각 구비하는 IEEE1149.1표준에 따라 설계된 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)을 구비하는 단일 칩 시스템의 테스트/디버그 방법에 있어서, 상기 테스트 클럭신호 입력핀으로부터 인가되는 테스트 클럭신호에 응답하여 외부로부터 인가되는 소정 갯수의 선택신호들 및 직병렬 모드 제어신호를 입력하고, 상기 테스트 리셋 신호 입력핀으로부터 인가되는 테스트 리셋 신호에 응답하여 상기 입력된 신호들을 출력하는 단계, 상기 직병렬 모드 제어신호가 병렬 테스트 모드를 나타내면 상기 테스트 데이터 입력핀을 통하여 인가되는 테스트 입력 데이터를 상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로) 각각의 테스트 데이터 입력단자로 인가하고, 직렬 테스트 모드를 나타내면 상기 테스트 데이터 입력핀을 통하여 인가되는 테스트 입력 데이터를 상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)의 첫단의 코어(또는, 적어도 하나의 칩 레벨 회로)의 테스트 데이터 입력단자로, 전단의 코어들(또는, 적어도 하나의 칩 레벨 회로)의 테스트 데이터 출력단자를 통하여 출력되는 테스트 출력 데이터를 후단의 코어(또는, 적어도 하나의 칩 레벨 회로)의 테스트 데이터 입력단자로 인가하는 단계, 및 상기 직병렬 모드 제어신호가 병렬 테스트 모드를 나타내면 상기 소정 갯수의 선택신호들에 응답하여 상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)중 하나의 테스트 데이터 출력단자를 통하여 출력되는 테스트 출력 데이터를 상기 테스트 데이터 출력핀을 통하여 출력하고, 직렬 테스트 모드를 나타내면 상기 복수개의 코어들(또는, 적어도 하나의 칩 레벨 회로)의 마지막단의 코어(또는, 적어도 하나의 칩 레벨 회로)의 테스트 데이터 출력단자를 통하여 출력되는 테스트 출력 데이터를 상기 테스트 데이터 출력핀을 통하여 출력하는 단계를 구비하는 것을 특징으로 한다.
도1은 종래의 IEEE1149.1 표준에 따르는 코어들이 내장된 단일 칩 시스템의 일예의 구성을 나타내는 블록도이다.
도2는 종래의 IEEE1149.1 표준에 따르는 코어들이 내장된 단일 칩 시스템의 다른 예의 구성을 나타내는 블록도이다.
도3은 본 발명의 IEEE1149.1 표준에 따르는 코어들이 내장된 단일 칩 시스템의 실시예의 구성을 나타내는 블록도이다.
도4는 도3에 나타낸 제어 회로의 실시예의 구성을 나타내는 회로도이다.
도5는 도4에 나타낸 제어 회로의 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 IEEE1149.1 규정을 따르는 코어들을 내장한 단일 칩 시스템 및 이 시스템의 테스트/디버그 방법을 설명하면 다음과 같다.
도3은 본 발명의 IEEE1149.1 표준을 따르는 코어들이 내장된 단일 칩 시스템의 실시예의 구성을 나타내는 블록도로서, 단일 칩 시스템(300)은 칩 레벨 회로(10), 코어 A(20), 코어 B(30), 제어 회로(50), 멀티플렉서들(52, 54, 56, 58), 및 3상태 버퍼(60)를 구비한다.
칩 레벨 회로(10), 코어 A(20), 및 코어 B(30) 각각의 구성은 도1에 나타낸 구성과 동일하다.
단일 칩 시스템(300)은 칩 레벨 회로(10), 코어 A(20), 및 코어 B(30)를 테스트/디버그하기 위하여 공통으로 사용되는 테스트 핀들(TDI, TMS, TRST, TCK, TDO)만을 구비하여 구성된다. 따라서, 종래의 단일 칩 시스템에 비해서 테스트/디버그를 위하여 사용되는 테스트 핀들의 수가 줄어들게 된다.
도3에 나타낸 본 발명의 단일 칩 시스템의 테스트 동작을 설명하면 다음과 같다.
제어 회로(50)는 테스트 클럭신호 입력핀(TCK)으로 인가되는 테스트 클럭신호에 응답하여 테스트 모드 신호 입력핀(TMS)을 통하여 입력되는 데이터를 저장하고, 테스트 리셋 신호 입력핀(TRST)으로 인가되는 테스트 리셋신호에 응답하여 저장된 데이터를 선택신호들(SE1, SE2) 및 직병렬 제어신호(SPC)로 출력한다. 멀티플렉서들(52, 54) 각각은 직병렬 제어신호(SPC)에 응답하여 직렬 테스트 모드인 경우에는 테스트 출력 데이터(TDO1, TDO2)를 선택하여 출력하고, 병렬 테스트 모드인 경우에는 테스트 데이터 입력핀(TDI)을 통하여 인가되는 테스트 입력 데이터를 선택하여 출력한다. 멀티플렉서(56)는 선택신호들(SE1, SE2)에 응답하여 테스트 출력 데이터(TDO1, TDO2, TDO3)를 선택하여 출력한다. 멀티플렉서(58)는 직병렬 제어신호(SPC)에 응답하여 직렬 테스트 모드인 경우에는 테스트 출력 데이터(TDO3)를 선택하여 출력하고, 병렬 테스트 모드인 경우에는 멀티플렉서(56)를 통하여 출력되는 데이터를 선택하여 출력한다. 3상태 버퍼(60)는 테스트시에 테스트 억세스 포트 제어 회로(14)로부터 출력되는 테스트 데이터 출력 인에이블 신호(TDO1EN)에 응답하여 멀티플렉서(58)의 출력신호를 버퍼하여 테스트 데이터 출력핀(TDO)으로 출력한다. IEEE1149.1 표준에 따라 테스트시에 테스트 억세스 포트 제어 회로들(14, 24, 34) 각각이 테스트 데이터 출력 인에이블 신호들을 발생한다. 칩 레벨 회로(10)는 테스트시에 테스트 억세스 포트 제어 회로(14)의 제어하에 테스트 데이터 입력단자를 통하여 입력되는 테스트 입력 데이터가 바운더리 스캔 레지스터들(12-1, 12-2)에 저장되고, 바운더리 스캔 레지스터들(12-1, 12-2)에 저장된 데이터는 칩 레벨 로직 회로(16)로 입력된다. 그리고, 칩 레벨 로직 회로(16)는 테스트 입력 데이터를 신호 처리하여 테스트 출력 데이터를 바운더리 스캔 레지스터들(12-1, 12-2)로출력한다. 바운더리 스캔 레지스터들(12-1, 12-2)은 테스트 억세스 포트 제어 회로(14)의 제어하에 테스트 출력 데이터를 테스트 데이터 출력단자를 통하여 외부로 출력한다. 코어 A, B(20, 30)는 칩 레벨 회로(10)와 마찬가지 방법으로 테스트 동작을 수행한다. 즉, 자세하게 설명하지는 않았지만, 칩 레벨 회로(10), 코어 A, B(20, 30)는 IEEE1149.1표준에 따르는 테스트 동작을 수행한다.
본 발명의 단일 칩 시스템의 디버그 동작 또한, 테스트 동작과 마찬가지 방법으로 수행된다.
본 발명의 단일 칩 시스템은 도3에 나타낸 바와 같이 테스트/디버그를 위하여 사용되는 테스트 핀들의 수가 줄어들게 된다.
또한, 본 발명의 단일 칩 시스템은 칩 레벨 회로(10), 코어 A(20), 및 코어 B(30) 각각에 대한 테스트/디버그를 수행할 수 있을 뿐만아니라, 칩 레벨 회로(10), 코어 A(20), 및 코어 B(30)의 상호 동작에 대한 테스트/디버그가 가능하다.
도4는 도3에 나타낸 제어 회로의 실시예의 구성을 나타내는 회로도로서, 쉬프트 레지스터(70), 래치 회로(72)로 구성되어 있다.
쉬프트 레지스터(70)는 3개의 플립플롭들(70-1, 70-2, 70-3)로 구성되고, 래치 회로(72)는 3개의 래치들(72-1, 72-2, 72-3)로 구성되어 있다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
쉬프트 레지스터(70)는 테스트 클럭신호 입력핀(TCK)을 통하여 인가되는 테스트 클럭신호에 응답하여 테스트 모드 신호 입력핀(TMS)을 통하여 인가되는 데이터를 쉬프트한다. 즉, 테스트 클럭신호의 상승 엣지에서 데이터를 쉬프트한다.
래치 회로(72)는 테스트 리셋 신호 입력핀(TRST)을 통하여 인가되는 테스트 리셋 신호에 응답하여 쉬프트 레지스터(70)로부터 출력되는 데이터를 래치하고 래치된 데이터를 선택신호들(SE1, SE2), 및 직병렬 제어신호(SPC)로 출력한다. 즉, 래치 회로(72)는 테스트 리셋 신호가 "하이"레벨일 때는 래치된 데이터를 유지하고, 테스트 리셋 신호가 "로우"레벨일 때는 쉬프트 레지스터(70)로부터 출력되는 데이터를 래치한다.
도4는 선택신호들 및 직병렬 모드 제어신호가 테스트 모드 신호 입력핀을 통하여 인가되는 것을 예로 들어 나타내었지만, 테스트 모드 신호 입력핀이 아니라 테스트 데이터 입력핀을 통하여 인가되도록 구성하여도 상관없다.
여기에서는 도3의 하나의 칩 레벨 회로와 두 개의 코어들을 내장한 단일 칩 시스템에 적용을 위한 쉬프트 레지스터(70) 및 래치 회로(72)의 구성을 나타내는 것으로, 3개의 플립플롭들(70-1, 70-2, 70-3)과 3개의 래치들(72-1, 72-2, 72-3)로 구성되는 제어 회로의 구성을 나타낸 것이다.
그런데, 만일 단일 칩 시스템에 내장된 칩 레벨 회로 및 코어들의 총 갯수가 n개라면, 제어 회로를 위하여 구비되어야 할 플립플롭들 및 래치들의 갯수는 각각 log2 n+1이 된다. 예를 들어, 만일 n이 3 또는 4이면 구비되어야 할 플립플롭들 및 래치들의 갯수는 각각 3개가 되고, 만일 n이 5 내지 8이면 구비되어야 할 플립플롭들 및 래치들의 갯수는 각각 4개가 된다.
아래의 표 1은 선택신호들 및 직병렬 제어신호의 상태에 따라 선택되는 칩 레벨 회로 및 코어들 및 직병렬 테스트 모드를 나타내는 것이다.
선택신호들 직병렬 제어신호 선택되는 칩 레벨 회로 및 코어들 직병렬 테스트 모드
SE1 SE2 SPC
0 0 0 칩 레벨 회로 병렬 테스트 모드
0 1 0 코어 A 병렬 테스트 모드
1 0 0 코어 B 병렬 테스트 모드
1 1 0 칩 레벨 회로 병렬 테스트 모드
X X 1 모든 칩 레벨 회로 및 코어들 직렬 테스트 모드
상기 표 1에서, X로 표시한 것은 돈 캐어(don't care) 상태를 나타낸다.
상기 표 1에 의하면, 선택신호들(SE1, SE2)과 직병렬 제어신호(SPC)가 "000"이면 병렬 테스트 모드가 되어 도3의 칩 레벨 회로(10)에 대한 테스트/디버그를 수행한다. 도3의 멀티플렉서(56)가 칩 레벨 회로(10)로부터 출력되는 테스트 출력 데이터(TDO1)를 선택하여 출력하고, 멀티플렉서(58)가 멀티플렉서(56)로부터 출력되는 데이터를 선택하여 출력한다. 3상태 버퍼(60)는 멀티플렉서(58)로부터 출력되는 데이터를 버퍼하여 테스트 데이터 출력핀(TDO)으로 출력한다.
마찬가지 방법으로, 선택신호들(SE1, SE2)과 직병렬 제어신호(SPC)가 "010"이면 병렬 테스트 모드가 되어 도3의 코어 A(20)로부터 출력되는 테스트 출력 데이터(TDO2)가 멀티플렉서들(56, 58), 및 버퍼(60)를 통하여 테스트 데이터 출력핀(TDO)으로 출력된다.
그리고, 선택신호들(SE1, SE2)의 상태에 관계없이 직병렬 제어신호(SPC)가 "1"이면 직렬 테스트 모드가 되어 칩 레벨 회로(10)로부터 출력되는 테스트 출력데이터(TDO1)가 멀티플렉서(52)를 통하여 코어 A(20)로 인가되고, 코어 A(20)로부터 출력되는 테스트 출력 데이터(TDO2)가 멀티플렉서(54)를 통하여 코어 B(30)로 인가된다. 그리고, 코어 B(30)로부터 출력되는 테스트 출력 데이터(TDO3)가 멀티플렉서(58) 및 버퍼(60)를 통하여 테스트 데이터 출력핀(TDO)으로 출력된다.
이와같은 방법으로, 본 발명의 IEEE1149.1 표준을 따르는 칩 레벨 회로 및 코어들을 구비한 단일 칩 시스템은 필요로하는 최소한의 테스트 핀들을 구비하여 테스트/디버그가 가능하다. 또한, 병렬 테스트 모드 뿐만아니라 직렬 테스트 모드를 수행함에 의해서 칩 레벨 회로 및 코어들 각각에 대한 테스트/디버그뿐만아니라, 칩 레벨 회로 및 코어들의 상호 동작에 대한 테스트/디버그가 가능하다.
도5는 도4에 나타낸 제어 회로의 동작을 설명하기 위한 동작 타이밍도이다.
먼저, 테스트 리셋 신호 입력핀(TRST)을 통하여 "로우"레벨의 테스트 리셋 신호를 인가한다.
그리고, 테스트 클럭신호 입력핀(TCK)을 통하여 인가되는 테스트 클럭신호의 "로우"레벨에서 테스트 모드 신호 입력핀(TMS)를 통하여 직병렬 제어신호(SPC), 및 선택신호들(SE2, SE1)을 순차적으로 인가한다.
그러면, 쉬프트 레지스터(70)가 직병렬 제어신호(SPC), 및 선택신호들(SE2, SE1)을 테스트 클럭신호의 상승 엣지에서 쉬프트하여 출력한다. 따라서, 쉬프트 레지스터(70)는 첫 번째 테스트 클럭신호(TCK)의 상승 엣지에 응답하여 직병렬 제어신호(SPC), "0", "0"을 출력신호(OUT1 ~ 3)로 발생하고, 두 번째 테스트 클럭신호(TCK)의 상승 엣지에 응답하여 선택신호(SE2), 직병렬 제어신호(SPC), "0"을 출력신호(OUT1 ~ 3)로 발생한다. 그리고, 세 번째 테스트 클럭신호(TCK)의 상승 엣지에 응답하여 선택신호들(SE1, SE2), 및 직병렬 제어신호(SPC)를 출력신호(OUT1 ~ 3)로 발생한다.
그리고, 테스트 리셋 신호 입력핀(TRST)을 통하여 "하이"레벨의 테스트 리셋 신호를 인가한다. 그러면, 래치 회로(72)가 쉬프트 레지스터(70)의 출력신호(OUT1 ~ OUT3)를 선택신호들(SE1, SE2), 및 직병렬 제어신호(SPC)로 출력한다.
도4의 제어 회로는 상술한 바와 같은 동작을 수행함에 의해서 선택신호들(SE1, SE2), 및 직병렬 제어신호(SPC)의 상태를 설정한다.
상술한 실시예는 하나의 칩 레벨 회로와 두개의 코어들을 구비하는 단일 칩 시스템을 예로 들어 설명하였으나, 두개이상의 칩 레벨 회로와 세 개이상의 코어들을 구비하는 경우에도 본 발명의 테스트/디버그 방법을 적용하는 것이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 IEEE1149.1 표준을 따르는 코어들을 구비한 단일 칩 시스템 및 이 시스템의 테스트/디버그 방법은 최소한의 테스트 핀수를 구비하여, 코어들 각각의 테스트/디버그뿐만아니라 코어들의 상호 동작에 대한 테스트/디버그가 가능하다.

Claims (13)

  1. 테스트 클럭신호 입력핀, 테스트 데이터 입력핀, 테스트 모드 신호 입력핀, 테스트 리셋 신호 입력핀, 및 테스트 데이터 출력핀;
    테스트 클럭신호 입력단자, 테스트 데이터 입력단자, 테스트 모드 신호 입력단자, 및 테스트 데이터 출력단자를 각각 구비하는 IEEE1149.1표준에 따라 설계된 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로);
    상기 테스트 클럭신호 입력핀으로부터 인가되는 테스트 클럭신호에 응답하여 외부로부터 인가되는 소정 갯수의 선택신호들 및 직병렬 모드 제어신호를 입력하고 상기 테스트 리셋 신호 입력핀으로부터 인가되는 테스트 리셋 신호에 응답하여 상기 입력된 신호들을 출력하는 제어수단;
    상기 소정 갯수의 선택신호들에 응답하여 상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)중 하나의 상기 테스트 데이터 출력단자를 통하여 출력되는 테스트 출력 데이터를 상기 테스트 데이터 출력핀을 통하여 출력하는 제1선택수단; 및
    상기 직병렬 모드 제어신호가 병렬 테스트 모드를 나타내면 상기 제1선택수단으로부터 출력되는 데이터를 출력하고, 직렬 테스트 모드를 나타내면 상기 테스트 데이터 입력핀을 통하여 입력되는 테스트 입력 데이터가 상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)에 의해서 직렬로 처리됨에 의해서 얻어지는 테스트 출력 데이터를 출력하는 제2선택수단을 구비하는 것을 특징으로 하는 단일 칩시스템.
  2. 제1항에 있어서, 상기 제2선택수단은
    상기 직병렬 모드 제어신호가 병렬 테스트 모드를 나타내면 상기 테스트 데이터 입력핀을 통하여 입력되는 테스트 입력 데이터를 상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로) 각각의 테스트 데이터 입력단자로 입력하고, 직렬 테스트 모드를 나타내면 전단의 코어들(및, 적어도 하나의 칩 레벨 회로)각각의 테스트 데이터 출력단자를 통하여 출력되는 데이터를 후단의 코어들(및, 적어도 하나의 칩 레벨 회로) 각각의 테스트 데이터 입력단자로 각각 입력하는 복수개의 제1선택회로들; 및
    상기 직병렬 모드 제어신호가 병렬 테스트 모드를 나타내면 상기 제1선택수단으로부터 출력되는 데이터를 출력하고, 직렬 테스트 모드를 나타내면 상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)의 마지막단의 코어(또는, 적어도 하나의 칩 레벨 회로)의 테스트 데이터 출력단자를 통하여 출력되는 데이터를 출력하는 제2선택회로를 구비하는 것을 특징으로 하는 단일 칩 시스템.
  3. 제1항에 있어서, 상기 단일 칩 시스템은
    상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)을 통하여 출력되는 하나의 테스트 데이터 출력 인에이블 신호에 응답하여 상기 제2선택수단의 출력신호를 상기 테스트 데이터 출력핀으로 출력하는 것을 특징으로 하는 단일 칩 시스템.
  4. 제1항에 있어서, 상기 제어수단은
    상기 테스트 클럭신호에 응답하여 상기 테스트 모드 신호 입력핀을 통하여 직렬로 입력되는 데이터를 쉬프트하고 병렬로 출력하는 쉬프트 레지스터; 및
    상기 테스트 리셋신호에 응답하여 상기 쉬프트 레지스터의 출력신호를 래치하고 상기 래치된 데이터를 상기 선택신호들 및 직병렬 모드 제어신호로 출력하는 래치 회로를 구비하는 것을 특징으로 하는 단일 칩 시스템.
  5. 제1항에 있어서, 상기 제어수단은
    상기 테스트 클럭신호에 응답하여 상기 테스트 데이터 입력핀을 통하여 직렬로 입력되는 데이터를 쉬프트하고 병렬로 출력하는 쉬프트 레지스터; 및
    테스트 리셋신호에 응답하여 상기 쉬프트 레지스터의 출력신호를 래치하고 상기 래치된 데이터를 상기 선택신호들 및 직병렬 모드 제어신호로 출력하는 래치회로를 구비하는 것을 특징으로 하는 단일 칩 시스템.
  6. 제1항에 있어서, 상기 소정 갯수의 선택신호들은
    상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)의 갯수가 n개인 경우에
    log2 n개인 것을 특징으로 하는 단일 칩 시스템.
  7. 테스트 클럭신호 입력핀, 테스트 데이터 입력핀, 테스트 모드 신호 입력핀, 테스트 리셋 신호 입력핀, 및 테스트 데이터 출력핀;
    테스트 클럭신호 입력단자, 테스트 데이터 입력단자, 테스트 모드 신호 입력단자, 및 테스트 데이터 출력단자를 각각 구비하는 IEEE1149.1표준에 따라 설계된 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로);
    상기 테스트 클럭신호 입력핀으로부터 인가되는 테스트 클럭신호에 응답하여 외부로부터 인가되는 소정 갯수의 선택신호들 및 직병렬 모드 제어신호를 입력하고 상기 테스트 리셋 신호 입력핀으로부터 인가되는 테스트 리셋 신호에 응답하여 상기 입력된 신호들을 출력하는 제어수단;
    상기 소정 갯수의 선택신호들에 응답하여 상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)중 하나의 상기 테스트 데이터 출력단자를 통하여 출력되는 테스트 출력 데이터를 상기 테스트 데이터 출력핀을 통하여 출력하는 제1선택수단;
    상기 직병렬 모드 제어신호에 응답하여 상기 제1선택수단으로부터 출력되는 데이터를 출력하거나, 상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)의 마지막단의 코어(또는, 적어도 하나의 칩 레벨 회로)의 테스트 데이터 출력단자를 통하여 출력되는 데이터를 출력하는 제2선택수단; 및
    상기 직병렬 모드 제어신호에 응답하여 상기 테스트 데이터 입력핀을 통하여입력되는 테스트 입력 데이터를 상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로) 각각의 테스트 데이터 입력단자로 입력하거나, 전단의 코어들(및, 적어도 하나의 칩 레벨 회로) 각각의 테스트 데이터 출력단자를 통하여 출력되는 데이터를 후단의 코어들(및, 적어도 하나의 칩 레벨 회로) 각각의 테스트 데이터 입력단자로 입력하는 제3선택수단을 구비하는 것을 특징으로 하는 단일 칩 시스템.
  8. 제7항에 있어서, 상기 단일 칩 시스템은
    상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)을 통하여 출력되는 하나의 테스트 데이터 출력 인에이블 신호에 응답하여 상기 제2선택수단의 출력신호를 상기 테스트 데이터 출력핀으로 출력하는 것을 특징으로 하는 단일 칩 시스템.
  9. 제7항에 있어서, 상기 제어수단은
    상기 테스트 클럭신호에 응답하여 상기 테스트 모드 신호 입력핀을 통하여 직렬로 입력되는 데이터를 쉬프트하고 병렬로 출력하는 쉬프트 레지스터; 및
    상기 테스트 리셋신호에 응답하여 상기 쉬프트 레지스터의 출력신호를 래치하고 상기 래치된 데이터를 상기 선택신호들 및 직병렬 모드 제어신호로 출력하는 래치 회로를 구비하는 것을 특징으로 하는 단일 칩 시스템.
  10. 제7항에 있어서, 상기 제어수단은
    상기 테스트 클럭신호에 응답하여 상기 테스트 데이터 입력핀을 통하여 직렬로 입력되는 데이터를 쉬프트하고 병렬로 출력하는 쉬프트 레지스터; 및
    상기 테스트 리셋신호에 응답하여 상기 쉬프트 레지스터의 출력신호를 래치하고 상기 래치된 데이터를 상기 선택신호들 및 직병렬 모드 제어신호로 출력하는 래치회로를 구비하는 것을 특징으로 하는 단일 칩 시스템.
  11. 제7항에 있어서, 상기 소정 갯수의 선택신호들은
    상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)의 갯수가 n개인 경우에
    log2 n개인 것을 특징으로 하는 단일 칩 시스템.
  12. 테스트 클럭신호 입력핀, 테스트 데이터 입력핀, 테스트 모드 신호 입력핀, 테스트 리셋 신호 입력핀, 및 테스트 데이터 출력핀; 및
    테스트 클럭신호 입력단자, 테스트 데이터 입력단자, 테스트 모드 신호 입력단자, 및 테스트 데이터 출력단자를 각각 구비하는 IEEE1149.1표준에 따라 설계된 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)을 구비하는 단일 칩 시스템의 테스트/디버그 방법에 있어서,
    상기 테스트 클럭신호 입력핀으로부터 인가되는 테스트 클럭신호에 응답하여 외부로부터 인가되는 소정 갯수의 선택신호들 및 직병렬 모드 제어신호를 입력하고, 상기 테스트 리셋 신호 입력핀으로부터 인가되는 테스트 리셋 신호에 응답하여 상기 입력된 신호들을 출력하는 단계;
    상기 직병렬 모드 제어신호가 병렬 테스트 모드를 나타내면 상기 테스트 데이터 입력핀을 통하여 인가되는 테스트 입력 데이터를 상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로) 각각의 테스트 데이터 입력단자로 인가하고, 직렬 테스트 모드를 나타내면 상기 테스트 데이터 입력핀을 통하여 인가되는 테스트 입력 데이터를 상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)의 첫단의 코어(또는, 적어도 하나의 칩 레벨 회로)의 테스트 데이터 입력단자로, 전단의 코어들(또는, 적어도 하나의 칩 레벨 회로)의 테스트 데이터 출력단자를 통하여 출력되는 테스트 출력 데이터를 후단의 코어(또는, 적어도 하나의 칩 레벨 회로)의 테스트 데이터 입력단자로 인가하는 단계; 및
    상기 직병렬 모드 제어신호가 병렬 테스트 모드를 나타내면 상기 소정 갯수의 선택신호들에 응답하여 상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)중 하나의 테스트 데이터 출력단자를 통하여 출력되는 테스트 출력 데이터를 상기 테스트 데이터 출력핀을 통하여 출력하고, 직렬 테스트 모드를 나타내면 상기 복수개의 코어들(또는, 적어도 하나의 칩 레벨 회로)의 마지막단의 코어(또는, 적어도 하나의 칩 레벨 회로)의 테스트 데이터 출력단자를 통하여 출력되는 테스트 출력 데이터를 상기 테스트 데이터 출력핀을 통하여 출력하는 단계를 구비하는 것을 특징으로 하는 단일 칩 시스템의 테스트/디버그 방법.
  13. 제12항에 있어서, 상기 소정 갯수의 선택신호들은
    상기 복수개의 코어들(및, 적어도 하나의 칩 레벨 회로)의 갯수가 n개인 경우에
    log2 n개인 것을 특징으로 하는 단일 칩 시스템의 테스트/디버그 방법.
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