CN116841939A - Spi从机接口电路和芯片 - Google Patents
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Abstract
本发明提供一种SPI从机接口电路和芯片，该电路包括时钟控制电路、命令执行器、数据管理器、输入移位器、输出移位器、数据输入端和数据输出端；时钟控制电路包括非门、异或门、片选信号端、时钟信号端、反相时钟端和正相时钟端，与非门的输出端与复位信号端电连接，非门的输出端与异或门的第一输入端电连接，异或门的第二输入端与时钟信号端电连接，异或门的输出端与反相时钟端电连接，正相时钟端与时钟信号端电连接。该芯片应用该电路。应用本发明可支持SPI所有时序模式且可避免高频时钟源问题。
Description
技术领域
本发明涉及SPI接口技术领域，具体的，涉及一种SPI从机接口电路，还涉及应用该SPI从机接口电路的芯片。
背景技术
SPI总线***是一种同步串行外设接口，它可以使MCU与各种***设备以串行方式进行通信以交换信息。SPI总线***可直接与各个厂家生产的多种标准***器件直接接口，该接口一般使用4条线：串行时钟线(SCK)、主机输入/从机输出数据线MISO、主机输出/从机输入数据线MOSI和低电平有效的从机选择线CSN。
SPI以主从方式工作，这种模式通常有一个主机和一个或多个从机。通常从机接口内部有一个高频时钟源，该时钟源用于驱动从机接口通信时序电路，并且检测SCK的翻转边沿，并且根据上升沿还是上升沿，采样数据或者更新数据输出。这种结构要求高频时钟源频率为SCK频率的8倍以上，如果SCK时钟频率很高，比如，100MHz，那么高频时钟源的实现成本很高。
为了克服高频时钟源的困难，现有的一种实现方式是SCK直接作为时钟驱动从机接口通信时序电路。但因为SPI通信协议一般要求SCK上升沿采样数据，SCK下降沿更新数据。所以SPI从机要用SCK上升沿将命令或者数据采样锁存，然后在下一个下降沿执行命令或者保存数据。然而，SPI有四种时序模式：MODE0、MODE1、MODE2和MODE3，在某些时序模式下，SCK信号的最后一个跳边沿后，控制器无法完成执行命令或者保存数据的操作，例如，当SPI主机采用MODE3时序发送命令和数据时，如图1所示，SCK的最后一个上升沿后，不再有下降沿，因此，无法完成执行命令或者保存数据的操作，所以该方式不支持MODE3的时序。
因此，需要考虑更加优化的电路结构。
发明内容
本发明的第一目的是提供一种支持SPI所有时序模式且可避免高频时钟源问题的SPI从机接口电路。
本发明的第二目的是提供一种支持SPI所有时序模式且可避免高频时钟源问题的芯片。
为了实现上述第一目的，本发明提供的SPI从机接口电路包括时钟控制电路、命令执行器、数据管理器、输入移位器、输出移位器、数据输入端和数据输出端；时钟控制电路包括非门、异或门、片选信号端、时钟信号端、反相时钟端和正相时钟端，与非门的输出端与复位信号端电连接，非门的输出端与异或门的第一输入端电连接，异或门的第二输入端与时钟信号端电连接，异或门的输出端与反相时钟端电连接，正相时钟端与时钟信号端电连接；命令执行器和输出移位器均与反相时钟端电连接，正相时钟端与输入移位器电连接，输入移位器的输入端与数据输入端电连接，命令执行器和数据管理器均与输入移位器的输出端电连接，输出移位器的输入端与数据管理器电连接，输出移位器的输出端与数据输出端电连接；反相时钟端向命令执行器和输出移位器发送反相时钟信号，正相时钟端向输入移位器发送正相时钟信号，反相时钟信号驱动命令执行器获取输入移位器的命令数据，命令执行器控制数据管理器接收输入移位器的输入数据或向输出移位器发送输出数据，输入移位器在正相时钟信号的驱动下采样并移位保存数据输入端的输入数据，输出移位器在反相时钟信号的驱动下接收数据管理器的输出数据并移位输出至数据输出端。
由上述方案可知，本发明的SPI从机接口电路在时钟控制电路中，非门的输入端与片选信号端电连接，非门的输出端与异或门的第一输入端电连接，异或门的第二输入端与时钟信号端电连接，异或门的输出端与反相时钟端电连接，正相时钟端与时钟信号端电连接，使得正相时钟端输出与时钟信号端的时钟信号同频同相的时钟信号，反相时钟端输出与时钟信号端的时钟信号同频反相的时钟信号，且反相时钟端在时钟信号端输入的时钟信号结束后仍具有一个上升沿，使得反相时钟端的反相时钟信号可驱动命令执行器完成命令执行操作，避免逻辑错误，从而使得SPI从机接口电路可使用SPI接口的任意时序模式，同时，无需设置高频时钟源，降低成本。
进一步的方案中，时钟控制电路还包括时钟发生器、第一D触发器、第二D触发器、与非门和复位信号端，第一D触发器和第二D触发器的时钟端均与时钟发生器的输出端电连接，第一D触发器和第二D触发器的清零端均与片选信号端电连接，第一D触发器的D端接高电平，第一D触发器的Q端与第二D触发器的D端电连接，第二D触发器的Q端与与非门的第一输入端电连接，与非门的第二输入端与第一D触发器的Q端电连接，与非门的输出端与复位信号端电连接，复位信号端与命令执行器电连接；复位信号端向命令执行器发送复位信号，命令执行器在复位信号为高电平时使能工作。
由此可知，时钟控制电路通过设置时钟发生器、第一D触发器、第二D触发器、与非门和复位信号端，可使得片选信号端在由高电平变为低电平时，复位信号端立即由低电平转化为高电平驱动命令执行器工作，而在片选信号端在由低电平变为高电平时，复位信号端延时一段时间后才由低电平转化为高电平，以保障命令执行器完成工作，避免发生错误动作。
进一步的方案中，正相时钟端通过缓冲器与时钟信号端电连接。
由此可知，由于反相时钟端输出的反相时钟信号经过非门和异或门，会存在一定的延时，因此，正相时钟端通过缓冲器与时钟信号端电连接，可使正相时钟端输出的正相时钟信号经过缓冲器的延时后与反相时钟信号对齐，以便后续的逻辑控制。
为了实现本发明的第二目的，本发明提供的芯片设置有SPI从机接口电路，有SPI从机接口电路包括时钟控制电路、命令执行器、数据管理器、输入移位器、输出移位器、数据输入端和数据输出端；时钟控制电路包括时钟控制电路、命令执行器、数据管理器、输入移位器、输出移位器、数据输入端和数据输出端；时钟控制电路包括非门、异或门、片选信号端、时钟信号端、反相时钟端和正相时钟端，非门的输入端与片选信号端电连接，非门的输出端与异或门的第一输入端电连接，异或门的第二输入端与时钟信号端电连接，异或门的输出端与反相时钟端电连接，正相时钟端与时钟信号端电连接；命令执行器和输出移位器均与反相时钟端电连接，正相时钟端与输入移位器电连接，输入移位器的输入端与数据输入端电连接，命令执行器和数据管理器均与输入移位器的输出端电连接，输出移位器的输入端与数据管理器电连接，输出移位器的输出端与数据输出端电连接；反相时钟端向命令执行器和输出移位器发送反相时钟信号，正相时钟端向输入移位器发送正相时钟信号，反相时钟信号驱动命令执行器获取输入移位器的命令数据，命令执行器控制数据管理器接收输入移位器的输入数据或向输出移位器发送输出数据，输入移位器在正相时钟信号的驱动下采样并移位保存数据输入端的输入数据，输出移位器在反相时钟信号的驱动下接收数据管理器的输出数据并移位输出至数据输出端。
附图说明
图1是现有SPI通信模式的MODE3时序的时序图。
图2是本发明SPI从机接口电路实施例的电路原理框图。
图3是本发明SPI从机接口电路实施例中时钟控制电路的电路原理图。
图4是本发明SPI从机接口电路实施例中片选信号端、时钟信号端、正相时钟端、反相时钟端和复位信号端在MODE0时序下的波形图。
图5是本发明SPI从机接口电路实施例中片选信号端、时钟信号端、正相时钟端、反相时钟端和复位信号端在MODE3时序下的波形图。
以下结合附图及实施例对本发明作进一步说明。
具体实施方式
SPI从机接口电路实施例：
如图2所示，本实施例中，SPI从机接口电路包括时钟控制电路1、命令执行器2、数据管理器3、输入移位器4、输出移位器5、数据输入端MOSI和数据输出端MISO。命令执行器2、数据管理器3、输入移位器4、输出移位器5采用公知的器件，在此不再赘述。
本实施例中，参见图3，时钟控制电路1包括非门11、异或门12、片选信号端CSN、时钟信号端SCK、反相时钟端SCK_NCLK和正相时钟端SCK＿PCLK，非门11的输出端与异或门12的第一输入端电连接，异或门12的第二输入端与时钟信号端SCK电连接，异或门12的输出端与反相时钟端SCK＿NCLK电连接，正相时钟端SCK＿PCLK与时钟信号端SCK电连接。命令执行器2和输出移位器5均与反相时钟端SCK＿NCLK电连接，正相时钟端SCK＿PCLK与输入移位器4电连接，输入移位器4的输入端与数据输入端MOSI电连接，命令执行器2和数据管理器3均与输入移位器4的输出端电连接，输出移位器5的输入端与数据管理器3电连接，输出移位器5的输出端与数据输出端MISO电连接，命令执行器2和数据管理器3电连接。
本实施例中，正相时钟端SCK＿PCLK通过缓冲器13与时钟信号端SCK电连接。由于反相时钟端SCK＿NCLK输出的反相时钟信号经过非门11和异或门12，会存在一定的延时，因此，正相时钟端SCK＿PCLK通过缓冲器13与时钟信号端SCK电连接，可使正相时钟端SCK＿PCLK输出的正相时钟信号经过缓冲器13的延时后与反相时钟信号对齐，以便后续的逻辑控制。
反相时钟端SCK＿NCLK向命令执行器2和输出移位器5发送反相时钟信号，命令执行器2和输出移位器5在反相时钟信号的上升沿动作。正相时钟端SCK＿PCLK向输入移位器4发送正相时钟信号，输入移位器4在正相时钟信号的上升沿动作。反相时钟信号驱动命令执行器2获取输入移位器4的命令数据，命令执行器2控制数据管理器3接收输入移位器4的输入数据或向输出移位器5发送输出数据，输入移位器4在正相时钟信号的驱动下采样并移位保存数据输入端MOSI的输入数据，输出移位器5在反相时钟信号的驱动下接收数据管理器3的输出数据并移位输出至数据输出端MISO。
时钟控制电路1还包括时钟发生器14、第一D触发器15、第二D触发器16、与非门17和复位信号端CSN＿RST，第一D触发器15、第二D触发器16均为带清零端的D触发器，第一D触发器15和第二D触发器16的时钟端均与时钟发生器14的输出端电连接，第一D触发器15和第二D触发器16的清零端均与片选信号端CSN电连接，第一D触发器15的D端接高电平，即图3中的“逻辑1”端子，第一D触发器15的Q端与第二D触发器16的D端电连接，第二D触发器16的Q端与与非门17的第一输入端电连接，与非门17的第二输入端与第一D触发器15的Q端电连接，与非门17的输出端与复位信号端CSN＿RST电连接，复位信号端CSN＿RST与命令执行器2电连接。复位信号端CSN＿RST向命令执行器2发送复位信号，命令执行器2在复位信号为高电平时使能工作。
SPI通信的MODE0、MODE1、MODE2和MODE3四种时序模式中，由于MODE0和MODE2的最后一个跳边沿相同，MODE1和MODE3的最后一个跳边沿相同，因此，下面针对MODE0和MODE3两种时序模式描述本实施例的SPI从机接口电路的工作原理，MODE2与MODE0的原理类似，MODE1和MODE3原理类似。
参见图4，SPI从机接口电路工作在MODE0时序模式下时，当片选信号端CSN的信号由高电平变低电平时，复位信号端CSN＿RST的信号立刻由低电平变高电平，释放复位，驱动命令执行器2使能工作。反相时钟端SCK＿NCLK输出与时钟信号端SCK的时钟信号同频反相的时钟信号，正相时钟端SCK＿PCLK输出与时钟信号端SCK的时钟信号同频同相的时钟信号。接着，在反相时钟端SCK＿NCLK的驱动下，驱动命令执行器2开始监控输入移位器4的命令数据，解析SPI主机发送的命令，并执行该命令。数据管理器3在命令执行器2的控制下，接收输入移位器4的输出数据或者发送数据给输出移位器5。输入移位器4在正相时钟端SCK＿PCLK的驱动下，采样并移位保存数据输入端MOSI输入的数据。输出移位器5在反相时钟端SCK＿NCLK的驱动下，接收数据管理器3的数据，并移位输出到数据输出端MISO。在时钟信号端SCK的时钟信号处于最后一个下降沿时，反相时钟端SCK＿NCLK输出的反相时钟信号在片选信号端CSN和时钟信号端SCK输入信号的作用下还具有一个上升沿A，从而可保障命令执行器2完成命令执行或数据保存的操作。当片选信号端CSN的信号由低电平变高电平时，在时钟发生器14的时钟信号经过第一D触发器15、第二D触发器16和与非门17的作用下，实现复位信号端CSN_RST的信号由高电平变低电平的动作比片选信号端CSN的信号由低电平变高电平的动作晚两个时钟周期，见图4中的T1，以保障命令执行器2完成工作，避免发生错误动作。
参见图5，SPI从机接口电路工作在MODE3时序模式下时，当片选信号端CSN的信号由高电平变低电平时，复位信号端CSN＿RST的信号立刻由低电平变高电平，释放复位，驱动命令执行器2使能工作。反相时钟端SCK＿NCLK输出与时钟信号端SCK的时钟信号同频反相的时钟信号，正相时钟端SCK＿PCLK输出与时钟信号端SCK的时钟信号同频同相的时钟信号。接着，在反相时钟端SCK＿NCLK的驱动下，驱动命令执行器2开始监控输入移位器4的命令数据，解析SPI主机发送的命令，并执行该命令。数据管理器3在命令执行器2的控制下，接收输入移位器4的输出数据或者发送数据给输出移位器5。输入移位器4在正相时钟端SCK＿PCLK的驱动下，采样并移位保存数据输入端MOSI输入的数据。输出移位器5在反相时钟端SCK＿NCLK的驱动下，接收数据管理器3的数据，并移位输出到数据输出端MISO。在时钟信号端SCK的时钟信号处于最后一个上升沿后，反相时钟端SCK＿NCLK输出的反相时钟信号在片选信号端CSN和时钟信号端SCK输入信号的作用下还具有一个上升沿B，从而可保障命令执行器2完成命令执行或数据保存的操作。当片选信号端CSN的信号由低电平变高电平时，在时钟发生器14的时钟信号经过第一D触发器15、第二D触发器16和与非门17的作用下，实现复位信号端CSN＿RST的信号由高电平变低电平的动作比片选信号端CSN的信号由低电平变高电平的动作晚两个时钟周期，见图5中的T2，以保障命令执行器2完成工作，避免发生错误动作。
由上述可知，本发明的SPI从机接口电路在时钟控制电路1中，非门11的输入端与片选信号端CSN电连接，非门11的输出端与异或门12的第一输入端电连接，异或门12的第二输入端与时钟信号端SCK电连接，异或门12的输出端与反相时钟端SCK＿NCLK电连接，正相时钟端SCK＿PCLK与时钟信号端SCK电连接，使得正相时钟端SCK＿PCLK输出与时钟信号端SCK的时钟信号同频同相的时钟信号，反相时钟端SCK＿NCLK输出与时钟信号端SCK的时钟信号同频反相的时钟信号，且反相时钟端SCK＿NCLK在时钟信号端SCK输入的时钟信号结束后仍具有一个上升沿，使得反相时钟端SCK＿NCLK的反相时钟信号可驱动命令执行器2完成命令执行操作，避免逻辑错误，从而使得SPI从机接口电路可使用SPI接口的任意时序模式，同时，无需设置高频时钟源，降低成本。
需要说明的是，以上仅为本发明的优选实施例，但发明的设计构思并不局限于此，凡利用此构思对本发明做出的非实质性修改，也均落入本发明的保护范围之内。
Claims (6)
1.一种SPI从机接口电路，其特征在于：包括时钟控制电路、命令执行器、数据管理器、输入移位器、输出移位器、数据输入端和数据输出端；
所述时钟控制电路包括非门、异或门、片选信号端、时钟信号端、反相时钟端和正相时钟端，所述非门的输入端与所述片选信号端电连接，所述非门的输出端与所述异或门的第一输入端电连接，所述异或门的第二输入端与所述时钟信号端电连接，所述异或门的输出端与反相时钟端电连接，所述正相时钟端与所述时钟信号端电连接；
所述命令执行器和所述输出移位器均与所述反相时钟端电连接，所述正相时钟端与所述输入移位器电连接，所述输入移位器的输入端与所述数据输入端电连接，所述命令执行器和所述数据管理器均与所述输入移位器的输出端电连接，所述输出移位器的输入端与所述数据管理器电连接，所述输出移位器的输出端与所述数据输出端电连接；
所述反相时钟端向所述命令执行器和所述输出移位器发送反相时钟信号，所述正相时钟端向所述输入移位器发送正相时钟信号，所述反相时钟信号驱动所述命令执行器获取所述输入移位器的命令数据，所述命令执行器控制所述数据管理器接收所述输入移位器的输入数据或向所述输出移位器发送输出数据，所述输入移位器在所述正相时钟信号的驱动下采样并移位保存所述数据输入端的输入数据，所述输出移位器在所述反相时钟信号的驱动下接收所述数据管理器的输出数据并移位输出至所述数据输出端。
2.根据权利要求1所述的SPI从机接口电路，其特征在于：
所述时钟控制电路还包括时钟发生器、第一D触发器、第二D触发器、与非门和复位信号端，所述第一D触发器和所述第二D触发器的时钟端均与所述时钟发生器的输出端电连接，所述第一D触发器和所述第二D触发器的清零端均与所述片选信号端电连接，所述第一D触发器的D端接高电平，所述第一D触发器的Q端与所述第二D触发器的D端电连接，所述第二D触发器的Q端与所述与非门的第一输入端电连接，所述与非门的第二输入端与所述第一D触发器的Q端电连接，所述与非门的输出端与所述复位信号端电连接，所述复位信号端与所述命令执行器电连接；
所述复位信号端向所述命令执行器发送复位信号，所述命令执行器在所述复位信号为高电平时使能工作。
3.根据权利要求1或2所述的SPI从机接口电路，其特征在于：
所述正相时钟端通过缓冲器与所述时钟信号端电连接。
4.一种芯片，设置有SPI从机接口电路，其特征在于：
所述有SPI从机接口电路包括时钟控制电路、命令执行器、数据管理器、输入移位器、输出移位器、数据输入端和数据输出端；
所述时钟控制电路包括时钟控制电路、命令执行器、数据管理器、输入移位器、输出移位器、数据输入端和数据输出端；
所述时钟控制电路包括非门、异或门、片选信号端、时钟信号端、反相时钟端和正相时钟端，所述非门的输入端与所述片选信号端电连接，所述非门的输出端与所述异或门的第一输入端电连接，所述异或门的第二输入端与所述时钟信号端电连接，所述异或门的输出端与反相时钟端电连接，所述正相时钟端与所述时钟信号端电连接；
所述命令执行器和所述输出移位器均与所述反相时钟端电连接，所述正相时钟端与所述输入移位器电连接，所述输入移位器的输入端与所述数据输入端电连接，所述命令执行器和所述数据管理器均与所述输入移位器的输出端电连接，所述输出移位器的输入端与所述数据管理器电连接，所述输出移位器的输出端与所述数据输出端电连接；
所述反相时钟端向所述命令执行器和所述输出移位器发送反相时钟信号，所述正相时钟端向所述输入移位器发送正相时钟信号，所述反相时钟信号驱动所述命令执行器获取所述输入移位器的命令数据，所述命令执行器控制所述数据管理器接收所述输入移位器的输入数据或向所述输出移位器发送输出数据，所述输入移位器在所述正相时钟信号的驱动下采样并移位保存所述数据输入端的输入数据，所述输出移位器在所述反相时钟信号的驱动下接收所述数据管理器的输出数据并移位输出至所述数据输出端。
5.根据权利要求4所述的芯片，其特征在于：
所述时钟控制电路还包括时钟发生器、第一D触发器、第二D触发器、与非门和复位信号端，所述第一D触发器和所述第二D触发器的时钟端均与所述时钟发生器的输出端电连接，所述第一D触发器和所述第二D触发器的清零端均与所述片选信号端电连接，所述第一D触发器的D端接高电平，所述第一D触发器的Q端与所述第二D触发器的D端电连接，所述第二D触发器的Q端与所述与非门的第一输入端电连接，所述与非门的第二输入端与所述第一D触发器的Q端电连接，所述与非门的输出端与所述复位信号端电连接，所述复位信号端与所述命令执行器电连接；
所述复位信号端向所述命令执行器发送复位信号，所述命令执行器在所述复位信号为高电平时使能工作。
6.根据权利要求4或5所述的芯片，其特征在于：
所述正相时钟端通过缓冲器与所述时钟信号端电连接。
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