JPH11242529A - クロック制御装置 - Google Patents
クロック制御装置Info
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- JPH11242529A JPH11242529A JP10043364A JP4336498A JPH11242529A JP H11242529 A JPH11242529 A JP H11242529A JP 10043364 A JP10043364 A JP 10043364A JP 4336498 A JP4336498 A JP 4336498A JP H11242529 A JPH11242529 A JP H11242529A
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Abstract
(57)【要約】
【課題】マイコンに供給される二つのシステムクロック
を、非同期信号によってダイレクトに切り替え、切り替
え時間の短いクロック制御装置を提供すること。 【解決手段】クロック切り替えのセレクタを直列に接続
した二段構成とし、切り替える瞬間、切り替えられる前
のクロックの値を保持する機能有し、クロック値保持、
前段のセレクタの切り替え、後段のセレクタの切り替え
をシーケンシャルに制御する制御回路を設けた。マイコ
ンに供給される二つのシステムクロックを、非同期信号
によってダイレクトに切り替え、切り替え時間の短いク
ロック制御装置を提供できる。本発明を内蔵したマイコ
ンを、携帯電話等、低速クロックによる動作から素早く
高速クロックによる動作に切り替える必要があるアプリ
ケーションに用いれば、複雑な外部回路を設けることな
くアプリケーションを実現できる。
を、非同期信号によってダイレクトに切り替え、切り替
え時間の短いクロック制御装置を提供すること。 【解決手段】クロック切り替えのセレクタを直列に接続
した二段構成とし、切り替える瞬間、切り替えられる前
のクロックの値を保持する機能有し、クロック値保持、
前段のセレクタの切り替え、後段のセレクタの切り替え
をシーケンシャルに制御する制御回路を設けた。マイコ
ンに供給される二つのシステムクロックを、非同期信号
によってダイレクトに切り替え、切り替え時間の短いク
ロック制御装置を提供できる。本発明を内蔵したマイコ
ンを、携帯電話等、低速クロックによる動作から素早く
高速クロックによる動作に切り替える必要があるアプリ
ケーションに用いれば、複雑な外部回路を設けることな
くアプリケーションを実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータ（以下、マイコンという）等の半導体集積回路に内
蔵され、半導体集積回路のシステムクロックの供給を制
御するクロック制御装置に関するものである。
ータ（以下、マイコンという）等の半導体集積回路に内
蔵され、半導体集積回路のシステムクロックの供給を制
御するクロック制御装置に関するものである。
【０００２】
【従来の技術】図２は従来のクロック制御装置の構成図
である。クロック制御装置は、二つの独立したクロック
を入力する入力端子２１、２２、入力した二つのクロッ
クを選択するクロック切り替え信号を入力するクロック
選択端子２３、二つの入力されたクロックを切り替える
セレクタ２４、クロック切り替え信号によって、セレク
タ２４を制御する第１のセレクタ制御回路２５、セレク
タ２４の出力側から出力されるクロックと電源電圧レベ
ルの固定信号とを切り替えるセレクタ２６、セレクタ２
４から出力されたクロックの発振安定時間を計測し、ク
ロックと同期した信号をつくるカウンタ２７、カウンタ
２７の信号や、クロック選択端子２３から入力されたク
ロック切り替え信号によってセレクタ２６を制御する第
２のセレクタ制御回路２８、セレクタ２６の出力側に接
続されている出力端子２９を備えている。
である。クロック制御装置は、二つの独立したクロック
を入力する入力端子２１、２２、入力した二つのクロッ
クを選択するクロック切り替え信号を入力するクロック
選択端子２３、二つの入力されたクロックを切り替える
セレクタ２４、クロック切り替え信号によって、セレク
タ２４を制御する第１のセレクタ制御回路２５、セレク
タ２４の出力側から出力されるクロックと電源電圧レベ
ルの固定信号とを切り替えるセレクタ２６、セレクタ２
４から出力されたクロックの発振安定時間を計測し、ク
ロックと同期した信号をつくるカウンタ２７、カウンタ
２７の信号や、クロック選択端子２３から入力されたク
ロック切り替え信号によってセレクタ２６を制御する第
２のセレクタ制御回路２８、セレクタ２６の出力側に接
続されている出力端子２９を備えている。
【０００３】図３は、上述した従来のクロック制御装置
の一動作例として、マイコンのシステムクロックをクロ
ック0（例えば３２KHZ)からクロック1(例えば２０MHZ)
へ切り替える時のタイミング図を示す。図２の装置は、
以下の５つの条件で動作するとする。
の一動作例として、マイコンのシステムクロックをクロ
ック0（例えば３２KHZ)からクロック1(例えば２０MHZ)
へ切り替える時のタイミング図を示す。図２の装置は、
以下の５つの条件で動作するとする。
【０００４】１．クロック選択端子２３から入力される
クロック切り替え信号が１から０へ変化したとき、クロ
ック0からクロック1へ変化するものとする。
クロック切り替え信号が１から０へ変化したとき、クロ
ック0からクロック1へ変化するものとする。
【０００５】２．クロック切り替え信号はクロック０に
同期するものとする。
同期するものとする。
【０００６】３．セレクタ２４は、第１のセレクタ制御
回路２５からの信号が０から１に変化したとき、クロッ
ク0からクロック1へ変化するものとする。
回路２５からの信号が０から１に変化したとき、クロッ
ク0からクロック1へ変化するものとする。
【０００７】４．セレクタ２６は、第２のセレクタ制御
回路２８からの信号が０から１に変化したとき、セレク
タ２４から出力されたクロックから、電源電圧レベルの
固定信号に切り替え、第２のセレクタ制御回路２８から
の信号が１から０に変化したとき、電源電圧レベルの固
定信号から、セレクタ２４から出力されたクロックへ切
り替える。
回路２８からの信号が０から１に変化したとき、セレク
タ２４から出力されたクロックから、電源電圧レベルの
固定信号に切り替え、第２のセレクタ制御回路２８から
の信号が１から０に変化したとき、電源電圧レベルの固
定信号から、セレクタ２４から出力されたクロックへ切
り替える。
【０００８】５．第１のセレクタ制御回路２５、第２の
セレクタ制御回路２８の初期出力は０であるとする。
セレクタ制御回路２８の初期出力は０であるとする。
【０００９】図３のように、１から０へ変化するクロッ
ク切り替え信号が入力されると、第１のセレクタ制御回
路２５の出力信号が０から１へ、第２のセレクタ制御回
路２８の出力信号が０から１へ変化する。そのため、上
記３．、４．の条件により、セレクタ２４の出力はクロ
ック0からクロック1に切り替えられる。
ク切り替え信号が入力されると、第１のセレクタ制御回
路２５の出力信号が０から１へ、第２のセレクタ制御回
路２８の出力信号が０から１へ変化する。そのため、上
記３．、４．の条件により、セレクタ２４の出力はクロ
ック0からクロック1に切り替えられる。
【００１０】また、セレクタ２６の出力はセレクタ２４
の出力のクロックから電源電圧レベルの固定信号に切り
替えられる。セレクタ２４の出力はクロック0とクロッ
ク1とが同期していないため、Ｂのようなクロック0でも
クロック1でもない幅が不定の波形（以下ハザードとい
う）が出力される。
の出力のクロックから電源電圧レベルの固定信号に切り
替えられる。セレクタ２４の出力はクロック0とクロッ
ク1とが同期していないため、Ｂのようなクロック0でも
クロック1でもない幅が不定の波形（以下ハザードとい
う）が出力される。
【００１１】しかし、セレクタ２６の出力にはハザード
は発生しない。なぜなら、第２のセレクタ制御回路２８
の出力信号がクロック0の立ち上がりに同期しており、
セレクタ２６の入力は１から１への信号変化のためであ
る。したがって、Ａでの切り替え時、出力端子２９のハ
ザードは発生しない。
は発生しない。なぜなら、第２のセレクタ制御回路２８
の出力信号がクロック0の立ち上がりに同期しており、
セレクタ２６の入力は１から１への信号変化のためであ
る。したがって、Ａでの切り替え時、出力端子２９のハ
ザードは発生しない。
【００１２】次に、クロック1に同期した信号をカウン
タ２７でつくり、第２のセレクタ制御回路２８に信号を
送る。カウンタ２７で作る信号はクロック1の立ち上が
りに同期しており、Ｂのようなハザードに同期しないよ
うに２〜３クロックをカウントした後に出力される。Ｃ
のタイミングで出力されたカウンタ２７の信号をうけ、
第２のセレクタ制御回路２８はセレクタ２６に１から０
へ変化する信号を送る。
タ２７でつくり、第２のセレクタ制御回路２８に信号を
送る。カウンタ２７で作る信号はクロック1の立ち上が
りに同期しており、Ｂのようなハザードに同期しないよ
うに２〜３クロックをカウントした後に出力される。Ｃ
のタイミングで出力されたカウンタ２７の信号をうけ、
第２のセレクタ制御回路２８はセレクタ２６に１から０
へ変化する信号を送る。
【００１３】そのため上記４．の条件により、セレクタ
２６は電源電圧固定信号からセレクタ２４の出力のクロ
ックであるクロック1に切り替わる。Ｃのタイミングは
クロック1の立ち上がりに同期しており、セレクタ２６
の入力は１から１への信号変化のため、セレクタ２６の
出力にハザードは発生しない。
２６は電源電圧固定信号からセレクタ２４の出力のクロ
ックであるクロック1に切り替わる。Ｃのタイミングは
クロック1の立ち上がりに同期しており、セレクタ２６
の入力は１から１への信号変化のため、セレクタ２６の
出力にハザードは発生しない。
【００１４】したがって、Ｃの切り替え時にも出力端子
２９にハザードは発生しない。しかし、従来のクロック
制御装置ではクロック切り替え信号が切り替える前のク
ロックに同期していないと、切り替える時にハザードを
発生してしまうことが予想される。
２９にハザードは発生しない。しかし、従来のクロック
制御装置ではクロック切り替え信号が切り替える前のク
ロックに同期していないと、切り替える時にハザードを
発生してしまうことが予想される。
【００１５】図４にクロック０に非同期で、システムク
ロックをクロック０からクロック1へ切り替える場合の
タイミング図を示す。Ａのタイミングで、１から０へ変
化するクロック切り替え信号が入力されると、第１のセ
レクタ制御回路２５の出力信号が０から１へ、第２のセ
レクタ制御回路２８の出力信号が０から１へ変化する。
ロックをクロック０からクロック1へ切り替える場合の
タイミング図を示す。Ａのタイミングで、１から０へ変
化するクロック切り替え信号が入力されると、第１のセ
レクタ制御回路２５の出力信号が０から１へ、第２のセ
レクタ制御回路２８の出力信号が０から１へ変化する。
【００１６】そのため、上記３．、４．の条件により、
セレクタ２４の出力はクロック0からクロック1に、セレ
クタ２６の出力はセレクタ２４の出力のクロックから電
源電圧レベルの固定信号に切り替えられる。この場合、
セレクタ２６出力はＢのようなハザードを発生する。
セレクタ２４の出力はクロック0からクロック1に、セレ
クタ２６の出力はセレクタ２４の出力のクロックから電
源電圧レベルの固定信号に切り替えられる。この場合、
セレクタ２６出力はＢのようなハザードを発生する。
【００１７】これは、第２のセレクタ制御回路２８の出
力信号がクロック0の立ち上がりに同期していないた
め、クロック0の０の信号が出力され、Ａのタイミング
で０から１へ信号変化するためである。
力信号がクロック0の立ち上がりに同期していないた
め、クロック0の０の信号が出力され、Ａのタイミング
で０から１へ信号変化するためである。
【００１８】このように従来のクロック制御装置ではク
ロック切り替え信号が切り替える前のクロック（図４の
場合クロック０）に同期していないと、切り替える時に
ハザードを発生してしまう。そのため、従来のクロック
制御装置では、非同期のクロック切り替え信号によるシ
ステムクロック切り替えはできなかった。
ロック切り替え信号が切り替える前のクロック（図４の
場合クロック０）に同期していないと、切り替える時に
ハザードを発生してしまう。そのため、従来のクロック
制御装置では、非同期のクロック切り替え信号によるシ
ステムクロック切り替えはできなかった。
【００１９】すなわち、従来のクロック制御装置では、
クロック切り替え信号はシステムクロックに同期させる
必要があった。例えば、システムクロックに同期して動
作しているＣＰＵ等でクロック切り替えの命令を実行す
ることによってクロック切り替え信号を生成し、システ
ムクロックを切り替えていた。
クロック切り替え信号はシステムクロックに同期させる
必要があった。例えば、システムクロックに同期して動
作しているＣＰＵ等でクロック切り替えの命令を実行す
ることによってクロック切り替え信号を生成し、システ
ムクロックを切り替えていた。
【００２０】そこで、割り込み等の非同期の信号でシス
テムクロックを切り替えたい場合、従来のクロック制御
装置では一度ＣＰＵに割り込みを発生させ、ＣＰＵでシ
ステムクロック切り替えの処理を行うことで実現してい
た。以上のようなＣＰＵによるシステムクロック切り替
えの場合、低速クロックから高速クロックに切り替える
ときＣＰＵの動作が介在し、かつＣＰＵの実行は低速ク
ロックで行われるため、システムクロック切り替えに非
常に時間がかかるという欠点を有する。
テムクロックを切り替えたい場合、従来のクロック制御
装置では一度ＣＰＵに割り込みを発生させ、ＣＰＵでシ
ステムクロック切り替えの処理を行うことで実現してい
た。以上のようなＣＰＵによるシステムクロック切り替
えの場合、低速クロックから高速クロックに切り替える
ときＣＰＵの動作が介在し、かつＣＰＵの実行は低速ク
ロックで行われるため、システムクロック切り替えに非
常に時間がかかるという欠点を有する。
【００２１】また、従来の回路では以下のような問題点
がある。従来のクロック制御装置を内蔵したマイコンを
携帯電話等の通信機器で使用した場合を考える。携帯電
話等の通信機器アプリケーションでは、待機中、低消費
電力化のため低速クロックでマイコンを動作させ、通話
時は高速動作が必要なため高速クロックによる処理をお
こなっている。このような応用時に、待機中の低速クロ
ックから通話時の高速クロックへ切り替える場合、従来
のクロック制御装置を用いたマイコンでは以下の実行シ
ーケンスになる。
がある。従来のクロック制御装置を内蔵したマイコンを
携帯電話等の通信機器で使用した場合を考える。携帯電
話等の通信機器アプリケーションでは、待機中、低消費
電力化のため低速クロックでマイコンを動作させ、通話
時は高速動作が必要なため高速クロックによる処理をお
こなっている。このような応用時に、待機中の低速クロ
ックから通話時の高速クロックへ切り替える場合、従来
のクロック制御装置を用いたマイコンでは以下の実行シ
ーケンスになる。
【００２２】１．低速クロックで待機中プログラムを実
行中、通信が始まったことを知らせる非同期信号がマイ
コンに入力される。
行中、通信が始まったことを知らせる非同期信号がマイ
コンに入力される。
【００２３】２．その入力によって、低速のクロックで
クロック切り替えのプログラムを実行する。
クロック切り替えのプログラムを実行する。
【００２４】３．同期化のため、高速クロックを２〜３
サイクル停止させる。
サイクル停止させる。
【００２５】４．切り替わった後、高速クロックで通話
用処理のプログラムを実行する。
用処理のプログラムを実行する。
【００２６】上記シーケンスでは、上記２．のシーケン
スが低速クロックによるプログラムを実行するため処理
に時間がかかり、２．のシーケンス実行中に受信データ
が入ってくる可能性がある。
スが低速クロックによるプログラムを実行するため処理
に時間がかかり、２．のシーケンス実行中に受信データ
が入ってくる可能性がある。
【００２７】すなわち、従来のクロック制御装置を用い
たマイコンでは、待機中の低速クロックから高速クロッ
クへの切り替えるとき、受信データの最初の部分を失う
場合がある。このような誤動作を防ぐため、従来のクロ
ック制御装置を持ったマイコンで携帯電話等のアプリケ
ーションを実現する場合、低速クロックから高速クロッ
クへ切り替える回路を外部に持つ必要があり、アプリケ
ーションの回路を複雑にしていた。
たマイコンでは、待機中の低速クロックから高速クロッ
クへの切り替えるとき、受信データの最初の部分を失う
場合がある。このような誤動作を防ぐため、従来のクロ
ック制御装置を持ったマイコンで携帯電話等のアプリケ
ーションを実現する場合、低速クロックから高速クロッ
クへ切り替える回路を外部に持つ必要があり、アプリケ
ーションの回路を複雑にしていた。
【００２８】
【発明が解決しようとする課題】したがって、本発明の
目的は、マイコンに供給される二つのシステムクロック
を、非同期信号によってダイレクトに切り替え、切り替
え時間の短いクロック制御装置を提供することである。
目的は、マイコンに供給される二つのシステムクロック
を、非同期信号によってダイレクトに切り替え、切り替
え時間の短いクロック制御装置を提供することである。
【００２９】
【課題を解決するための手段】上記目的を達成するため
に、本発明はクロック切り替えのセレクタが直列に接続
され、前段のセレクタでクロックを切り替え、後段のセ
レクタで固定信号と前段のセレクタの出力とを切り替え
るクロック制御装置において、固定信号を生成するため
の、クロック切り替え信号が入力されたとき前段のセレ
クタの出力を保持する信号保持回路を有し、信号保持、
後段セレクタ切り替え、前段セレクタ切り替えをシーケ
ンシャルに行うためのディレイ回路を持つように構成し
ている。
に、本発明はクロック切り替えのセレクタが直列に接続
され、前段のセレクタでクロックを切り替え、後段のセ
レクタで固定信号と前段のセレクタの出力とを切り替え
るクロック制御装置において、固定信号を生成するため
の、クロック切り替え信号が入力されたとき前段のセレ
クタの出力を保持する信号保持回路を有し、信号保持、
後段セレクタ切り替え、前段セレクタ切り替えをシーケ
ンシャルに行うためのディレイ回路を持つように構成し
ている。
【００３０】
【発明の実施の形態】図１は本発明の第１の実施例のク
ロック制御装置の基本構成図を示す図である。クロック
制御装置は、二つの独立したクロックを入力する端子
１、２、入力した二つのクロックを選択するクロック切
り替え信号を入力するクロック選択端子３、二つの入力
されたクロックを切り替えるセレクタ４、セレクタ４を
制御する第１のセレクタ制御回路５、クロック選択端子
３から入力されたクロック切り替え信号を遅らせ、第１
のセレクタ制御回路５に信号を送る第１のディレイ回路
６、セレクタ４から出力されたクロックを、クロック選
択端子３から入力されたクロック切り替え信号によって
保持する信号保持回路７、信号保持回路７とセレクタ４
から出力された信号を切り替えるセレクタ８、セレクタ
８を制御する第２のセレクタ制御回路９、クロック選択
端子３から入力されたクロック切り替え信号を遅らせ第
２のセレクタ制御回路９に信号を送る、第１のディレイ
回路６よりディレイ値の小さい第２のディレイ回路１
０、セレクタ４から出力されたクロックと同期をした信
号を生成し、第２のセレクタ制御回路９に信号を送る同
期回路１１、セレクタ８の出力信号に乗るノイズを除去
するためのノイズ除去回路１２、ノイズ除去回路１２の
出力に接続された、クロック制御装置の出力端子１３を
備えている。
ロック制御装置の基本構成図を示す図である。クロック
制御装置は、二つの独立したクロックを入力する端子
１、２、入力した二つのクロックを選択するクロック切
り替え信号を入力するクロック選択端子３、二つの入力
されたクロックを切り替えるセレクタ４、セレクタ４を
制御する第１のセレクタ制御回路５、クロック選択端子
３から入力されたクロック切り替え信号を遅らせ、第１
のセレクタ制御回路５に信号を送る第１のディレイ回路
６、セレクタ４から出力されたクロックを、クロック選
択端子３から入力されたクロック切り替え信号によって
保持する信号保持回路７、信号保持回路７とセレクタ４
から出力された信号を切り替えるセレクタ８、セレクタ
８を制御する第２のセレクタ制御回路９、クロック選択
端子３から入力されたクロック切り替え信号を遅らせ第
２のセレクタ制御回路９に信号を送る、第１のディレイ
回路６よりディレイ値の小さい第２のディレイ回路１
０、セレクタ４から出力されたクロックと同期をした信
号を生成し、第２のセレクタ制御回路９に信号を送る同
期回路１１、セレクタ８の出力信号に乗るノイズを除去
するためのノイズ除去回路１２、ノイズ除去回路１２の
出力に接続された、クロック制御装置の出力端子１３を
備えている。
【００３１】図５、図６、図７に本発明の一実施例とし
て、クロック制御装置が、マイコンのシステムクロック
をクロック０からクロック1へ切り替える時のタイミン
グ図を示す。なお、図６は図５のａ−ａ’部分の拡大
図、図７はクロック切り替え信号が図５、図６と違うタ
イミングで入ったときの図５のａ−ａ’部分に相当する
部分の拡大図である。図１の装置は、以下の４つの条件
で動作するとする。
て、クロック制御装置が、マイコンのシステムクロック
をクロック０からクロック1へ切り替える時のタイミン
グ図を示す。なお、図６は図５のａ−ａ’部分の拡大
図、図７はクロック切り替え信号が図５、図６と違うタ
イミングで入ったときの図５のａ−ａ’部分に相当する
部分の拡大図である。図１の装置は、以下の４つの条件
で動作するとする。
【００３２】１．クロック選択端子３から入力されるク
ロック切り替え信号が１から０へ変化したとき、クロッ
ク０からクロック1へ変化するものとする。
ロック切り替え信号が１から０へ変化したとき、クロッ
ク０からクロック1へ変化するものとする。
【００３３】２．セレクタ４は、第１のセレクタ制御回
路５からの信号が０から１に変化したとき、クロック０
からクロック1へ変化するものとする。
路５からの信号が０から１に変化したとき、クロック０
からクロック1へ変化するものとする。
【００３４】３．セレクタ８は、第２のセレクタ制御回
路９からの信号が０から１に変化したとき、セレクタ４
から出力されたクロックから信号保持回路７の出力信号
に切り替え、第２のセレクタ制御回路９からの信号が１
から０に変化したとき、信号保持回路７の出力信号から
セレクタ４から出力されたクロックへ切り替える。
路９からの信号が０から１に変化したとき、セレクタ４
から出力されたクロックから信号保持回路７の出力信号
に切り替え、第２のセレクタ制御回路９からの信号が１
から０に変化したとき、信号保持回路７の出力信号から
セレクタ４から出力されたクロックへ切り替える。
【００３５】４．第１のセレクタ制御回路５、第２のセ
レクタ制御回路９の初期出力は０であるとする。
レクタ制御回路９の初期出力は０であるとする。
【００３６】クロック選択端子３に入力された切り替え
信号が１から０へ変化した信号は、第１のディレイ回路
６、信号保持回路７、第２のディレイ回路１０に入力さ
れる。信号保持回路７はセレクタ４の出力信号を保持す
る（図５ａ−ａ’、図６、Ａ点および図７、Ａ点）。
信号が１から０へ変化した信号は、第１のディレイ回路
６、信号保持回路７、第２のディレイ回路１０に入力さ
れる。信号保持回路７はセレクタ４の出力信号を保持す
る（図５ａ−ａ’、図６、Ａ点および図７、Ａ点）。
【００３７】図５および図６の場合、セレクタ４の信号
はクロック０で値は１であるから、信号保持回路７は１
を保持する。また、このときはセレクタ８が切り替わっ
ておらず、セレクタ８の出力はクロック０の１を出力し
ている。
はクロック０で値は１であるから、信号保持回路７は１
を保持する。また、このときはセレクタ８が切り替わっ
ておらず、セレクタ８の出力はクロック０の１を出力し
ている。
【００３８】その後、クロック切り替え信号は第１のデ
ィレイ回路１０を通して第２のセレクタ制御回路９に入
力される。第２のセレクタ制御回路９は、第２のディレ
イ回路１０からうけた信号によって、セレクタ８の入力
をセレクタ４の出力であるクロック０から信号保持回路
７の出力に切り替える。
ィレイ回路１０を通して第２のセレクタ制御回路９に入
力される。第２のセレクタ制御回路９は、第２のディレ
イ回路１０からうけた信号によって、セレクタ８の入力
をセレクタ４の出力であるクロック０から信号保持回路
７の出力に切り替える。
【００３９】このとき、セレクタ４の出力は１であり信
号保持回路７の出力も１であるため、セレクタ８の切り
替えによるハザードは発生しない。したがって、セレク
タ８の出力からノイズ除去回路１２を通ってクロック制
御装置の出力に出力されたクロックに、ハザードは発生
しない（図５ａ−ａ’および図６、Ｂ点）。
号保持回路７の出力も１であるため、セレクタ８の切り
替えによるハザードは発生しない。したがって、セレク
タ８の出力からノイズ除去回路１２を通ってクロック制
御装置の出力に出力されたクロックに、ハザードは発生
しない（図５ａ−ａ’および図６、Ｂ点）。
【００４０】図７のＡ点に示すようなタイミングでクロ
ック切り替え信号が入ってきた場合、セレクタ８の切り
替えの瞬間セレクタ４の出力が０に変化し、第１ディレ
イ回路６によるディレイ幅程度のハザードが出る可能性
がある（図７、Ｂ点）。しかし、このハザードは数ns以
下であり、セレクタ出力８に接続されているノイズ除去
回路１２で除去することが可能である。よって、図７の
例の場合でも、クロック制御装置の出力に出力されたク
ロックにハザードは発生しない。
ック切り替え信号が入ってきた場合、セレクタ８の切り
替えの瞬間セレクタ４の出力が０に変化し、第１ディレ
イ回路６によるディレイ幅程度のハザードが出る可能性
がある（図７、Ｂ点）。しかし、このハザードは数ns以
下であり、セレクタ出力８に接続されているノイズ除去
回路１２で除去することが可能である。よって、図７の
例の場合でも、クロック制御装置の出力に出力されたク
ロックにハザードは発生しない。
【００４１】その後、セレクタ切り替え信号は、第１デ
ィレイ回路６を通して第１セレクタ制御回路４に入力さ
れる。ここでセレクタ４の出力はクロック０からクロッ
ク１へ切り替わる（図５ａ−ａ’、図６ Ｃ点、および
図７ Ｃ点）。このとき、セレクタ８は信号保持回路７
の出力を選択されているため、１のままである。
ィレイ回路６を通して第１セレクタ制御回路４に入力さ
れる。ここでセレクタ４の出力はクロック０からクロッ
ク１へ切り替わる（図５ａ−ａ’、図６ Ｃ点、および
図７ Ｃ点）。このとき、セレクタ８は信号保持回路７
の出力を選択されているため、１のままである。
【００４２】セレクタ４の出力がクロック０からクロッ
ク1へ切り替わると、カウンタ１１は数クロック後、ク
ロック1に同期がした信号を作る。この時の時間は、セ
レクタ４による切り替え時に発生するハザードをセレク
タ８の出力に出さないためのものであるから、セレクタ
４の出力のクロックの２〜３クロック分で十分である。
ク1へ切り替わると、カウンタ１１は数クロック後、ク
ロック1に同期がした信号を作る。この時の時間は、セ
レクタ４による切り替え時に発生するハザードをセレク
タ８の出力に出さないためのものであるから、セレクタ
４の出力のクロックの２〜３クロック分で十分である。
【００４３】カウンタ１１が出力した同期信号を受け、
第２セレクタ制御信号９はセレクタ８の入力を信号保持
回路７の出力からセレクタ４の出力であるクロック1に
切り替える。このとき、セレクタ８に入力されるセレク
タ切り替え信号はクロック1と同期しているため、切り
替え時にハザードは発生しない（図５、ｂ点）。
第２セレクタ制御信号９はセレクタ８の入力を信号保持
回路７の出力からセレクタ４の出力であるクロック1に
切り替える。このとき、セレクタ８に入力されるセレク
タ切り替え信号はクロック1と同期しているため、切り
替え時にハザードは発生しない（図５、ｂ点）。
【００４４】以上の動作によって、出力端子１３にハザ
ードを発生させず、カウンタ１１による２〜３クロック
分でシステムクロックを切り替えることができる。
ードを発生させず、カウンタ１１による２〜３クロック
分でシステムクロックを切り替えることができる。
【００４５】次に図８に本発明の第２の実施例を示す。
図８において図１に示す第１の実施例と同一箇所には同
一符号を付して説明を省略する。図８の割り込み信号を
入力する割り込み入力端子１４、割り込み信号を受け、
ＣＰＵに割り込みベクタや割り込み要求を出力する割り
込み制御回路１５を備えている。
図８において図１に示す第１の実施例と同一箇所には同
一符号を付して説明を省略する。図８の割り込み信号を
入力する割り込み入力端子１４、割り込み信号を受け、
ＣＰＵに割り込みベクタや割り込み要求を出力する割り
込み制御回路１５を備えている。
【００４６】この場合、割り込みを入力すると、第１の
実施例で説明したとおりシステムクロックが切り替わ
る。切り替わると同時に割り込み処理を行う。
実施例で説明したとおりシステムクロックが切り替わ
る。切り替わると同時に割り込み処理を行う。
【００４７】第２の実施例で携帯電話等の通信機器に用
いれば、以下のシーケンスになる。
いれば、以下のシーケンスになる。
【００４８】１．低速クロックで待機中プログラムを実
行中、通信が始まったことを知らせる非同期信号が、割
り込みとしてマイコンに入力される。
行中、通信が始まったことを知らせる非同期信号が、割
り込みとしてマイコンに入力される。
【００４９】２．その入力によって、低速のクロックを
高速クロックに切り替える。同期化のため、高速クロッ
クを２〜３サイクル停止させる。
高速クロックに切り替える。同期化のため、高速クロッ
クを２〜３サイクル停止させる。
【００５０】３．切り替わった高速クロックで通話用処
理のプログラムを実行する。
理のプログラムを実行する。
【００５１】従来のクロック制御装置と違い、クロック
切り替えにともなう低速クロックによるプログラム実行
はない。同期化のためのクロック２〜３サイクル停止と
割り込み処理によるベクタ処理を行えば、すぐに通話用
のプログラムを実行することができる。
切り替えにともなう低速クロックによるプログラム実行
はない。同期化のためのクロック２〜３サイクル停止と
割り込み処理によるベクタ処理を行えば、すぐに通話用
のプログラムを実行することができる。
【００５２】しかも、同期化とベクタ処理は高速クロッ
クで行われるため、短時間で行うことができる。第２の
実施例を用いれば、携帯電話等、低速クロックによる動
作から素早く高速クロックによる動作に切り替える必要
があるアプリケーションを、複雑な外部回路を設けるこ
となく、実現できる。
クで行われるため、短時間で行うことができる。第２の
実施例を用いれば、携帯電話等、低速クロックによる動
作から素早く高速クロックによる動作に切り替える必要
があるアプリケーションを、複雑な外部回路を設けるこ
となく、実現できる。
【００５３】
【発明の効果】本発明によれば、マイコンに供給される
二つのシステムクロックを、非同期信号によってダイレ
クトに切り替え、切り替え時間の短いクロック制御装置
を提供できる。本発明を内蔵したマイコンを、携帯電話
等、低速クロックによる動作から、素早く高速クロック
による動作に切り替える必要があるアプリケーションに
用いれば、複雑な外部回路を設けることなく、アプリケ
ーションを実現できる。
二つのシステムクロックを、非同期信号によってダイレ
クトに切り替え、切り替え時間の短いクロック制御装置
を提供できる。本発明を内蔵したマイコンを、携帯電話
等、低速クロックによる動作から、素早く高速クロック
による動作に切り替える必要があるアプリケーションに
用いれば、複雑な外部回路を設けることなく、アプリケ
ーションを実現できる。
【図１】本発明の第１の実施例を示すクロック制御装置
の回路構成図である。
の回路構成図である。
【図２】従来のクロック制御装置の回路構成図である。
【図３】従来のクロック制御装置の動作を示す第１のタ
イミング図である。
イミング図である。
【図４】従来のクロック制御装置の動作を示す第２のタ
イミング図である。
イミング図である。
【図５】本発明の一実施例の動作を示す第１のタイミン
グ図である。
グ図である。
【図６】本発明の一実施例の動作を示す第２のタイミン
グ図である。
グ図である。
【図７】本発明の一実施例の動作を示す第三のタイミン
グ図である。
グ図である。
【図８】本発明の第２の実施例を示すクロック制御装置
の回路構成図である。
の回路構成図である。
１…クロック入力端子、２…クロック入力端子、３…ク
ロック選択端子、４…セレクタ、５…第１のセレクタ制
御回路、６…第１のディレイ回路、７…信号保持回路、
８…セレクタ、９…第２のセレクタ制御回路、１０…第
２のディレイ回路、１１…カウンタ、１２…ノイズ除去
回路、１３…クロック制御装置出力端子。
ロック選択端子、４…セレクタ、５…第１のセレクタ制
御回路、６…第１のディレイ回路、７…信号保持回路、
８…セレクタ、９…第２のセレクタ制御回路、１０…第
２のディレイ回路、１１…カウンタ、１２…ノイズ除去
回路、１３…クロック制御装置出力端子。
Claims (4)
- 【請求項１】 二つの独立したクロックを入力する端子
と、前記二つのクロックの一方を選択するためクロック
切り替え信号を入力するクロック選択端子と、前記クロ
ック切り替え信号に応じて前記二つのクロックを切り替
える第１のセレクタと、前記第１のセレクタを制御する
第１のセレクタ制御装置と、固定信号と前記第１のセレ
クタから出力されたクロックを切り替える第２のセレク
タと、前記第２のセレクタを制御する第２のセレクタ制
御回路と、前記第１のセレクタから出力されたクロック
と同期をした信号を生成し、前記第２のセレクタ制御装
置に信号を送るカウンタからなるクロック制御装置にお
いて、前記クロック選択端子に入力されたクロック切り
替え信号を所定のディレイ値だけ遅らせ、前記第１のセ
レクタ制御装置に信号を送る第１のディレイ装置と、前
記クロック切り替え信号を所定のディレイ値だけ遅ら
せ、前記第２のセレクタ制御装置に送る第２のディレイ
回路と、前記第１のセレクタから出力されたクロック
を、前記クロック選択端子から入力されたクロック切り
替え信号によって保持する信号保持装置とを備え、前記
第１のディレイ装置のディレイ値は、前記第２のディレ
イ装置のディレイ値より大きく設定され、前記第２のセ
レクタは前記第２のセレクタ制御装置の出力信号に応じ
て前記信号保持装置の出力である固定信号と前記第１の
セレクタの出力を選択することを特徴とするクロック制
御装置。 - 【請求項２】 請求項１に記載したクロック制御装置に
おいて、前記クロック選択端子が割り込み端子に接続さ
れていることを特徴とするクロック制御装置。 - 【請求項３】 請求項１に記載したクロック制御装置に
おいて、前記第２のセレクタの出力側にノイズ除去装置
を設け、前記第２のセレクタの出力信号に乗るノイズを
除去するクロック制御装置。 - 【請求項４】 二つの独立したクロックを入力する端子
と、前記二つのクロックを一方を選択するためクロック
切り替え信号を入力するクロック選択端子と、前記クロ
ック切り替え信号に応じて前記二つのクロックを切り替
える第１のセレクタと、前記第１のセレクタを制御する
第１のセレクタ制御装置と、固定信号と前記第１のセレ
クタから出力されたクロックを切り替える第２のセレク
タと、前記第２のセレクタを制御する第２のセレクタ制
御回路と、前記第１のセレクタから出力されたクロック
と同期をした信号を生成し、前記第２のセレクタ制御装
置に信号を送るカウンタからなるクロック制御装置にお
いて、前記クロック選択端子に入力されたクロック切り
替え信号を所定のディレイ値だけ遅らせ、前記第１のセ
レクタ制御装置に信号を送る第１のディレイ装置と、前
記クロック切り替え信号を所定のディレイ値だけ遅ら
せ、前記第２のセレクタ制御装置に送る第２のディレイ
回路と、前記第１のセレクタから出力されたクロック
を、前記クロック選択端子から入力されたクロック切り
替え信号によって保持する信号保持装置と、前記クロッ
ク選択端子に接続された割り込み端子と、前記第２のセ
レクタの出力側に設けたノイズ除去装置とを備え、前記
第１のディレイ装置のディレイ値は、前記第２のディレ
イ装置のディレイ値より大きく設定され、前記第２のセ
レクタは前記第２のセレクタ制御装置の出力信号に応じ
て前記信号保持装置の出力である固定信号と前記第１の
セレクタの出力を選択することを特徴とするクロック制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10043364A JPH11242529A (ja) | 1998-02-25 | 1998-02-25 | クロック制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10043364A JPH11242529A (ja) | 1998-02-25 | 1998-02-25 | クロック制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11242529A true JPH11242529A (ja) | 1999-09-07 |
Family
ID=12661807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10043364A Pending JPH11242529A (ja) | 1998-02-25 | 1998-02-25 | クロック制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11242529A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7586337B2 (en) | 2006-08-30 | 2009-09-08 | Oki Semiconductor Co., Ltd. | Circuit for switching between two clock signals independently of the frequency of the clock signals |
| JP2011180736A (ja) * | 2010-02-26 | 2011-09-15 | Renesas Electronics Corp | クロック制御信号生成回路、クロックセレクタ、及び情報処理装置 |
-
1998
- 1998-02-25 JP JP10043364A patent/JPH11242529A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7586337B2 (en) | 2006-08-30 | 2009-09-08 | Oki Semiconductor Co., Ltd. | Circuit for switching between two clock signals independently of the frequency of the clock signals |
| JP2011180736A (ja) * | 2010-02-26 | 2011-09-15 | Renesas Electronics Corp | クロック制御信号生成回路、クロックセレクタ、及び情報処理装置 |
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