JP2849007B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2849007B2 JP2849007B2 JP4288960A JP28896092A JP2849007B2 JP 2849007 B2 JP2849007 B2 JP 2849007B2 JP 4288960 A JP4288960 A JP 4288960A JP 28896092 A JP28896092 A JP 28896092A JP 2849007 B2 JP2849007 B2 JP 2849007B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- signal
- mode
- block
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、チップ内に自己テスト
回路を形成して成る半導体集積回路に関し、特にテスト
モードとノーマルモードとの切換手段及びテスト対象の
選択手段を有する大規模半導体集積回路(LSI、以下
同じ)に関する。
回路を形成して成る半導体集積回路に関し、特にテスト
モードとノーマルモードとの切換手段及びテスト対象の
選択手段を有する大規模半導体集積回路(LSI、以下
同じ)に関する。
【0002】
【従来の技術】LSIでは、出荷時、あるいは実装時に
チップ搭載ブロックの機能テストを行うことが一般的と
なっている。また、故障検出が困難なブロックについて
は、テストパターン生成を容易にするために、当該ブロ
ックの入出力側にマルチプレクサを付加して自己テスト
回路を形成し、チップ外部から直接アクセスできるよう
にしている。
チップ搭載ブロックの機能テストを行うことが一般的と
なっている。また、故障検出が困難なブロックについて
は、テストパターン生成を容易にするために、当該ブロ
ックの入出力側にマルチプレクサを付加して自己テスト
回路を形成し、チップ外部から直接アクセスできるよう
にしている。
【0003】図4はこの種の自己テスト回路の基本構成
図であり、10は第一のマルチプレクサ、11はテスト
対象ブロック、12は他のチップ搭載ブロック、13は
第二のマルチプレクサ、14は入力バッファ、15はテ
スト用バッファ、16は出力バッファ、17は外部接続
用ピンを表す。
図であり、10は第一のマルチプレクサ、11はテスト
対象ブロック、12は他のチップ搭載ブロック、13は
第二のマルチプレクサ、14は入力バッファ、15はテ
スト用バッファ、16は出力バッファ、17は外部接続
用ピンを表す。
【0004】第一のマルチプレクサ10には、チップ外
部から直接、あるいはチップ内の他ブロックから導かれ
た通常モード信号(データ信号)と、入力バッファ14
から導かれたテストモード信号とが入力されており、テ
スト用バッファ15から導かれた二値のテスト切換信号
TST で両モード信号のいずれか一方を選択してテスト対
象ブロック11に入力している。このテスト切換信号TS
T は第二のマルチプレクサ13にも入力され、第一のマ
ルチプレクサ10と同期して選択切換がなされる。
部から直接、あるいはチップ内の他ブロックから導かれ
た通常モード信号(データ信号)と、入力バッファ14
から導かれたテストモード信号とが入力されており、テ
スト用バッファ15から導かれた二値のテスト切換信号
TST で両モード信号のいずれか一方を選択してテスト対
象ブロック11に入力している。このテスト切換信号TS
T は第二のマルチプレクサ13にも入力され、第一のマ
ルチプレクサ10と同期して選択切換がなされる。
【0005】通常モード選択時には、テスト対象ブロッ
ク11の出力が、他ブロック12、第二のマルチプレク
サ13を経て外部バッファ16に導かれる。他方、テス
トモード選択時にはテスト対象ブロック11の出力が第
二のマルチプレクサ13を経て外部バッファ16に導か
れる。図示の例では、テスト切換信号TST が”1”信号
(High信号)のときにテストモード、”0”(Lo
w信号)のときに通常モードとなる。
ク11の出力が、他ブロック12、第二のマルチプレク
サ13を経て外部バッファ16に導かれる。他方、テス
トモード選択時にはテスト対象ブロック11の出力が第
二のマルチプレクサ13を経て外部バッファ16に導か
れる。図示の例では、テスト切換信号TST が”1”信号
(High信号)のときにテストモード、”0”(Lo
w信号)のときに通常モードとなる。
【0006】
【発明が解決しようとする課題】このように、従来は、
テストパターン生成を容易にするために、故障検出が困
難な部位のテスト対象ブロック11の入出力側にマルチ
プレクサ10、13を付加して自己テスト回路を形成
し、その部分がチップ外部から直接アクセスできるよう
にしていた。しかしながら、上記構成の自己テスト回路
では、テスト切換信号TST を入力するためのピン17を
テスト専用に設ける必要があり、LSI設計上のオーバ
ーヘッドとなっていた。特に、ピン数に制約のある製品
に対しては非常に大きな問題であった。
テストパターン生成を容易にするために、故障検出が困
難な部位のテスト対象ブロック11の入出力側にマルチ
プレクサ10、13を付加して自己テスト回路を形成
し、その部分がチップ外部から直接アクセスできるよう
にしていた。しかしながら、上記構成の自己テスト回路
では、テスト切換信号TST を入力するためのピン17を
テスト専用に設ける必要があり、LSI設計上のオーバ
ーヘッドとなっていた。特に、ピン数に制約のある製品
に対しては非常に大きな問題であった。
【0007】本発明は、かかる問題点に鑑みてなされた
もので、その目的とするところは、テスト専用ピンを不
要とする構成の半導体集積回路を提供することにある。
もので、その目的とするところは、テスト専用ピンを不
要とする構成の半導体集積回路を提供することにある。
【0008】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、半導体集積回路の動作管理を行うシス
テムクロックをテストモードの切換に用いるとともに、
チップ外部より入力するデータ信号を複数のテスト対象
ブロックの選択に用いた。
め、本発明では、半導体集積回路の動作管理を行うシス
テムクロックをテストモードの切換に用いるとともに、
チップ外部より入力するデータ信号を複数のテスト対象
ブロックの選択に用いた。
【0009】
【0010】すなわち、本発明の構成は、複数のテスト
対象ブロックと、特定のテスト対象ブロックを選択する
テスト対象選択手段と、選択されたテスト対象ブロック
の動作モードを通常モード及びテストモードのいずれか
一方に切換えるモード切換手段とを有する自己テスト回
路をチップ内に形成して成る半導体集積回路であって、
テスト対象選択手段は、電源投入時にアクティブとなる
リセット信号を生成する信号生成回路と、リセット信号
をクロック入力とし、外部より入力されるシステムクロ
ックをデータ入力とし、リセット信号入力時のシステム
クロックレベルに対応する二値信号を出力するフリップ
フロップと、少なくとも二つの外部データ信号の組合せ
により特定のテスト対象ブロックに対応するアドレス出
力をアクティブとなし、アクティブとなったアドレス出
力とフリップフロップ出力との論理演算により、選択さ
れたテスト対象ブロックをテストモードにするための選
択ブロックテスト切換信号を生成し、モード切換手段に
対して出力するマトリクス回路とを含み、モード切換手
段は、通常モード信号とテストモード信号とを入力する
とともに、これらの入力信号のいずれか一方を複数のテ
スト対象ブロック毎に切換可能に出力するものであり、
選択されたテスト対象ブロックに対しては選択ブロック
テスト切換信号に基づいてテストモード信号を出力する
マルチプレクサを含んで成る。
対象ブロックと、特定のテスト対象ブロックを選択する
テスト対象選択手段と、選択されたテスト対象ブロック
の動作モードを通常モード及びテストモードのいずれか
一方に切換えるモード切換手段とを有する自己テスト回
路をチップ内に形成して成る半導体集積回路であって、
テスト対象選択手段は、電源投入時にアクティブとなる
リセット信号を生成する信号生成回路と、リセット信号
をクロック入力とし、外部より入力されるシステムクロ
ックをデータ入力とし、リセット信号入力時のシステム
クロックレベルに対応する二値信号を出力するフリップ
フロップと、少なくとも二つの外部データ信号の組合せ
により特定のテスト対象ブロックに対応するアドレス出
力をアクティブとなし、アクティブとなったアドレス出
力とフリップフロップ出力との論理演算により、選択さ
れたテスト対象ブロックをテストモードにするための選
択ブロックテスト切換信号を生成し、モード切換手段に
対して出力するマトリクス回路とを含み、モード切換手
段は、通常モード信号とテストモード信号とを入力する
とともに、これらの入力信号のいずれか一方を複数のテ
スト対象ブロック毎に切換可能に出力するものであり、
選択されたテスト対象ブロックに対しては選択ブロック
テスト切換信号に基づいてテストモード信号を出力する
マルチプレクサを含んで成る。
【0011】
【作用】F/Fの出力レベルは、信号生成回路から出力
されるリセット信号が入力されたときのシステムクロッ
クレベルにより決まる。このリセット信号は電源投入時
のみアクティブとなるので、次のリセット信号がアクテ
ィブになるまでF/Fの出力レベルは継続される。
されるリセット信号が入力されたときのシステムクロッ
クレベルにより決まる。このリセット信号は電源投入時
のみアクティブとなるので、次のリセット信号がアクテ
ィブになるまでF/Fの出力レベルは継続される。
【0012】
【0013】少なくとも二つの外部データ信号をマトリ
クス回路に入力することで、特定のテスト対象ブロック
に対応するアドレスをアクティブとなし、更に、アクテ
ィブとなったアドレスと前記F/F出力との論理演算を
行うことで、当該テスト対象ブロックに関するマルチプ
レクサの出力切換がなされる。したがって、テスト対象
ブロックが複数形成されている場合であっても個々のブ
ロックの機能テストが可能となる。
クス回路に入力することで、特定のテスト対象ブロック
に対応するアドレスをアクティブとなし、更に、アクテ
ィブとなったアドレスと前記F/F出力との論理演算を
行うことで、当該テスト対象ブロックに関するマルチプ
レクサの出力切換がなされる。したがって、テスト対象
ブロックが複数形成されている場合であっても個々のブ
ロックの機能テストが可能となる。
【0014】
【実施例】次に、本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【0015】図1は本発明の一実施例の構成図であり、
自己テスト回路の入力側構成例を示している。なお、チ
ップ内には複数のテスト対象ブロックと、その入力切換
のためのマルチプレクサとが形成されているものとす
る。
自己テスト回路の入力側構成例を示している。なお、チ
ップ内には複数のテスト対象ブロックと、その入力切換
のためのマルチプレクサとが形成されているものとす
る。
【0016】本実施例では、特定のテスト対象ブロック
11(従来品)のモード切換を行うため、パワーオンリ
セット回路1、F/F2、マトリクス回路3、マルチプ
レクサ4を含んで自己テスト回路を構成する。17は外
部接続用ピン(従来と同一機能部品)であり、システム
クロックや外部データ等のチップ外部信号を夫々バッフ
ァを介してチップ内に導いている。また、マルチプレク
サ4には、従来回路と同様、テスト信号と通常信号とが
入力されている。
11(従来品)のモード切換を行うため、パワーオンリ
セット回路1、F/F2、マトリクス回路3、マルチプ
レクサ4を含んで自己テスト回路を構成する。17は外
部接続用ピン(従来と同一機能部品)であり、システム
クロックや外部データ等のチップ外部信号を夫々バッフ
ァを介してチップ内に導いている。また、マルチプレク
サ4には、従来回路と同様、テスト信号と通常信号とが
入力されている。
【0017】パワーオンリセット回路1は、電源投入時
に単発パルスからなるパワーオンリセット信号(以下、
リセット信号)を生成するもので、このリセット信号を
F/F2(D型F/F、以下同じ)のクロック入力端子
に導いている。F/F2のデータ入力端子にはチップ内
搭載回路のクロックとして用いられるシステムクロック
が分岐入力される。このシステムクロックは二値レベル
のパルス列からなり、その配列はチップ外部から任意に
変えられるものとする。このような構成では、F/F2
の出力レベルは、リセット信号が入力されたときのシス
テムクロックレベルにより決まる。リセット信号は電源
投入時のみアクティブとなるので、次のリセット信号が
アクティブになるまでF/F2の出力レベルは継続され
る。本実施例ではこのF/F2の出力をテスト切換信号
TST1として用いる。
に単発パルスからなるパワーオンリセット信号(以下、
リセット信号)を生成するもので、このリセット信号を
F/F2(D型F/F、以下同じ)のクロック入力端子
に導いている。F/F2のデータ入力端子にはチップ内
搭載回路のクロックとして用いられるシステムクロック
が分岐入力される。このシステムクロックは二値レベル
のパルス列からなり、その配列はチップ外部から任意に
変えられるものとする。このような構成では、F/F2
の出力レベルは、リセット信号が入力されたときのシス
テムクロックレベルにより決まる。リセット信号は電源
投入時のみアクティブとなるので、次のリセット信号が
アクティブになるまでF/F2の出力レベルは継続され
る。本実施例ではこのF/F2の出力をテスト切換信号
TST1として用いる。
【0018】マトリクス回路3は、複数のテスト対象ブ
ロックから一つのブロックを特定するとともに、特定さ
れたブロックのテストモード切換を行うための選択ブロ
ックテスト切換信号SELを生成する回路である。その
具体的構成は、例えば図2に示すように、少なくとも二
つの外部データ信号(図示省略)を分岐入力することで
特定のテスト対象ブロックに対応するアドレスをアクテ
ィブとなすデコーダ21と、アクティブとなったアドレ
スとテスト切換信号TST1との論理積をとるANDゲ
ート22とを含んで成り、アクティブとなったアドレス
をテスト切換信号TST1により、マトリクス回路3か
ら選択ブロックテスト切換信号SELとして出力する。
マトリクス回路3から出力された選択ブロックテスト切
換信号SELは、マルチプレクサ4に導かれ、その出力
切換がなされる。
ロックから一つのブロックを特定するとともに、特定さ
れたブロックのテストモード切換を行うための選択ブロ
ックテスト切換信号SELを生成する回路である。その
具体的構成は、例えば図2に示すように、少なくとも二
つの外部データ信号(図示省略)を分岐入力することで
特定のテスト対象ブロックに対応するアドレスをアクテ
ィブとなすデコーダ21と、アクティブとなったアドレ
スとテスト切換信号TST1との論理積をとるANDゲ
ート22とを含んで成り、アクティブとなったアドレス
をテスト切換信号TST1により、マトリクス回路3か
ら選択ブロックテスト切換信号SELとして出力する。
マトリクス回路3から出力された選択ブロックテスト切
換信号SELは、マルチプレクサ4に導かれ、その出力
切換がなされる。
【0019】なお、以上は複数のテスト対象ブロックが
形成されている場合の構成例であり、単一ブロックの場
合はマトリクス回路3を必ずしも要しない。このときは
F/F2の出力TST1が直接マルチプレクサ4に導かれ
る。
形成されている場合の構成例であり、単一ブロックの場
合はマトリクス回路3を必ずしも要しない。このときは
F/F2の出力TST1が直接マルチプレクサ4に導かれ
る。
【0020】図3は上記構成による動作タイミング図で
あり、(a)はテストモードを選択する場合、(b)は
通常モードを選択する場合の例が示されている。これら
の図を参照すると、パワーオンリセット回路1の起動時
のシステムクロックレベルを二値レベルのいずれか一方
に切換えることで、夫々テスト切換信号TST1の二値レベ
ルが該二値レベルに対応したものとなっている。即ち、
図3(a)に示すように、電源投入時に、システムクロ
ックレベルを「High」にしておくことにより、チップ全
体がテストモードとなり、一方、図3(b)に示すよう
に、電源投入時に、システムクロックレベルを「Low 」
にしておくことにより、チップ全体を通常モードとして
動作させることができる。
あり、(a)はテストモードを選択する場合、(b)は
通常モードを選択する場合の例が示されている。これら
の図を参照すると、パワーオンリセット回路1の起動時
のシステムクロックレベルを二値レベルのいずれか一方
に切換えることで、夫々テスト切換信号TST1の二値レベ
ルが該二値レベルに対応したものとなっている。即ち、
図3(a)に示すように、電源投入時に、システムクロ
ックレベルを「High」にしておくことにより、チップ全
体がテストモードとなり、一方、図3(b)に示すよう
に、電源投入時に、システムクロックレベルを「Low 」
にしておくことにより、チップ全体を通常モードとして
動作させることができる。
【0021】従って、このテスト切換信号TST1を用いて
マルチプレクサ4の出力を切り換えることにより、テス
ト専用ピンを設けなくとも、テストモードと通常モード
の切換を行うことが可能となる。
マルチプレクサ4の出力を切り換えることにより、テス
ト専用ピンを設けなくとも、テストモードと通常モード
の切換を行うことが可能となる。
【0022】なお、本実施例では、テスト切換信号TST1
を出力するF/FにD型のものを用いたが、同一機能を
有する他の種類のF/Fで代用できるのは勿論である。
を出力するF/FにD型のものを用いたが、同一機能を
有する他の種類のF/Fで代用できるのは勿論である。
【0023】
【発明の効果】以上説明したように、本発明では、チッ
プ内部に信号生成回路を形成し、このリセット信号をク
ロック入力とし、システムクロックをデータ入力とする
F/Fの出力により、テストモードの切換を行うように
したので、従来のように、テスト専用ピンを一つ増やす
ことなく、テストモードの切換が可能となる。半導体集
積回路の場合、電子回路の付加は極めて容易且つ安価な
のに対し、ピンの節減を図ることは技術的にもコスト的
にも非常に困難である点に鑑みれば、本発明の効果には
絶大なものがある。
プ内部に信号生成回路を形成し、このリセット信号をク
ロック入力とし、システムクロックをデータ入力とする
F/Fの出力により、テストモードの切換を行うように
したので、従来のように、テスト専用ピンを一つ増やす
ことなく、テストモードの切換が可能となる。半導体集
積回路の場合、電子回路の付加は極めて容易且つ安価な
のに対し、ピンの節減を図ることは技術的にもコスト的
にも非常に困難である点に鑑みれば、本発明の効果には
絶大なものがある。
【図1】本発明の一実施例に係るLSI内自己テスト回
路の基本構成図である。
路の基本構成図である。
【図2】本実施例で用いるマトリクス回路の具体的構成
図である。
図である。
【図3】(a)は本実施例によるテストモード選択時の
動作タイミング、(b)は通常モード選択時の動作タイ
ミングを示す図である。
動作タイミング、(b)は通常モード選択時の動作タイ
ミングを示す図である。
【図4】従来のLSI内自己テスト回路の基本構成図で
ある。
ある。
1…パワーオンリセット回路(信号生成回路)、2…フ
リップフロップ、3…マトリクス回路、4,10,13
…マルチプレクサ、11…テスト対象ブロック 17…外部接続用ピン。
リップフロップ、3…マトリクス回路、4,10,13
…マルチプレクサ、11…テスト対象ブロック 17…外部接続用ピン。
Claims (1)
- 【請求項1】 複数のテスト対象ブロックと、特定のテ
スト対象ブロックを選択するテスト対象選択手段と、選
択されたテスト対象ブロックの動作モードを通常モード
及びテストモードのいずれか一方に切換えるモード切換
手段とを有する自己テスト回路をチップ内に形成して成
る半導体集積回路であって、 前記テスト対象選択手段は、 電源投入時にアクティブとなるリセット信号を生成する
信号生成回路と、 前記リセット信号をクロック入力とし、外部より入力さ
れるシステムクロックをデータ入力とし、リセット信号
入力時のシステムクロックレベルに対応する二値信号を
出力するフリップフロップと、 少なくとも二つの外部データ信号の組合せにより特定の
テスト対象ブロックに対応するアドレス出力をアクティ
ブとなし、アクティブとなったアドレス出力と前記フリ
ップフロップ出力との論理演算により前記選択されたテ
スト対象ブロックをテストモードにするための選択ブロ
ックテスト切換信号を生成し、前記モード切換手段に対
して出力するマトリクス回路とを含み、 前記モード切換手段は、 通常モード信号とテストモード信号とを入力するととも
に、これらの入力信号のいずれか一方を前記複数のテス
ト対象ブロック毎に切換可能に出力するものであり、前
記選択されたテスト対象ブロックに対しては前記選択ブ
ロックテスト切換信号に基づいて前記テストモード信号
を出力するマルチプレクサを含んで成ることを特徴とす
る半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4288960A JP2849007B2 (ja) | 1992-10-27 | 1992-10-27 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4288960A JP2849007B2 (ja) | 1992-10-27 | 1992-10-27 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06138191A JPH06138191A (ja) | 1994-05-20 |
JP2849007B2 true JP2849007B2 (ja) | 1999-01-20 |
Family
ID=17737031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4288960A Expired - Fee Related JP2849007B2 (ja) | 1992-10-27 | 1992-10-27 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2849007B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3156644B2 (ja) | 1997-07-25 | 2001-04-16 | 日本電気株式会社 | 半導体集積回路 |
KR100333666B1 (ko) | 1999-06-30 | 2002-04-24 | 박종섭 | 다양한 파워-온 신호에 대하여 리셋신호를 생성하는 파워-온리셋회로 |
JP6769490B2 (ja) * | 2016-10-05 | 2020-10-14 | 富士電機株式会社 | 集積回路装置 |
CN113466671B (zh) * | 2021-09-06 | 2021-11-23 | 苏州贝克微电子有限公司 | 一种基于芯片内部电路结构重构的芯片测试方法和测试装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63250743A (ja) * | 1987-04-07 | 1988-10-18 | Fujitsu Ltd | テストモ−ド設定方式 |
-
1992
- 1992-10-27 JP JP4288960A patent/JP2849007B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06138191A (ja) | 1994-05-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5623223A (en) | Glitchless clock switching circuit | |
US4540903A (en) | Scannable asynchronous/synchronous CMOS latch | |
RU2191396C2 (ru) | Тестовый режим высокого импеданса для jtag | |
US5721740A (en) | Flip-flop controller for selectively disabling clock signal | |
JPH0760400B2 (ja) | 論理回路の診断方法 | |
EP0398816B1 (en) | Testing method, testing circuit and semiconductor integrated circuit having testing circuit | |
US20050055614A1 (en) | Multi-clock domain logic system and related method | |
JPH11312397A (ja) | 同期型半導体記憶装置 | |
JP2849007B2 (ja) | 半導体集積回路 | |
US6327683B1 (en) | Device scan testing | |
US5465257A (en) | Test signal output circuit in LSI | |
US5157286A (en) | Conditional clocking of the second latch of a shift register ratch | |
IE80388B1 (en) | Circuit arrangement for testing integrated circuits | |
KR100697896B1 (ko) | 발생기 시스템 제어기 및 제어 방법 | |
US5321641A (en) | Pseudo random pattern generation circuit | |
US5734662A (en) | Period generating device | |
US6483771B2 (en) | Semiconductor memory device and method of operation having delay pulse generation | |
JP3251748B2 (ja) | 半導体集積回路 | |
KR100214327B1 (ko) | 인터럽트 발생회로와 방법 | |
JP2964799B2 (ja) | 半導体集積回路 | |
JPH05341016A (ja) | 半導体集積回路装置およびテスト方法 | |
JPH06201794A (ja) | 半導体装置のテスト回路 | |
KR19980039139A (ko) | 반도체장치의 출력회로 | |
JPH11166959A (ja) | スキャンパス回路 | |
JPH0833439B2 (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |