JP6653541B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来より、表面実装型の半導体装置には、多数の外部端子を高密度に実装することのできるグリッドアレイパッケージを採用したものがある。
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２００７−２０１０２５号公報
しかしながら、従来の半導体装置では、大電流の取り扱いを想定したグリッドレイアウトの検討が十分になされておらず、特定の外部端子に電流集中が生じて製品寿命を損なうおそれがあった。
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、特定の外部端子に電流が集中しにくい半導体装置を提供することを目的とする。
本明細書中に開示されている半導体装置は、パッケージの底面でアレイ状に並べられた複数の外部端子を有し、前記複数の外部端子は、装置外部から電流の入力を受け付けるための第１外部端子群と、装置外部に前記電流を出力するための第２外部端子群とを含み、前記第１外部端子群と前記第２外部端子群は、それぞれの配列パターン同士が互いに咬み合うようにレイアウトされている構成（第１の構成）とされている。
上記第１の構成から成る半導体装置において、前記配列パターンは、櫛歯状、十字状、Ｓ字状、Ｔ字状、または、Ｌ字状、若しくは、これらを組み合わせた形状である構成（第２の構成）にするとよい。
上記第１または第２の構成から成る半導体装置において、前記複数の外部端子は、いずれも、ピン、半田ボール、または、電極パッドである構成（第３の構成）にするとよい。
上記第１〜第３いずれかの構成から成る半導体装置は、前記第１外部端子群と前記第２外部端子群との間に集積化されたスイッチ素子をさらに有する構成（第４の構成）にするとよい。
上記第４の構成から成る半導体装置は、前記第１外部端子群及び前記第２外部端子群と前記スイッチ素子との間を電気的に導通する配線層をさらに有する構成（第５の構成）にするとよい。
上記第５の構成から成る半導体装置において、前記配線層は、複数積層されている構成（第６の構成）にするとよい。
また、本明細書中に開示されている電子機器は、上記第４〜第６いずれかの構成から成る半導体装置を有する構成（第７の構成）とされている。
上記第７の構成から成る電子機器において、前記半導体装置は、前記スイッチ素子を用いて電源電圧から所望の出力電圧を生成する電源装置の一部として機能する構成（第８の構成）にするとよい。
また、上記第７の構成から成る電子機器において、前記半導体装置は、前記スイッチ素子を用いてデジタル信号を送信する送信装置の一部として機能する構成（第９の構成）にするとよい。
また、上記第７の構成から成る電子機器において、前記半導体装置は、前記スイッチ素子を用いてモータを駆動するモータ駆動装置の一部として機能する構成（第１０の構成）にするとよい。
本明細書中に開示されている発明によれば、特定の外部端子に電流が集中しにくくくなるので、製品寿命の長い半導体装置を提供することが可能となる。
スイッチング電源装置の全体構成を示すアプリケーション図 グリッドレイアウトの第１実施形態を示す透過上面図 電流集中時の挙動を示す透過上面図 電流集中時の挙動を示す縦断面図 グリッドレイアウトの第２実施形態を示す透過上面図 電流集中解消時の挙動を示す縦断面図 配列パターンのバリエーション（十字状）を示す図 配列パターンのバリエーション（Ｓ字状）を示す図 配列パターンのバリエーション（Ｔ字状）を示す図 配列パターンのバリエーション（Ｌ字状）を示す図 ＩＣパッケージのバリエーション（ＰＧＡ）を示す図 ＩＣパッケージのバリエーション（ＢＧＡ）を示す図 ＩＣパッケージのバリエーション（ＬＧＡ）を示す図 電子機器のバリエーション（スイッチング電源装置）を示す図 電子機器のバリエーション（送信装置）を示す図 電子機器のバリエーション（モータ駆動装置）を示す図 スマートフォンの外観図
＜スイッチング電源装置＞
図１は、スイッチング電源装置の全体構成を示す回路図である。本構成例のスイッチング電源装置１は、半導体装置１０と、半導体装置１０に外付けされる種々のディスクリート部品（バイパスコンデンサ２０、出力インダクタ３０、及び、出力コンデンサ４０）とを有する。スイッチング電源装置１は、スイッチング出力段（本図の例では、半導体装置１０に集積化された出力トランジスタ１１Ｈ及び同期整流トランジスタ１１Ｌと、半導体装置１０に外付けされた出力インダクタ３０及び出力コンデンサ４０）を用いて電源電圧Ｖｃｃを降圧することにより、所望の出力電圧Ｖｏを生成する。
半導体装置１０は、スイッチング電源装置１の一部として機能するＩＣないしはＬＳＩであり、出力トランジスタ１１Ｈ及び同期整流トランジスタ１１Ｌと、上側ドライバ１２Ｈ及び下側ドライバ１２Ｌと、を含む。なお、半導体装置１０には、不図示の制御回路や異常保護回路も集積化されている。
また、半導体装置１０は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（本図の例では、スイッチ端子Ｔ１０、電源端子Ｔ１１、及び、接地端子Ｔ１２）を有する。スイッチ端子Ｔ１０は、スイッチライン７０を外部接続するための外部端子である。電源端子Ｔ１１は、電源ライン５０を外部接続するための外部端子である。接地端子Ｔ１２は、接地ライン６０を外部接続するための外部端子である。
出力トランジスタ１１Ｈは、スイッチング出力段の上側スイッチとして機能するＰＭＯＳＦＥＴ［P channel type metal oxide semiconductor field effect transistor］である。出力トランジスタ１１Ｈのソースとバックゲートは、電源端子Ｔ１１に内部接続されている。出力トランジスタ１１Ｈのドレインは、スイッチ端子Ｔ１０に内部接続されている。出力トランジスタ１１Ｈのゲートは、上側ゲート信号ＧＨの印加端（上側ドライバ１２Ｈの出力端）に接続されている。出力トランジスタ１１Ｈは、上側ゲート信号ＧＨがハイレベルであるときにオフし、上側ゲート信号ＧＨがローレベルであるときにオンする。
同期整流トランジスタ１１Ｌは、スイッチング出力段の下側スイッチとして機能するＮＭＯＳＦＥＴ［N channel type MOSFET］である。同期整流トランジスタ１１Ｌのソースとバックゲートは、接地端子Ｔ１２に内部接続されている。同期整流トランジスタ１１Ｌのドレインは、スイッチ端子Ｔ１０に内部接続されている。同期整流トランジスタ１１Ｌのゲートは、下側ゲート信号ＧＬの印加端（下側ドライバ１２Ｌの出力端）に接続されている。同期整流トランジスタ１１Ｌは、下側ゲート信号ＧＬがハイレベルであるときにオンし、下側ゲート信号ＧＬがローレベルであるときにオフする。
スイッチング出力段では、出力トランジスタ１１Ｈと同期整流トランジスタ１１Ｌが相補的にオン／オフされる。このようなオン／オフ動作により、スイッチ端子Ｔ１０（ないしスイッチライン７０）には、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｗが生成される。なお、本明細書中における「相補的」という文言は、出力トランジスタ１１Ｈと同期整流トランジスタ１１Ｌのオン／オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間（デッドタイム）が設けられている場合も含む。
また、スイッチング出力段では、上記の同期整流方式に限らず、同期整流トランジスタ１１Ｌに代えて整流ダイオードを用いたダイオード整流方式を採用してもよい。また、スイッチング出力段に用いるスイッチ素子については、ＭＯＳＦＥＴに限定されるものではなく、ＧａＮパワーデバイスやその他のパワー素子であってもよい。
上側ドライバ１２Ｈは、電源端子Ｔ１１と接地端子Ｔ１２との間に接続されており、不図示の制御回路から入力される上側ドライバ制御信号に応じて上側ゲート信号ＧＨを生成する。
下側ドライバ１２Ｌは、電源端子Ｔ１１と接地端子Ｔ１２との間に接続されており、不図示の制御回路から入力される下側ドライバ制御信号に応じて下側ゲート信号ＧＬを生成する。
なお、上側ドライバ１２Ｈと接地端子Ｔ１２との間を接続する内部配線、及び、下側ドライバ１２Ｌと電源端子Ｔ１１との間を接続する内部配線には、寄生抵抗成分１３ａ及び１３ｂが各々付随している。また、電源端子Ｔ１１、スイッチ端子Ｔ１０、及び、接地端子Ｔ１２には、寄生インダクタンス成分１４ｘ〜１４ｚが各々付随している。
バイパスコンデンサ２０は、半導体装置１０の電源変動を抑制するための手段であり、電源ライン５０と接地ライン６０との間に接続されている。なお、バイパスコンデンサ２０には、キャパシタンス成分２１のほかに、等価直列抵抗成分２２と等価直列インダクタンス成分２３が含まれている。バイパスコンデンサ３０としては、素子サイズが小さく、等価直列抵抗成分２２や等価直列インダクタンス成分２３が小さく、かつ、動作温度範囲の広い積層セラミックコンデンサなどを用いることが望ましい。
出力インダクタ３０と出力コンデンサ４０は、スイッチ電圧Ｖｓｗを整流及び平滑して出力電圧Ｖｏを生成するＬＣフィルタを形成する。出力インダクタ３０の第１端は、スイッチライン７０に接続されている。出力インダクタ３０の第２端と出力コンデンサ４０の第１端は、いずれも出力ライン８０に接続されている。出力コンデンサ４０の第２端は、接地ライン６０に接続されている。なお、出力インダクタ３０には、インダクタンス成分３１のほかに、等価直列抵抗成分３２が含まれている。また、出力コンデンサ４０には、キャパシタンス成分４１のほかに、等価直列抵抗成分４２と等価直列インダクタンス成分４３が含まれている。
電源ライン５０は、電源電圧Ｖｃｃの印加端と電源端子Ｔ１１との間を電気的に接続するためのプリント配線である。電源ライン５０には、寄生インダクタンス成分５１と寄生抵抗成分５２が付随している。
接地ライン６０は、接地端（接地電圧ＧＮＤの印加端）と接地端子Ｔ１２との間を電気的に接続するためのプリント配線である。接地ライン６０には、寄生インダクタンス成分６１と寄生抵抗成分６２が付随している。
スイッチライン７０は、出力インダクタ３０の第１端とスイッチ端子Ｔ１０との間を電気的に接続するためのプリント配線である。スイッチライン７０には、寄生インダクタンス成分６１と寄生抵抗成分６２が付随している。
出力ライン８０は、出力インダクタ３０の第２端及び出力コンデンサ４０の第１端と出力電圧Ｖｏの出力端との間を電気的に接続するためのプリント配線である。出力ライン８０にも、他のプリント配線と同様、寄生インダクタンス成分と寄生抵抗成分が付随している。ただし、本図では、図示の便宜上、その描写が省略されている。
＜グリッドレイアウト（第１実施形態）＞
図２は、半導体装置１０のパッケージ底面におけるグリッドレイアウトの第１実施形態を示す透過上面図である。本図において、プリント配線基板１００上にパターニングされた電源ライン５０、接地ライン６０、スイッチライン７０、及び、出力ライン８０は、いずれも実線で描写されている。一方、半導体装置１０、バイパスコンデンサ２０、出力インダクタ３０、及び、出力コンデンサ４０は、いずれも破線で透過的に描写されている。
本図で示すように、半導体装置１０は、グリッドアレイパッケージを採用しており、複数の外部端子がパッケージの底面でアレイ状に並べられている。特に、出力トランジスタ１１Ｈと同期整流トランジスタ１１Ｌのオン／オフに伴って大電流が流れるスイッチ端子Ｔ１０、電源端子Ｔ１１、及び、接地端子Ｔ１２については、それぞれが複数個ずつ（本図の例では、スイッチ端子Ｔ１０が１２個、電源端子Ｔ１１が８個、接地端子Ｔ１２が４個）設けられており、それぞれが半導体装置１０の内部で共通に接続されている。
このように、大電流が流れる外部端子を複数並列に設けて外部端子群を形成することにより、単一の外部端子に大電流を流す構成と比べて、電流経路を複数に分散することができるので、外部端子やこれに導通する配線層への電流集中を緩和することが可能となる。
なお、基本的には、一つの外部端子群に含まれる外部端子数を増やすほど、電流経路の本数が増えるので、電流分散効果を高めることが可能である。ただし、グリッドレイアウトの検討が不十分である場合には、外部端子数に見合うだけの電流分散効果を得られないおそれもある。
図３は、電流集中時の挙動を示す半導体装置１０の透過上面図である。本図では、電源ライン５０からスイッチライン７０に流れる電流が一部のスイッチ端子Ｔ１０（＝ハッチングが付された２個のスイッチ端子Ｔ１０）に集中してしまう様子を示している。
なお、複数の電源端子Ｔ１１は、出力トランジスタ１１Ｈのオン時において、装置外部から電流の入力を受け付けるための第１外部端子群として機能する。一方、同期整流トランジスタ１１Ｌのオン時には、複数の接地端子Ｔ１２が上記の第１外部端子群として機能する。また、複数のスイッチ端子Ｔ１０は、出力トランジスタ１１Ｈのオン時と同期整流トランジスタ１１Ｌのオン時の双方において、装置外部に電流を出力するための第２外部端子群として機能する。
本図のグリッドレイアウトにおいて、電源端子Ｔ１１は、パッケージ底面の一角を占めるように、長方形状（２行×２列）の配列パターンで並べられている。また、接地端子Ｔ１２は、パッケージ底面の別の一角を占めるように、正方形状（２行×２列）の配列パターンで並べられている。一方、スイッチ端子Ｔ１０は、電源端子Ｔ１１と接地端子Ｔ１２との間に挟まれるように、Ｌ字状の配列パターンで並べられている。
ただし、１２個も設けられているスイッチ端子Ｔ１０のうち、電源端子Ｔ１１に隣接しているのは、僅かに２個だけ（＝ハッチングが付された２個のスイッチ端子Ｔ１０）である。そのため、例えば、電源端子Ｔ１１から出力トランジスタ１１Ｈ（本図では不図示）を介してスイッチ端子Ｔ１０に至る電流は、１２個全てのスイッチ端子Ｔ１０に均一分散して流れるのではなく、上記２個のスイッチ端子Ｔ１０に集中して流れることになる（本図中のハッチング付き矢印を参照）。
すなわち、電源端子Ｔ１１に隣接していない１０個のスイッチ端子Ｔ１０は、それぞれの電流分散効果を十全に果たしておらず、８個の電源端子Ｔ１１に対してスイッチ端子Ｔ１０が２個しか設けられていない場合とさほど変わりがない状況となっている。
なお、接地端子Ｔ１２とスイッチ端子Ｔ１０との関係も上記と同様であり、１２個設けられているスイッチ端子Ｔ１０のうち、接地端子Ｔ１２に隣接する４個以外については、それぞれの電流分散効果を十全に果たすことができていない。
図４は、電流集中時の挙動を概念的に示す半導体装置１０の縦断面図である。本図中の白抜き矢印は、電源端子Ｔ１１から出力トランジスタ１１Ｈを介してスイッチ端子Ｔ１０に流れる電流を示しており、矢印の太さは電流の大きさを示している。
本図で示したように、半導体装置１０は、出力トランジスタ１１Ｈを集積化した半導体基板１０ｘと、半導体基板１０ｘ上に複数積層された配線層１０ｙと、を有する。配線層１０ｙは、電源端子Ｔ１１と出力トランジスタ１１Ｈとの間、及び、スイッチ端子Ｔ１０と出力トランジスタ１１Ｈとの間をそれぞれ電気的に導通する。なお、各配線層間は、層間ビアを介して電気的に導通されている。
また、本図では明示されていないが、接地端子Ｔ１２と同期整流トランジスタ１１Ｌとの間、及び、スイッチ端子Ｔ１０と同期整流トランジスタ１１Ｌとの間にも、上記と同様の配線層が形成されている。
ここで、複数の電源端子Ｔ１１から特定のスイッチ端子Ｔ１０（本図の例では左から２つ目）に集中して電流が流れる状況では、当然のことながら配線層１０ｙの電流分布も不均一となる。このような状況下では、配線層１０ｙ全体に均一的な負荷が掛かるのではなく、電流集中部分にのみ局所的な負荷が掛かる。そのため、当該部分が他の部分よりも早く劣化するので、半導体装置１０の製品寿命を損うおそれがある。
＜グリッドレイアウト（第２実施形態）＞
図５は、半導体装置１０のパッケージ底面におけるグリッドレイアウトの第２実施形態を示す透過上面図である。本図において、プリント配線基板１００上にパターニングされた電源ライン５０、接地ライン６０、スイッチライン７０、及び、出力ライン８０は、いずれも実線で描写されている。一方、半導体装置１０、バイパスコンデンサ２０、出力インダクタ３０、及び、出力コンデンサ４０は、いずれも破線で透過的に描写されている。
本図で示すように、第２実施形態のグリッドレイアウトにおいて、装置外部から電流の入力を受け付けるための第１外部端子群（電源端子Ｔ１１及び接地端子Ｔ１２がこれに相当）と、装置外部に電流を出力するための第２外部端子群（スイッチ端子Ｔ１０がこれに相当）は、それぞれの配列パターン同士が互いに咬み合うようにレイアウトされている。
より具体的に述べると、第１外部端子群と第２外部端子群は、いずれも櫛歯状の配列パターンでパッケージ底面に並べられており、かつ、各配列パターンの凸部と凹部とが互いに組み合うようにレイアウトされている。
このようなグリッドレイアウトを採用することにより、ハッチングを付された５個のスイッチ端子Ｔ１０が電源端子Ｔ１１に隣接している状態となる。従って、先の第１実施形態（図３）と比べてより多くのスイッチ端子Ｔ１０に電流が分散して流れることになる。
なお、接地端子Ｔ１２とスイッチ端子Ｔ１０との関係も上記と同様であり、先の第１実施形態（図３）と比べて電流分散効果を高めることが可能となる。
図６は、電流集中解消時の挙動を概念的に示す半導体装置１０の縦断面図である。本図中の白抜き矢印は、電源端子Ｔ１１から出力トランジスタ１１Ｈを介してスイッチ端子Ｔ１０に流れる電流を示しており、矢印の太さは電流の大きさを示している。
本図で示したように、電源端子Ｔ１１からスイッチ端子Ｔ１０への電流が均等に分散される状況では、配線層１０ｙの電流分布も均一となる。その結果、配線層１０ｙ全体に均一的な負荷が掛かるようになるので、配線層１０ｙの局所的な劣化を生じ難くなり、延いては、半導体装置１０の製品寿命を延ばすことが可能となる。
＜配列パターン＞
図７〜図１０は、それぞれ、配列パターンのバリエーションを示す図である。外部端子群の配列パターンは、先の図５で示した櫛歯状に限らず、例えば、図７の十字状、図８のＳ字状、図９のＴ字状、または、図１０のＬ字状、若しくは、これらを組み合わせた形状を採用することができる。
なお、上記で例示した外部端子群の配列パターンについては、電流分布の均一化効果を最大限に得るべく、互いに隣接する外部端子数の比（例えば、Ｔ１０：Ｔ１１、または、Ｔ１０：Ｔ１２）ができるだけ１対１となるように、最適な配列パターンの選定や組み合わせを行うことが望ましい。
＜ＩＣパッケージ＞
図１１〜図１３は、それぞれ、ＩＣパッケージのバリエーションを示す図である。
図１１にはＰＧＡ［pin grid array］パッケージが描写されている。半導体装置１０をＰＧＡパッケージとした場合、半導体装置１０の外部端子（スイッチ端子Ｔ１０、電源端子Ｔ１１、及び、接地端子Ｔ１２など）がピンとなり、各々がパッケージの底面でアレイ状に並べられる。
図１２にはＢＧＡ［ball grid array］パッケージが描写されている。半導体装置１０をＢＧＡパッケージとした場合には、半導体装置１０の外部端子が半田ボールとなり、各々がパッケージの底面でアレイ状に並べられる。
図１３にはＬＧＡ［land grid array］パッケージが描写されている。半導体装置１０をＬＧＡパッケージとした場合には、半導体装置１０の外部端子が電極パッドとなり、各々がパッケージの底面でアレイ状に並べられる。
＜電子機器への適用例＞
図１４〜図１６は、それぞれ、半導体装置１０を有する電子機器のバリエーションを示す図である。
図１４の電子機器Ａは、半導体装置１０に集積化ないしは外部接続されるスイッチング出力段を用いて電源電圧Ｖｃｃから所望の出力電圧Ｖｏを生成するスイッチング電源装置Ａ１と、出力電圧Ｖｏの供給を受けて動作する負荷Ａ２とを有する。半導体装置１０は、スイッチング電源装置Ａ１の一部として機能する。このように、電子機器Ａは、先の実施形態と同様の適用例であると言える。
図１５の電子機器Ｂは、半導体装置１０に集積化ないしは外部接続されるスイッチング出力段を用いてデジタル信号Ｓｄを送信する送信装置Ｂ１と、デジタル信号Ｓｄを受信する受信装置Ｂ２とを有する。半導体装置１０は、送信装置Ｂ１の一部として機能する。
図１６の電子機器Ｃは、半導体装置１０に集積化ないしは外部接続されるスイッチング出力段を用いてモータ駆動信号Ｕ、Ｖ、Ｗを生成するモータ駆動装置Ｃ１と、モータ駆動信号Ｕ、Ｖ、Ｗの供給を受けて回転するモータＣ２とを有する。半導体装置１０は、モータ駆動装置Ｃ１の一部として機能する。
このように、半導体装置１０は種々のアプリケーションに適用することが可能である。
図１７は、スマートフォンの外観図である。スマートフォンＸは、図１４で示した電子機器Ａの一例であり、半導体装置１０を用いたスイッチング電源装置Ａ１を好適に搭載することが可能である。
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されている発明は、例えば、大電流を取り扱う低電圧駆動の半導体装置を長寿命化する手法として好適に利用することが可能である。
１ スイッチング電源装置
１０ 半導体装置
１０ｘ 半導体基板
１０ｙ 配線層
１１Ｈ 出力トランジスタ（スイッチング出力段の上側スイッチ）
１１Ｌ 同期整流トランジスタ（スイッチング出力段の下側スイッチ）
１２Ｈ 上側ドライバ
１２Ｌ 下側ドライバ
１３ａ、１３ｂ 寄生抵抗成分
１４ｘ、１４ｙ、１４ｚ 寄生インダクタンス成分
２０ バイパスコンデンサ
２１ キャパシタンス成分
２２ 等価直列抵抗成分
２３ 等価直列インダクタンス成分
３０ 出力インダクタ
３１ インダクタンス成分
３２ 等価直列抵抗成分
４０ 出力コンデンサ
４１ キャパシタンス成分
４２ 等価直列抵抗成分
４３ 等価直列インダクタンス成分
５０ 電源ライン
６０ 接地ライン
７０ スイッチライン
５１、６１、７１ 寄生インダクタンス成分
５２、６２、７２ 寄生抵抗成分
８０ 出力ライン
１００ プリント配線基板
Ｔ１０ スイッチ端子
Ｔ１１ 電源端子
Ｔ１２ 接地端子
Ａ、Ｂ、Ｃ 電子機器
Ａ１ スイッチング電源装置
Ａ２ 負荷
Ｂ１ 送信装置
Ｂ２ 受信装置
Ｃ１ モータ駆動装置
Ｃ２ モータ
Ｘ スマートフォン

Claims (9)

  1. 上側スイッチ素子と、
    下側スイッチ素子と、
    パッケージの底面でアレイ状に並べられた複数の外部端子と、
    を有し、
    前記複数の外部端子は、
    前記上側スイッチ素子の第１端に接続される電源端子群と、
    前記下側スイッチ素子の第２端に接続される接地端子群と、
    前記上側スイッチ素子の第２端及び前記下側スイッチ素子の第１端に接続されるスイッチ端子群と、
    を含み、
    前記電源端子群、前記接地端子群、及び、前記スイッチ端子群は、それぞれ、前記パッケージの底面視において、各群に含まれる複数の外部端子が互いに縦または横のいずれかで隣接した一連の塊として複数の群に分割されることなくレイアウトされており、かつ、前記電源端子群及び前記スイッチ端子群それぞれの配列パターン同士、並びに、前記接地端子群及び前記スイッチ端子群それぞれの配列パターン同士が互いに咬み合うようにレイアウトされていることを特徴とする半導体装置。
  2. 前記配列パターンは、櫛歯状、十字状、Ｓ字状、Ｔ字状、または、Ｌ字状、若しくは、これらを組み合わせた形状であることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の外部端子は、いずれも、ピン、半田ボール、または、電極パッドであることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記電源端子群と前記上側スイッチ素子との間、前記接地端子群と前記下側スイッチ素子との間、並びに、前記スイッチ端子群と前記上側スイッチ素子及び前記下側スイッチ素子との間をそれぞれ電気的に導通する配線層をさらに有することを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体装置。
  5. 前記配線層は、複数積層されていることを特徴とする請求項４に記載の半導体装置。
  6. 請求項１〜請求項５のいずれか一項に記載の半導体装置を有することを特徴とする電子機器。
  7. 前記半導体装置は、前記上側スイッチ素子及び前記下側スイッチ素子を用いて電源電圧から所望の出力電圧を生成する電源装置の一部として機能することを特徴とする請求項６に記載の電子機器。
  8. 前記半導体装置は、前記上側スイッチ素子及び前記下側スイッチ素子を用いてデジタル信号を送信する送信装置の一部として機能することを特徴とする請求項６に記載の電子機器。
  9. 前記半導体装置は、前記上側スイッチ素子及び前記下側スイッチ素子を用いてモータを駆動するモータ駆動装置の一部として機能することを特徴とする請求項６に記載の電子機器。
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