JP6295065B2 - 半導体装置 - Google Patents
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Description
本発明は、半導体装置に関し、例えば、ＭＩＳＦＥＴを有する半導体装置に好適に利用できるものである。
米国特許第６９７２４６４号明細書（特許文献１）、米国特許第６７１３８２３号明細書（特許文献２）、米国特許第６２７８２６４号明細書（特許文献３）および特開平８−２５５９１０号公報には、ＭＯＳＦＥＴを有する半導体装置に関する技術が記載されている。特開２０１０−１６０３５号公報（特許文献５）には、ＤＣ−ＤＣコンバータ用の半導体装置に関する技術が記載されている。
半導体基板に複数の単位ＭＩＳＦＥＴを形成してそれら複数の単位ＭＩＳＦＥＴを並列に接続することで、パワーＭＩＳＦＥＴを有する半導体装置を形成する技術がある。そのような半導体装置においても、できるだけ性能を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板と、前記半導体基板の主面に形成されかつ互いに並列に接続されてパワーＭＩＳＦＥＴを構成する複数の単位ＭＩＳＦＥＴ素子と、前記半導体基板の前記主面に形成され、前記パワーＭＩＳＦＥＴのゲート電圧を制御する制御回路と、前記半導体基板上に形成され、同種の金属材料からなる複数の配線層を有する配線構造と、を有している。前記複数の単位ＭＩＳＦＥＴ素子のゲート電極同士は、前記複数の配線層の全ての配線層にそれぞれ形成されたゲート配線を介して互いに電気的に接続されている。
一実施の形態によれば、半導体装置の性能を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態）
＜回路構成例について＞
図１は、本実施の形態の半導体装置（半導体チップ）を用いた電子装置の一例を示す回路図であり、ここでは、本実施の形態の半導体装置（半導体チップ）ＣＰを用いて非絶縁型ＤＣ−ＤＣコンバータを構成した場合の回路図が示されている。
＜回路構成例について＞
図１は、本実施の形態の半導体装置（半導体チップ）を用いた電子装置の一例を示す回路図であり、ここでは、本実施の形態の半導体装置（半導体チップ）ＣＰを用いて非絶縁型ＤＣ−ＤＣコンバータを構成した場合の回路図が示されている。
図１に示される非絶縁型ＤＣ−ＤＣコンバータは、例えば、デスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路などに用いることができる。
図１に示される非絶縁型ＤＣ−ＤＣコンバータは、２つのパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）ＱＨ，ＱＬと、制御回路ＣＣと、コンデンサ（出力コンデンサ）Ｃ１と、コイル（インダクタ）Ｌ１とを有している。なお、図１中の符号のＶＩＮは入力電源（入力電源電位）、ＧＮＤは基準電位（例えばグランド電位で０Ｖ）、Ｖｏｕｔは出力電圧を示している。以下では、パワーＭＯＳＦＥＴを、パワーＭＯＳトランジスタと称することとする。
制御回路ＣＣとパワーＭＯＳトランジスタＱＨとパワーＭＯＳトランジスタＱＬとは、同じ半導体装置（半導体チップ）ＣＰ内に形成されている。
制御回路ＣＣは、パワーＭＯＳトランジスタＱＨ，ＱＬの動作を制御する回路を含んでおり、パワーＭＯＳトランジスタＱＨを駆動または制御するためのドライバ回路（駆動回路）ＤＲ１と、パワーＭＯＳトランジスタＱＬを駆動または制御するためのドライバ回路（駆動回路）ＤＲ２とを有している。ドライバ回路ＤＲ１，ＤＲ２は、それぞれパワーＭＯＳトランジスタＱＨ，ＱＬのゲート端子の電位を制御し、パワーＭＯＳトランジスタＱＨ，ＱＬの動作を制御する回路である。
また、制御回路ＣＣは、ドライバ回路ＤＲ１，ＤＲ２を制御する制御回路ＣＴＣも有している。ドライバ回路ＤＲ１，ＤＲ２は、制御回路ＣＴＣから供給された信号（パルス幅変調（Pulse Width Modulation：ＰＷＭ）信号）に応じて、それぞれパワーＭＯＳトランジスタＱＨ，ＱＬのゲート端子の電位を制御し、パワーＭＯＳトランジスタＱＨ，ＱＬの動作を制御する。制御回路ＣＴＣの出力は、ドライバ回路ＤＲ１，ＤＲ２の入力に電気的に接続されている。すなわち、ドライバ回路ＤＲ１の出力は、パワーＭＯＳトランジスタＱＨのゲート端子に電気的に接続され、ドライバ回路ＤＲ２の出力は、パワーＭＯＳトランジスタＱＬのゲート端子に電気的に接続されている。ドライバ回路ＤＲ１は、パワーＭＯＳトランジスタＱＨのドライバ回路（駆動回路）とみなすことができ、ドライバ回路ＤＲ２は、パワーＭＯＳトランジスタＱＬのドライバ回路（駆動回路）とみなすことができる。
パワーＭＯＳトランジスタＱＨとパワーＭＯＳトランジスタＱＬとは、入力電圧供給用の端子ＴＥ１と、基準電位供給用の端子ＴＥ２との間に直列に接続されている。すなわち、パワーＭＯＳトランジスタＱＨは、そのソース・ドレイン経路が、入力電圧供給用の端子ＴＥ１と出力ノード（出力端子）ＮＤとの間に直列に接続され、パワーＭＯＳトランジスタＱＬは、そのソース・ドレイン経路が出力ノードＮＤと基準電位供給用の端子ＴＥ２との間に直列に接続されている。なお、入力電圧供給用の端子ＴＥ１には、入力用電源の高電位側の電位（入力電源電位）ＶＩＮ、例えば１２Ｖ、が供給され、基準電位供給用の端子ＴＥ２には、入力電圧供給用の端子ＴＥ１に供給される入力電圧（電位ＶＩＮ）よりも低い基準電位、例えばグランド電位（接地電位、０Ｖ）、が供給される。従って、入力電源（ＶＩＮ）とそれよりも低い基準電位（ＧＮＤ）との間にパワーＭＯＳトランジスタＱＨとパワーＭＯＳトランジスタＱＬとが直列に接続された状態になっている。
パワーＭＯＳトランジスタＱＨとパワーＭＯＳトランジスタＱＬとの間の出力ノードＮＤは、コイル（インダクタ）Ｌ１を介して、負荷ＬＤに接続されている。すなわち、出力ノードＮＤと基準電位ＧＮＤとの間に、コイルＬ１と負荷ＬＤとが直列に接続されており（コイルＬ１は出力ノードＮＤと負荷ＬＤとの間に介在している）、また、負荷ＬＤと並列にコンデンサＣ１が接続されている。負荷ＬＤとしては、例えばハードディスクドライブ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、拡張カード（ＰＣＩ ＣＡＲＤ）、メモリ（ＤＤＲメモリ、ＤＲＡＭ、フラッシュメモリ等）、ＣＰＵ（Central Processing Unit）等がある。
また、図１において、符合のＤ１はパワーＭＯＳトランジスタＱＨのドレインを示し、符号のＳ１はパワーＭＯＳトランジスタＱＨのソースを示し、符合のＤ２はパワーＭＯＳトランジスタＱＬのドレインを示し、符号のＳ２はパワーＭＯＳトランジスタＱＬのソースを示している。パワーＭＯＳトランジスタＱＨのドレインＤ１は、入力電圧供給用の端子ＴＥ１に接続され、従って入力電源電位（ＶＩＮ）に接続されている。パワーＭＯＳトランジスタＱＨのソースＳ１は、出力ノードＮＤに接続され、従って、コイルＬ１に接続されている。パワーＭＯＳトランジスタＱＬのドレインＤ２は、出力ノードＮＤに接続され、従って、コイルＬ１に接続されている。パワーＭＯＳトランジスタＱＬのソースＳ２は、基準電位供給用の端子ＴＥ２に接続され、従って基準電位（ＧＮＤ）に接続されている。また、ドライバ回路ＤＲ１は、電源電位ＢＯＯＴ用の端子ＴＥ３と、出力ノードＮＤとに接続され、ドライバ回路ＤＲ２は、電源電位ＶＣＩＮ用の端子ＴＥ４と、基準電位（ＧＮＤ）用の端子ＴＥ２とに接続されている。端子ＴＥ３は電源電位ＢＯＯＴに接続され、端子ＴＥ４は電源電位ＶＣＩＮに接続される。
ここで、端子ＴＥ１、端子ＴＥ２、端子ＴＥ３、端子ＴＥ４および出力ノードＮＤは、それぞれ後述のバンプ電極ＢＰにより形成される。具体的には、パワーＭＯＳトランジスタＱＨのドレインに接続された後述のドレイン用バンプ電極ＢＰＤが、端子ＴＥ１を構成し、パワーＭＯＳトランジスタＱＬのソースに接続された後述のソース用バンプ電極ＢＰＳが、端子ＴＥ２を構成する。また、パワーＭＯＳトランジスタＱＨのソースに接続された後述のソース用バンプ電極ＢＰＳと、パワーＭＯＳトランジスタＱＬのドレインに接続された後述のドレイン用バンプ電極ＢＰＤとは、いずれも、出力ノードＮＤを構成する。なお、パワーＭＯＳトランジスタＱＨのソースに接続されたソース用バンプ電極ＢＰＳと、パワーＭＯＳトランジスタＱＬのドレインに接続されたドレイン用バンプ電極ＢＰＤとは、互いに電気的に接続されており、例えば後述の再配線Ｍ４を介して互いに電気的に接続されている。
パワーＭＯＳトランジスタＱＨは、ハイサイドスイッチ（高電位側：第１動作電圧；以下、単にハイサイドという）用の電界効果トランジスタであり、上記コイルＬ１にエネルギーを蓄えるためのスイッチ機能を有している。すなわち、パワーＭＯＳトランジスタＱＨは、スイッチング用のトランジスタ（スイッチング素子）である。コイルＬ１は、非絶縁型ＤＣ−ＤＣコンバータの出力（すなわち負荷ＬＤの入力）に電力を供給する素子である。
一方、パワーＭＯＳトランジスタＱＬは、ロウサイドスイッチ（低電位側：第２動作電圧；以下、単にロウサイドという）用の電界効果トランジスタであり、トランジスタの抵抗を低くして整流を行う機能を有している。すなわち、パワーＭＯＳトランジスタＱＬは、整流用（同期整流用）のトランジスタであり、ここでは非絶縁型ＤＣ−ＤＣコンバータの整流用のトランジスタである。
なお、上記ハイサイド用のパワーＭＯＳトランジスタＱＨは、ＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ）のハイサイドＭＯＳＦＥＴ（ハイサイド用のＭＯＳＦＥＴ）とみなすことができる。また、上記ロウサイド用のパワーＭＯＳトランジスタＱＬは、ＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ）のロウサイドＭＯＳＦＥＴ（ロウサイド用のＭＯＳＦＥＴ）とみなすことができる。
このような非絶縁型ＤＣ−ＤＣコンバータでは、パワーＭＯＳトランジスタＱＨ，ＱＬで同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のパワーＭＯＳトランジスタＱＨがオンの時、端子ＴＥ１からパワーＭＯＳトランジスタＱＨを通じて出力ノードＮＤに電流Ｉ１が流れる。一方、ハイサイド用のパワーＭＯＳトランジスタＱＨがオフの時、コイルＬ１の逆起電圧により電流Ｉ２が流れ、この電流Ｉ２が流れている時にロウサイド用のパワーＭＯＳトランジスタＱＬをオンすることで、電圧降下を少なくすることができる。
図１に示されるＤＣ−ＤＣコンバータの動作について以下に簡単に説明する。
パワーＭＯＳトランジスタＱＨのゲート電極とパワーＭＯＳトランジスタＱＬのゲート電極とは、制御回路ＣＣ（ドライバ回路ＤＲ１，ＤＲ２）に接続されており、制御回路ＣＣ（ドライバ回路ＤＲ１，ＤＲ２）によって、パワーＭＯＳトランジスタＱＨのオン／オフ、および、パワーＭＯＳトランジスタＱＬのオン／オフが制御される。具体的には、制御回路ＣＣは、パワーＭＯＳトランジスタＱＨをオンする際には、パワーＭＯＳトランジスタＱＬをオフし、パワーＭＯＳトランジスタＱＨをオフする際には、パワーＭＯＳトランジスタＱＬをオンするように制御する。
ここで、例えば、パワーＭＯＳトランジスタＱＨがオンし、パワーＭＯＳトランジスタＱＬがオフしている場合、入力用の端子ＴＥ１からパワーＭＯＳトランジスタＱＨおよびコイルＬ１を経由して負荷ＬＤに電流が流れる。その後、パワーＭＯＳトランジスタＱＨがオフしかつパワーＭＯＳトランジスタＱＬがオンすると、まず、パワーＭＯＳトランジスタＱＨがオフすることから、入力用の端子ＴＥ１からパワーＭＯＳトランジスタＱＨおよびコイルＬ１を経由して負荷ＬＤに流れる電流が遮断される。すなわち、コイルＬ１に流れる電流が遮断される。ところが、コイルＬ１においては、電流が減少（遮断）すると、コイルＬ１を流れる電流を維持しようとする（すなわち誘導起電力が発生して誘導電流が流れようとする）。このとき、パワーＭＯＳトランジスタＱＬがオンしていることから、今度は、基準電位ＧＮＤに接続された端子ＴＥ２からパワーＭＯＳトランジスタＱＬおよびコイルＬ１を経由して負荷ＬＤに電流が流れる。その後、再び、パワーＭＯＳトランジスタＱＨをオンし、パワーＭＯＳトランジスタＱＬをオフする。このような動作を繰り返すことにより、図１に示すＤＣ−ＤＣコンバータでは、入力用の端子ＴＥ１に入力電源電位ＶＩＮを入力すると、負荷ＬＤの両端に入力電源電位ＶＩＮよりも低い出力電圧Ｖｏｕｔが出力されることになる。
＜半導体装置の構造について＞
本実施の形態の半導体装置の構造を、図面を参照して説明する。
本実施の形態の半導体装置の構造を、図面を参照して説明する。
図２〜図６は、本実施の形態の半導体装置（半導体チップ）ＣＰの要部平面図であり、本実施の形態の半導体装置（半導体チップ）ＣＰにおけるＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor)形成領域ＬＲとドライバ回路領域ＤＲの平面図が示されている。図７〜図９は、ＬＤＭＯＳＦＥＴ形成領域ＬＲの一部を拡大した部分拡大平面図である。図１０〜図１６は、本実施の形態の半導体装置（半導体チップ）ＣＰの要部断面図である。
図２〜図６は、半導体装置ＣＰにおける同じ平面領域が示されているが、図２〜図６では、示される層が異なっている。すなわち、図２には、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおけるゲート電極ＧＥの平面レイアウトが示されている。また、図３には、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおける配線Ｍ１（ソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄ、ゲート配線Ｍ１Ｇ）の平面レイアウトが示されている。また、図４には、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおける配線Ｍ２（ソース配線Ｍ２Ｓ、ドレイン配線Ｍ２Ｄ、ゲート配線Ｍ２Ｇ）の平面レイアウトが示されている。また、図５には、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおける配線Ｍ３（ソース配線Ｍ３Ｓ、ドレイン配線Ｍ３Ｄ、ゲート配線Ｍ３Ｇ）の平面レイアウトが示されている。また、図４および図５には、プラグＰ３Ｓ，Ｐ３Ｄ，Ｐ３Ｇの平面位置も示してある。また、図６には、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおける、再配線Ｍ４（ソース用再配線Ｍ４Ｓ、ドレイン用再配線Ｍ４Ｄ）とバンプ電極ＢＰ（ソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤ）の平面レイアウトが示されている。また、図６には、ソース用開口部ＯＰ１Ｓおよびドレイン用開口部ＯＰ１Ｄの平面位置を破線で示してある。
なお、ドライバ回路領域ＤＲには、ドライバ回路（駆動回路）を構成する半導体素子（例えばＭＩＳＦＥＴ素子）や配線Ｍ１，Ｍ２が形成されているが、図２〜図４では、それらの図示は省略してある。
また、図２に示される二点鎖線で囲まれた領域ＲＧ１を拡大したものが、図７〜図９に対応しているが、図７〜図９では、互いに異なる層が示されている。すなわち、図７には、ＬＤＭＯＳＦＥＴを構成するゲート電極ＧＥ、ｎ＋型半導体領域ＨＤ（高濃度ドレイン領域）、ｎ＋型半導体領域ＳＲ（ソース領域）、およびｐ＋型半導体領域ＰＲの平面レイアウトが示されている。また、図８には、配線Ｍ１（ソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄ、ゲート配線Ｍ１Ｇ）の平面レイアウトが示されている。また、図９には、配線Ｍ２（ソース配線Ｍ２Ｓ、ドレイン配線Ｍ２Ｄ、ゲート配線Ｍ２Ｇ）の平面レイアウトが示されている。なお、図７と図８の位置関係を理解しやすくするために、図８にゲート電極ＧＥを破線で示し、図８と図９の位置関係を理解しやすくするために、図９に配線Ｍ１（ソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄ、ゲート配線Ｍ１Ｇ）を破線で示してある。また、図７および図８には、プラグＰ１Ｓ，Ｐ１Ｄ，Ｐ１Ｇの平面位置も示し、図９には、プラグＰ２Ｓ，Ｐ２Ｄ，Ｐ２Ｇの平面位置も示してある。図２、図３および図４は、平面図であるが、理解を簡単にするために、図２では、ゲート電極ＧＥにハッチングを付し、図３では、配線Ｍ１（ソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄ、ゲート配線Ｍ１Ｇ）にハッチングを付し、図４では、配線Ｍ２（ソース配線Ｍ２Ｓ、ドレイン配線Ｍ２Ｄ、ゲート配線Ｍ２Ｇ）にハッチングを付してある。また、図５および図９は、平面図であるが、理解を簡単にするために、図５では、配線Ｍ３（ソース配線Ｍ３Ｓ、ドレイン配線Ｍ３Ｄ、ゲート配線Ｍ３Ｇ）にハッチングを付し、図９では、配線Ｍ２（ソース配線Ｍ２Ｓ、ドレイン配線Ｍ２Ｄ、ゲート配線Ｍ２Ｇ）にハッチングを付してある。
また、平面図（図２〜図９、後述の図１９〜図２９および図３１〜図３４）に示されるＸ方向とＹ方向とは、互いに交差する方向であり、好ましくは互いに直交する方向である。Ｙ方向は、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されたＬＤＭＯＳＦＥＴのゲート電極（ＧＥ）、ドレイン領域（ｎ＋型半導体領域ＨＤ）およびソース領域（ｎ＋型半導体領域ＳＲ）の延在方向に対応している。
図１０は、図７のＡ１−Ａ１線の位置での断面図にほぼ対応し、図１１は、図７のＡ２−Ａ２線の位置での断面図にほぼ対応している。また、図１２は、図５のＡ３−Ａ３線の位置での断面図にほぼ対応し、図１３は、図５のＡ４−Ａ４線の位置での断面図にほぼ対応し、図１４は、図５のＡ５−Ａ５線の位置での断面図にほぼ対応している。また、図１５は、図６のＡ６−Ａ６線の位置での断面図にほぼ対応し、図１６は、図６のＡ７−Ａ７線の位置での断面図にほぼ対応している。
図１０〜図１６に示されるように、半導体装置（半導体チップ）ＣＰを構成する半導体基板ＳＢは、例えば、ｐ型不純物が導入されたｐ型の単結晶シリコンなどからなる。半導体基板ＳＢの上部（上層部、表層部）には、ｎ型半導体領域（ｎ型ドリフト層）ＮＷが形成されている。ｎ型半導体領域ＮＷは、ｎ型ウエルとみなすこともできる。ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、ｎ型半導体領域ＮＷは、半導体基板ＳＢの表層部全体に形成することができる。ｎ型半導体領域ＮＷは、ｎ型半導体層とみなすこともできる。ｎ型半導体領域ＮＷは、半導体基板ＳＢの上部（上層部、表層部）にｎ型不純物を導入（例えばイオン注入などにより導入）することにより形成することができる。他の形態として、半導体基板ＳＢ上にｎ型半導体層（エピタキシャル半導体層）をエピタキシャル成長させて、このｎ型半導体層（エピタキシャル半導体層）をｎ型半導体領域ＮＷとして用いることもできる。
ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、半導体基板ＳＢの主面に、ＬＤＭＯＳＦＥＴのセル、すなわち単位ＬＤＭＯＳＦＥＴ素子が、複数形成されている。以下、具体的に説明する。
図１０および図１１などに示されるように、半導体基板ＳＢのｎ型半導体領域ＮＷ内には、ｐ型ウエルとしてのｐ型半導体領域（ｐ型ボディ層）ＰＷと、ドレイン用のｎ＋型半導体領域（ドレイン領域）ＨＤとが形成されており、ｐ型半導体領域ＰＷ内には、ソース用のｎ＋型半導体領域（ソース領域）ＳＲと、ｐ型半導体領域ＰＷへの給電用のｐ＋型半導体領域ＰＲとが形成されている。
ｐ型半導体領域ＰＷとｐ＋型半導体領域ＰＲとは、半導体基板ＳＢ内に形成されたｐ型半導体領域（ｐ型不純物拡散領域）であり、ｎ＋型半導体領域（ドレイン領域）ＨＤとｎ＋型半導体領域（ソース領域）ＳＲとは、半導体基板ＳＢ内に形成されたｎ型半導体領域（ｎ型不純物拡散領域）である。
ｎ＋型半導体領域（ドレイン領域）ＨＤおよびｎ＋型半導体領域（ソース領域）ＳＲの不純物濃度（ｎ型不純物濃度）は、ｎ型半導体領域ＮＷの不純物濃度（ｎ型不純物濃度）よりも高い。また、ｐ＋型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型半導体領域ＰＷの不純物濃度（ｐ型不純物濃度）よりも高い。
また、ｎ＋型半導体領域（ソース領域）ＳＲおよびｐ＋型半導体領域ＰＲは、それぞれ、ｐ型半導体領域ＰＷよりも浅く形成されており、ｎ＋型半導体領域（ソース領域）ＳＲの底面および側面はｐ型半導体領域ＰＷに接し、ｐ＋型半導体領域ＰＲの底面および側面はｐ型半導体領域ＰＷに接している。半導体基板ＳＢのｐ型半導体領域ＰＷ内において、ｎ＋型半導体領域（ソース領域）ＳＲとｐ＋型半導体領域ＰＲとを、互いに隣接して形成することもでき、その場合は、ｐ＋型半導体領域ＰＲの側面とｎ＋型半導体領域（ソース領域）ＳＲの側面とが接することになる。また、半導体基板ＳＢのｐ型半導体領域ＰＷ内において、ｎ＋型半導体領域（ソース領域）ＳＲとｐ＋型半導体領域ＰＲとが、ｐ型半導体領域ＰＷの一部を介して互いに離間していることも可能である。
ｐ型半導体領域ＰＷの底面および側面は、ｎ型半導体領域ＮＷに接し、ｎ＋型半導体領域（ドレイン領域）ＨＤの底面および側面は、ｎ型半導体領域ＮＷに接している。半導体基板ＳＢに形成されたｎ＋型半導体領域（ドレイン領域）ＨＤとｐ型半導体領域ＰＷとは、互いに離間しており、ゲート長方向にみると、ｎ＋型半導体領域（ドレイン領域）ＨＤとｐ型半導体領域ＰＷとの間にはｎ型半導体領域ＮＷが存在している。
なお、「ゲート長方向」という場合は、ゲート電極ＧＥのゲート長方向を指すものとする。また、「ゲート幅方向」という場合は、ゲート電極ＧＥのゲート幅方向を指すものとする。ゲート電極ＧＥはＹ方向に延在しているため、ゲート電極ＧＥのゲート長方向は、Ｘ方向に対応し、ゲート電極ＧＥのゲート幅方向は、Ｙ方向に対応している。
半導体基板ＳＢの表面上には、ゲート絶縁膜ＧＩを介して、ＬＤＭＯＳＦＥＴのゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜などからなる。ゲート電極ＧＥは、例えば、ｎ型の多結晶シリコン膜の単体膜あるいはｎ型の多結晶シリコン膜と金属シリサイド層との積層膜などからなる。
また、半導体基板ＳＢの表面には、ＬＯＣＯＳ（Local Oxidization of Silicon）法で形成したフィールド絶縁膜ＦＺが形成されている。ゲート長方向（Ｘ方向に対応）にみると、フィールド絶縁膜ＦＺは、ｎ＋型半導体領域（ドレイン領域）ＨＤに隣接する位置（Ｘ方向に隣接する位置）に形成されている。また、ゲート長方向（Ｘ方向に対応）にみると、ｎ＋型半導体領域（ドレイン領域）ＨＤに隣接するフィールド絶縁膜ＦＺは、ｐ型半導体領域ＰＷから離間しており、フィールド絶縁膜ＦＺが形成された平面領域とｐ型半導体領域ＰＷが形成された平面領域との間には、ｎ型半導体領域ＮＷの一部が介在している。
なお、ここでは、ＬＯＣＯＳ法で形成したフィールド絶縁膜ＦＺを用いる場合について説明しているが、他の形態として、ＳＴＩ（Shallow Trench Isolation）法を用いて素子分離領域を形成することもできる。
ゲート長方向（Ｘ方向に対応）にみると、ゲート電極ＧＥは、ｎ＋型半導体領域（ドレイン領域）ＨＤとｎ＋型半導体領域（ソース領域）ＳＲとの間の半導体基板ＳＢ上に、ゲート絶縁膜を介して形成されているが、ゲート電極ＧＥの一部はフィールド絶縁膜ＦＺ上に乗り上げている。すなわち、ゲート電極ＧＥのソース側の端部は、ｎ＋型半導体領域（ソース領域）ＳＲ上に位置し、ゲート電極ＧＥのドレイン側の端部は、フィールド絶縁膜ＦＺ上に位置している。ゲート電極ＧＥとフィールド絶縁膜ＦＺとの間には、ゲート絶縁膜ＧＩは形成されていなくてもよい。
ゲート長方向（Ｘ方向に対応）にみると、ゲート電極ＧＥの一部はｐ型半導体領域ＰＷ上に位置しており、チャネル形成領域（トランジスタのチャネルが形成される領域）は、ゲート電極ＧＥの直下のｐ型半導体領域ＰＷの表面領域に対応している。
ゲート長方向（Ｘ方向に対応）にみると、ゲート電極ＧＥは、ｐ型半導体領域ＰＷ上にゲート絶縁膜ＧＩを介して形成された部分と、ｎ型半導体領域ＮＷ上にゲート絶縁膜ＧＩを介して形成された部分と、フィールド絶縁膜ＦＺ上に形成された部分とを、連続的に（一体的に）有している。ｎ＋型半導体領域（ドレイン領域）ＨＤ上には、ゲート電極ＧＥは形成されておらず、ゲート電極ＧＥのドレイン側の端部は、ｎ＋型半導体領域（ドレイン領域）ＨＤとｐ型半導体領域ＰＷとの間にあるフィールド絶縁膜ＦＺ上に位置している。
ｐ型半導体領域ＰＷは、ｐ型ウエルとみなすともできる。また、ｐ型半導体領域ＰＷは、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能も有しており、ＬＤＭＯＳＦＥＴのソース側とチャネル形成領域とに、ｐ型半導体領域ＰＷが形成されている。
ＬＤＭＯＳＦＥＴのソース領域は、ｎ＋型半導体領域ＳＲからなる。ＬＤＭＯＳＦＥＴのドレイン領域は、ｎ＋型半導体領域ＨＤからなるが、ｎ＋型半導体領域ＨＤとチャネル形成領域との間に介在する部分のｎ型半導体領域ＮＷも、ｎ型低濃度ドレイン領域として機能することができる。すなわち、ｎ＋型半導体領域ＨＤがｎ型高濃度ドレイン領域として機能し、ｎ＋型半導体領域ＨＤとチャネル形成領域との間に介在する部分のｎ型半導体領域ＮＷがｎ型低濃度ドレイン領域（ｎ型ドリフト領域、ｎ型オフセットドレイン領域）として機能し、ｎ型低濃度ドレイン領域とｎ型高濃度ドレイン領域とによりＬＤＭＯＳＦＥＴのドレイン領域が構成されるとみなすこともできる。上述のように、ｎ＋型半導体領域ＨＤの不純物濃度（ｎ型不純物濃度）は、ｎ型半導体領域ＮＷの不純物濃度（ｎ型不純物濃度）よりも高い。このため、ｎ型高濃度ドレイン領域（ｎ＋型半導体領域ＨＤ）とチャネル形成領域との間に介在する部分のｎ型低濃度ドレイン領域（ｎ型半導体領域ＮＷ）の不純物濃度（ｎ型不純物濃度）を、ｎ型高濃度ドレイン領域（ｎ＋型半導体領域ＨＤ）の不純物濃度（ｎ型不純物濃度）よりも低くすることができる。低濃度ドレイン領域の一部は、ゲート電極ＧＥと平面視で重なっている。
ｎ＋型半導体領域（ソース領域）ＳＲは、ゲート電極ＧＥのソース側の側壁に対して自己整合的に形成されているか、あるいは、ｎ＋型半導体領域（ソース領域）ＳＲの一部がゲート電極ＧＥと平面視で重なっている。ここで、ゲート電極ＧＥのドレイン側の側壁と、ゲート電極ＧＥのソース側の側壁とは、ゲート電極ＧＥにおける互いに反対側（ゲート長方向に反対側）の側壁である。ｎ型低濃度ドレイン領域とｎ＋型半導体領域（ソース領域）ＳＲとは、チャネル形成領域（ゲート電極ＧＥの直下のｐ型半導体領域ＰＷの表面領域）を介して互いに離間している。
なお、本願において、ＭＯＳＦＥＴまたはＬＤＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）だけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。また、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ素子の一種である。
ＬＤＭＯＳＦＥＴは、短いチャネル長で高電圧動作を可能とするために、ゲート電極ＧＥのドレイン側にＬＤＤ（Lightly doped drain）領域が形成されている。すなわち、ＬＤＭＯＳＦＥＴのドレインは、高不純物濃度のｎ＋型領域（ここではｎ型高濃度ドレイン領域としてのｎ＋型半導体領域ＨＤ）と、それよりも低不純物濃度のＬＤＤ領域（ここではｎ型低濃度ドレイン領域としてのｎ型半導体領域ＮＷ）とから構成され、ｎ＋型領域（ｎ＋型半導体領域ＨＤ）は、ＬＤＤ領域を介してチャネル形成領域から離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のＬＤＤ領域における電荷量（不純物濃度）、およびチャネル形成領域の端部とｎ＋型領域（ｎ＋型半導体領域ＨＤ）との間の平面（半導体基板ＳＢの主面）に沿った距離は、ＬＤＭＯＳＦＥＴのブレークダウン電圧が最大値となるように最適化することが好ましい。
また、ＬＤＭＯＳＦＥＴでは、ソース（ここではｎ＋型半導体領域ＳＲからなるソース領域）とドレイン（ここではｎ型半導体領域ＮＷおよびｎ＋型半導体領域ＨＤからなるドレイン領域）とが、ゲート電極ＧＥに対して非対称な構造を有している。
半導体基板ＳＢのｐ型半導体領域ＰＷ内において、ｎ＋型半導体領域（ソース領域）ＳＲの隣の位置に、ｐ＋型半導体領域ＰＲが形成されている。このｐ＋型半導体領域ＰＲは、チャネル形成領域とは反対側に形成されている。すなわち、ｎ＋型半導体領域（ソース領域）ＳＲはチャネル形成領域と隣接しているが、そのチャネル形成領域とは反対側の位置に、ｎ＋型半導体領域（ソース領域）ＳＲと隣り合うように、ｐ＋型半導体領域ＰＲが形成されている。
また、必要に応じて、ｎ＋型半導体領域（ソース領域）ＳＲ、ｐ＋型半導体領域ＰＲ、ｎ＋型半導体領域（ドレイン領域）ＨＤおよびゲート電極ＧＥの上部などに、金属シリサイド層（図示せず）を形成することもできる。金属シリサイド層（図示せず）を形成する場合は、サリサイド（Salicide：Self Aligned Silicide）技術を用いることができる。
半導体基板ＳＢの主面上には、ゲート電極ＧＥを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ１が形成されている。絶縁膜ＩＬ１は、例えば酸化シリコン膜などからなる。絶縁膜ＩＬ１の上面は平坦化されている。
絶縁膜ＩＬ１には、コンタクトホール（開口部、スルーホール、貫通孔）が形成され、コンタクトホール内には、例えばタングステン（Ｗ）膜を主体とする導電性のプラグ（接続用埋込導体）Ｐ１Ｄ，Ｐ１Ｇ，Ｐ１Ｓが埋め込まれている。絶縁膜ＩＬ１に形成されたコンタクトホールを埋め込むプラグＰ１Ｄ，Ｐ１Ｇ，Ｐ１Ｓは、ドレイン（ｎ＋型半導体領域ＨＤ）、ゲート電極ＧＥおよびソース（ｎ＋型半導体領域ＳＲ）のそれぞれの上に形成されている。
ここで、プラグＰ１Ｄは、ｎ＋型半導体領域（ドレイン領域）ＨＤ上に形成されたコンタクトホールに埋め込まれて、そのｎ＋型半導体領域（ドレイン領域）ＨＤに電気的に接続されたプラグであり、ドレイン用プラグＰ１Ｄと称することとする。また、プラグＰ１Ｇは、ゲート電極ＧＥ上に形成されたコンタクトホールに埋め込まれて、そのゲート電極ＧＥに電気的に接続されたプラグであり、ゲート用プラグＰ１Ｇと称することとする。また、プラグＰ１Ｓは、ｎ＋型半導体領域（ソース領域）ＳＲ上に形成されたコンタクトホールに埋め込まれて、そのｎ＋型半導体領域（ソース領域）ＳＲに電気的に接続されたプラグであり、ソース用プラグＰ１Ｓと称することとする。
ドレイン用プラグＰ１Ｄが埋め込まれたコンタクトホールは、ｎ＋型半導体領域（ドレイン領域）ＨＤ上に形成されて、そのコンタクトホールの底部ではｎ＋型半導体領域（ドレイン領域）ＨＤが露出され、そのコンタクトホールに埋め込まれたドレイン用プラグＰ１Ｄは、ｎ＋型半導体領域（ドレイン領域）ＨＤに接することで、ｎ＋型半導体領域（ドレイン領域）ＨＤに電気的に接続されている。
ゲート用プラグＰ１Ｇが埋め込まれたコンタクトホールは、ゲート電極ＧＥ上に形成されて、そのコンタクトホールの底部ではゲート電極ＧＥが露出され、そのコンタクトホールに埋め込まれたゲート用プラグＰ１Ｇは、ゲート電極ＧＥに接することで、ゲート電極ＧＥに電気的に接続されている。
ソース用プラグＰ１Ｓが埋め込まれたコンタクトホールは、ｎ＋型半導体領域（ソース領域）ＳＲとそれに隣り合うｐ＋型半導体領域ＰＲとの上に形成されている。すなわち、ソース用プラグＰ１Ｓは、ｎ＋型半導体領域（ソース領域）ＳＲとそのｎ＋型半導体領域ＳＲに隣り合うｐ＋型半導体領域ＰＲとに跨って形成されている。そして、ソース用プラグＰ１Ｓが埋め込まれたコンタクトホールの底部では、ｎ＋型半導体領域（ソース領域）ＳＲとｐ＋型半導体領域ＰＲとの両方が露出され、そのコンタクトホールに埋め込まれたソース用プラグＰ１Ｓは、ｎ＋型半導体領域ＳＲとｐ＋型半導体領域ＰＲとの両方に接することで、ｎ＋型半導体領域ＳＲとｐ＋型半導体領域ＰＲとの両方に電気的に接続されている。ソース用プラグＰ１Ｓが、ｎ＋型半導体領域（ソース領域）ＳＲだけでなくｐ＋型半導体領域ＰＲにも電気的に接続されることで、ソース用プラグＰ１Ｓからｎ＋型半導体領域（ソース領域）ＳＲに供給されるソース電位と同じ電位が、ソース用プラグＰ１Ｓからｐ＋型半導体領域ＰＲにも供給され、従って、ｐ＋型半導体領域ＰＲに接するｐ型半導体領域ＰＷにも供給されることになる。
なお、ｎ＋型半導体領域（ドレイン領域）ＨＤの上部に金属シリサイド層（図示せず）を形成した場合は、ドレイン用プラグＰ１Ｄは、ｎ＋型半導体領域（ドレイン領域）ＨＤの上部の金属シリサイド層（図示せず）に接し、その金属シリサイド層（図示せず）を介してｎ＋型半導体領域（ドレイン領域）ＨＤと電気的に接続される。また、ｎ＋型半導体領域（ソース領域）ＳＲおよびｐ＋型半導体領域ＰＲの上部に金属シリサイド層（図示せず）を形成した場合は、ソース用プラグＰ１Ｓは、ｎ＋型半導体領域ＳＲおよびｐ＋型半導体領域ＰＲの上部の金属シリサイド層（図示せず）に接し、その金属シリサイド層（図示せず）を介してｎ＋型半導体領域ＳＲおよびｐ＋型半導体領域ＰＲと電気的に接続される。また、ゲート電極ＧＥの上部に金属シリサイド層（図示せず）を形成した場合は、ゲート用プラグＰ１Ｇは、ゲート電極ＧＥの上部の金属シリサイド層（図示せず）に接し、その金属シリサイド層（図示せず）を介してゲート電極ＧＥと電気的に接続される。
プラグＰ１Ｄ，Ｐ１Ｇ，Ｐ１Ｓが埋め込まれた絶縁膜ＩＬ１上には、アルミニウム（Ａｌ）またはアルミニウム合金を主体とする導電膜からなる配線（第１層配線）Ｍ１が形成されている。このため、配線Ｍ１は、アルミニウム配線とみなすことができる。なお、配線Ｍ１用の導電膜としてアルミニウム合金膜を用いる場合は、アルミニウム（Ａｌ）リッチなアルミニウム合金膜が好ましく、例えばアルミニウムリッチなＡｌ−Ｃｕ合金膜を用いることができる。ここで、アルミニウム（Ａｌ）リッチとは、アルミニウム（Ａｌ）の組成比が５０原子％より大きいことを意味する。配線Ｍ１は、第１配線層の配線である。
配線Ｍ１は、例えば、プラグＰ１Ｄ，Ｐ１Ｇ，Ｐ１Ｓが埋め込まれた絶縁膜ＩＬ１上に導電膜を形成してから、この導電膜をパターニングすることにより形成されている。配線Ｍ１としては、アルミニウム配線が好適である。
配線Ｍ１は、ドレイン用プラグＰ１Ｄを介してｎ＋型半導体領域（ドレイン領域）ＨＤに電気的に接続するドレイン配線Ｍ１Ｄと、ゲート用プラグＰ１Ｇを介してゲート電極ＧＥに電気的に接続するゲート配線Ｍ１Ｇと、ソース用プラグＰ１Ｓを介してｎ＋型半導体領域（ソース領域）ＳＲとｐ＋型半導体領域ＰＲとの両方に電気的に接続するソース配線（ソース電極）Ｍ１Ｓと、を有している。すなわち、ドレイン配線Ｍ１Ｄは、ドレイン用プラグＰ１Ｄを介してｎ＋型半導体領域（ドレイン領域）ＨＤに電気的に接続され、ゲート配線Ｍ１Ｇは、ゲート用プラグＰ１Ｇを介してゲート電極ＧＥに電気的に接続され、ソース配線Ｍ１Ｓは、ソース用プラグＰ１Ｓを介してｎ＋型半導体領域（ソース領域）ＳＲとｐ＋型半導体領域ＰＲとの両方に電気的に接続されている。
ドレイン配線Ｍ１Ｄとゲート配線Ｍ１Ｇとソース配線Ｍ１Ｓとは、同材料を用いて同工程で形成された同層の配線であるが、互いに離間している。
絶縁膜ＩＬ１上に、配線Ｍ１を覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ２が形成されている。絶縁膜ＩＬ２は、例えば酸化シリコン膜などからなる。絶縁膜ＩＬ２の上面は平坦化されている。
絶縁膜ＩＬ２には、底部で配線Ｍ１の一部を露出するスルーホール（開口部、貫通孔）が形成されており、この絶縁膜ＩＬ２のスルーホール内には、例えばタングステン（Ｗ）膜を主体とする導電性のプラグ（接続用埋込導体）Ｐ２Ｄ，Ｐ２Ｇ，Ｐ２Ｓが埋め込まれている。
ここで、プラグＰ２Ｄは、底部でドレイン配線Ｍ１Ｄを露出するスルーホールに埋め込まれて、そのドレイン配線Ｍ１Ｄに電気的に接続されたプラグであり、ドレイン用プラグＰ２Ｄと称することとする。また、プラグＰ２Ｇは、底部でゲート配線Ｍ１Ｇを露出するスルーホールに埋め込まれて、そのゲート配線Ｍ１Ｇに電気的に接続されたプラグであり、ゲート用プラグＰ２Ｇと称することとする。また、プラグＰ２Ｓは、底部でソース配線Ｍ１Ｓを露出するスルーホールに埋め込まれて、そのソース配線Ｍ１Ｓに電気的に接続されたプラグであり、ソース用プラグＰ２Ｓと称することとする。
プラグＰ２Ｄ，Ｐ２Ｇ，Ｐ２Ｓが埋め込まれた絶縁膜ＩＬ２上には、アルミニウム（Ａｌ）またはアルミニウム合金を主体とする導電膜からなる配線（第２層配線）Ｍ２が形成されている。このため、配線Ｍ２は、アルミニウム配線とみなすことができる。なお、配線Ｍ２用の導電膜としてアルミニウム合金膜を用いる場合は、アルミニウム（Ａｌ）リッチなアルミニウム合金膜が好ましく、例えばアルミニウムリッチなＡｌ−Ｃｕ合金膜を用いることができる。
配線Ｍ２は、例えば、プラグＰ２Ｄ，Ｐ２Ｇ，Ｐ２Ｓが埋め込まれた絶縁膜ＩＬ２上に導電膜を形成してから、この導電膜をパターニングすることにより形成されている。配線Ｍ２としては、アルミニウム配線が好適である。
配線Ｍ２は、ドレイン用プラグＰ２Ｄを介してドレイン配線Ｍ１Ｄに電気的に接続するドレイン配線Ｍ２Ｄと、ゲート用プラグＰ２Ｇを介してゲート配線Ｍ１Ｇに電気的に接続するゲート配線Ｍ２Ｇと、ソース用プラグＰ２Ｓを介してソース配線Ｍ１Ｓと電気的に接続するソース配線Ｍ２Ｓと、を有している。すなわち、ドレイン配線Ｍ２Ｄは、ドレイン用プラグＰ２Ｄを介してドレイン配線Ｍ１Ｄに電気的に接続され、ゲート配線Ｍ２Ｇは、ゲート用プラグＰ２Ｇを介してゲート配線Ｍ１Ｇに電気的に接続され、ソース配線Ｍ２Ｓは、ソース用プラグＰ２Ｓを介してソース配線Ｍ１Ｓに電気的に接続されている。
ドレイン配線Ｍ２Ｄとドレイン配線Ｍ１Ｄとが平面視で重なる位置にドレイン用プラグＰ２Ｄが配置されており、ドレイン用プラグＰ２Ｄの上面がドレイン配線Ｍ２Ｄに接し、ドレイン用プラグＰ２Ｄの下面がドレイン配線Ｍ１Ｄに接することにより、ドレイン用プラグＰ２Ｄを通じて、ドレイン配線Ｍ２Ｄとドレイン配線Ｍ１Ｄとが電気的に接続される。また、ゲート配線Ｍ２Ｇとゲート配線Ｍ１Ｇとが平面視で重なる位置にゲート用プラグＰ２Ｇが配置されており、ゲート用プラグＰ２Ｇの上面がゲート配線Ｍ２Ｇに接し、ゲート用プラグＰ２Ｇの下面がゲート配線Ｍ１Ｇに接することにより、ゲート用プラグＰ２Ｇを通じて、ゲート配線Ｍ２Ｇとゲート配線Ｍ１Ｇとが電気的に接続される。また、ソース配線Ｍ２Ｓとソース配線Ｍ１Ｓとが平面視で重なる位置にソース用プラグＰ２Ｓが配置されており、ソース用プラグＰ２Ｓの上面がソース配線Ｍ２Ｓに接し、ソース用プラグＰ２Ｓの下面がソース配線Ｍ１Ｓに接することにより、ソース用プラグＰ２Ｓを通じて、ソース配線Ｍ２Ｓとソース配線Ｍ１Ｓとが電気的に接続される。
ドレイン配線Ｍ２Ｄとゲート配線Ｍ２Ｇとソース配線Ｍ２Ｓとは、同材料を用いて同工程で形成された同層の配線であるが、互いに離間している。
また、ここでは、プラグＰ２Ｄ，Ｐ２Ｇ，Ｐ２Ｓを配線Ｍ２とは別工程で形成している。すなわち、絶縁膜ＩＬ２のスルーホール内にプラグＰ２Ｄ，Ｐ２Ｇ，Ｐ２Ｓを形成した後に、配線Ｍ２を形成している。このため、ドレイン配線Ｍ２Ｄとドレイン用プラグＰ２Ｄとは一体化されておらず、ゲート用プラグＰ２Ｇとゲート配線Ｍ２Ｇとは一体化されておらず、ソース用プラグＰ２Ｓとソース配線Ｍ２Ｓとは一体化されていない。
他の形態として、プラグＰ２Ｄ，Ｐ２Ｇ，Ｐ２Ｓを配線Ｍ２と同工程で形成することもできる。すなわち、絶縁膜ＩＬ２にスルーホールを形成してから、そのスルーホールを埋めるように絶縁膜間ＩＬ２上に導電膜を形成した後、その導電膜をパターニングすることにより配線Ｍ２を形成することもできる。この場合、ドレイン用プラグＰ２Ｄは、ドレイン配線Ｍ２Ｄと一体化され、ゲート用プラグＰ２Ｇはゲート配線Ｍ２Ｇと一体化され、ソース用プラグＰ２Ｓはソース配線Ｍ２Ｓと一体化される。すなわち、ドレイン配線Ｍ２Ｄの一部が絶縁膜ＩＬ２のスルーホール内に埋め込まれて、そのドレイン配線Ｍ２Ｄと一体的に形成されたビア部（ドレイン用プラグＰ２Ｄに相当するビア部）となり、そのビア部を介してドレイン配線Ｍ２Ｄがドレイン配線Ｍ１Ｄと電気的に接続される。また、ゲート配線Ｍ２Ｇの一部が絶縁膜ＩＬ２のスルーホール内に埋め込まれて、そのゲート配線Ｍ２Ｇと一体的に形成されたビア部（ゲート用プラグＰ２Ｇに相当するビア部）となり、そのビア部を介してゲート配線Ｍ２Ｇがゲート配線Ｍ１Ｇと電気的に接続される。また、ソース配線Ｍ２Ｓの一部が絶縁膜ＩＬ２のスルーホール内に埋め込まれて、そのソース配線Ｍ２Ｓと一体的に形成されたビア部（ソース用プラグＰ２Ｓに相当するビア部）となり、そのビア部を介してソース配線Ｍ２Ｓがソース配線Ｍ１Ｓと電気的に接続される。また、上述のようにプラグＰ２Ｄ，Ｐ２Ｇ，Ｐ２Ｓを配線Ｍ２と同工程で形成した場合、配線Ｍ２とプラグＰ２Ｄ，Ｐ２Ｇ，Ｐ２Ｓとは、同じ導電膜により形成されるため、配線Ｍ２が主としてアルミニウム膜により形成される場合は、プラグＰ２Ｄ，Ｐ２Ｇ，Ｐ２Ｓも主としてアルミニウム膜により形成されることになる。
絶縁膜ＩＬ２上に、配線Ｍ２を覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ３が形成されている。絶縁膜ＩＬ３は、例えば酸化シリコン膜などからなる。絶縁膜ＩＬ３の上面は平坦化されている。
絶縁膜ＩＬ３には、底部で配線Ｍ２の一部を露出するスルーホール（開口部、貫通孔）が形成されており、この絶縁膜ＩＬ３のスルーホール内には、例えばタングステン（Ｗ）膜を主体とする導電性のプラグ（接続用埋込導体）Ｐ３Ｄ，Ｐ３Ｇ，Ｐ３Ｓが埋め込まれている。
ここで、プラグＰ３Ｄは、底部でドレイン配線Ｍ２Ｄを露出するスルーホールに埋め込まれて、そのドレイン配線Ｍ２Ｄに電気的に接続されたプラグであり、ドレイン用プラグＰ３Ｄと称することとする。また、プラグＰ３Ｇは、底部でゲート配線Ｍ２Ｇを露出するスルーホールに埋め込まれて、そのゲート配線Ｍ２Ｇに電気的に接続されたプラグであり、ゲート用プラグＰ３Ｇと称することとする。また、プラグＰ３Ｓは、底部でソース配線Ｍ２Ｓを露出するスルーホールに埋め込まれて、そのソース配線Ｍ２Ｓに電気的に接続されたプラグであり、ソース用プラグＰ３Ｓと称することとする。
プラグＰ３Ｄ，Ｐ３Ｇ，Ｐ３Ｓが埋め込まれた絶縁膜ＩＬ３上には、アルミニウム（Ａｌ）またはアルミニウム合金を主体とする導電膜からなる配線（第３層配線）Ｍ３が形成されている。このため、配線Ｍ３は、アルミニウム配線とみなすことができる。なお、配線Ｍ３用の導電膜としてアルミニウム合金膜を用いる場合は、アルミニウム（Ａｌ）リッチなアルミニウム合金膜が好ましく、例えばアルミニウムリッチなＡｌ−Ｃｕ合金膜を用いることができる。
配線Ｍ３は、例えば、プラグＰ３Ｄ，Ｐ３Ｇ，Ｐ３Ｓが埋め込まれた絶縁膜ＩＬ３上に導電膜を形成してから、この導電膜をパターニングすることにより形成されている。配線Ｍ３としては、アルミニウム配線が好適である。
配線Ｍ３は、ドレイン用プラグＰ３Ｄを介してドレイン配線Ｍ２Ｄに電気的に接続するドレイン配線Ｍ３Ｄと、ゲート用プラグＰ３Ｇを介してゲート配線Ｍ２Ｇに電気的に接続するゲート配線Ｍ３Ｇと、ソース用プラグＰ３Ｓを介してソース配線Ｍ２Ｓと電気的に接続するソース配線Ｍ３Ｓと、を有している。すなわち、ドレイン配線Ｍ３Ｄは、ドレイン用プラグＰ３Ｄを介してドレイン配線Ｍ２Ｄに電気的に接続され、ゲート配線Ｍ３Ｇは、ゲート用プラグＰ３Ｇを介してゲート配線Ｍ２Ｇに電気的に接続され、ソース配線Ｍ３Ｓは、ソース用プラグＰ３Ｓを介してソース配線Ｍ２Ｓに電気的に接続されている。
ドレイン配線Ｍ３Ｄとドレイン配線Ｍ２Ｄとが平面視で重なる位置にドレイン用プラグＰ３Ｄが配置されており、ドレイン用プラグＰ３Ｄの上面がドレイン配線Ｍ３Ｄに接し、ドレイン用プラグＰ３Ｄの下面がドレイン配線Ｍ２Ｄに接することにより、ドレイン用プラグＰ３Ｄを通じて、ドレイン配線Ｍ３Ｄとドレイン配線Ｍ２Ｄとが電気的に接続される。また、ゲート配線Ｍ３Ｇとゲート配線Ｍ２Ｇとが平面視で重なる位置にゲート用プラグＰ３Ｇが配置されており、ゲート用プラグＰ３Ｇの上面がゲート配線Ｍ３Ｇに接し、ゲート用プラグＰ３Ｇの下面がゲート配線Ｍ２Ｇに接することにより、ゲート用プラグＰ３Ｇを通じて、ゲート配線Ｍ３Ｇとゲート配線Ｍ２Ｇとが電気的に接続される。また、ソース配線Ｍ３Ｓとソース配線Ｍ２Ｓとが平面視で重なる位置にソース用プラグＰ３Ｓが配置されており、ソース用プラグＰ３Ｓの上面がソース配線Ｍ３Ｓに接し、ソース用プラグＰ３Ｓの下面がソース配線Ｍ２Ｓに接することにより、ソース用プラグＰ３Ｓを通じて、ソース配線Ｍ３Ｓとソース配線Ｍ２Ｓとが電気的に接続される。
ドレイン配線Ｍ３Ｄとゲート配線Ｍ３Ｇとソース配線Ｍ３Ｓとは、同材料を用いて同工程で形成された同層の配線であるが、互いに離間している。
また、ここでは、プラグＰ３Ｄ，Ｐ３Ｇ，Ｐ３Ｓを配線Ｍ３とは別工程で形成している。すなわち、絶縁膜ＩＬ３のスルーホール内にプラグＰ３Ｄ，Ｐ３Ｇ，Ｐ３Ｓを形成した後に、配線Ｍ３を形成している。このため、ドレイン配線Ｍ３Ｄとドレイン用プラグＰ３Ｄとは一体化されておらず、ゲート用プラグＰ３Ｇとゲート配線Ｍ３Ｇとは一体化されておらず、ソース用プラグＰ３Ｓとソース配線Ｍ３Ｓとは一体化されていない。
他の形態として、プラグＰ３Ｄ，Ｐ３Ｇ，Ｐ３Ｓを配線Ｍ３と同工程で形成することもできる。すなわち、絶縁膜ＩＬ３にスルーホールを形成してから、そのスルーホールを埋めるように絶縁膜ＩＬ３上に導電膜を形成した後、その導電膜をパターニングすることにより配線Ｍ３を形成することもできる。この場合、ドレイン用プラグＰ３Ｄは、ドレイン配線Ｍ３Ｄと一体化され、ゲート用プラグＰ３Ｇはゲート配線Ｍ３Ｇと一体化され、ソース用プラグＰ３Ｓはソース配線Ｍ３Ｓと一体化される。すなわち、ドレイン配線Ｍ３Ｄの一部が絶縁膜ＩＬ３のスルーホール内に埋め込まれて、そのドレイン配線Ｍ３Ｄと一体的に形成されたビア部（ドレイン用プラグＰ３Ｄに相当するビア部）となり、そのビア部を介してドレイン配線Ｍ３Ｄがドレイン配線Ｍ２Ｄと電気的に接続される。また、ゲート配線Ｍ３Ｇの一部が絶縁膜ＩＬ３のスルーホール内に埋め込まれて、そのゲート配線Ｍ３Ｇと一体的に形成されたビア部（ゲート用プラグＰ３Ｇに相当するビア部）となり、そのビア部を介してゲート配線Ｍ３Ｇがゲート配線Ｍ２Ｇと電気的に接続される。また、ソース配線Ｍ３Ｓの一部が絶縁膜ＩＬ３のスルーホール内に埋め込まれて、そのソース配線Ｍ３Ｓと一体的に形成されたビア部（ソース用プラグＰ３Ｓに相当するビア部）となり、そのビア部を介してソース配線Ｍ３Ｓがソース配線Ｍ２Ｓと電気的に接続される。また、上述のようにプラグＰ３Ｄ，Ｐ３Ｇ，Ｐ３Ｓを配線Ｍ３と同工程で形成した場合、配線Ｍ３とプラグＰ３Ｄ，Ｐ３Ｇ，Ｐ３Ｓとは、同じ導電膜により形成されるため、配線Ｍ３が主としてアルミニウム膜により形成される場合は、プラグＰ３Ｄ，Ｐ３Ｇ，Ｐ３Ｓも主としてアルミニウム膜により形成されることになる。
配線Ｍ１は、第１配線層の配線であり、配線Ｍ２は、第１配線層よりも上層の第２配線層の配線であり、配線Ｍ３は、第２配線層よりも上層の第３配線層の配線である。従って、半導体基板ＳＢ上には、第１配線層（配線Ｍ１）と第１配線層（配線Ｍ１）よりも上層の第２配線層（配線Ｍ２）と第２配線層（配線Ｍ２）よりも上層の第３配線層（配線Ｍ３）とを有する配線構造が形成されていることになる。
第１配線層（配線Ｍ１）と第２配線層（配線Ｍ２）と第３配線層（配線Ｍ３）とは、配線を構成する主成分が同じ(同じ金属元素)である。すなわち、配線Ｍ１と配線Ｍ２と配線Ｍ３とは、同じ金属元素を主成分としており、好ましくはアルミニウム（Ａｌ）を主成分としている。このため、第１配線層（配線Ｍ１）と第２配線層（配線Ｍ２）と第３配線層（配線Ｍ３）とは、同種の金属材料からなる配線層である。すなわち、第１配線層がアルミニウム配線層であれば、第２配線層および第３配線層も、それぞれアルミニウム配線層である。なお、アルミニウム配線層とは、配線としてアルミニウム配線を形成した配線層のことである。
配線Ｍ３の厚みＴ３は、配線Ｍ１の厚みＴ１および配線Ｍ２の厚みＴ２よりも大きい（厚い）。換言すれば、配線Ｍ１の厚みＴ１および配線Ｍ２の厚みＴ２は、配線Ｍ３の厚みＴ３よりも小さい（薄い）。すなわち、配線Ｍ３の厚みＴ３と配線Ｍ２の厚みＴ２と配線Ｍ１の厚みＴ１とを比べると、Ｔ３＞Ｔ２かつＴ３＞Ｔ１が成り立つ。配線Ｍ２の厚みＴ２と配線Ｍ１の厚みＴ１とは、略同じ（Ｔ１＝Ｔ２）とすることができるが、相違していてもよい。例えば、配線Ｍ２の厚みＴ２は、配線Ｍ１の厚みＴ１より大きくてもよい。
配線Ｍ３の厚みＴ３は、配線Ｍ１，Ｍ２の各厚みＴ１，Ｔ２よりも大きい（厚い）が、配線Ｍ３の厚みＴ３が、配線Ｍ１，Ｍ２の各厚みＴ１，Ｔ２の２倍以上であれば、より好ましい。一例をあげれば、配線Ｍ３の厚みＴ３は、１μｍ以上とすることができる。
絶縁膜ＩＬ３上に、配線Ｍ３を覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ４が形成されている。絶縁膜ＩＬ４は、例えば酸化シリコン膜などからなる。絶縁膜ＩＬ４の上面は平坦化されている。
絶縁膜ＩＬ４には、底部で配線Ｍ３の一部を露出する開口部（貫通孔）ＯＰ１が形成されている。絶縁膜ＩＬ４の開口部ＯＰ１は、ソース配線Ｍ３Ｓ上に形成されたソース用開口部ＯＰ１Ｓと、ドレイン配線Ｍ３Ｄ上に形成されたドレイン用開口部ＯＰ１Ｄとを有している。ソース配線Ｍ３Ｓ上に形成されたソース用開口部ＯＰ１Ｓは、そのソース配線Ｍ３Ｓに平面視で内包され、ドレイン配線Ｍ３Ｄ上に形成されたドレイン用開口部ＯＰ１Ｄは、そのドレイン配線Ｍ３Ｄに平面視で内包されている。ゲート配線Ｍ３Ｇを露出する開口部ＯＰ１は設けられていない。
開口部ＯＰ１から露出する配線Ｍ３上を含む絶縁膜ＩＬ４上には、銅（Ｃｕ）または銅合金を主体とする導電膜からなる再配線（配線、異種配線）Ｍ４が形成されている。このため、再配線Ｍ４は、銅配線とみなすことができる。再配線Ｍ４用の導電膜として銅合金膜を用いる場合は、銅（Ｃｕ）リッチな銅合金膜が好ましい。ここで、銅（Ｃｕ）リッチとは、銅（Ｃｕ）の組成比が５０原子％より大きいことを意味する。
再配線Ｍ４は、第３配線層よりも上層の第４配線層の配線とみなすことができる。但し、第１〜３配線層（Ｍ１，Ｍ２，Ｍ３）は、配線を構成する主成分が同じ(同じ金属元素)であり、同種の金属材料からなる配線層とみなすことができるが、第４配線層（Ｍ４）は、第１〜３配線層（Ｍ１，Ｍ２，Ｍ３）とは異なる種類の金属材料からなる異種配線層である。すなわち、第１配線層（配線Ｍ１）と第２配線層（配線Ｍ２）と第３配線層（配線Ｍ３）とは、配線を構成する主成分が同じ(同じ金属元素)であるが、第４配線層（再配線Ｍ４）は、配線を構成する主成分が、第１〜３配線層（配線Ｍ１，Ｍ２，Ｍ３）とは相違している。つまり、配線Ｍ１と配線Ｍ２と配線Ｍ３とは、同じ金属元素を主成分としているが、配線Ｍ１，Ｍ２，Ｍ３の主成分の金属元素と、再配線Ｍ４の主成分の金属元素とは、相違している。好ましくは、配線Ｍ１，Ｍ２，Ｍ３はアルミニウム（Ａｌ）を主成分とし、再配線Ｍ４は銅（Ｃｕ）を主成分としている。すなわち、第１〜３配線層（Ｍ１，Ｍ２，Ｍ３は、好ましくはアルミニウム配線層であり、第４配線層（Ｍ４）は、好ましくは銅配線層である。なお、銅配線層とは、配線として銅配線を形成した配線層のことである。
再配線Ｍ４は、例えば次のようにして形成されている。すなわち、開口部ＯＰ１から露出する配線Ｍ３上を含む絶縁膜ＩＬ４上にシード層を形成してから、このシード層上にフォトリソグラフィ技術を用いてフォトレジストパターンを形成する。このフォトレジストパターンは、再配線Ｍ４を形成すべき領域以外の領域に形成され、再配線Ｍ４を形成すべき領域に開口部を有してそこでシード層を露出させている。それから、フォトレジストパターンで覆われずに露出されたシード層上に、銅層（銅めっき層）をめっき法（好ましくは電解めっき法）により形成する。それから、フォトレジストパターンを除去してから、エッチングにより銅めっき層で覆われていない部分（すなわち除去前のフォトレジストパターンによって覆われていた部分のシード層）を除去する。これにより、シード層と、シード層上の銅層（銅めっき層）との積層膜からなる再配線Ｍ４が形成される。
再配線Ｍ４は、ドレイン配線Ｍ３Ｄに電気的に接続されたドレイン用再配線Ｍ４Ｄと、ソース配線Ｍ３Ｓに電気的に接続されたソース用再配線Ｍ４Ｓとを有している。ドレイン用再配線Ｍ４Ｄは、絶縁膜ＩＬ４のドレイン用開口部ＯＰ１Ｄから露出するドレイン配線Ｍ３Ｄに接して、そのドレイン配線Ｍ３Ｄに電気的に接続されている。ソース用再配線Ｍ４Ｓは、絶縁膜ＩＬ４のソース用開口部ＯＰ１Ｓから露出するソース配線Ｍ３Ｓに接して、そのソース配線Ｍ３Ｓに電気的に接続されている。ドレイン用再配線Ｍ４Ｄとソース用再配線Ｍ４Ｓとは、同材料を用いて同工程で同層に形成されているが、互いに離間している。ゲート配線Ｍ３Ｇに導体を通じて繋がっている再配線Ｍ４は形成されていない。
ドレイン配線Ｍ３Ｄとドレイン用再配線Ｍ４Ｄとが平面視で重なる位置にドレイン用開口部ＯＰ１Ｄが配置されており、ドレイン用開口部ＯＰ１Ｄから露出するドレイン配線Ｍ３Ｄにドレイン用再配線Ｍ４Ｄが接することにより、ドレイン配線Ｍ３Ｄとドレイン用再配線Ｍ４Ｄとが電気的に接続されている。
また、ソース配線Ｍ３Ｓとソース用再配線Ｍ４Ｓとが平面視で重なる位置にソース用開口部ＯＰ１Ｓが配置されており、ソース用開口部ＯＰ１Ｓから露出するソース配線Ｍ３Ｓにソース用再配線Ｍ４Ｓが接することにより、ソース配線Ｍ３Ｓとソース用再配線Ｍ４Ｓとが電気的に接続されている。
絶縁膜ＩＬ４上に、再配線Ｍ４を覆うように、絶縁膜（表面保護膜）ＰＡが形成されている。この絶縁膜ＰＡは、例えば、酸化シリコン膜とその上の窒化シリコン膜の積層膜などからなり、半導体装置（半導体チップ）ＣＰの最表面（最上層）の保護膜（パッシベーション膜）として機能することができる。絶縁膜ＰＡとして、ポリイミド樹脂などのような樹脂膜（有機系絶縁膜）を用いることもできる。
絶縁膜ＰＡには、バンプ用の開口部ＯＰ２が形成されており、開口部ＯＰ２は絶縁膜ＰＡを貫通し、開口部ＯＰ２の底部で再配線Ｍ４が露出されている。開口部ＯＰ２は、ドレイン用再配線Ｍ４Ｄを露出するドレイン用開口部ＯＰ２Ｄと、ソース用再配線Ｍ４Ｓを露出するソース用開口部ＯＰ２Ｓとを有している。
絶縁膜ＰＡの開口部ＯＰ２から露出する再配線Ｍ４上に、バンプ電極ＢＰが形成されている。バンプ電極ＢＰとしては、例えば、半田からなるバンプ電極（すなわち半田バンプ）などを用いることができる。バンプ電極ＢＰは、開口部ＯＰ２から露出する再配線Ｍ４上に導電体からなるＵＢＭ（Under Bump Metal）膜１１を介して形成することもできる。バンプ下地金属層であるＵＢＭ膜１１としては、例えば、パラジウム（Ｐｄ）膜とチタン（Ｔｉ）膜との積層膜、あるいはクロム（Ｃｒ）膜とニッケル（Ｎｉ）系合金膜と金（Ａｕ）膜との積層膜などを用いることができる。ＵＢＭ膜１１は、バンプ電極ＢＰの一部とみなすこともできる。
バンプ電極ＢＰは、ドレイン用バンプ電極（ドレインバンプ）ＢＰＤと、ソース用バンプ電極（ソースバンプ）ＢＰＳとを含んでいる。ドレイン用バンプ電極ＢＰＤは、ドレイン用開口部ＯＰ２Ｄから露出するドレイン用再配線Ｍ４Ｄ上に形成されたバンプ電極ＢＰであり、ソース用バンプ電極ＢＰＳは、ソース用開口部ＯＰ２Ｓから露出するソース用再配線Ｍ４Ｓ上に形成されたバンプ電極ＢＰである。すなわち、ドレイン配線Ｍ３Ｄに導体（ここではドレイン用再配線Ｍ４Ｄ）を通じて繋がっているバンプ電極ＢＰが、ドレイン用バンプ電極ＢＰＤであり、ソース配線Ｍ３Ｓに導体（ここではソース用再配線Ｍ４Ｓ）を通じて繋がっているバンプ電極ＢＰが、ソース用バンプ電極ＢＰＳである。しかしながら、ゲート配線Ｍ３Ｇに導体を通じて繋がっているバンプ電極ＢＰは、形成されていない。
半導体基板ＳＢに形成されたＬＤＭＯＳＦＥＴのドレイン（ｎ＋型半導体領域ＨＤ）は、ドレイン用プラグＰ１Ｄ、ドレイン配線Ｍ１Ｄ、ドレイン用プラグＰ２Ｄ、ドレイン配線Ｍ２Ｄ、ドレイン用プラグＰ３Ｄ、ドレイン配線Ｍ３Ｄ、およびドレイン用再配線Ｍ４Ｄを介して、ドレイン用バンプ電極ＢＰＤに電気的に接続されている。また、半導体基板ＳＢに形成されたＬＤＭＯＳＦＥＴのソース（ｎ＋型半導体領域ＳＲ）は、ソース用プラグＰ１Ｓ、ソース配線Ｍ１Ｓ、ソース用プラグＰ２Ｓ、ソース配線Ｍ２Ｓ、ソース用プラグＰ３Ｓ、ソース配線Ｍ３Ｓ、およびソース用再配線Ｍ４Ｓを介して、ソース用バンプ電極ＢＰＳに電気的に接続されている。また、半導体基板ＳＢに形成されたＬＤＭＯＳＦＥＴのゲート電極ＧＥは、ゲート用プラグＰ１Ｇ、ゲート配線Ｍ１Ｇ、ゲート用プラグＰ２Ｇ、ゲート配線Ｍ２Ｇ、およびゲート用プラグＰ３Ｇを介して、ゲート配線Ｍ３Ｇに電気的に接続されているが、ＬＤＭＯＳＦＥＴのゲート電極ＧＥに導体を通じて繋がる再配線Ｍ４とバンプ電極ＢＰとは、形成されていない。
＜半導体パッケージの構成例について＞
図１７は、本実施の形態の半導体装置（半導体チップ）ＣＰをパッケージ化した半導体装置（半導体パッケージ）ＰＫＧの一例を模式的に示す断面図である。
図１７は、本実施の形態の半導体装置（半導体チップ）ＣＰをパッケージ化した半導体装置（半導体パッケージ）ＰＫＧの一例を模式的に示す断面図である。
図１７に示されるように、半導体装置（半導体パッケージ）ＰＫＧは、配線基板ＰＣと、配線基板ＰＣの上面ＰＣ１上に搭載された半導体装置（半導体チップ）ＣＰと、配線基板ＰＣの上面ＰＣ１上に搭載された電子部品ＥＰとを有している。
半導体装置（半導体チップ）ＣＰの構成は、上述したので、ここではその繰り返しの説明は省略する。
配線基板ＰＣとしては、例えば、複数の絶縁体層（誘電体層）と、複数の導体層または配線層とを積層して一体化した多層配線基板（多層基板）を用いることができる。なお、図１７では、図面の簡略化のために、配線基板ＰＣを構成する複数の絶縁体層は層に分けずに一体化して示すとともに、配線基板ＰＣにおける内部配線層についての図示は省略している。
半導体装置（半導体チップ）ＣＰは、配線基板ＰＣの上面（主面）ＰＣ１上にフリップチップ接続されている。すなわち、半導体装置（半導体チップ）ＣＰは、その裏面が上方を向き、その表面が配線基板ＰＣの上面ＰＣ１に対向する向きで、配線基板ＰＣの上面ＰＣ１に搭載（実装）されている。従って、半導体装置（半導体チップ）ＣＰは配線基板ＰＣの上面ＰＣ１にフェースダウンボンディングされている。なお、半導体装置（半導体チップ）ＣＰの表面とは、バンプ電極ＢＰが形成されている側の主面に対応し、半導体装置（半導体チップ）ＣＰの裏面とは、バンプ電極ＢＰが形成されている側の主面とは反対側の主面に対応している。半導体装置（半導体チップ）ＣＰの表面のバンプ電極ＢＰは、配線基板ＰＣの上面ＰＣ１の端子（電極）ＴＭ１に接合されて、電気的に接続されている。
電子部品ＥＰは、例えば受動部品などである。受動部品としては、例えばチップ部品を用いることができる。電子部品ＥＰは、配線基板ＰＣの上面ＰＣ１上に搭載（実装）され、電子部品ＥＰの電極が、配線基板ＰＣの上面ＰＣ１の端子（電極）ＴＭ１に電気的に接続されている。例えば、電子部品ＥＰの電極が、配線基板ＰＣの上面ＰＣ１の端子ＴＭ１に半田などの導電性の接合材ＢＤによって接合されて、電気的に接続されている。
半導体装置（半導体チップ）ＣＰまたは電子部品ＥＰが電気的に接続された配線基板ＰＣの上面ＰＣ１の端子ＴＭ１間は、必要に応じて配線基板ＰＣの上面ＰＣ１または内部の配線などを介して結線され、配線基板ＰＣの下面ＰＣ２の端子（外部接続端子）ＴＭ２に電気的に接続されている。配線基板ＰＣの下面ＰＣ２の端子ＴＭ２は、半導体装置ＰＫＧの外部接続端子として機能することができる。
半導体装置ＰＫＧは、図示しない外部回路基板またはマザーボードなどに実装することもできる。
また、他の形態として、半導体装置ＰＫＧにおいて、配線基板ＰＣの上面ＰＣ１上に、半導体装置（半導体チップ）ＣＰおよび電子部品ＥＰを覆うように、封止樹脂部（図示せず）を形成することもできる。
＜ＬＤＭＯＳＦＥＴおよび配線のレイアウトについて＞
次に、半導体基板ＳＢに形成されたＬＤＭＯＳＦＥＴと半導体基板ＳＢ上に形成された配線の平面レイアウトについて説明する。
次に、半導体基板ＳＢに形成されたＬＤＭＯＳＦＥＴと半導体基板ＳＢ上に形成された配線の平面レイアウトについて説明する。
図２および図７にも示されるように、半導体基板ＳＢの主面のＬＤＭＯＳＦＥＴ形成領域ＬＲに、パワーＭＩＳＦＥＴを構成するＬＤＭＯＳＦＥＴが形成されている。ここで、ＬＤＭＯＳＦＥＴ形成領域ＬＲは、半導体基板ＳＢの主面において、パワーＭＩＳＦＥＴを構成するＬＤＭＯＳＦＥＴが形成されている平面領域である。詳細は後述するが、ＬＤＭＯＳＦＥＴ形成領域ＬＲには、複数の単位ＬＤＭＯＳＦＥＴ１０ａが形成されており、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａが並列に接続されることにより、１つのパワーＭＩＳＦＥＴが形成されている。従って、ＬＤＭＯＳＦＥＴ形成領域ＬＲは、パワーＭＩＳＦＥＴが形成されている領域（パワーＭＩＳＦＥＴ形成領域）とみなすこともできる。
また、図２などに示されるように、半導体基板ＳＢの主面において、ＬＤＭＯＳＦＥＴ形成領域ＬＲの隣にドライバ回路領域ＤＲが配置されている。好ましくは、ドライバ回路領域ＤＲは、ＬＤＭＯＳＦＥＴ形成領域ＬＲとＹ方向（ＬＤＭＯＳＦＥＴ形成領域ＬＲにおけるゲート電極ＧＥの延在方向）に隣り合っている。
ここで、ドライバ回路領域ＤＲは、半導体基板ＳＢの主面において、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されたパワーＭＩＳＦＥＴ用のドライバ回路（駆動回路）が形成された領域である。すなわち、ドライバ回路領域ＤＲに形成されたドライバ回路（駆動回路）によって、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されたパワーＭＩＳＦＥＴが駆動または制御される。つまり、ドライバ回路領域ＤＲに形成されたドライバ回路（駆動回路）は、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されたパワーＭＩＳＦＥＴのゲート電極の電位を制御し、そのパワーＭＩＳＦＥＴの動作を制御する回路である。従って、ドライバ回路領域ＤＲに形成されたドライバ回路（駆動回路）の出力が、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されたパワーＭＩＳＦＥＴのゲート電極に電気的に接続されている。
ＬＤＭＯＳＦＥＴ形成領域ＬＲおよびドライバ回路領域ＤＲのそれぞれの平面形状は、例えば、略矩形状（より特定的にはＸ方向に平行な辺とＹ方向に平行な辺とを有する矩形状）か、あるいは矩形をベースに若干の変形を加えた平面形状とすることができる。
ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、半導体基板ＳＢにＬＤＭＯＳＦＥＴのソース（ｎ＋型半導体領域ＳＲ）とドレイン（ｎ＋型半導体領域ＨＤ）とが形成され、かつ、ソースとドレインとの間の半導体基板ＳＢ上にゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。
図７に示されるように、ＬＤＭＯＳＦＥＴのゲート電極ＧＥは、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、Ｙ方向に延在している。そして、ＬＤＭＯＳＦＥＴのドレイン（ｎ＋型半導体領域ＨＤ）は、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、隣り合うゲート電極ＧＥの間の領域に形成されてＹ方向に延在している。また、ＬＤＭＯＳＦＥＴのソース（ｎ＋型半導体領域ＳＲ）は、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、隣り合うゲート電極ＧＥの他の間の領域に形成されてＹ方向に延在している。
また、ＬＤＭＯＳＦＥＴ形成領域ＬＲでは、図７、図１０および図１１に示されるような単位セル（繰り返し単位、繰り返しピッチ、基本セル、単位領域、ＬＤＭＯＳＦＥＴの単位セル）１０の構造（レイアウト）がＸ方向に繰り返されている。一つの単位セル１０により２つの単位ＬＤＭＯＳＦＥＴ（単位ＬＤＭＯＳＦＥＴ素子、ＬＤＭＯＳＦＥＴセル、単位ＭＩＳＦＥＴ素子）１０ａが形成される。すなわち、繰り返しの単位は単位セル１０であるが、各単位セル１０は、高濃度ドレイン領域であるｎ＋型半導体領域ＨＤを共通にしてＸ方向に対称な構造の２つの単位ＬＤＭＯＳＦＥＴ１０ａにより構成されている。なお、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ素子であるため、単位ＬＤＭＯＳＦＥＴ１０ａを単位ＭＩＳＦＥＴ素子とみなすこともできる。
ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいては、単位セル１０の構造（レイアウト）がＸ方向に繰り返されることで、多数（複数）の単位ＬＤＭＯＳＦＥＴ１０ａが形成（配列）され、それら多数（複数）の単位ＬＤＭＯＳＦＥＴ１０ａが並列に接続されている。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいては、単位ＬＤＭＯＳＦＥＴ１０ａがＸ方向に繰り返し配列し、ＬＤＭＯＳＦＥＴ形成領域ＬＲに配列したこれら複数の単位ＬＤＭＯＳＦＥＴ１０ａが並列に接続されているのである。
ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されている複数の単位ＬＤＭＯＳＦＥＴ１０ａを並列に接続するために、ＬＤＭＯＳＦＥＴ形成領域ＬＲのそれら複数の単位ＬＤＭＯＳＦＥＴ１０ａのゲート電極ＧＥ同士は、ゲート用プラグＰ１Ｇ，Ｐ２Ｇ，Ｐ３Ｇおよびゲート配線Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇを介して互いに電気的に接続されている。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されている複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース（ｎ＋型半導体領域ＳＲ）同士は、ソース用プラグＰ１Ｓ，Ｐ２Ｓ，Ｐ３Ｓおよびソース配線Ｍ１Ｓ，Ｍ２Ｓ，Ｍ３Ｓを介して互いに電気的に接続されている。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されている複数の単位ＬＤＭＯＳＦＥＴ１０ａのドレイン（ｎ＋型半導体領域ＨＤ）同士は、ドレイン用プラグＰ１Ｄ，Ｐ２Ｄ，Ｐ３Ｄおよびドレイン配線Ｍ１Ｄ，Ｍ２Ｄ，Ｍ３Ｄを介して互いに電気的に接続されている。
また、上述のように、ドライバ回路領域ＤＲに形成されたドライバ回路（駆動回路）の出力が、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されたパワーＭＩＳＦＥＴのゲート電極に電気的に接続されている必要がある。すなわち、ドライバ回路領域ＤＲに形成されたドライバ回路（駆動回路）の出力が、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのゲート電極ＧＥに電気的に接続されている必要がある。このため、ドライバ回路領域ＤＲに形成されたドライバ回路に接続された配線（配線Ｍ１，Ｍ２，Ｍ３のいずれか）が、ゲート配線Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇのいずれかに接続されている必要がある。
一例を挙げれば、図１４に示されるように、ゲート配線Ｍ２Ｇ１と一体的に形成された配線Ｍ２をドライバ回路領域ＤＲに延在させ、その配線Ｍ２とその配線Ｍ２の下層の配線Ｍ１とを介して、ドライバ回路領域ＤＲに形成されたドライバ回路にゲート配線Ｍ２Ｇ１を電気的に接続することができる。これを別の表現で言うと、ゲート配線Ｍ２Ｇ１の一部をドライバ回路領域ＤＲにも延在させ、ドライバ回路領域ＤＲに延在するゲート配線Ｍ２Ｇ１とその下層の配線Ｍ１とを介して、ドライバ回路領域ＤＲに形成されたドライバ回路にゲート配線Ｍ２Ｇ１を電気的に接続することができる。これにより、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのゲート電極ＧＥ同士が、ゲート用プラグＰ１Ｇ，Ｐ２Ｇ，Ｐ３Ｇおよびゲート配線Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇを介して互いに電気的に接続されるとともに、ゲート配線Ｍ２Ｇなどを介して、ドライバ回路領域ＤＲに形成されたドライバ回路に電気的に接続される。なお、図１４では、ドライバ回路の出力用の半導体素子Ｑ１（例えばＭＩＳＦＥＴ素子）を模式的に示してあり、この半導体素子Ｑ１の出力が、配線Ｍ１，Ｍ２，Ｍ３のうちの１層以上の配線を介して、ゲート配線Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇのいずれか（図１４の場合はゲート配線Ｍ２Ｇ１）に接続される。
ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されている複数の単位ＬＤＭＯＳＦＥＴ１０ａが並列に接続されて、１つのパワーＭＩＳＦＥＴが構成される。このパワーＭＩＳＦＥＴは、例えば、スイッチング用のパワーＭＩＳＦＥＴであり、上記パワーＭＯＳトランジスタＱＨまたはパワーＭＯＳトランジスタＱＬのいずれかに対応している。ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されるパワーＭＩＳＦＥＴが上記パワーＭＯＳトランジスタＱＨの場合は、ドライバ回路領域ＤＲに形成されたドライバ回路は、上記ドライバ回路ＤＲ１に対応する。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されるパワーＭＩＳＦＥＴが上記パワーＭＯＳトランジスタＱＬの場合は、ドライバ回路領域ＤＲに形成されたドライバ回路は、上記ドライバ回路ＤＲ２に対応する。
また、ＬＤＭＯＳＦＥＴ形成領域ＬＲに複数の単位ＭＩＳＦＥＴを形成して、それら複数の単位ＭＩＳＦＥＴを並列に接続することにより、パワーＭＩＳＦＥＴを形成するが、単位ＭＩＳＦＥＴとしてＬＤＭＯＳＦＥＴを適用すれば、耐圧を向上できるという利点を得られる。しかしながら、耐圧が気にならない場合などには、ＬＤＭＯＳＦＥＴではない一般的なＭＩＳＦＥＴを単位ＭＩＳＦＥＴとしてＬＤＭＯＳＦＥＴ形成領域ＬＲに複数形成し、それら複数の単位ＭＩＳＦＥＴを並列に接続することにより、パワーＭＩＳＦＥＴを形成することができる。従って、本実施の形態では、パワーＭＩＳＦＥＴを形成するために並列接続する単位ＭＩＳＦＥＴとして、ＬＤＭＯＳＦＥＴを適用すればより好ましいが、他の形態として、ＬＤＭＯＳＦＥＴではない一般的なＭＩＳＦＥＴを適用することも可能である。また、パワーＭＩＳＦＥＴを形成するために並列接続する単位ＭＩＳＦＥＴとして、上述した構成のＬＤＭＯＳＦＥＴだけでなく、他の形態として、種々の構成のＬＤＭＯＳＦＥＴ（例えばフィールド絶縁膜ＦＺを用いないタイプのＬＤＭＯＳＦＥＴなど）を適用することも可能である。
また、本実施の形態では、パワーＭＩＳＦＥＴを形成するために並列接続する単位ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを適用した場合について説明したが、他の形態として、ｐチャネル型のＭＩＳＦＥＴを適用することも可能である。
次に、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおける配線Ｍ１（ソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄ、ゲート配線Ｍ１Ｇ）のレイアウトについて説明する。
図３、図８および図１０〜図１６に示されるように、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、第１配線層には、ソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇが形成されている。
ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されたＬＤＭＯＳＦＥＴのソース（ｎ＋型半導体領域ＳＲ）の上方にソース配線Ｍ１Ｓが形成され、ソース用プラグＰ１Ｓを介して、ソース配線Ｍ１Ｓとその下方のＬＤＭＯＳＦＥＴのソース（ｎ＋型半導体領域ＳＲ）とが電気的に接続されている。
ここで、図７、図１０および図１１に示されるように、ソースを挟んでＸ方向に隣り合う２本のゲート電極ＧＥの間には、ｎ＋型半導体領域ＳＲとｐ＋型半導体領域ＰＲとｎ＋型半導体領域ＳＲとがこの順でＸ方向に並ぶとともに、それぞれＹ方向に延在している。すなわち、ソースを挟んでＸ方向に隣り合う２本のゲート電極ＧＥの間には、Ｙ方向に延在するｐ＋型半導体領域ＰＲを、Ｙ方向にそれぞれ延在する一対のｎ＋型半導体領域ＳＲで挟んだ構造が配置されている。ソース用プラグＰ１Ｓは、ソースを挟んでＸ方向に隣り合う２本のゲート電極ＧＥの間に配置されており、ｐ＋型半導体領域ＰＲとそのｐ＋型半導体領域ＰＲを挟む一対のｎ＋型半導体領域ＳＲとに接して電気的に接続されている。
ソース配線Ｍ１Ｓは、ソースを挟んでＸ方向に隣り合う２本のゲート電極ＧＥのうちの一方のゲート電極ＧＥの上方から他方のゲート電極ＧＥの上方にかけて、連続的に形成されている。このため、ソースを挟んでＸ方向に隣り合う２本のゲート電極ＧＥの間の領域の上方には、ソース配線Ｍ１Ｓが延在しており、このソース配線Ｍ１Ｓは、ソース用プラグＰ１Ｓを介して、ソースを挟んでＸ方向に隣り合う２本のゲート電極ＧＥの間に配置された、ｐ＋型半導体領域ＰＲとそのｐ＋型半導体領域ＰＲを挟む一対のｎ＋型半導体領域ＳＲとに、電気的に接続されている。
なお、図７、図１０および図１１では、１つのソース用プラグＰ１Ｓが、ｐ＋型半導体領域ＰＲとそのｐ＋型半導体領域ＰＲを挟む一対のｎ＋型半導体領域ＳＲとに接続された場合が示されている。他の形態として、ｐ＋型半導体領域ＰＲとソース配線Ｍ１Ｓとを接続するプラグと、ｎ＋型半導体領域ＳＲとソース配線Ｍ１Ｓとを接続するプラグとを、別々に設けることもできる。
また、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されたＬＤＭＯＳＦＥＴのドレイン（ｎ＋型半導体領域ＨＤ）の上方にドレイン配線Ｍ１Ｄが形成され、ドレイン用プラグＰ１Ｄを介して、ドレイン配線Ｍ１Ｄとその下方のＬＤＭＯＳＦＥＴのドレイン（ｎ＋型半導体領域ＨＤ）とが電気的に接続されている。
ここで、図７、図１０および図１１に示されるように、ドレインを挟んでＸ方向に隣り合う２本のゲート電極ＧＥの間には、高濃度ドレイン領域であるｎ＋型半導体領域ＨＤがＹ方向に延在している。ドレイン用プラグＰ１Ｄは、ドレインを挟んでＸ方向に隣り合う２本のゲート電極ＧＥの間に配置されており、高濃度ドレイン領域であるｎ＋型半導体領域ＨＤに接して電気的に接続されている。
ドレイン配線Ｍ１Ｄは、ドレインを挟んでＸ方向に隣り合う２本のゲート電極ＧＥのうちの一方のゲート電極ＧＥの上方から他方のゲート電極ＧＥの上方にかけて、連続的に形成されている。このため、ドレインを挟んでＸ方向に隣り合う２本のゲート電極ＧＥの間の領域の上方には、ドレイン配線Ｍ１Ｄが延在しており、このドレイン配線Ｍ１Ｄは、ドレイン用プラグＰ１Ｄを介して、ドレインを挟んでＸ方向に隣り合う２本のゲート電極ＧＥの間に配置されたｎ＋型半導体領域ＨＤに、電気的に接続されている。
ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、ゲート電極ＧＥはＹ方向に延在し、ソース領域であるｎ＋型半導体領域ＳＲもＹ方向に延在し、高濃度ドレインであるｎ＋型半導体領域ＨＤもＹ方向に延在している。このため、Ｙ方向に延在するｎ＋型半導体領域ＳＲ（ソース領域）の上方に延在してソース用プラグＰ１Ｓを介してｎ＋型半導体領域ＳＲ（ソース領域）に接続されるソース配線Ｍ１Ｓも、Ｙ方向に延在している。また、Ｙ方向に延在するｎ＋型半導体領域ＨＤ（高濃度ドレイン領域）の上方に延在してドレイン用プラグＰ１Ｄを介してｎ＋型半導体領域ＨＤ（高濃度ドレイン領域）に接続されるドレイン配線Ｍ１Ｄも、Ｙ方向に延在している。そして、それぞれＹ方向に延在するｎ＋型半導体領域ＳＲ（ソース領域）とゲート電極ＧＥとｎ＋型半導体領域ＨＤ（高濃度ドレイン領域）とゲート電極ＧＥとの４つが、この順序でＸ方向に並ぶとともに、この４つの配列がＸ方向に繰り返されている。このため、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいては、Ｙ方向に延在するソース配線Ｍ１ＳとＹ方向に延在するドレイン配線Ｍ１Ｄとが、Ｘ方向に交互に並んでいる。但し、ソース配線Ｍ１Ｓとドレイン配線Ｍ１Ｄとは、上記絶縁膜ＩＬ２を間に介して互いに離間している。ソース配線Ｍ１Ｓとドレイン配線Ｍ１Ｄとは、それぞれ、Ｙ方向を長辺とする略長方形状のパターン（平面形状）とすることができる。
上述のように、ＬＤＭＯＳＦＥＴ形成領域ＬＲには複数の単位セル１０（単位ＬＤＭＯＳＦＥＴ１０ａ）が形成されている。それら複数の単位セル１０（単位ＬＤＭＯＳＦＥＴ１０ａ）のそれぞれのソース（ｎ＋型半導体領域ＳＲ）は、ソース用プラグＰ１Ｓを介してソース配線Ｍ１Ｓに電気的に接続され、それら複数の単位セル１０（単位ＬＤＭＯＳＦＥＴ１０ａ）のそれぞれのドレイン（ｎ＋型半導体領域ＨＤ）は、ドレイン用プラグＰ１Ｄを介してドレイン配線Ｍ１Ｄに電気的に接続されている。また、ソースを介して隣り合う２つの単位ＬＤＭＯＳＦＥＴ１０ａがｎ＋型半導体領域ＳＲ（ソース領域）を共有し、ドレインを介して隣り合う２つの単位ＬＤＭＯＳＦＥＴ１０ａがｎ＋型半導体領域ＨＤ（高濃度ドレイン領域）を共有している。このため、２つの単位ＬＤＭＯＳＦＥＴ１０ａ毎に１つのソース配線Ｍ１Ｓと１つのドレイン配線Ｍ１Ｄとが形成されている。つまり、１つの単位セル１０毎に１つのソース配線Ｍ１Ｓと１つのドレイン配線Ｍ１Ｄとが形成されている。従って、ＬＤＭＯＳＦＥＴ形成領域ＬＲには、Ｙ方向に延在するソース配線Ｍ１ＳとＹ方向に延在するドレイン配線Ｍ１ＤとがＸ方向に交互に複数並んでいるが、Ｙ方向に延在するソース配線Ｍ１Ｓとドレイン配線Ｍ１Ｄの各本数は、ＬＤＭＯＳＦＥＴ形成領域ＬＲにＸ方向に並ぶ単位セル１０の数にほぼ対応している。換言すれば、ＬＤＭＯＳＦＥＴ形成領域ＬＲには、Ｙ方向に延在するソース配線Ｍ１ＳとＹ方向に延在するドレイン配線Ｍ１ＤとがＸ方向に交互に複数並んでいるが、Ｙ方向に延在するソース配線Ｍ１Ｓとドレイン配線Ｍ１Ｄの各本数は、ＬＤＭＯＳＦＥＴ形成領域ＬＲにＸ方向に並ぶ複数の単位ＬＤＭＯＳＦＥＴ１０ａの数の半分にほぼ対応している。
また、図２、図３、図７、図８、図１２〜図１４に示されるように、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、複数のゲート電極ＧＥがＹ方向に延在しているが、それら複数のゲート電極ＧＥは、それぞれゲート用プラグＰ１Ｇを介して、Ｘ方向に延在するゲート配線Ｍ１Ｇに電気的に接続されている。すなわち、Ｙ方向に延在する複数のゲート電極ＧＥのそれぞれの一部と平面視で重なるように、ゲート配線Ｍ１ＧがＸ方向に延在しており、各ゲート電極ＧＥが平面視でゲート配線Ｍ１Ｇと重なる位置にゲート用プラグＰ１Ｇが配置されることにより、各ゲート電極ＧＥがＸ方向に延在する共通のゲート配線Ｍ１Ｇに電気的に接続されている。このため、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された、Ｙ方向に延在する複数のゲート電極ＧＥ同士は、Ｘ方向に延在するゲート配線Ｍ１Ｇ（およびゲート用プラグＰ１Ｇ）を介して互いに電気的にされている。
ゲート配線Ｍ１Ｇは、ＬＤＭＯＳＦＥＴ形成領域ＬＲのＹ方向の両端部側のそれぞれに、Ｘ方向に延在するように設けられている。すなわち、Ｙ方向に延在するゲート電極ＧＥの一方の端部と平面視で重なるようにＸ方向に延在するゲート配線Ｍ１Ｇ（Ｍ１Ｇ１）と、Ｙ方向に延在するゲート電極ＧＥの他方の端部と平面視で重なるようにＸ方向に延在するゲート配線Ｍ１Ｇ（Ｍ１Ｇ２）とがある。つまり、Ｘ方向に延在するゲート配線Ｍ１ＧがＹ方向に所定の間隔（ゲート電極ＧＥのＹ方向の寸法程度の間隔）を空けて配置されており、その２本のゲート配線Ｍ１Ｇの間に、Ｙ方向に延在する複数のソース配線Ｍ１Ｓおよびドレイン配線Ｍ１Ｄが配置されている。ここで、Ｙ方向に所定の間隔を空けて配置された２本のゲート配線Ｍ１Ｇのうちの一方（ドライバ回路領域ＤＲに近い側のゲート配線Ｍ１Ｇ）を、符号Ｍ１Ｇ１を付してゲート配線Ｍ１Ｇ１と称し、他方（ドライバ回路領域ＤＲから遠い側のゲート配線Ｍ１Ｇ）を、符号Ｍ１Ｇ２を付してゲート配線Ｍ１Ｇ２と称することとする。従って、ゲート配線Ｍ１Ｇ１，Ｍ１Ｇ２のうち、ドライバ回路領域ＤＲに近いのは、ゲート配線Ｍ１Ｇ１である。
このため、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、Ｙ方向に延在する複数のゲート電極ＧＥが形成されているが、各ゲート電極ＧＥのＹ方向の一方の端部が、ゲート用プラグＰ１Ｇを介して、Ｘ方向に延在するゲート配線Ｍ１Ｇ１に接続され、各ゲート電極ＧＥのＹ方向の他方の端部が、ゲート用プラグＰ１Ｇを介して、Ｘ方向に延在するゲート配線Ｍ１Ｇ２に接続されている。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されたＹ方向に延在する複数のゲート電極ＧＥは、一方の端部同士が、ゲート用プラグＰ１Ｇおよびゲート配線Ｍ１Ｇ１を介して互いに接続され、他方の端部同士が、ゲート用プラグＰ１Ｇおよびゲート配線Ｍ１Ｇ２を介して互いに接続されている。なお、各ゲート電極ＧＥにおいて、ゲート用プラグＰ１Ｇを介してゲート配線Ｍ１Ｇ１に接続される側の端部は、ドライバ回路領域ＤＲに近い側の端部に対応し、ゲート用プラグＰ１Ｇを介してゲート配線Ｍ１Ｇ２に接続される側の端部は、ドライバ回路領域ＤＲから遠い側の端部に対応している。そして、Ｘ方向に延在するゲート配線Ｍ１Ｇ１とＸ方向に延在するゲート配線Ｍ１Ｇ２とは、Ｙ方向に対向して配置されており、ゲート配線Ｍ１Ｇ１とゲート配線Ｍ１Ｇ２との間に、Ｙ方向に延在する複数のソース配線Ｍ１Ｓおよびドレイン配線Ｍ１Ｄが配置されている。ゲート配線Ｍ１Ｇとソース配線Ｍ１Ｓとドレイン配線Ｍ１Ｄとは、絶縁膜ＩＬ２の一部を介して互いに離間されている。
また、Ｙ方向に延在する各ゲート電極ＧＥの両端部上に、それぞれゲート用プラグＰ１Ｇが配置されているが、各ゲート電極ＧＥの両端部は素子分離領域（ここではフィールド絶縁膜ＦＺ）上に位置するようにし、素子分離領域（ここではフィールド絶縁膜ＦＺ）上に位置する部分のゲート電極ＧＥ上にゲート用プラグＰ１Ｇが配置されるようにすることもできる。そうすることにより、ゲート用プラグＰ１Ｇを埋め込むためのコンタクトホールを絶縁膜ＩＬ１に形成する際に、たとえそのコンタクトホールの形成位置が設計値からずれたとしても、不具合（例えばゲート用プラグＰ１Ｇが半導体基板ＳＢに接続されてしまう現象）が生じるのを防止しやすくなる。
図４および図９〜図１６に示されるように、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、第１配線層よりも上層の第２配線層には、ソース配線Ｍ２Ｓ、ドレイン配線Ｍ２Ｄおよびゲート配線Ｍ２Ｇが形成されている。
ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいては、Ｘ方向に延在するソース配線Ｍ２Ｓと、Ｘ方向に延在するドレイン配線Ｍ２Ｄとが、Ｙ方向に交互に並んでいる。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいては、Ｘ方向に延在する複数のソース配線Ｍ２Ｓと、Ｘ方向に延在する複数のドレイン配線Ｍ２Ｄとが配置されており、ソース配線Ｍ２Ｓとドレイン配線Ｍ２ＤとがＹ方向に交互に配列されている。ソース配線Ｍ２Ｓとドレイン配線Ｍ２Ｄとは、それぞれ、Ｘ方向を長辺とする略長方形状のパターン（平面形状）とすることができる。なお、ソース配線Ｍ２Ｓとドレイン配線Ｍ２Ｄとは、上記絶縁膜ＩＬ３を間に介して互いに離間している。
つまり、ＬＤＭＯＳＦＥＴ形成領域ＬＲでは、第１配線層において、Ｙ方向に延在するソース配線Ｍ１ＳとＹ方向に延在するドレイン配線Ｍ１ＤとがＸ方向に交互に配列し、第２配線層において、Ｘ方向に延在するソース配線Ｍ２ＳとＸ方向に延在するドレイン配線Ｍ２ＤとがＹ方向に交互に配列している。このため、平面視において、第１配線層に形成されたＹ方向に延在する複数のソース配線Ｍ１Ｓおよび複数のドレイン配線Ｍ１Ｄと交差するように、Ｙ方向に延在する複数のソース配線Ｍ２Ｓおよび複数のドレイン配線Ｍ２Ｄが第２配線層に形成されている。そして、各ソース配線Ｍ２Ｓと各ソース配線Ｍ１Ｓとが平面視で重なる（交差する）位置に、ソース用プラグＰ２Ｓが配置され、各ドレイン配線Ｍ２Ｄと各ドレイン配線Ｍ１Ｄとが平面視で重なる（交差する）位置に、ドレイン用プラグＰ２Ｄが配置されている。これにより、各ソース配線Ｍ１Ｓは、ソース用プラグＰ２Ｓを介して各ソース配線Ｍ２Ｓに接続され、各ドレイン配線Ｍ１Ｄは、ドレイン用プラグＰ２Ｄを介して各ドレイン配線Ｍ２Ｄに接続される。
このため、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数のソース配線Ｍ１Ｓ同士は、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数のソース配線Ｍ２Ｓを介して互いに電気的に接続され、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数のドレイン配線Ｍ１Ｄ同士は、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数のドレイン配線Ｍ２Ｄを介して互いに電気的に接続される。従って、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース領域（ｎ＋型半導体領域ＳＲ）同士は、ソース用プラグＰ１Ｓ，Ｐ２Ｓおよびソース配線Ｍ１Ｓ，Ｍ２Ｓを介して互いに電気的に接続される。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのドレイン領域（ｎ＋型半導体領域ＨＤ）同士は、ドレイン用プラグＰ１Ｄ，Ｐ２Ｄおよびドレイン配線Ｍ１Ｄ，Ｍ２Ｄを介して互いに電気的に接続される。
なお、ソース配線Ｍ２Ｓは、ソース配線Ｍ１Ｓには接続されるが、ドレイン配線Ｍ１Ｄには接続されない。このため、ソース配線Ｍ２Ｓとソース配線Ｍ１Ｓとが平面視で重なる（交差する）位置には、ソース用プラグＰ２Ｓが配置されるが、ソース配線Ｍ２Ｓとドレイン配線Ｍ１Ｄとが平面視で重なる（交差する）位置には、ソース用プラグＰ２Ｓに相当するものは形成されていない。また、ドレイン配線Ｍ２Ｄは、ドレイン配線Ｍ１Ｄには接続されるが、ソース配線Ｍ１Ｓには接続されない。このため、ドレイン配線Ｍ２Ｄとドレイン配線Ｍ１Ｄとが平面視で重なる（交差する）位置には、ドレイン用プラグＰ２Ｄが配置されるが、ドレイン配線Ｍ２Ｄとソース配線Ｍ１Ｓとが平面視で重なる（交差する）位置には、ドレイン用プラグＰ２Ｄに相当するものは形成されていない。
また、Ｘ方向に延在するゲート配線Ｍ１Ｇの上方には、ゲート配線Ｍ２Ｇが配置されており、ゲート用プラグＰ２Ｇを介して、ゲート配線Ｍ１Ｇとゲート配線Ｍ２Ｇとが電気的に接続されている。すなわち、Ｘ方向に延在するゲート配線Ｍ１Ｇ１，Ｍ１Ｇ２のそれぞれの上方に、Ｘ方向に延在するゲート配線Ｍ２Ｇが配置されている。ここで、ゲート配線Ｍ１Ｇ１の上方に配置されてゲート配線Ｍ１Ｇ１にゲート用プラグＰ２Ｇを介して接続されるゲート配線Ｍ２Ｇを、符号Ｍ２Ｇ１を付してゲート配線Ｍ２Ｇ１と称し、ゲート配線Ｍ１Ｇ２の上方に配置されてゲート配線Ｍ１Ｇ２にゲート用プラグＰ２Ｇを介して接続されるゲート配線Ｍ２Ｇを、符号Ｍ２Ｇ２を付してゲート配線Ｍ２Ｇ２と称することとする。
Ｘ方向に延在するゲート配線Ｍ２Ｇ１とＸ方向に延在するゲート配線Ｍ２Ｇ２とは、Ｙ方向に所定の間隔を空けて対向して配置されており、ゲート配線Ｍ２Ｇ１とゲート配線Ｍ２Ｇ２との間に、Ｘ方向に延在するソース配線Ｍ２ＳとＸ方向に延在するドレイン配線Ｍ２ＤとがＹ方向に交互に配置されている。
Ｘ方向に延在するソース配線Ｍ２Ｓの幅（Ｙ方向の寸法）は、Ｙ方向に延在するソース配線Ｍ１Ｓの幅（Ｘ方向の寸法）よりも大きいことが好ましく、Ｘ方向に延在するドレイン配線Ｍ２Ｄの幅（Ｙ方向の寸法）は、Ｙ方向に延在するドレイン配線Ｍ１Ｄの幅（Ｘ方向の寸法）よりも大きいことが好ましい。また、Ｘ方向に延在するゲート配線Ｍ２Ｇの幅（Ｙ方向の寸法）は、Ｘ方向に延在するゲート配線Ｍ１Ｇの幅（Ｙ方向の寸法）よりも大きいことが好ましい。
図５および図１０〜図１６に示されるように、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、第２配線層よりも上層の第３配線層には、ソース配線Ｍ３Ｓ、ドレイン配線Ｍ３Ｄおよびゲート配線Ｍ３Ｇが形成されている。
ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいては、Ｙ方向に延在するソース配線Ｍ３Ｓと、Ｙ方向に延在するドレイン配線Ｍ３Ｄとが、Ｘ方向に交互に並んでいる。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいては、Ｙ方向に延在する複数のソース配線Ｍ３Ｓと、Ｙ方向に延在する複数のドレイン配線Ｍ３Ｄとが配置されており、ソース配線Ｍ３Ｓとドレイン配線Ｍ３ＤとがＸ方向に交互に配列されている。ソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとは、それぞれ、略長方形状のパターン（平面形状）とすることができ、例えばＹ方向を長辺とした略長方形状のパターン（平面形状）とすることができる。
ソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとは、Ｘ方向に所定の間隔で離間して配置されているが、Ｘ方向に隣り合うソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとの間には、Ｙ方向に延在するゲート配線Ｍ３Ｇが配置されている。すなわち、ソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとは、間にゲート配線Ｍ３Ｇを挟んでＸ方向に隣り合って配置されている。
つまり、ＬＤＭＯＳＦＥＴ形成領域ＬＲでは、第２配線層において、Ｘ方向に延在するソース配線Ｍ２ＳとＸ方向に延在するドレイン配線Ｍ２ＤとがＹ方向に交互に配列し、第３配線層において、Ｙ方向に延在するソース配線Ｍ３ＳとＹ方向に延在するドレイン配線Ｍ３ＤとがＸ方向に交互に配列している。このため、平面視において、第２配線層に形成されたＸ方向に延在する複数のソース配線Ｍ２Ｓおよび複数のドレイン配線Ｍ２Ｄと交差するように、Ｙ方向に延在する複数のソース配線Ｍ３Ｓおよび複数のドレイン配線Ｍ３Ｄが第３配線層に形成されている。そして、各ソース配線Ｍ３Ｓと各ソース配線Ｍ２Ｓとが平面視で重なる（交差する）位置に、ソース用プラグＰ３Ｓが配置され、各ドレイン配線Ｍ３Ｄと各ドレイン配線Ｍ２Ｄとが平面視で重なる（交差する）位置に、ドレイン用プラグＰ３Ｄが配置されている。これにより、各ソース配線Ｍ２Ｓは、ソース用プラグＰ３Ｓを介して各ソース配線Ｍ３Ｓに接続され、各ドレイン配線Ｍ２Ｄは、ドレイン用プラグＰ３Ｄを介して各ドレイン配線Ｍ３Ｄに接続される。
このため、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された各ソース配線Ｍ３Ｓは、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数のソース配線Ｍ２Ｓに電気的に接続され、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された各ドレイン配線Ｍ３Ｄは、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数のドレイン配線Ｍ２Ｄに電気的に接続される。つまり、ＬＤＭＯＳＦＥＴ形成領域ＬＲには、ソース配線Ｍ１Ｓ，Ｍ２Ｓ，Ｍ３Ｓが形成されているが、ソース配線Ｍ１Ｓ，Ｍ２Ｓ，Ｍ３Ｓ同士は互いに電気的に接続され、かつ、ソース配線Ｍ１Ｓ同士は互いに電気的に接続され、かつ、ソース配線Ｍ２Ｓ同士は互いに電気的に接続され、かつ、ソース配線Ｍ３Ｓ同士は互いに電気的に接続されている。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲには、ドレイン配線Ｍ１Ｄ，Ｍ２Ｄ，Ｍ３Ｄが形成されているが、ドレイン配線Ｍ１Ｄ，Ｍ２Ｄ，Ｍ３Ｄ同士は互いに電気的に接続され、ドレイン配線Ｍ１Ｄ同士は互いに電気的に接続され、ドレイン配線Ｍ２Ｄ同士は互いに電気的に接続され、ドレイン配線Ｍ３Ｄ同士は互いに電気的に接続されている。
従って、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース領域（ｎ＋型半導体領域ＳＲ）同士は、ソース用プラグＰ１Ｓ，Ｐ２Ｓ，Ｐ３Ｓおよびソース配線Ｍ１Ｓ，Ｍ２Ｓ，Ｍ３Ｓを介して互いに電気的に接続される。そして、各ソース配線Ｍ３Ｓは、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース領域（ｎ＋型半導体領域ＳＲ）に、ソース用プラグＰ３Ｓ，Ｐ２Ｓ，Ｐ１Ｓおよびソース配線Ｍ２Ｓ，Ｍ１Ｓを介して電気的に接続される。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのドレイン領域（ｎ＋型半導体領域ＨＤ）同士は、ドレイン用プラグＰ１Ｄ，Ｐ２Ｄ，Ｐ３Ｄおよびドレイン配線Ｍ１Ｄ，Ｍ２Ｄ，Ｍ３Ｄを介して互いに電気的に接続される。そして、各ドレイン配線Ｍ３Ｄは、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのドレイン領域（ｎ＋型半導体領域ＨＤ）に、ドレイン用プラグＰ３Ｄ，Ｐ２Ｄ，Ｐ１Ｄおよびドレイン配線Ｍ２Ｄ，Ｍ１Ｄを介して電気的に接続される。
なお、ソース配線Ｍ３Ｓは、ソース配線Ｍ２Ｓには接続されるが、ドレイン配線Ｍ２Ｄには接続されない。このため、ソース配線Ｍ３Ｓとソース配線Ｍ２Ｓとが平面視で重なる（交差する）位置には、ソース用プラグＰ３Ｓが配置されるが、ソース配線Ｍ３Ｓとドレイン配線Ｍ２Ｄとが平面視で重なる（交差する）位置には、ソース用プラグＰ３Ｓに相当するものは形成されていない。また、ドレイン配線Ｍ３Ｄは、ドレイン配線Ｍ２Ｄには接続されるが、ソース配線Ｍ２Ｓには接続されない。このため、ドレイン配線Ｍ３Ｄとドレイン配線Ｍ２Ｄとが平面視で重なる（交差する）位置には、ドレイン用プラグＰ３Ｄが配置されるが、ドレイン配線Ｍ３Ｄとソース配線Ｍ２Ｓとが平面視で重なる（交差する）位置には、ドレイン用プラグＰ３Ｄに相当するものは形成されていない。
Ｙ方向に延在するソース配線Ｍ３Ｓの幅（Ｘ方向の寸法）は、Ｘ方向に延在するソース配線Ｍ２Ｓの幅（Ｙ方向の寸法）よりも大きいことが好ましく、Ｙ方向に延在するドレイン配線Ｍ３Ｄの幅（Ｘ方向の寸法）は、Ｘ方向に延在するドレイン配線Ｍ２Ｄの幅（Ｙ方向の寸法）は、よりも大きいことが好ましい。
ゲート配線Ｍ３Ｇは、Ｘ方向に隣り合うソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとの間をＹ方向に延在しており、Ｙ方向に延在するゲート配線Ｍ３Ｇの一方の端部は、ゲート用プラグＰ３Ｇを介してゲート配線Ｍ２Ｇ１に接続され、他方の端部は、ゲート用プラグＰ３Ｇを介してゲート配線Ｍ２Ｇ２に接続されている。すなわち、Ｙ方向に延在するゲート配線Ｍ３Ｇは、一方の端部側がゲート配線Ｍ２Ｇ１と平面視で重なっており、その重なり部分にゲート用プラグＰ３Ｇが配置され、他方の端部側がゲート配線Ｍ２Ｇ２と平面視で重なっており、その重なり部分にゲート用プラグＰ３Ｇが配置されている。このため、ゲート配線Ｍ２Ｇ１とゲート配線Ｍ２Ｇ２とは、ゲート用プラグＰ３ＧとＹ方向に延在するゲート配線Ｍ３Ｇとを介して、電気的に接続される。
つまり、ゲート配線Ｍ１Ｇ１とゲート配線Ｍ２Ｇ１とが両者の間に配置されたゲート用プラグＰ２Ｇを介して互いに電気的に接続され、ゲート配線Ｍ１Ｇ２とゲート配線Ｍ２Ｇ２とが両者の間に配置されたゲート用プラグＰ２Ｇを介して互いに電気的に接続されている。そして、ゲート配線Ｍ２Ｇ１とゲート配線Ｍ２Ｇ２とが、ゲート用プラグＰ３ＧとＹ方向に延在するゲート配線Ｍ３Ｇとを介して電気的に接続されている。このため、ゲート配線Ｍ１Ｇ１とゲート配線Ｍ２Ｇ１とゲート配線Ｍ１Ｇ２とゲート配線Ｍ２Ｇ２とゲート配線Ｍ３Ｇとは、互いに電気的に接続されることになる。すなわち、ゲート配線Ｍ１Ｇ（Ｍ１Ｇ１，Ｍ１Ｇ２）とゲート配線Ｍ２Ｇ（Ｍ２Ｇ１，Ｍ２Ｇ２）とゲート配線Ｍ３Ｇとは、互いに電気的に接続されている。Ｙ方向に延在するゲート配線Ｍ３Ｇは、Ｙ方向に離間するゲート配線Ｍ１Ｇ１，Ｍ２Ｇ１とゲート配線Ｍ１Ｇ２，Ｍ２Ｇ２との間を、低抵抗で電気的に接続するように機能することができる。
Ｙ方向に延在するゲート配線Ｍ３Ｇが、Ｙ方向に離間するゲート配線Ｍ１Ｇ１，Ｍ２Ｇ１とゲート配線Ｍ１Ｇ２，Ｍ２Ｇ２との間を低抵抗で電気的に接続する機能は、ゲート配線Ｍ３Ｇの厚みが厚いことによって増幅される。すなわち、上述のように、配線Ｍ３の厚みＴ３は、配線Ｍ１の厚みＴ１および配線Ｍ２の厚みＴ２よりも大きい（厚い）ため、ゲート配線Ｍ３Ｇの厚み（Ｔ３）は、ゲート配線Ｍ１Ｇ，Ｍ２Ｇの各厚み（Ｔ１，Ｔ２）よりも大きい（厚い）。配線Ｍ１，Ｍ２，Ｍ３は、同種の配線からなり、具体的にはアルミニウム配線であるが、同種の配線の配線抵抗は、厚みが厚いほど低くすることができる。このため、ゲート配線Ｍ１Ｇ，Ｍ２Ｇよりも厚いゲート配線Ｍ３Ｇの配線抵抗は、ゲート配線Ｍ１Ｇ，Ｍ２Ｇの各配線抵抗よりも小さくすることできる。従って、Ｙ方向に離間するゲート配線Ｍ１Ｇ１，Ｍ２Ｇ１とゲート配線Ｍ１Ｇ２，Ｍ２Ｇ２との間を、厚みが厚いゲート配線Ｍ３Ｇで繋ぐことにより、Ｙ方向に離間するゲート配線Ｍ１Ｇ１，Ｍ２Ｇ１とゲート配線Ｍ１Ｇ２，Ｍ２Ｇ２との間をより低抵抗で電気的に接続することができるようになる。
Ｙ方向に離間するゲート配線Ｍ１Ｇ１とゲート配線Ｍ１Ｇ２との間を、ゲート配線Ｍ１Ｇ１，Ｍ１Ｇ２と一体的に形成されたゲート配線（Ｍ１Ｇ）で繋ぐこともできる。また、Ｙ方向に離間するゲート配線Ｍ２Ｇ１とゲート配線Ｍ２Ｇ２との間を、ゲート配線Ｍ２Ｇ１，Ｍ２Ｇ２と一体的に形成されたゲート配線（Ｍ２Ｇ）で繋ぐこともできる。
しかしながら、Ｙ方向に離間するゲート配線Ｍ１Ｇ１，Ｍ２Ｇ１とゲート配線Ｍ１Ｇ２，Ｍ２Ｇ２との間を、厚みが厚いゲート配線Ｍ３Ｇで繋ぐことが、ゲート配線のトータルの抵抗を低減することに対して極めて有効であり、これを採用することにより、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数のゲート電極ＧＥ同士を、より低抵抗で電気的に接続することができるようになる。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数のゲート電極ＧＥと、ドライバ回路領域ＤＲに形成されたドライバ回路との間を、より低抵抗で電気的に接続することができるようになる。
ゲート配線Ｍ３Ｇは、Ｙ方向を長辺とする略長方形状のパターン（平面形状）とすることができる。Ｙ方向に延在するゲート配線Ｍ３Ｇの幅（Ｘ方向の寸法）は、ソース配線Ｍ３Ｓの幅（Ｘ方向の寸法）およびドレイン配線Ｍ３Ｄの幅（Ｘ方向の寸法）よりも小さいことが好ましい。換言すれば、ソース配線Ｍ３Ｓおよびドレイン配線Ｍ３Ｄのそれぞれの幅（Ｘ方向の寸法）は、Ｙ方向に延在するゲート配線Ｍ３Ｇの幅（Ｘ方向の寸法）よりも大きいことが好ましい。
また、ソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとは、電気的に分離するため、互いに離間させる必要があり、ソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとの間には空きスペースを設ける必要がある。このため、ソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとの間にゲート配線Ｍ３Ｇを配置すれば、ゲート配線Ｍ３Ｇを設けたことに伴うソース配線Ｍ３Ｓおよびドレイン配線Ｍ３Ｄの平面寸法（平面積）の縮小を抑制することができる。これにより、ゲート配線Ｍ３Ｇを設けたことに伴うソース抵抗やドレイン抵抗の増加を、抑制または防止することができる。
また、Ｙ方向に延在するゲート配線Ｍ３Ｇは、複数本形成されていることが好ましい。また、Ｙ方向に延在するゲート配線Ｍ３Ｇの本数が多ければ、ゲート抵抗をより低減させることができる。このため、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、ソース配線Ｍ３Ｓとドレイン配線Ｍ３ＤとがＸ方向に隣り合う箇所は複数あり、ソース配線Ｍ３Ｓとドレイン配線Ｍ３ＤとがＸ方向に隣り合う箇所では、ソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとの間にゲート配線Ｍ３Ｇを延在させることが好ましい。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、ソース配線Ｍ３Ｓとドレイン配線Ｍ３ＤとをＸ方向に交互に配置させるとともに、ソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとの間の領域のそれぞれに、ゲート配線Ｍ３Ｇを配置（延在）させる。これにより、ＬＤＭＯＳＦＥＴ形成領域ＬＲには、Ｙ方向に延在するゲート配線Ｍ３Ｇが複数形成され、各ゲート配線Ｍ３Ｇは、Ｘ方向に隣り合うソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとの間に配置されるとともに、一方の端部がゲート用プラグＰ３Ｇを介してゲート配線Ｍ２Ｇ１に接続され、かつ他方の端部がゲート用プラグＰ３Ｇを介してゲート配線Ｍ２Ｇ２に接続される。すなわち、ゲート配線Ｍ１Ｇ１，Ｍ１Ｇ２とゲート配線Ｍ２Ｇ１，Ｍ２Ｇ２とは、Ｙ方向に延在する複数のゲート配線Ｍ３Ｇを介して、互いに電気的に接続される。
また、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、Ｘ方向に隣り合うソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとの間の位置だけでなく、Ｘ方向の両端部側にも、それぞれＹ方向に延在するゲート配線Ｍ３Ｇを配置している。これにより、Ｙ方向に延在するゲート配線Ｍ３Ｇの本数を増やすことができるため、ゲート抵抗をより低減することができる。
ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのゲート電極ＧＥは、それぞれＹ方向に延在するとともに、一方の端部がゲート用プラグＰ１Ｇを介してゲート配線Ｍ１Ｇ１に接続され、他方の端部がゲート用プラグＰ１Ｇを介してゲート配線Ｍ１Ｇ２に接続されている。そして、ゲート配線Ｍ１Ｇ１はゲート用プラグＰ２Ｇを介してゲート配線Ｍ２Ｇ１に接続され、ゲート配線Ｍ１Ｇ２はゲート用プラグＰ２Ｇを介してゲート配線Ｍ２Ｇ２に接続され、ゲート配線Ｍ２Ｇ１とゲート配線Ｍ２Ｇ２とは、ゲート用プラグＰ３Ｇおよびゲート配線Ｍ３Ｇを介して接続されている。このため、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのゲート電極ＧＥ同士は、ゲート用プラグＰ１Ｇ，Ｐ２Ｇ，Ｐ３Ｇおよびゲート配線Ｍ１Ｇ（Ｍ１Ｇ１，Ｍ１Ｇ２），Ｍ２Ｇ（Ｍ２Ｇ１，Ｍ２Ｇ２），Ｍ３Ｇを介して互いに電気的に接続されていることになる。従って、各ゲート配線Ｍ１Ｇ（Ｍ１Ｇ１，Ｍ１Ｇ２），Ｍ２Ｇ（Ｍ２Ｇ１，Ｍ２Ｇ２），Ｍ３Ｇは、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのゲート電極ＧＥに、電気的に接続される。
従って、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおけるソース配線Ｍ１Ｓ，Ｍ２Ｓ，Ｍ３Ｓ、ドレイン配線Ｍ１Ｄ，Ｍ２Ｄ，Ｍ３Ｄおよびゲート配線Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇの具体的なレイアウトをまとめると、次のようになる。すなわち、第１配線層においては、Ｘ方向に延在するゲート配線Ｍ１Ｇ１とＸ方向に延在するゲート配線Ｍ１Ｇ２とがＹ方向に所定の間隔を空けて配置され、Ｘ方向に延在するゲート配線Ｍ１Ｇ１とＸ方向に延在するゲート配線Ｍ１Ｇ２との間に、Ｙ方向に延在するソース配線Ｍ１ＳとＹ方向に延在するドレイン配線Ｍ１ＤとがＸ方向に交互に複数配置されている。また、第２配線層においては、Ｘ方向に延在するゲート配線Ｍ２Ｇ１とＸ方向に延在するゲート配線Ｍ２Ｇ２とがＹ方向に所定の間隔を空けて配置され、Ｘ方向に延在するゲート配線Ｍ２Ｇ１とＸ方向に延在するゲート配線Ｍ２Ｇ２との間に、Ｘ方向に延在するソース配線Ｍ２ＳとＸ方向に延在するドレイン配線Ｍ２ＤとがＹ方向に交互に複数配置されている。また、第３配線層においては、Ｙ方向に延在するソース配線Ｍ３ＳとＹ方向に延在するドレイン配線Ｍ３Ｄとが、Ｘ方向に交互に複数配置されるとともに、Ｘ方向に隣り合うソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとの間には、Ｙ方向に延在するゲート配線Ｍ３Ｇが配置されている。そして、各ソース配線Ｍ１Ｓと各ソース配線Ｍ２Ｓとが平面視で重なる（交差する）位置にソース用プラグＰ２Ｓが配置されることにより、各ソース配線Ｍ１Ｓと各ソース配線Ｍ２Ｓとがソース用プラグＰ２Ｓを介して電気的に接続されている。また、各ソース配線Ｍ２Ｓと各ソース配線Ｍ３Ｓとが平面視で重なる（交差する）位置にソース用プラグＰ３Ｓが配置されることにより、各ソース配線Ｍ２Ｓと各ソース配線Ｍ３Ｓとがソース用プラグＰ３Ｓを介して電気的に接続されている。また、各ドレイン配線Ｍ１Ｄと各ドレイン配線Ｍ２Ｄとが平面視で重なる（交差する）位置にドレイン用プラグＰ２Ｄが配置されることにより、各ドレイン配線Ｍ１Ｄと各ドレイン配線Ｍ２Ｄとがドレイン用プラグＰ２Ｄを介して電気的に接続されている。また、各ドレイン配線Ｍ２Ｄと各ドレイン配線Ｍ３Ｄとが平面視で重なる（交差する）位置にドレイン用プラグＰ３Ｄが配置されることにより、各ドレイン配線Ｍ２Ｄと各ドレイン配線Ｍ３Ｄとがドレイン用プラグＰ３Ｄを介して電気的に接続されている。また、ゲート配線Ｍ２Ｇ１とゲート配線Ｍ１Ｇ１とは、ゲート配線Ｍ２Ｇ１とゲート配線Ｍ１Ｇ１とが平面視で重なる位置に配置されたゲート用プラグＰ２Ｇを介して電気的に接続され、ゲート配線Ｍ２Ｇ２とゲート配線Ｍ１Ｇ２とは、ゲート配線Ｍ２Ｇ２とゲート配線Ｍ１Ｇ２とが平面視で重なる位置に配置されたゲート用プラグＰ２Ｇを介して電気的に接続されている。また、ゲート配線Ｍ２Ｇ１とゲート配線Ｍ２Ｇ２とは、ゲート配線Ｍ２Ｇ１とゲート配線Ｍ３Ｇとが平面視で重なる位置に配置されたゲート用プラグＰ３Ｇと、ゲート配線Ｍ２Ｇ２とゲート配線Ｍ３Ｇとが平面視で重なる位置に配置されたゲート用プラグＰ３Ｇと、ゲート配線Ｍ３Ｇとを介して、電気的に接続されている。
図６、図１５および図１６に示されるように、第３配線層よりも更に上層に、ソース用再配線Ｍ４Ｓとドレイン用再配線Ｍ４Ｄとが形成され、ソース用再配線Ｍ４Ｓ上にソース用バンプ電極ＢＰＳが形成され、ドレイン用再配線Ｍ４Ｄ上にドレイン用バンプ電極ＢＰＤが形成されている。ソース用再配線Ｍ４Ｓは、絶縁膜ＩＬ４のソース用開口部ＯＰ１Ｓから露出するソース配線Ｍ３Ｓに接して、そのソース配線Ｍ３Ｓに電気的に接続されている。このため、ソース用バンプ電極ＢＰＳは、ソース用再配線Ｍ４Ｓを介してソース配線Ｍ３Ｓに電気的に接続され、従って、ソース配線Ｍ３Ｓ，Ｍ２Ｓ，Ｍ１Ｓおよびソース用プラグＰ３Ｓ，Ｐ２Ｓ，Ｐ１Ｓを介して、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース領域（ｎ＋型半導体領域ＳＲ）に電気的に接続されている。また、ドレイン用再配線Ｍ４Ｄは、絶縁膜ＩＬ４のドレイン用開口部ＯＰ１Ｄから露出するドレイン配線Ｍ３Ｄに接して、そのドレイン配線Ｍ３Ｄに電気的に接続されている。このため、ドレイン用バンプ電極ＢＰＤは、ドレイン用再配線Ｍ４Ｄを介してドレイン配線Ｍ３Ｄに電気的に接続され、従って、ドレイン配線Ｍ３Ｄ，Ｍ２Ｄ，Ｍ１Ｄおよびドレイン用プラグＰ３Ｄ，Ｐ２Ｄ，Ｐ１Ｄを介して、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのドレイン領域（ｎ＋型半導体領域ＨＤ）に電気的に接続されている。
このため、ソース用バンプ電極ＢＰＳから、ソース用再配線Ｍ４Ｓ、ソース配線Ｍ３Ｓ，Ｍ２Ｓ，Ｍ１Ｓおよびソース用プラグＰ３Ｓ，Ｐ２Ｓ，Ｐ１Ｓを通じて、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース領域（ｎ＋型半導体領域ＳＲ）に、共通のソース電位（ソース電圧）を供給することができる。あるいは、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース領域（ｎ＋型半導体領域ＳＲ）からの出力（出力電圧または出力電流）を、ソース用プラグＰ１Ｓ，Ｐ２Ｓ，Ｐ３Ｓ、ソース配線Ｍ１Ｓ，Ｍ２Ｓ，Ｍ３Ｓおよびソース用再配線Ｍ４Ｓを通じて、ソース用バンプ電極ＢＰＳから出力することができる。
また、ドレイン用バンプ電極ＢＰＤから、ドレイン用再配線Ｍ４Ｄ、ドレイン配線Ｍ３Ｄ，Ｍ２Ｄ，Ｍ１Ｄおよびドレイン用プラグＰ３Ｄ，Ｐ２Ｄ，Ｐ１Ｄを通じて、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのドレイン領域（ｎ＋型半導体領域ＨＤ）に、共通のドレイン電位（ドレイン電圧）を供給することができる。あるいは、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのドレイン領域（ｎ＋型半導体領域ＨＤ）からの出力（出力電圧または出力電流）を、ドレイン用プラグＰ１Ｄ，Ｐ２Ｄ，Ｐ３Ｄ、ドレイン配線Ｍ１Ｄ，Ｍ２Ｄ，Ｍ３Ｄおよびドレイン用再配線Ｍ４Ｄを通じて、ドレイン用バンプ電極ＢＰＤから出力することができる。
＜検討の経緯について＞
パワーＭＩＳＦＥＴをスイッチング素子などに使用した電子装置の小型化を図るために、スイッチング素子などに用いられるパワーＭＩＳＦＥＴと、そのパワーＭＩＳＦＥＴを制御する制御回路とを１つの半導体チップ内に形成することを検討した。
パワーＭＩＳＦＥＴをスイッチング素子などに使用した電子装置の小型化を図るために、スイッチング素子などに用いられるパワーＭＩＳＦＥＴと、そのパワーＭＩＳＦＥＴを制御する制御回路とを１つの半導体チップ内に形成することを検討した。
パワーＭＩＳＦＥＴを形成した半導体チップでは、パワーＭＩＳＦＥＴのソースとドレインは、半導体チップの外部との間で入力または出力する必要がある。このため、半導体チップの表面に外部端子として例えばバンプ電極を設け、パワーＭＩＳＦＥＴのソースをソース用のバンプ電極に接続し、パワーＭＩＳＦＥＴのドレインをドレイン用のバンプ電極に接続する。一方、パワーＭＩＳＦＥＴのゲートは、そのパワーＭＩＳＦＥＴを制御する制御回路と接続する必要がある。このため、パワーＭＩＳＦＥＴと、そのパワーＭＩＳＦＥＴを制御する制御回路とを１つの半導体チップ内に形成した場合には、半導体チップの内部配線を通じて、パワーＭＩＳＦＥＴのゲートを制御回路に接続することになる。
パワーＭＩＳＦＥＴにおいては、オン抵抗を小さくする観点からは、ソース抵抗とドレイン抵抗とを低減することが望ましい。このため、半導体チップを構成する半導体基板上に形成された配線構造において、ゲート配線には、厚みが薄い下層の内部配線を割り当て、厚みが厚い上層の内部配線はソース配線とドレイン配線に割り当てる構成を、まず検討した。この構成は、ソース抵抗とドレイン抵抗とを低減してパワーＭＩＳＦＥＴのオン抵抗を小さくする観点に着目した場合に、想起される構成である。
しかしながら、本発明者は、ゲート抵抗を低減することが重要であることに着目して、配線構造を更に検討した。すなわち、半導体基板に形成した複数の単位ＭＩＳＦＥＴを並列に接続して１つのパワーＭＩＳＦＥＴを形成する場合、ゲート抵抗をできるだけ低減することが望ましい。ゲート抵抗が大きいと、パワーＭＩＳＦＥＴの動作速度が遅くなってしまい、半導体装置の性能を低下させてしまう。また、ゲート抵抗が大きいと、上記ＬＤＭＯＳＦＥＴ形成領域ＬＲ内の各ゲート電極ＧＥから制御回路（上記ドライバ回路領域ＤＲのドライバ回路に対応）までの抵抗（ゲート抵抗）が、ゲート電極ＧＥ同士でかなりの差が生じてしまう。例えば、上記ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて上記ドライバ回路領域ＤＲの近くに位置するゲート電極ＧＥから、ドライバ回路領域ＤＲのドライバ回路までの抵抗（ゲート抵抗）と、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいてドライバ回路領域ＤＲから遠い位置にあるゲート電極ＧＥから、ドライバ回路領域ＤＲのドライバ回路までの抵抗（ゲート抵抗）との間に、かなりの差が生じてしまう。この場合、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されたゲート電極ＧＥ同士で位相差が生じるとともに、この位相差が大きくなってしまう。これも、半導体装置の性能を低下させてしまう。また、近年は、高周波動作の要求も高まってきている。例えば、上記コイルＬ１に相当するインダクタ素子は、半導体チップの外部の電子部品として形成されるが、このインダクタ素子を構成する電子部品の小型化も求められており、それに伴い、パワーＭＩＳＦＥＴの更なる高周波動作も求められるようになってきている。このため、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されたゲート電極ＧＥ同士で位相差ができるだけ生じないようにすることが望まれる。
そこで、半導体チップを構成する半導体基板上に形成された配線構造において、ゲート配線には、厚みが薄い下層の内部配線を割り当て、厚みが厚い上層の内部配線はソース配線とドレイン配線に割り当てる構成において、下層の内部配線からなるゲート配線の幅（配線幅）を大きくすることにより、ゲート抵抗を低減することを検討した。しかしながら、下層の内部配線からなるゲート配線（Ｍ２Ｇ、Ｍ１Ｇ、ＧＥ）の配線幅を大きくすることは、下層の内部配線からなるゲート配線の平面積が大きくなることにつながり、下層の内部配線からなるゲート配線と半導体基板との間の寄生抵抗の増大につながってしまう。寄生抵抗の増大は、半導体装置の性能の低下につながり、例えば、パワーＭＩＳＦＥＴの高周波動作に対して不利に働いてしまう。また、ゲート配線（ＧＥ）の直下にはソース領域やドレイン領域は配置できないため、ゲート配線（ＧＥ）の配線幅を大きくすることは、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおける有効面積の低減につながり、また、ＬＤＭＯＳＦＥＴ形成領域ＬＲに配置できる単位ＬＤＭＯＳＦＥＴの数の低減につながる。これは、半導体装置の平面寸法の増大や、あるいは、パワーＭＩＳＦＥＴのオン抵抗の増大につながってしまう。
＜主要な特徴や工夫点について＞
本実施の形態の半導体装置ＣＰは、半導体基板ＳＢと、半導体基板ＳＢの主面のＬＤＭＯＳＦＥＴ形成領域ＬＲ（第１ＭＩＳＦＥＴ形成領域）に形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａ（単位ＭＩＳＦＥＴ素子）と、半導体基板ＳＢの主面のドライバ回路領域ＤＲ（第１制御回路形成領域）に形成された制御回路（ドライバ回路）と、を有している。ＬＤＭＯＳＦＥＴ形成領域ＬＲ（第１ＭＩＳＦＥＴ形成領域）に形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａ（単位ＭＩＳＦＥＴ素子）は、互いに並列に接続されてパワーＭＩＳＦＥＴを構成し、ドライバ回路領域ＤＲ（第１制御回路形成領域）に形成された制御回路（ドライバ回路）は、そのパワーＭＩＳＦＥＴのゲート電圧を制御する。本実施の形態の半導体装置ＣＰは、更に、半導体基板ＳＢ上に形成された、同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）を有する配線構造を有している。そして、ＬＤＭＯＳＦＥＴ形成領域ＬＲ（第１ＭＩＳＦＥＴ形成領域）に形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａ（単位ＭＩＳＦＥＴ素子）のゲート電極ＧＥ同士は、同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）の全ての配線層（Ｍ１，Ｍ２，Ｍ３）にそれぞれ形成されたゲート配線（Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇ）を介して互いに電気的に接続されている。
本実施の形態の半導体装置ＣＰは、半導体基板ＳＢと、半導体基板ＳＢの主面のＬＤＭＯＳＦＥＴ形成領域ＬＲ（第１ＭＩＳＦＥＴ形成領域）に形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａ（単位ＭＩＳＦＥＴ素子）と、半導体基板ＳＢの主面のドライバ回路領域ＤＲ（第１制御回路形成領域）に形成された制御回路（ドライバ回路）と、を有している。ＬＤＭＯＳＦＥＴ形成領域ＬＲ（第１ＭＩＳＦＥＴ形成領域）に形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａ（単位ＭＩＳＦＥＴ素子）は、互いに並列に接続されてパワーＭＩＳＦＥＴを構成し、ドライバ回路領域ＤＲ（第１制御回路形成領域）に形成された制御回路（ドライバ回路）は、そのパワーＭＩＳＦＥＴのゲート電圧を制御する。本実施の形態の半導体装置ＣＰは、更に、半導体基板ＳＢ上に形成された、同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）を有する配線構造を有している。そして、ＬＤＭＯＳＦＥＴ形成領域ＬＲ（第１ＭＩＳＦＥＴ形成領域）に形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａ（単位ＭＩＳＦＥＴ素子）のゲート電極ＧＥ同士は、同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）の全ての配線層（Ｍ１，Ｍ２，Ｍ３）にそれぞれ形成されたゲート配線（Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇ）を介して互いに電気的に接続されている。
本実施の形態の主要な特徴のうちの一つは、半導体基板ＳＢ上に、同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）を有する配線構造が形成されており、その同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）の全ての配線層（Ｍ１，Ｍ２，Ｍ３）に、ゲート配線（Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇ）を形成したことである。
具体的には、半導体装置ＣＰを構成する半導体基板ＳＢ上に、同種の金属材料からなる複数の配線層、ここでは、配線Ｍ１が形成された第１配線層と、配線Ｍ２が形成された第２配線層と、配線Ｍ３が形成された第３配線層と、が形成されている。そして、第１配線層と第２配線層と第３配線層の全てにゲート配線を設けており、第１配線層にゲート配線Ｍ１Ｇを設け、第２配線層にゲート配線Ｍ２Ｇを設け、第３配線層にゲート配線Ｍ３Ｇを設けている。
本実施の形態とは異なり、第１配線層および第２配線層にだけゲート配線を設け、第３配線層にはゲート配線を設けなかった場合には、ゲート抵抗が大きくなってしまう。上記「検討の経緯について」の欄でも説明したように、ゲート抵抗が大きいと、パワーＭＩＳＦＥＴを有する半導体装置の性能が低下してしまう。例えば、ゲート抵抗が大きいと、パワーＭＩＳＦＥＴの動作速度（スイッチング速度）が遅くなってしまう。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されたゲート電極ＧＥ同士で位相差が生じるとともに、この位相差が大きくなってしまうため、高周波動作に不利となってしまう。
また、本実施の形態とは異なり、第１配線層および第２配線層にだけゲート配線を設け、第３配線層にはゲート配線を設けなかった場合に、ゲート抵抗を小さくするためにゲート配線の配線幅を広くすると、上記「検討の経緯について」の欄でも説明したように、ゲート配線と半導体基板との間の寄生抵抗の増大につながってしまう。寄生抵抗の増大は、半導体装置の性能の低下につながり、例えば、パワーＭＩＳＦＥＴの高周波動作に対して不利に働いてしまう。また、本実施の形態とは異なり、第１配線層および第２配線層にだけゲート配線を設け、第３配線層にはゲート配線を設けなかった場合に、ゲート抵抗を小さくするためにゲート配線の配線幅を広くすると、上記「検討の経緯について」の欄でも説明したように、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおける有効面積の低減につながってしまう。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲに配置できる単位ＬＤＭＯＳＦＥＴの数の低減につながってしまう。これは、半導体装置の平面寸法の増大や、あるいは、パワーＭＩＳＦＥＴのオン抵抗の増大につながってしまう。
それに対して、本実施の形態では、第１配線層および第２配線層にだけゲート配線を設けるのではなく、第３配線層にもゲート配線を設けている。すなわち、第１配線層と第２配線層と第３配線層の全ての配線層に、ゲート配線を設けている。第３配線層にもゲート配線（ここではゲート配線Ｍ３Ｇ）を設けたことで、ゲート抵抗を小さくすることができ、それによって、パワーＭＩＳＦＥＴを有する半導体装置の性能を向上させることができる。例えば、ゲート抵抗を小さくしたことにより、パワーＭＩＳＦＥＴの動作速度（スイッチング速度）を向上させることができる。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されたゲート電極ＧＥ同士で位相差が生じるのを抑制または防止することができる。このため、高周波動作を的確に行うことができるようになる。
このように、本実施の形態では、半導体基板ＳＢ上に、同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）を有する配線構造が形成され、その同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）の全ての配線層（Ｍ１，Ｍ２，Ｍ３）に、ゲート配線（Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇ）を形成したことで、ゲート抵抗を低減することができる。これにより、パワーＭＩＳＦＥＴを有する半導体装置の性能を向上させることができる。例えば、ゲート抵抗を小さくしたことにより、パワーＭＩＳＦＥＴの動作速度（スイッチング速度）を向上させることができる。また、パワーＭＩＳＦＥＴを構成するために並列に接続された複数のゲート電極（ＧＥ）同士で位相差が生じるのを抑制または防止することができる。このため、高周波動作を的確に行うことができるようになる。
また、半導体基板ＳＢ上に、同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）を有する配線構造が形成されているが、その複数の配線層（Ｍ１，Ｍ２，Ｍ３）のうちの最上層の配線層（Ｍ３）における配線厚み（Ｔ３）は、その複数の配線層（Ｍ１，Ｍ２，Ｍ３）のうちの最上層の配線層（Ｍ３）以外の配線層（Ｍ１，Ｍ２）における配線厚み（Ｔ１，Ｔ２）よりも大きいことが好ましい。具体的には、半導体基板ＳＢ上に、同種の金属材料からなる第１配線層と第２配線層と第３配線層とを有する配線構造が形成されているが、第１〜第３配線層のうちの最上層の配線層である第３配線層の配線Ｍ３の厚みＴ３は、第１配線層の配線Ｍ１の厚みＴ１および第２配線層の配線Ｍ２の厚みＴ２よりも大きい（厚い）。
同種の金属材料からなる配線の配線抵抗は、厚みが厚いほど低くすることができる。このため、第３配線層に形成されたゲート配線（Ｍ３Ｇ）は、厚みが厚いことから、低抵抗配線として機能することができる。このため、第１配線層および第２配線層よりも配線厚みが厚い第３配線層にもゲート配線（Ｍ３Ｇ）を形成したことで、第１配線層および第２配線層のゲート配線（Ｍ１Ｇ，Ｍ２Ｇ）だけでなく、それよりも厚みが厚く低抵抗の第３配線層のゲート配線（Ｍ３Ｇ）も介して、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数のゲート電極（ＧＥ）同士を電気的に接続することができる。従って、ゲート抵抗を的確に低減することができる。
また、半導体基板ＳＢ上に、同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）を有する配線構造が形成されている。この同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）のうちの最上層の配線層（Ｍ３）に形成されたゲート配線（Ｍ３Ｇ）は、ドライバ回路領域ＤＲに形成されたドライバ回路（制御回路）から、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数のゲート電極（ＧＥ）の少なくとも一部への導電経路として機能する。これについて、図１８を参照して説明する。
図１８は、本実施の形態の半導体装置ＣＰの説明図であり、上記図１４と同じ断面領域が示されている。但し、図１８では、図面を見やすくするために、断面図であるがハッチングを省略し、また、絶縁膜ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＰＡを層で分けずに１つの一体化した絶縁層ＩＬとして示している。
ドライバ回路領域ＤＲに形成されたドライバ回路から、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数のゲート電極ＧＥに対してゲート電圧が印加される。ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数のゲート電極ＧＥは、第１〜第３配線層に形成されたゲート配線、ここではゲート配線Ｍ１Ｇ（Ｍ１Ｇ１，Ｍ１Ｇ２），Ｍ２Ｇ（Ｍ２Ｇ１，Ｍ２Ｇ２），Ｍ３Ｇ、を介して電気的に接続されている。このため、ドライバ回路領域ＤＲに形成されたドライバ回路から、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数のゲート電極ＧＥに対して、共通のゲート電圧が印加されることになる。
ここで、図１８では、ドライバ回路領域ＤＲに形成されたドライバ回路から、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成されたゲート電極ＧＥへの導電経路（すなわちゲート電圧が印加される導電経路）ＤＫ１，ＤＫ２を、黒い線と矢印で模式的に示してある。導電経路ＤＫ１は、ドライバ回路領域ＤＲに形成されたドライバ回路から、配線Ｍ１，Ｍ２とゲート配線Ｍ２Ｇ１，Ｍ１Ｇ１とゲート用プラグＰ２Ｇ，Ｐ１Ｇとを経由して、ゲート電極ＧＥの一方の端部側（ドライバ回路領域ＤＲに近い側の端部側）に至る導電経路である。導電経路ＤＫ２は、ドライバ回路領域ＤＲに形成されたドライバ回路から、配線Ｍ１，Ｍ２とゲート配線Ｍ２Ｇ１，Ｍ３Ｇ，Ｍ２Ｇ２，Ｍ１Ｇ２とゲート用プラグＰ２Ｇ，Ｐ１Ｇとを経由して、ゲート電極ＧＥの他方の端部側（ドライバ回路領域ＤＲから遠い側の端部側）に至る導電経路である。導電経路ＤＫ１には、第１配線層および第２配線層のゲート配線（Ｍ１Ｇ，Ｍ２Ｇ）は寄与しても、第３配線層のゲート配線（Ｍ３Ｇ）はほとんど寄与していないが、導電経路ＤＫ２には、第１配線層および第２配線層のゲート配線（Ｍ１Ｇ，Ｍ２Ｇ）だけでなく、第３配線層のゲート配線（Ｍ３Ｇ）も寄与している。このとき、第３配線層のゲート配線（Ｍ３Ｇ）の抵抗が大きければ、導電経路ＤＫ２の抵抗が大きくなってしまい、動作速度の低下を招き、また、導電経路ＤＫ１の抵抗と導電経路ＤＫ２の抵抗との差が大きくなるため、ゲート電極ＧＥにおいて位相差が生じやすくなる。しかしながら、第３配線層のゲート配線（Ｍ３Ｇ）は、厚みが厚く低抵抗とすることができる。このため、第３配線層のゲート配線（Ｍ３Ｇ）が寄与する導電経路ＤＫ２の抵抗を抑制することができるため、動作速度の低下を抑制または防止することができる。また、導電経路ＤＫ１の抵抗と導電経路ＤＫ２の抵抗との差を小さくすることができるため、ゲート電極ＧＥにおいて位相差が生じるのを、抑制または防止することができる。
つまり、厚みが厚い第３配線層のゲート配線（Ｍ３Ｇ）を、ドライバ回路領域ＤＲに形成されたドライバ回路（制御回路）から、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数のゲート電極（ＧＥ）の少なくとも一部への導電経路として機能させれば、その導電経路の抵抗を抑制することができる。このため、厚みが厚い第３配線層にゲート配線（Ｍ３Ｇ）を設けたことによる効果（ゲート抵抗の低減効果など）を、的確に享受することができるようになる。
従って、本実施の形態では、半導体基板ＳＢ上に、同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）が形成されているが、そのうちの最上層の配線層（Ｍ３）の配線厚みが厚いことに基づき、その最上層の配線層（Ｍ３）に厚いゲート配線（Ｍ３Ｇ）を設けるとともに、その厚いゲート配線（Ｍ３Ｇ）を、ドライバ回路からゲート電極ＧＥへの導電経路に利用する。これにより、ゲート抵抗の低減効果を的確に得ることができる。
また、本実施の形態では、半導体基板ＳＢ上に、同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）を有する配線構造が形成されている。同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）を形成することにより、複数の配線層（Ｍ１，Ｍ２，Ｍ３）に対して配線に適した金属材料を採用することができる。すなわち、配線に適した金属材料を用いて複数の配線層（Ｍ１，Ｍ２，Ｍ３）を形成することができる。また、同じ製造装置を用いて、複数の配線層（Ｍ１，Ｍ２，Ｍ３）を形成することもできる。
ここで、半導体基板ＳＢ上に形成された、同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）のそれぞれは、アルミニウム配線層であれば、好ましい。具体的には、半導体基板ＳＢ上に、同種の金属材料からなる第１配線層と第２配線層と第３配線層とが形成されているが、それら第１〜３配線層は、いずれもアルミニウム配線層であることが好ましい。すなわち、第１配線層に形成された配線Ｍ１と、第２配線層に形成された配線Ｍ２と、第３配線層に形成された配線Ｍ３は、いずれもアルミニウム配線であることが、好ましい。アルミニウム配線は、半導体装置の内部配線として好適であり、特に、パワーＭＩＳＦＥＴを内蔵する半導体装置の内部配線として好適である。このため、半導体基板ＳＢ上に形成された第１〜３配線層を、いずれもアルミニウム配線層とすることは、パワーＭＩＳＦＥＴを内蔵する本実施の形態の半導体装置において、好適である。
また、本実施の形態では、半導体基板ＳＢ上に、同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）が形成され、それら複数の配線層（Ｍ１，Ｍ２，Ｍ３）にそれぞれゲート配線（Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇ）が形成されるとともに、それら複数の配線層（Ｍ１，Ｍ２，Ｍ３）のうちのいずれかに形成されたゲート配線が、ドライバ回路領域ＤＲに形成されたドライバ回路に接続されている。これにより、ドライバ回路領域ＤＲに形成されたドライバ回路から、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数のゲート電極ＧＥに、ゲート電圧を供給することができる。
なお、上記図１４および図１５では、第２配線層に形成されたゲート配線（Ｍ２Ｇ）が、ドライバ回路領域ＤＲに形成されたドライバ回路に接続されているが、第１配線層に形成されたゲート配線（Ｍ１Ｇ）がドライバ回路に接続されていてもよく、あるいは、第３配線層に形成されたゲート配線（Ｍ３Ｇ）がドライバ回路に接続されていてもよい。また、第１〜第３配線層のうちの複数の配線層のゲート配線がドライバ回路に接続されていてもよい。
また、本実施の形態では、半導体基板ＳＢ上に、同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）が形成され、その同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）の全ての配線層にそれぞれソース配線（Ｍ１Ｓ，Ｍ２Ｓ，Ｍ３Ｓ）が形成されている。そして、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース領域（ｎ＋型半導体領域ＳＲ）同士は、それらのソース配線（Ｍ１Ｓ，Ｍ２Ｓ，Ｍ３Ｓ）を介して電気的に接続されている。これにより、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース領域（ｎ＋型半導体領域ＳＲ）同士を、電気的に接続するとともに、ソース抵抗を低減することができる。
また、本実施の形態では、半導体基板ＳＢ上に、同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）が形成され、その同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）の全ての配線層にそれぞれドレイン配線（Ｍ１Ｄ，Ｍ２Ｄ，Ｍ３Ｄ）が形成されている。そして、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのドレイン領域（ｎ＋型半導体領域ＨＤ）同士は、それらのドレイン配線（Ｍ１Ｄ，Ｍ２Ｄ，Ｍ３Ｄ）を介して電気的に接続されている。これにより、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのドレイン領域（ｎ＋型半導体領域ＨＤ）同士を、電気的に接続するとともに、ドレイン抵抗を低減することができる。
また、本実施の形態では、半導体基板ＳＢ上に、同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）が形成されているが、その複数の配線層（Ｍ１，Ｍ２，Ｍ３）のうちの最上層の配線層（Ｍ３）において、ソース配線（Ｍ３Ｓ）とドレイン配線（Ｍ３Ｄ）との間にゲート配線（Ｍ３Ｇ）が配置されていることが好ましい。これについて、図１９および図２０を参照して説明する。
図１９および図２０は、第３配線層の平面レイアウトの説明図であり、上記図５にほぼ対応するものである。上記図５と同様に、図１９、図２０、後述の図２１〜図２４および図２７でも、平面図であるが、図面を見やすくするために、第３配線層の配線（Ｍ３）については、ハッチングを付してある。但し、上記図５では、プラグＰ３Ｓ，Ｐ３Ｄ，Ｐ３Ｇの平面位置も示してあるが、図１９、図２０、後述の図２１〜図２４および図２７では、プラグＰ３Ｓ，Ｐ３Ｄ，Ｐ３Ｇに相当するものの図示は省略している。
なお、図１９は、本実施の形態とは異なり、第３配線層にゲート配線を設けなかった場合のソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄの平面レイアウトが示されている。従って、図１９は、本発明者が検討した検討例のレイアウトに対応している。一方、図２０は、上記図５と同じソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとゲート配線Ｍ３Ｇの平面レイアウトが示されている。従って、図２０は、本実施の形態におけるソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとゲート配線Ｍ３Ｇの平面レイアウトに対応している。
図１９に示されるように、ソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとは、離間しており、間には空きスペースがある。これは、ソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとは、電気的に分離する必要があり、ソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとが繋がらないように、ソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとは離間させて配置する必要あるためである。
そこで、本実施の形態では、上記図５および図２０に示されるように、ソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとの間にゲート配線Ｍ３Ｇを配置している。ソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとは、互いに離間させる必要があり、間には空きスペースがあるため、ソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとの間にゲート配線Ｍ３Ｇを配置すれば、ゲート配線Ｍ３Ｇを設けたことに伴うソース配線Ｍ３Ｓおよびドレイン配線Ｍ３Ｄの平面寸法（平面積）の縮小を抑制することができる。これにより、ゲート配線Ｍ３Ｇを設けたことに伴うソース抵抗やドレイン抵抗の増加を、抑制または防止することができる。
具体的には、上記図５および図２０に示されるレイアウトでは、上記「ＬＤＭＯＳＦＥＴおよび配線のレイアウトについて」の欄でも説明したように、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、Ｘ方向に隣り合うソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとの間に、Ｙ方向に延在するゲート配線Ｍ３Ｇが配置されている。
ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、Ｙ方向に延在するゲート配線Ｍ３Ｇを間に挟んでソース配線Ｍ３Ｓ同士がＸ方向に隣り合うレイアウトや、Ｙ方向に延在するゲート配線Ｍ３Ｇを間に挟んでドレイン配線Ｍ３Ｄ同士がＸ方向に隣り合うレイアウトは採用せずに、Ｙ方向に延在するゲート配線Ｍ３Ｇを間に挟んでソース配線Ｍ３Ｓとドレイン配線Ｍ３ＤとがＸ方向に隣り合うレイアウトを採用することが好ましい。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、Ｘ方向にソース配線Ｍ３Ｓとドレイン配線Ｍ３ＤとがＸ方向に隣り合う箇所があれば、その箇所にはＹ方向に延在するゲート配線Ｍ３Ｇを必ず配置することが好ましい。これにより、ソース配線Ｍ３Ｓおよびドレイン配線Ｍ３Ｄの平面積をできるだけ確保しながら、Ｙ方向に延在するゲート配線Ｍ３Ｇの本数を増やすことができる。
また、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、Ｘ方向に隣り合うソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとの間の位置だけでなく、Ｘ方向の両端部側にも、それぞれＹ方向に延在するゲート配線Ｍ３Ｇを配置することにより、Ｙ方向に延在するゲート配線Ｍ３Ｇの本数を増やして、ゲート抵抗をより低減することができる。この場合、ＬＤＭＯＳＦＥＴ形成領域ＬＲには、Ｙ方向にそれぞれ延在しかつＸ方向に配列した複数のゲート配線Ｍ３Ｇが存在することになり、Ｙ方向に延在しかつＸ方向に対向するゲート配線Ｍ３Ｇの間に、ソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄのいずれかが配置されたレイアウトになる。
図２１は、第３配線層の平面レイアウトの第１変形例の説明図であり、上記図２０に対応するものである。
上記図２０の平面レイアウトでは、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、Ｙ方向にそれぞれ延在しかつＸ方向に配列した複数のゲート配線Ｍ３Ｇが存在するが、Ｙ方向に延在するゲート配線Ｍ３Ｇ同士は、第３配線層では繋がっていなかった。但し、Ｙ方向に延在するゲート配線Ｍ３Ｇ同士は、ゲート配線Ｍ２Ｇ，Ｍ１Ｇおよびゲート用プラグＰ３Ｇ，Ｐ２Ｇを介して互いに電気的に接続されている。
一方、図２０に示される平面レイアウトにおいて、Ｙ方向に延在するゲート配線Ｍ３Ｇの一方の端部（ドライバ回路領域ＤＲから遠い側の端部）同士を、Ｘ方向に延在するゲート配線Ｍ３Ｇで連結したものが、図２１の平面レイアウトに対応している。
すなわち、図２１の平面レイアウトでは、ゲート配線Ｍ３Ｇは、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、Ｙ方向にそれぞれ延在しかつＸ方向に配列した複数のゲート配線部Ｍ３Ｇ１と、それら複数のゲート配線部Ｍ３Ｇ１を連結するゲート配線部Ｍ３Ｇ２とを一体的に有している。ゲート配線部Ｍ３Ｇ２は、Ｘ方向に延在している。Ｙ方向に延在する複数のゲート配線部Ｍ３Ｇ１の一方の端部（ドライバ回路領域ＤＲから遠い側の端部）同士が、Ｘ方向に延在するゲート配線部Ｍ３Ｇ２によって連結されている。このため、図２１の平面レイアウトでは、ゲート配線Ｍ３Ｇは、いわゆる櫛歯状の平面形状を有している。図２１の場合のゲート配線Ｍ３Ｇからゲート配線部Ｍ３Ｇ２を削除したものが、図２０の場合のゲート配線Ｍ３Ｇに対応している。ゲート配線部Ｍ３Ｇ２を配置した領域には、ソース配線Ｍ３Ｓおよびドレイン配線Ｍ３Ｄを設けないようにすること以外は、ソース配線Ｍ３Ｓおよびドレイン配線Ｍ３Ｄの平面レイアウトについては、図２１の場合も、上記図２０の場合と基本的には同じである。
図２１の平面レイアウトでは、Ｙ方向に延在する複数のゲート配線部Ｍ３Ｇ１同士をゲート配線部Ｍ３Ｇ２で連結している。すなわち、ゲート配線Ｍ３Ｇを、分離した複数部分で構成するのではなく、一体的に形成されたゲート配線（一繋がりのゲート配線）として構成している。これにより、ゲート抵抗をより低減させることができる。従って、パワーＭＩＳＦＥＴを有する半導体装置の性能を、より向上させることができる。
図２２は、第３配線層の平面レイアウトの第２変形例の説明図であり、上記図２０および図２１に対応するものである。
図２２に示される平面レイアウトでは、ＬＤＭＯＳＦＥＴ形成領域ＬＲの隣（具体的にはＹ方向の隣）に配置されたドライバ回路領域ＤＲにおいて、配線Ｍ３Ａ，Ｍ３Ｂを配置している。具体的には、ドライバ回路領域ＤＲにおいて、配線Ｍ３Ａと配線Ｍ３ＢとがそれぞれＸ方向に延在するとともに、互いにＹ方向に離間（対向）している。配線Ｍ３Ａ，Ｍ３Ｂは、いずれも第３配線層の配線（Ｍ３）である。従って、ソース配線Ｍ３Ｓとドレイン配線Ｍ３Ｄとゲート配線Ｍ３Ｇと配線Ｍ３Ａと配線Ｍ３Ｂとは、いずれも上記配線Ｍ３からなる。
ここで、配線Ｍ３Ａ，Ｍ３Ｂは、いずれも、ドライバ回路領域ＤＲに形成されたドライバ回路に接続された配線（電源配線）であり、ドライバ回路の電源配線とみなすこともできる。
ＬＤＭＯＳＦＥＴ形成領域ＬＲに、上記パワーＭＯＳトランジスタＱＨ用の複数の単位ＬＤＭＯＳＦＥＴ１０ａが形成されている場合は、ドライバ回路領域ＤＲには上記ドライバ回路ＤＲ１が形成されている。ＬＤＭＯＳＦＥＴ形成領域ＬＲに、上記パワーＭＯＳトランジスタＱＬ用の複数の単位ＬＤＭＯＳＦＥＴ１０ａが形成されている場合は、ドライバ回路領域ＤＲには上記ドライバ回路ＤＲ２が形成されている。上記図１の回路図からも分かるように、ドライバ回路ＤＲ１には、電源電圧（ＢＯＯＴ）と出力ノードＮＤとが接続され、ドライバ回路ＤＲ２には、電源電圧（ＶＣＩＮ）と基準電位（ＧＮＤ）とが接続される。ドライバ回路ＤＲ１の場合は、出力ノードＮＤの電位が基準電位として機能することができる。
従って、ドライバ回路領域ＤＲにドライバ回路ＤＲ１が形成されている場合は、配線Ｍ３Ｂは、端子ＴＥ３に接続された配線、すなわちドライバ回路ＤＲ１用の電源電圧（ＢＯＯＴ）に接続された配線であり、配線Ｍ３Ａは、出力ノードＮＤに接続された配線である。また、ドライバ回路領域ＤＲにドライバ回路ＤＲ２が形成されている場合は、配線Ｍ３Ｂは、端子ＴＥ４に接続された配線、すなわちドライバ回路ＤＲ２用の電源電圧（ＶＣＩＮ）に接続された配線であり、配線Ｍ３Ａは、端子ＴＥ２に接続された配線、すなわち基準電位（ＧＮＤ）に接続された配線である。
図２２の平面レイアウトでは、ドライバ回路領域ＤＲに形成されたドライバ回路に接続される配線（電源配線）Ｍ３Ａ，Ｍ３Ｂを、ドライバ回路領域ＤＲにおいて、第３配線層に形成している。配線厚みが厚い（従って配線抵抗が低い）第３配線層に配線（電源配線）Ｍ３Ａ，Ｍ３Ｂを設けたことにより、ドライバ回路用の配線（電源配線）の抵抗を低減することができる。これにより、ドライバ回路領域ＤＲに形成されたドライバ回路の駆動力を向上させることができる。
すなわち、端子ＴＥ３からドライバ回路ＤＲ１までの抵抗や出力ノードＮＤからドライバ回路ＤＲ１までの抵抗が大きいと、ドライバ回路ＤＲ１に供給される実効的な電源電圧が低下してしまう。同様に、端子ＴＥ４からドライバ回路ＤＲ２までの抵抗や端子ＴＥ２からドライバ回路ＤＲ２までの抵抗が大きいと、ドライバ回路ＤＲ２に供給される実効的な電源電圧が低下してしまう。
それに対して、端子ＴＥ３とドライバ回路ＤＲ１との間を接続する配線の少なくとも一部として、厚みが厚い配線Ｍ３Ｂを用い、また、出力ノードＮＤとドライバ回路ＤＲ１との間を接続する配線の少なくとも一部として、厚みが厚い配線Ｍ３Ａを用いることにより、端子ＴＥ３からドライバ回路ＤＲ１までの抵抗や出力ノードＮＤからドライバ回路ＤＲ１までの抵抗を低減することができる。同様に、端子ＴＥ４とドライバ回路ＤＲ２との間を接続する配線の少なくとも一部として、厚みが厚い配線Ｍ３Ｂを用い、また、端子ＴＥ２とドライバ回路ＤＲ２との間を接続する配線の少なくとも一部として、厚みが厚い配線Ｍ３Ａを用いることにより、端子ＴＥ４からドライバ回路ＤＲ２までの抵抗や端子ＴＥ２からドライバ回路ＤＲ２までの抵抗を低減することができる。これにより、ドライバ回路ＤＲ１，ＤＲ２に供給される実効的な電源電圧が低下するのを抑制または防止することができ、ドライバ回路ＤＲ１，ＤＲ２の駆動力を向上させることができる。従って、スイッチング速度を向上させることができる。
なお、配線Ｍ３Ａ，Ｍ３Ｂは、ドライバ回路領域ＤＲに設けられた配線Ｍ２，Ｍ１やプラグ（プラグＰ２Ｓ，Ｐ２Ｄ，Ｐ２Ｇ，Ｐ１Ｓ，Ｐ１Ｄ，Ｐ１Ｇに相当するプラグ）を介して、ドライバ回路領域ＤＲに形成されたドライバ回路を構成する素子に接続される。
また、上記図２０および図２１の平面レイアウトでは、ドライバ回路領域ＤＲに配線Ｍ３Ａ，Ｍ３Ｂを配置していない分、ソース配線Ｍ３Ｓおよびドレイン配線Ｍ３Ｄをドライバ回路領域ＤＲにも延在させることができる。
一方、図２２に示される平面レイアウトでは、ドライバ回路領域ＤＲに配線Ｍ３Ａ，Ｍ３Ｂを配置したことに伴い、ソース配線Ｍ３Ｓおよびドレイン配線Ｍ３Ｄは、ドライバ回路領域ＤＲには延在していない。それ以外は、ソース配線Ｍ３Ｓおよびドレイン配線Ｍ３Ｄの平面レイアウトについては、図２２の場合も、上記図２１の場合と基本的には同じである。これに伴い、図２２の平面レイアウトでは、ゲート配線Ｍ３Ｇは、図２１におけるゲート配線Ｍ３Ｇに対してゲート配線部Ｍ３Ｇ３を追加したような平面形状を有している。
すなわち、図２２の平面レイアウトでは、ゲート配線Ｍ３Ｇは、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、Ｙ方向にそれぞれ延在しかつＸ方向に配列した複数のゲート配線部Ｍ３Ｇ１と、それら複数のゲート配線部Ｍ３Ｇ１を連結するゲート配線部Ｍ３Ｇ２，Ｍ３Ｇ３とを一体的に有している。ゲート配線部Ｍ３Ｇ２とゲート配線部Ｍ３Ｇ３とは、それぞれＸ方向に延在するとともに、Ｙ方向に互いに対向している。Ｙ方向に延在する複数のゲート配線部Ｍ３Ｇ１の一方の端部（ドライバ回路領域ＤＲから遠い側の端部）同士が、Ｘ方向に延在するゲート配線部Ｍ３Ｇ２によって連結され、Ｙ方向に延在する複数のゲート配線部Ｍ３Ｇ１の他方の端部（ドライバ回路領域ＤＲに近い側の端部）同士が、Ｘ方向に延在するゲート配線部Ｍ３Ｇ３によって連結されている。このため、図２２の平面レイアウトでは、ソース配線Ｍ３Ｓおよびドレイン配線Ｍ３Ｄのそれぞれは、平面視において、ゲート配線Ｍ３Ｇ（すなわちゲート配線部Ｍ３Ｇ１，Ｍ３Ｇ２，Ｍ３Ｇ３）で周囲を囲まれた状態になっている。
図２２の平面レイアウトでは、Ｙ方向に延在する複数のゲート配線部Ｍ３Ｇ１同士をゲート配線部Ｍ３Ｇ２だけでなく、ゲート配線部Ｍ３Ｇ３でも連結している。これにより、ゲート抵抗を、更に低減させることができる。
図２３は、第３配線層の平面レイアウトの第３変形例の説明図であり、上記図２２に対応するものである。
図２３の平面レイアウトでは、ドライバ回路領域ＤＲに配線Ｍ３Ａ，Ｍ３Ｂを配置するとともに、配線Ｍ３Ａにソース配線Ｍ３Ｓを一体的に接続している（繋いでいる）。
具体的には、ドライバ回路領域ＤＲにおいて、配線Ｍ３Ａと配線Ｍ３ＢとがそれぞれＸ方向に延在するとともに、互いにＹ方向に離間（対向）して配置されており、かつ、ＬＤＭＯＳＦＥＴ形成領域ＬＲに近い側に配線Ｍ３Ａが配置され、ＬＤＭＯＳＦＥＴ形成領域ＬＲから遠い側に配線Ｍ３Ｂが配置されている。そして、ソース配線Ｍ３ＳのＹ方向の一方の端部が配線Ｍ３Ａと繋がっており、ソース配線Ｍ３Ｓが配線Ｍ３Ａと一体的に形成されている。ソース配線Ｍ３Ｓが配線Ｍ３Ａに一体的に接続されていること以外は、ソース配線Ｍ３Ｓおよびドレイン配線Ｍ３Ｄの平面レイアウトについては、図２３の場合も、上記図２２の場合と基本的には同じである。
ソース配線Ｍ３Ｓが配線Ｍ３Ａに一体的に接続されていることに伴い、図２２の場合にソース配線Ｍ３Ｓと配線Ｍ３Ａとの間に存在していた部分のゲート配線Ｍ３Ｇが、図２３の場合は削除されている。それ以外については、ゲート配線Ｍ３Ｇの平面レイアウトについては、図２３の場合も、上記図２２の場合と基本的には同じである。
すなわち、図２３の平面レイアウトでは、ゲート配線Ｍ３Ｇは、ＬＤＭＯＳＦＥＴ形成領域ＬＲにおいて、Ｙ方向にそれぞれ延在しかつＸ方向に配列した複数のゲート配線部Ｍ３Ｇ１と、それら複数のゲート配線部Ｍ３Ｇ１を連結するゲート配線部Ｍ３Ｇ２とを一体的に有している。ゲート配線部Ｍ３Ｇ２はＸ方向に延在しており、Ｙ方向に延在する複数のゲート配線部Ｍ３Ｇ１の一方の端部（ドライバ回路領域ＤＲから遠い側の端部）同士が、Ｘ方向に延在するゲート配線部Ｍ３Ｇ２によって連結されている。図２３の平面レイアウトでは、ゲート配線Ｍ３Ｇは、更に、ゲート配線部Ｍ３Ｇ４も有しており、ゲート配線部Ｍ３Ｇ１，Ｍ３Ｇ２，Ｍ３Ｇ４が一体的に形成されて、ゲート配線Ｍ３Ｇが構成されている。Ｙ方向に延在しかつドレイン配線Ｍ３Ｄを間に挟んでＸ方向に対向するゲート配線部Ｍ３Ｇ１の他方の端部（ドライバ回路領域ＤＲに近い側の端部）同士が、Ｘ方向に延在するゲート配線部Ｍ３Ｇ４によって連結されている。ゲート配線部Ｍ３Ｇ４は、Ｘ方向に延在しており、ドレイン配線Ｍ３Ｄを間に挟んでゲート配線部Ｍ３Ｇ２とＹ方向に対向している。つまり、ゲート配線部Ｍ３Ｇ４は、配線Ｍ３Ａとドレイン配線Ｍ３Ｄとの間をＸ方向に延在するとともに、ドレイン配線Ｍ３Ｄを間に挟んでＸ方向に対向するゲート配線部Ｍ３Ｇ１の端部（ドライバ回路領域ＤＲに近い側の端部）同士を連結している。このため、図２３の平面レイアウトでは、ソース配線Ｍ３Ｓのそれぞれは、配線Ｍ３Ａに一体的に接続され、ドレイン配線Ｍ３Ｄのそれぞれは、平面視において、ゲート配線Ｍ３Ｇ（すなわちゲート配線部Ｍ３Ｇ１，Ｍ３Ｇ２，Ｍ３Ｇ４）で周囲を囲まれた状態になっている。
上記図１の回路図からも分かるように、上記パワーＭＯＳトランジスタＱＨのソース（Ｓ１）は出力ノードＮＤに接続されているため、出力ノードＮＤとドライバ回路ＤＲ１との間を接続する配線（この配線の少なくとも一部は配線Ｍ３Ａにより構成される）は、パワーＭＯＳトランジスタＱＨのソース（Ｓ１）と電気的に接続される。また、上記パワーＭＯＳトランジスタＱＬのソース（Ｓ２）は、基準電位（ＧＮＤ）用の端子ＴＥ２に接続されているため、端子ＴＥ２とドライバ回路ＤＲ２との間を接続する配線（この配線の少なくとも一部は配線Ｍ３Ａにより構成される）は、パワーＭＯＳトランジスタＱＬのソース（Ｓ２）と電気的に接続される。従って、ソース配線Ｍ３Ｓと配線Ｍ３Ａとは、電気的に接続されて同電位とされる。
そこで、図２３の平面レイアウトでは、ソース配線Ｍ３Ｓと配線Ｍ３Ａとを直接的に繋いでいる。すなわち、ソース配線Ｍ３Ｓを、配線Ｍ３Ａに一体的に接続している。これにより、ドライバ回路領域ＤＲにドライバ回路ＤＲ１が形成されている場合は、出力ノードＮＤからドライバ回路ＤＲ１までの抵抗をより低減することができ、ドライバ回路領域ＤＲにドライバ回路ＤＲ２が形成されている場合は、基準電位（ＧＮＤ）用の端子ＴＥ２からドライバ回路ＤＲ２までの抵抗をより低減することができる。これにより、ドライバ回路ＤＲ１，ＤＲ２の駆動力を向上させることができる。従って、スイッチング速度をより向上させることができる。
次に、バンプ電極ＢＰに関連した工夫について説明する。
本実施の形態では、半導体装置ＣＰの外部端子としてバンプ電極ＢＰを用いており、半導体装置ＣＰは複数のバンプ電極ＢＰを有している。半導体装置ＣＰに形成された複数のバンプ電極ＢＰは、ソース用バンプ電極ＢＰＳとドレイン用バンプ電極ＢＰＤとを含んでいる。
すなわち、本実施の形態の半導体装置ＣＰは、外部端子として機能するソース用バンプ電極ＢＰＳとドレイン用バンプ電極ＢＰＤとを有している。ソース用バンプ電極ＢＰＳは、ソース配線Ｍ３Ｓ，Ｍ２Ｓ，Ｍ１Ｓ（およびソース用プラグＰ３Ｓ，Ｐ２Ｓ，Ｐ１Ｓ）を介して、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース領域（ｎ＋型半導体領域ＳＲ）に電気的に接続されている。ドレイン用バンプ電極ＢＰＤは、ドレイン配線Ｍ３Ｄ，Ｍ２Ｄ，Ｍ１Ｄ（およびドレイン用プラグＰ３Ｄ，Ｐ２Ｄ，Ｐ１Ｄ）を介して、ＬＤＭＯＳＦＥＴ形成領域ＬＲに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのドレイン領域（ｎ＋型半導体領域ＨＤ）に電気的に接続されている。
本実施の形態の半導体装置ＣＰでは、バンプ電極ＢＰを形成するにあたって、配線Ｍ３上に直接的にバンプ電極ＢＰを形成するのではなく、再配線Ｍ４上にバンプ電極ＢＰを形成し、バンプ電極ＢＰを再配線Ｍ４を介して配線Ｍ３に接続している。他の形態として、再配線Ｍ４を形成せずに、配線Ｍ３上に直接的にバンプ電極ＢＰを形成することもできる。その場合、ソース用バンプ電極ＢＰＳは、ソース配線Ｍ３Ｓ上に形成され、ドレイン用バンプ電極ＢＰＤは、ドレイン配線Ｍ３Ｄ上に形成されることになる。また、その場合、上記絶縁膜ＩＬ４を表面保護膜として形成し、その表面保護膜の開口部（上記開口部ＯＰ１に相当）から露出する配線Ｍ３上にバンプ電極ＢＰ（ＵＢＭ膜１１を含む）を形成することになり、上記再配線Ｍ４と上記絶縁膜ＰＡの形成は省略される。
しかしながら、配線Ｍ３上にバンプ電極ＢＰを形成するのではなく、本実施の形態のように、再配線Ｍ４上にバンプ電極ＢＰを形成し、バンプ電極ＢＰを再配線Ｍ４を介して配線Ｍ３に接続することが、より好ましい。その理由は、次の通りである。
すなわち、本実施の形態では、半導体基板ＳＢ上に、同種の金属材料からなる複数の配線層、ここでは第１配線層（Ｍ１）と第２配線層（Ｍ２）と第３配線層（Ｍ３）、を有する配線構造が形成されている。これら同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）は、配線に適した金属材料を用いて形成し、好ましくはアルミニウム配線層からなる。しかしながら、バンプ電極を形成する下地の導電層としては、アルミニウム配線層よりも銅配線層の方が、より好適である。すなわち、配線Ｍ３上にバンプ電極ＢＰを形成するよりも、本実施の形態のように銅を主成分とする（すなわち銅配線である）再配線Ｍ４上にバンプ電極ＢＰを形成する方が、バンプ電極ＢＰを形成しやすい。
そこで、本実施の形態では、半導体基板ＳＢ上に、同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）を有する配線構造が形成され、その同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）の全ての配線層に、ゲート配線（Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇ）とソース配線（Ｍ１Ｓ，Ｍ２Ｓ，Ｍ３Ｓ）とドレイン配線（Ｍ１Ｄ，Ｍ２Ｄ，Ｍ３Ｄ）とを形成している。そして、同種の金属材料からなる複数の配線層（Ｍ１，Ｍ２，Ｍ３）のうちの最上層の配線層（Ｍ３）よりも上層に、それら複数の配線層（Ｍ１，Ｍ２，Ｍ３）とは異なる種類の金属材料からなる異種配線層（再配線Ｍ４）を形成している。具体的には、同種の金属材料からなる第１〜３配線層（Ｍ１，Ｍ２，Ｍ３）のうちの最上層の配線層である第３配線層（Ｍ３）よりも上層に、第１〜３配線層（Ｍ１，Ｍ２，Ｍ３）とは異なる種類の金属材料からなる異種配線層である第４配線層（Ｍ４）を形成している。
このため、本実施の形態では、ソース用バンプ電極ＢＰＳは、異種配線層である第４配線層（Ｍ４）に形成されたソース用再配線Ｍ４Ｓ（ソース用異種配線）上に形成され、そのソース用再配線Ｍ４Ｓ（ソース用異種配線）を介してソース配線Ｍ３Ｓに電気的に接続されている。また、ドレイン用バンプ電極ＢＰＤは、異種配線層である第４配線層（Ｍ４）に形成されたドレイン用再配線Ｍ４Ｄ（ドレイン用異種配線）上に形成され、そのドレイン用再配線Ｍ４Ｄ（ドレイン用異種配線）を介してドレイン配線Ｍ３Ｄに電気的に接続されている。
このように、本実施の形態では、第１〜３配線層（Ｍ１，Ｍ２，Ｍ３）とは異なる種類の金属材料からなる異種配線層（再配線Ｍ４）を形成して、その異種配線層（再配線Ｍ４）上にバンプ電極ＢＰを形成する。これにより、第１〜３配線層（Ｍ１，Ｍ２，Ｍ３）にはそれらに相応しい配線材料を選択できるとともに、バンプ電極ＢＰの下地として好適な材料により異種配線層（再配線Ｍ４）を形成することができる。これにより、半導体装置の総合的な性能や信頼性を向上させることができる。また、半導体装置の製造を容易かつ的確に行うことができるようになる。
また、再配線Ｍ４の厚み（Ｔ４）は、配線Ｍ１，Ｍ２，Ｍ３の各厚み（Ｔ１，Ｔ２，Ｔ３）よりも大きい（厚い）ことが好ましい。これにより、ソース用再配線Ｍ４Ｓおよびドレイン用再配線Ｍ４Ｄの各厚みを厚くすることができるため、ソース抵抗およびドレイン抵抗を低減することができる。また、再配線Ｍ４を銅配線として形成すれば、再配線Ｍ４上にバンプ電極ＢＰを形成しやすくなるとともに、再配線Ｍ４の厚みを厚くしやすくなる。
図２４〜図２６は、第３および第４配線層の平面レイアウトの第４変形例の説明図である。図２４には、第３配線層（Ｍ３）の平面レイアウトが示され、図２５には、第４配線層（Ｍ４）の平面レイアウトが示され、図２６には、図２４と図２５とを重ねたものが示されている。なお、図２４の第３配線層（Ｍ３）の平面レイアウトは、上記図２３と同じである。
バンプ電極ＢＰは、上記開口部ＯＰ１とは平面視で重ならない位置に配置することが好ましい。すなわち、平面視において、バンプ電極ＢＰは、再配線Ｍ４と配線Ｍ３との接続領域に重ならないことが好ましい。なお、平面視において、再配線Ｍ４と配線Ｍ３との接続領域は、開口部ＯＰ１と一致している。平面視において、バンプ電極ＢＰが開口部ＯＰ１と重ならないようにすれば、すなわち、バンプ電極ＢＰが再配線Ｍ４と配線Ｍ３との接続領域に重ならないようにすれば、バンプ電極ＢＰの直下の領域では、再配線Ｍ４の下には絶縁膜ＩＬ４が存在することになる。これにより、バンプ電極ＢＰに応力が加わったときに、その応力はバンプ電極ＢＰの直下の再配線Ｍ４には伝わっても、絶縁膜ＩＬ４の存在により、そこから更に下層の配線Ｍ３には伝わりにくくなる。このため、バンプ電極ＢＰに応力が加わったときに、その悪影響が生じるのを抑制または防止することができる。従って、半導体装置の信頼性を、より向上させることができる。
このため、図２４〜図２６の平面レイアウトでは、ソース用バンプ電極ＢＰＳは、ソース用開口部ＯＰ１Ｓとは平面視で重ならない位置に配置し、ドレイン用バンプ電極ＢＰＤは、ドレイン用開口部ＯＰ１Ｄとは平面視で重ならない位置に配置している。すなわち、平面視において、ソース用再配線Ｍ４Ｓとソース配線Ｍ３Ｓとの接続領域にソース用バンプ電極ＢＰＳが重ならないようにし、また、ドレイン用再配線Ｍ４Ｄとドレイン配線Ｍ３Ｄとの接続領域にドレイン用バンプ電極ＢＰＤが重ならないようにしている。これにより、ソース用バンプ電極ＢＰＳやドレイン用バンプ電極ＢＰＤに応力が加わったときに、その悪影響が生じるのを抑制または防止することができる。
しかしながら、図２４〜図２６の平面レイアウトでは、ソース用バンプ電極ＢＰＳを、ソース用開口部ＯＰ１Ｓとは平面視で重ならない位置に配置し、ドレイン用バンプ電極ＢＰＤを、ドレイン用開口部ＯＰ１Ｄとは平面視で重ならない位置に配置したことに伴い、ソース用開口部ＯＰ１Ｓとドレイン用開口部ＯＰ１Ｄの平面寸法（平面積）が小さくなってしまう。これは、ソース配線Ｍ３Ｓのうち、ソース用バンプ電極ＢＰＳを配置した平面領域には、ソース用開口部ＯＰ１Ｓを配置できず、ドレイン配線Ｍ３Ｄのうち、ドレイン用バンプ電極ＢＰＤを配置した平面領域には、ドレイン用開口部ＯＰ１Ｄを配置できないためである。
特に、本実施の形態では、第３配線層にゲート配線Ｍ３Ｇを設けた分、ソース配線Ｍ３Ｓやドレイン配線Ｍ３Ｄの平面寸法(平面積)が小さくなる虞があり、また、ドライバ回路領域ＤＲに配線Ｍ３Ａ，Ｍ３Ｂを形成した場合は、ソース配線Ｍ３Ｓやドレイン配線Ｍ３Ｄの平面寸法(平面積)が更に小さくなる虞がある。
しかしながら、ソース抵抗やドレイン抵抗の低減のためには、ソース用開口部ＯＰ１Ｓやドレイン用開口部ＯＰ１Ｄの平面寸法（平面積）は、大きくした方が好ましい。これを考慮した平面レイアウトが図２７〜図２９に示されている。
図２７〜図３０は、第３および第４配線層の平面レイアウトの第５変形例の説明図である。図２７には、第３配線層（Ｍ３）の平面レイアウトが示され、図２８には、第４配線層（Ｍ４）の平面レイアウトが示され、図２９には、図２７と図２８とを重ねたものが示されている。また、図３０は、図２８のＡ８−Ａ８線の位置での断面図にほぼ対応している。なお、図２７の第３配線層（Ｍ３）の平面レイアウトは、上記図２３および図２４と同じである。
上記図２４〜図２６の平面レイアウトと同様に、図２７〜図３０の平面レイアウトにおいても、ソース用バンプ電極ＢＰＳは、ソース用開口部ＯＰ１Ｓとは平面視で重ならない位置に配置し、ドレイン用バンプ電極ＢＰＤは、ドレイン用開口部ＯＰ１Ｄとは平面視で重ならない位置に配置している。すなわち、平面視において、ソース用再配線Ｍ４Ｓとソース配線Ｍ３Ｓとの接続領域に、ソース用バンプ電極ＢＰＳが重ならないようにし、また、ドレイン用再配線Ｍ４Ｄとドレイン配線Ｍ３Ｄとの接続領域に、ドレイン用バンプ電極ＢＰＤが重ならないようにしている。これにより、ソース用バンプ電極ＢＰＳやドレイン用バンプ電極ＢＰＤに応力が加わったときに、その悪影響が生じるのを抑制または防止することができる。
なお、ソース用開口部ＯＰ１Ｓから露出するソース配線Ｍ３Ｓにソース用再配線Ｍ４Ｓが接続され、また、ドレイン用開口部ＯＰ１Ｄから露出するドレイン配線Ｍ３Ｄにドレイン用再配線Ｍ４Ｄが接続されている。このため、平面視において、ソース用再配線Ｍ４Ｓとソース配線Ｍ３Ｓとの接続領域は、ソース用開口部ＯＰ１Ｓと一致し、また、ドレイン用再配線Ｍ４Ｄとドレイン配線Ｍ３Ｄとの接続領域は、ドレイン用開口部ＯＰ１Ｄと一致している。このため、上記図２４〜図２６の平面レイアウトと図２７〜図３０の平面レイアウトでは、ソース用バンプ電極ＢＰＳがソース用開口部ＯＰ１Ｓと平面視で重ならないが、それは、平面視において、ソース用再配線Ｍ４Ｓとソース配線Ｍ３Ｓとの接続領域にソース用バンプ電極ＢＰＳが重ならないことに対応している。また、上記図２４〜図２６の平面レイアウトと図２７〜図３０の平面レイアウトでは、ドレイン用バンプ電極ＢＰＤがドレイン用開口部ＯＰ１Ｄと平面視で重ならないが、それは、平面視において、ドレイン用再配線Ｍ４Ｄとドレイン配線Ｍ３Ｄとの接続領域にドレイン用バンプ電極ＢＰＤが重ならないことに対応している。
しかしながら、上記図２４〜図２６の平面レイアウトとは異なり、図２７〜図３０の平面レイアウトでは、ソース用バンプ電極ＢＰＳは、第３配線層に形成された、ソース用バンプ電極ＢＰＳとは異なる電位の配線Ｍ３と平面視で重なっている。また、ドレイン用バンプ電極ＢＰＤは、第３配線層に形成された、ドレイン用バンプ電極ＢＰＤとは異なる電位の配線Ｍ３と平面視で重なっている。
別の見方をすると、図２７〜図３０の平面レイアウトでは、ソース用バンプ電極ＢＰＳは、第３配線層に形成された、ソース配線Ｍ３Ｓ以外の配線Ｍ３と平面視で重なっている。また、ドレイン用バンプ電極ＢＰＤは、第３配線層に形成された、ドレイン配線Ｍ３Ｄ以外の配線Ｍ３と平面視で重なっている。
つまり、ソース配線Ｍ３Ｓに接続されたソース用再配線Ｍ４Ｓを、ソース用バンプ電極ＢＰＳとは異なる電位の配線Ｍ３（あるいはソース配線Ｍ３Ｓ以外の配線Ｍ３）上にも延在させるとともに、ソース用再配線Ｍ４Ｓ上に形成したソース用バンプ電極ＢＰＳが、ソース用バンプ電極ＢＰＳとは異なる電位の配線Ｍ３（あるいはソース配線Ｍ３Ｓ以外の配線Ｍ３）と平面視で重なるようにしている。また、ドレイン配線Ｍ３Ｄに接続されたドレイン用再配線Ｍ４Ｄを、ドレイン用バンプ電極ＢＰＤとは異なる電位の配線Ｍ３（あるいはドレイン配線Ｍ３Ｄ以外の配線Ｍ３）上にも延在させるとともに、ドレイン用再配線Ｍ４Ｄ上に形成したドレイン用バンプ電極ＢＰＤが、ドレイン用バンプ電極ＢＰＤとは異なる電位の配線Ｍ３（あるいはドレイン配線Ｍ３Ｄ以外の配線Ｍ３）と平面視で重なるようにしている。
図２７〜図３０の場合は、ソース用バンプ電極ＢＰＳは、具体的には、配線Ｍ３Ｂに平面視で重なっており、この配線Ｍ３Ｂは、第３配線層に形成された配線Ｍ３であり、かつ、ソース用バンプ電極ＢＰＳとは異なる電位の配線Ｍ３（あるいはソース配線Ｍ３Ｓ以外の配線Ｍ３）である。また、図２７〜図３０の場合は、ドレイン用バンプ電極ＢＰＤは、具体的には、ゲート配線Ｍ３Ｇおよび配線Ｍ３Ｂに平面視で重なっており、このゲート配線Ｍ３Ｇおよび配線Ｍ３Ｂは、第３配線層に形成された配線Ｍ３であり、かつ、ドレイン用バンプ電極ＢＰＤとは異なる電位の配線Ｍ３（あるいはドレイン配線Ｍ３Ｄ以外の配線Ｍ３）である。
上記図２４〜図２６の平面レイアウトのように、ソース用バンプ電極ＢＰＳとソース配線Ｍ３Ｓとの重なり領域が大きいと、ソース用開口部ＯＰ１Ｓの面積（すなわちソース用再配線Ｍ４Ｓとソース配線Ｍ３Ｓの接続面積）が抑制されてしまう。また、ドレイン用バンプ電極ＢＰＤとドレイン配線Ｍ３Ｄとの重なり領域が大きいと、ドレイン用開口部ＯＰ１Ｄの面積（すなわちドレイン用再配線Ｍ４Ｄとドレイン配線Ｍ３Ｄの接続面積）が抑制されてしまう。
それに対して、図２７〜図３０の平面レイアウトでは、ソース用バンプ電極ＢＰＳが、ソース用バンプ電極ＢＰＳとは異なる電位の配線Ｍ３（あるいはソース配線Ｍ３Ｓ以外の配線Ｍ３）と平面視で重なるようにしたことで、ソース用バンプ電極ＢＰＳとソース配線Ｍ３Ｓとの重なり領域の面積を小さくするか、あるはゼロにすることができる。これにより、ソース用開口部ＯＰ１Ｓの面積を大きくすることができ、ソース用再配線Ｍ４Ｓとソース配線Ｍ３Ｓの接続面積を大きくすることができる。従って、ソース抵抗を、より低減することができる。また、ドレイン用バンプ電極ＢＰＤが、ドレイン用バンプ電極ＢＰＤとは異なる電位の配線Ｍ３（あるいはドレイン配線Ｍ３Ｄ以外の配線Ｍ３）と平面視で重なるようにしたことで、ドレイン用バンプ電極ＢＰＤとドレイン配線Ｍ３Ｄとの重なり領域の面積を小さくするか、あるはゼロにすることができる。これにより、ドレイン用開口部ＯＰ１Ｄの面積を大きくすることができ、ドレイン用再配線Ｍ４Ｄとドレイン配線Ｍ３Ｄの接続面積を大きくすることができる。従って、ドレイン抵抗を、より低減することができる。
また、ソース用バンプ電極ＢＰＳとは異なる電位の配線Ｍ３（あるいはソース配線Ｍ３Ｓ以外の配線Ｍ３）と平面視で重なるようにソース用バンプ電極ＢＰＳを配置すれば、ソース用バンプ電極ＢＰＳの配置位置の自由度を高めることができる。また、ドレイン用バンプ電極ＢＰＤとは異なる電位の配線Ｍ３（あるいはドレイン配線Ｍ３Ｄ以外の配線Ｍ３）と平面視で重なるようにドレイン用バンプ電極ＢＰＤを配置すれば、ドレイン用バンプ電極ＢＰＤの配置位置の自由度を高めることができる。これにより、半導体装置ＣＰを搭載する配線基板（上記配線基板ＰＣに相当）の設計の自由度も高めることができる。
なお、ゲート配線Ｍ３Ｇおよび配線Ｍ３Ｂは、ソース用バンプ電極ＢＰＳとは異なる電位の配線Ｍ３（あるいはソース配線Ｍ３Ｓ以外の配線Ｍ３）であり、かつ、ドレイン用バンプ電極ＢＰＤとは異なる電位の配線Ｍ３（あるいはドレイン配線Ｍ３Ｄ以外の配線Ｍ３）でもある。また、配線Ｍ３Ａおよびソース配線Ｍ３Ｓは、ドレイン用バンプ電極ＢＰＤとは異なる電位の配線Ｍ３（あるいはドレイン配線Ｍ３Ｄ以外の配線Ｍ３）である。また、ドレイン配線Ｍ３Ｄは、ソース用バンプ電極ＢＰＳとは異なる電位の配線Ｍ３（あるいはソース配線Ｍ３Ｓ以外の配線Ｍ３）である。
図３１および図３２は、第３および第４配線層の平面レイアウトの第６変形例の説明図である。図３１には、第３配線層（Ｍ３）の平面レイアウトが示され、図３２には、第４配線層（Ｍ４）の平面レイアウトが示されている。図３１と図３２とを重ねた場合の図は、図面が見づらくなるため示していないが、ドレイン用バンプ電極ＢＰＤとドレイン用開口部ＯＰ１Ｄとソース用開口部ＯＰ１Ｓとについては、図３２だけでなく、図３１にも示している。このため、第３配線層（Ｍ３）と第４配線層（Ｍ４）とドレイン用バンプ電極ＢＰＤとドレイン用開口部ＯＰ１Ｄとソース用開口部ＯＰ１Ｓとの相対的な位置関係については、図３１と図３２とを比べて見ることで、理解することができる。
ソース配線Ｍ３Ｓ、ドレイン配線Ｍ３Ｄ、ゲート配線Ｍ３Ｇおよび配線Ｍ３Ａ，Ｍ３Ｂの平面レイアウトについては、図３１の場合も、上記図２３、図２４およびと図２７の場合と基本的には同じである。
図３１および図３２の平面レイアウトでは、複数のドレイン配線Ｍ３Ｄに対して、共通のドレイン用再配線Ｍ４Ｄが接続されている。すなわち、複数のドレイン配線Ｍ３Ｄに対して、１つの（一繋がりの）ドレイン用再配線Ｍ４Ｄが設けられている。そして、その１つのドレイン用再配線Ｍ４Ｄが複数のドレイン配線Ｍ３Ｄのそれぞれの一部と平面視で重なっており、ドレイン用再配線Ｍ４Ｄと各ドレイン配線Ｍ３Ｄとの重なり領域にドレイン用開口部ＯＰ１Ｄが配置され、各ドレイン用開口部ＯＰ１Ｄでドレイン用再配線Ｍ４Ｄが各ドレイン配線Ｍ３Ｄと接して電気的に接続されている。これにより、複数のドレイン配線Ｍ３Ｄが、共通のドレイン用再配線Ｍ４Ｄに電気的に接続されている。
そして、図３１および図３２の平面レイアウトでは、複数のドレイン配線Ｍ３Ｄに接続された共通のドレイン用再配線Ｍ４Ｄ上に、複数のドレイン用バンプ電極ＢＰＤが形成されている。これにより、１つの（共通の）ドレイン用再配線Ｍ４Ｄ上に形成された複数のドレイン用バンプ電極ＢＰＤは、その１つの（共通の）ドレイン用再配線Ｍ４Ｄを介して、複数のドレイン配線Ｍ３Ｄに電気的に接続されている。
上記図２７〜図３０の平面レイアウトの場合と同様に、図３１および図３２の平面レイアウトの場合も、複数のドレイン用バンプ電極ＢＰＤが形成されているが、それら複数のドレイン用バンプ電極ＢＰＤは、ドレイン用バンプ電極ＢＰＤとは異なる電位の配線Ｍ３（あるいはドレイン配線Ｍ３Ｄ以外の配線Ｍ３）と平面視で重なるドレイン用バンプ電極ＢＰＤを含んでいる。具体的には、図２７〜図３０の場合は、ゲート配線Ｍ３Ｇおよびソース配線Ｍ３Ｓに平面視で重なるドレイン用バンプ電極ＢＰＤや、ソース配線Ｍ３Ｓおよび配線Ｍ３Ａ，Ｍ３Ｂに平面視で重なるドレイン用バンプ電極ＢＰＤがある。これらソース配線Ｍ３Ｓおよび配線Ｍ３Ａ，Ｍ３Ｂは、第３配線層に形成された配線Ｍ３であり、かつ、ドレイン用バンプ電極ＢＰＤとは異なる電位の配線Ｍ３（あるいはドレイン配線Ｍ３Ｄ以外の配線Ｍ３）である。これにより、上記図２７〜図３０を参照して説明したのと基本的には同様の効果を得ることができる。
なお、図３１および図３２には、ソース用バンプ電極ＢＰＳは示されていないが、実際には図３２に示される領域よりも外側（例えば図３２の右側領域）にもソース用再配線Ｍ４Ｓが延在し、そのソース用再配線Ｍ４Ｓ上にソース用バンプ電極ＢＰＳが配置されている。すなわち、複数のソース配線Ｍ３Ｓに対して、１つの（共通の）ソース用再配線Ｍ４Ｓが接続され、その１つの（共通の）ソース用再配線Ｍ４Ｓ上に複数のソース用バンプ電極ＢＰＳが形成され、それら複数のソース用バンプ電極ＢＰＳは、その１つの（共通の）ソース用再配線Ｍ４Ｓを介して、複数のソース配線Ｍ３Ｓに電気的に接続されている。そして、それら複数のソース用バンプ電極ＢＰＳは、ドレイン用バンプ電極ＢＰＤとは異なる電位の配線Ｍ３（あるいはドレイン配線Ｍ３Ｄ以外の配線Ｍ３）と平面視で重なるソース用バンプ電極ＢＰＳを含んでいる。
図３３および図３４は、半導体装置（半導体チップ）ＣＰ全体の平面レイアウトの一例を示す平面図である。図３３には、半導体装置ＣＰに形成された回路ブロックのレイアウトの一例が示されており、図３４には、図３３の回路ブロックのレイアウトを採用した場合のバンプ電極ＢＰのレイアウトの一例が示されている。
図３３のレイアウトの場合、半導体装置ＣＰには、制御回路形成領域ＣＲと、ドライバ回路領域ＤＲ１１，ＤＲ１２と、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１，ＬＲ１２ａ，ＬＲ１２ｂとが設けられている。
ドライバ回路領域ＤＲ１１，ＤＲ１２は、それぞれ上記ドライバ回路領域ＤＲに対応するものである。但し、ドライバ回路領域ＤＲ１１は、上記ドライバ回路ＤＲ１が形成されたドライバ回路領域ＤＲであり、ドライバ回路領域ＤＲ１２は、上記ドライバ回路ＤＲ２が形成されたドライバ回路領域ＤＲである。また、制御回路形成領域ＣＲは、上記制御回路ＣＣのうち、ドライバ回路ＤＲ１，ＤＲ２以外の部分(例えば上記制御回路ＣＴＣ)が形成された領域である。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１，ＬＲ１２ａ，ＬＲ１２ｂは、それぞれ上記ＬＤＭＯＳＦＥＴ形成領域ＬＲに対応するものである。
但し、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１は、パワーＭＯＳトランジスタＱＨを構成する複数の単位ＬＤＭＯＳＦＥＴ１０ａが形成されたＬＤＭＯＳＦＥＴ形成領域ＬＲであり、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂは、パワーＭＯＳトランジスタＱＬを構成する複数の単位ＬＤＭＯＳＦＥＴ１０ａが形成されたＬＤＭＯＳＦＥＴ形成領域ＬＲである。ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１に形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａが並列に接続されることにより、パワーＭＯＳトランジスタＱＨが形成され、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａが並列に接続されることにより、パワーＭＯＳトランジスタＱＬが形成されている。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１には、互いに並列に接続されてパワーＭＯＳトランジスタＱＨを構成する複数の単位ＬＤＭＯＳＦＥＴ１０ａが形成されており、また、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂには、互いに並列に接続されてパワーＭＯＳトランジスタＱＬを構成する複数の単位ＬＤＭＯＳＦＥＴ１０ａが形成されている。
図３３の場合、パワーＭＯＳトランジスタＱＨが形成された領域であるＬＤＭＯＳＦＥＴ形成領域ＬＲ１１と、パワーＭＯＳトランジスタＱＨを制御するドライバ回路ＤＲ１が形成された領域であるドライバ回路領域ＤＲ１１とが、隣り合うように（具体的にはＹ方向に隣り合うように）配置されている。また、パワーＭＯＳトランジスタＱＬを制御するドライバ回路ＤＲ２が形成された領域であるドライバ回路領域ＤＲ１２を挟むように、パワーＭＯＳトランジスタＱＬが形成された領域であるＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂが配置されている。
各ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１，ＬＲ１２ａ，ＬＲ１２ｂには、複数の単位ＬＤＭＯＳＦＥＴ１０ａ、ソース配線Ｍ１Ｓ，Ｍ２Ｓ，Ｍ３Ｓ、ドレイン配線Ｍ１Ｄ，Ｍ２Ｄ，Ｍ３Ｄ、ゲート配線Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３ＧおよびプラグＰ１Ｓ，Ｐ１Ｄ，Ｐ１Ｇ，Ｐ２Ｓ，Ｐ２Ｄ，Ｐ２Ｇ，Ｐ３Ｓ，Ｐ３Ｄ，Ｐ３Ｇが形成されている。これらの構成およびレイアウトについては、上述したＬＤＭＯＳＦＥＴ形成領域ＬＲにおける構成およびレイアウトを適用することができる。
従って、各ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１，ＬＲ１２ａ，ＬＲ１２ｂにおいて、そこに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース領域（ｎ＋型半導体領域ＳＲ）同士は、ソース配線Ｍ１Ｓ，Ｍ２Ｓ，Ｍ３Ｓを介して互いに電気的に接続され、ドレイン領域（ｎ＋型半導体領域ＨＤ）同士はドレイン配線Ｍ１Ｄ，Ｍ２Ｄ，Ｍ３Ｄを介して互いに電気的に接続されている。
すなわち、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１に形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース領域同士は、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１に形成されたソース配線Ｍ１Ｓ，Ｍ２Ｓ，Ｍ３Ｓを介して互いに電気的に接続され、ドレイン領域同士は、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１に形成されたドレイン配線Ｍ１Ｄ，Ｍ２Ｄ，Ｍ３Ｄを介して互いに電気的に接続されている。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース領域同士は、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａに形成されたソース配線Ｍ１Ｓ，Ｍ２Ｓ，Ｍ３Ｓを介して互いに電気的に接続され、ドレイン領域同士は、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａに形成されたドレイン配線Ｍ１Ｄ，Ｍ２Ｄ，Ｍ３Ｄを介して互いに電気的に接続されている。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ｂに形成された複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース領域同士は、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ｂに形成されたソース配線Ｍ１Ｓ，Ｍ２Ｓ，Ｍ３Ｓを介して互いに電気的に接続され、ドレイン領域同士は、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ｂに形成されたドレイン配線Ｍ１Ｄ，Ｍ２Ｄ，Ｍ３Ｄを介して互いに電気的に接続されている。
そして、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１に形成された複数のゲート電極ＧＥは、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１に形成されたゲート配線Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇを介して互いに電気的に接続されるとともに、ドライバ回路領域ＤＲ１１に形成されているドライバ回路ＤＲ１に接続されている。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａに形成された複数のゲート電極ＧＥは、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａに形成されたゲート配線Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇを介して互いに電気的に接続されるとともに、ドライバ回路領域ＤＲ１２に形成されているドライバ回路ＤＲ２に接続されている。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ｂに形成された複数のゲート電極ＧＥは、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ｂに形成されたゲート配線Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇを介して互いに電気的に接続されるとともに、ドライバ回路領域ＤＲ１２に形成されているドライバ回路ＤＲ２に接続されている。
なお、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａとＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ｂとには、どちらもパワーＭＯＳトランジスタＱＬ用の複数の単位ＬＤＭＯＳＦＥＴ１０ａが形成されており、両領域（ＬＲ１２ａ，ＬＲ１２ｂ）の複数の単位ＬＤＭＯＳＦＥＴ１０ａが並列に接続されることにより、パワーＭＯＳトランジスタＱＬが形成される。
このため、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａに形成されたソース配線Ｍ３Ｓと、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ｂに形成されたソース配線Ｍ３Ｓとは、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂの両方にわたって延在する共通のソース用再配線Ｍ４Ｓを介して電気的に接続されている。これにより、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａの複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース領域と、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ｂの複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース領域とは、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂのそれぞれに形成されたソース配線Ｍ１Ｓ，Ｍ２Ｓ，Ｍ３Ｓと、共通のソース用再配線Ｍ４Ｓとを介して互いに電気的に接続される。
また、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａに形成されたドレイン配線Ｍ３Ｄと、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ｂに形成されたドレイン配線Ｍ３Ｄとは、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂの両領域にわたって延在する共通のドレイン用再配線Ｍ４Ｄを介して電気的に接続されている。これにより、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａの複数の単位ＬＤＭＯＳＦＥＴ１０ａのドレイン領域と、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ｂの複数の単位ＬＤＭＯＳＦＥＴ１０ａのドレイン領域とは、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂのそれぞれに形成されたドレイン配線Ｍ１Ｄ，Ｍ２Ｄ，Ｍ３Ｄと、共通のドレイン用再配線Ｍ４Ｄとを介して互いに電気的に接続される。
また、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａに形成されたゲート配線Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇと、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ｂに形成されたゲート配線Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇとは、第１〜第３配線層（配線Ｍ１，Ｍ２，Ｍ３）のうちのいずれか１層以上の配線（Ｍ１，Ｍ２，Ｍ３）を介して、電気的に接続されている。これにより、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａに形成された複数のゲート電極ＧＥと、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ｂに形成された複数のゲート電極ＧＥとは、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂのそれぞれに形成されたゲート配線Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇと、第１〜第３配線層（配線Ｍ１，Ｍ２，Ｍ３）のうちの１層以上の配線とを介して、互いに電気的に接続される。
また、上記図１の回路図からも分かるように、パワーＭＯＳトランジスタＱＨのソースとパワーＭＯＳトランジスタＱＬのドレインとは電気的に接続されている。このため、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１に形成されたソース配線Ｍ３Ｓと、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂに形成されたドレイン配線Ｍ３Ｄとは、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１，ＬＲ１２ａ，ＬＲ１２ｂにわたって延在する再配線Ｍ４を介して電気的に接続されている。この再配線Ｍ４は、パワーＭＯＳトランジスタＱＨ用のソース用再配線Ｍ４ＳとパワーＭＯＳトランジスタＱＬ用のドレイン用再配線Ｍ４Ｄとを兼ねた共通の再配線Ｍ４である。これにより、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１の複数の単位ＬＤＭＯＳＦＥＴ１０ａのソース領域と、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂの複数の単位ＬＤＭＯＳＦＥＴ１０ａのドレイン領域とは、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１のソース配線Ｍ１Ｓ，Ｍ２Ｓ，Ｍ３Ｓと、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂのドレイン配線Ｍ１Ｄ，Ｍ２Ｄ，Ｍ３Ｄと、再配線Ｍ４とを介して、互いに電気的に接続される。
なお、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１に形成されているゲート電極ＧＥとＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂに形成されているゲート電極ＧＥとは、導体では繋がっていない。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１に形成されているドレイン領域とＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂに形成されているソース領域とは、導体では繋がっていない。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１に形成されているソース領域とＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂに形成されているソース領域とは、導体では繋がっていない。また、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１に形成されているドレイン領域とＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂに形成されているドレイン領域とは、導体では繋がっていない。
図３４では、半導体装置ＣＰにおけるバンプ電極ＢＰのレイアウトの一例が示されている。図３４において、符号Ｄを付したバンプ電極ＢＰは、パワーＭＯＳトランジスタＱＨのドレイン（すなわちＬＤＭＯＳＦＥＴ形成領域ＬＲ１１の複数のドレイン領域）に接続されたドレイン用バンプ電極ＢＰＤに対応している。この符号Ｄを付したバンプ電極ＢＰは複数設けられており、共通のドレイン用再配線Ｍ４Ｄ上に形成され、その共通のドレイン用再配線Ｍ４Ｄを介して、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１に形成された複数のドレイン配線Ｍ３Ｄに電気的に接続されている。
また、図３４において、符号Ｓを付したバンプ電極ＢＰは、パワーＭＯＳトランジスタＱＬのソース（すなわちＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂの複数のソース領域）に接続されたソース用バンプ電極ＢＰＳに対応している。この符号Ｓを付したバンプ電極ＢＰは複数設けられており、共通のソース用再配線Ｍ４Ｓ上に形成され、その共通のソース用再配線Ｍ４Ｓを介して、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂに形成された複数のソース配線Ｍ３Ｓに電気的に接続されている。
また、図３４において、符号ＳＤを付したバンプ電極ＢＰは、パワーＭＯＳトランジスタＱＨのソース（すなわちＬＤＭＯＳＦＥＴ形成領域ＬＲ１１の複数のソース領域）に接続されたソース用バンプ電極ＢＰＳと、パワーＭＯＳトランジスタＱＬのドレイン（すなわちＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，１２ｂの複数のドレイン領域）に接続されたドレイン用バンプ電極ＢＰＤとを兼ねている。この符号ＳＤを付したバンプ電極ＢＰは複数設けられており、パワーＭＯＳトランジスタＱＨ用のソース用再配線Ｍ４ＳとパワーＭＯＳトランジスタＱＬ用のドレイン用再配線Ｍ４Ｄとを兼ねた共通の再配線（Ｍ４）上に形成されている。そして、符号ＳＤを付した複数のバンプ電極ＢＰは、その共通の再配線（Ｍ４）を介して、ＬＤＭＯＳＦＥＴ形成領域ＬＲ１１に形成された複数のソース配線Ｍ３ＳとＬＤＭＯＳＦＥＴ形成領域ＬＲ１２ａ，ＬＲ１２ｂに形成された複数のドレイン配線Ｍ３Ｄに電気的に接続されている。
図３３および図３４に示されるようなレイアウトを有する半導体装置ＣＰにおいても、上記図２〜図３２を参照して説明したような構成を適用することで、上述したような効果を得ることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１０ 単位セル
１０ａ 単位ＬＤＭＯＳＦＥＴ
１１ ＵＢＭ膜
ＢＤ 接合材
ＢＰ バンプ電極
ＢＰＳ ソース用バンプ電極
ＢＰＤ ドレイン用バンプ電極
Ｃ１ コンデンサ
ＣＣ，ＣＴＣ 制御回路
ＣＰ 半導体装置（半導体チップ）
ＣＲ 制御回路形成領域
Ｄ１，Ｄ２ ドレイン
ＤＫ１，ＤＫ２ 導電経路
ＤＲ，ＤＲ１１，ＤＲ１２ ドライバ回路領域
ＤＲ１，ＤＲ２ ドライバ回路
ＥＰ 電子部品
ＧＥ ゲート電極
ＧＮＤ 基準電位（グランド電位）
ＨＤ ｎ＋型半導体領域
Ｉ１，Ｉ２ 電流
ＩＬ，ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４ 絶縁膜
Ｌ１ コイル
ＬＤ 負荷
ＬＲ，ＬＲ１１，ＬＲ１２ａ，ＬＲ１２ｂ ＬＤＭＯＳＦＥＴ形成領域
Ｍ１，Ｍ２，Ｍ３ 配線
Ｍ４ 再配線
Ｍ１Ｄ，Ｍ２Ｄ，Ｍ３Ｄ ドレイン配線
Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇ ゲート配線
Ｍ１Ｇ１，Ｍ１Ｇ２，Ｍ２Ｇ１，Ｍ２Ｇ２ ゲート配線
Ｍ３Ｇ１，Ｍ３Ｇ２，Ｍ３Ｇ３，Ｍ３Ｇ４ ゲート配線部
Ｍ１Ｓ，Ｍ２Ｓ，Ｍ３Ｓ ソース配線
Ｍ４Ｄ ドレイン用再配線
Ｍ４Ｓ ソース用再配線
ＮＤ 出力ノード
ＮＷ ｎ型半導体領域
ＯＰ１，ＯＰ２ 開口部
ＯＰ１Ｓ，ＯＰ２Ｓ ソース用開口部
ＯＰ１Ｄ，ＯＰ２Ｄ ドレイン用開口部
Ｐ１Ｄ，Ｐ２Ｄ，Ｐ３Ｄ ドレイン用プラグ（プラグ）
Ｐ１Ｇ，Ｐ２Ｇ，Ｐ３Ｇ ゲート用プラグ（プラグ）
Ｐ１Ｓ，Ｐ２Ｓ，Ｐ３Ｓ ソース用プラグ（プラグ）
ＰＡ 絶縁膜
ＰＣ 配線基板
ＰＣ１ 上面
ＰＣ２ 下面
ＰＫＧ 半導体装置
ＰＲ ｐ＋型半導体領域
ＰＷ ｐ型半導体領域
ＱＬ，ＱＨ パワーＭＯＳトランジスタ（パワーＭＯＳＦＥＴ）
Ｓ１，Ｓ２ ソース
ＳＢ 半導体基板
ＳＲ ｎ＋型半導体領域
Ｔ１，Ｔ２，Ｔ３，Ｔ４ 厚み
ＴＥ１，ＴＥ２，ＴＥ３，ＴＥ４ 端子
ＴＭ１，ＴＭ２ 端子
Ｖｏｕｔ 出力電圧
１０ａ 単位ＬＤＭＯＳＦＥＴ
１１ ＵＢＭ膜
ＢＤ 接合材
ＢＰ バンプ電極
ＢＰＳ ソース用バンプ電極
ＢＰＤ ドレイン用バンプ電極
Ｃ１ コンデンサ
ＣＣ，ＣＴＣ 制御回路
ＣＰ 半導体装置（半導体チップ）
ＣＲ 制御回路形成領域
Ｄ１，Ｄ２ ドレイン
ＤＫ１，ＤＫ２ 導電経路
ＤＲ，ＤＲ１１，ＤＲ１２ ドライバ回路領域
ＤＲ１，ＤＲ２ ドライバ回路
ＥＰ 電子部品
ＧＥ ゲート電極
ＧＮＤ 基準電位（グランド電位）
ＨＤ ｎ＋型半導体領域
Ｉ１，Ｉ２ 電流
ＩＬ，ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４ 絶縁膜
Ｌ１ コイル
ＬＤ 負荷
ＬＲ，ＬＲ１１，ＬＲ１２ａ，ＬＲ１２ｂ ＬＤＭＯＳＦＥＴ形成領域
Ｍ１，Ｍ２，Ｍ３ 配線
Ｍ４ 再配線
Ｍ１Ｄ，Ｍ２Ｄ，Ｍ３Ｄ ドレイン配線
Ｍ１Ｇ，Ｍ２Ｇ，Ｍ３Ｇ ゲート配線
Ｍ１Ｇ１，Ｍ１Ｇ２，Ｍ２Ｇ１，Ｍ２Ｇ２ ゲート配線
Ｍ３Ｇ１，Ｍ３Ｇ２，Ｍ３Ｇ３，Ｍ３Ｇ４ ゲート配線部
Ｍ１Ｓ，Ｍ２Ｓ，Ｍ３Ｓ ソース配線
Ｍ４Ｄ ドレイン用再配線
Ｍ４Ｓ ソース用再配線
ＮＤ 出力ノード
ＮＷ ｎ型半導体領域
ＯＰ１，ＯＰ２ 開口部
ＯＰ１Ｓ，ＯＰ２Ｓ ソース用開口部
ＯＰ１Ｄ，ＯＰ２Ｄ ドレイン用開口部
Ｐ１Ｄ，Ｐ２Ｄ，Ｐ３Ｄ ドレイン用プラグ（プラグ）
Ｐ１Ｇ，Ｐ２Ｇ，Ｐ３Ｇ ゲート用プラグ（プラグ）
Ｐ１Ｓ，Ｐ２Ｓ，Ｐ３Ｓ ソース用プラグ（プラグ）
ＰＡ 絶縁膜
ＰＣ 配線基板
ＰＣ１ 上面
ＰＣ２ 下面
ＰＫＧ 半導体装置
ＰＲ ｐ＋型半導体領域
ＰＷ ｐ型半導体領域
ＱＬ，ＱＨ パワーＭＯＳトランジスタ（パワーＭＯＳＦＥＴ）
Ｓ１，Ｓ２ ソース
ＳＢ 半導体基板
ＳＲ ｎ＋型半導体領域
Ｔ１，Ｔ２，Ｔ３，Ｔ４ 厚み
ＴＥ１，ＴＥ２，ＴＥ３，ＴＥ４ 端子
ＴＭ１，ＴＭ２ 端子
Ｖｏｕｔ 出力電圧
Claims (12)
- 半導体基板と、
前記半導体基板の主面の第１ＭＩＳＦＥＴ形成領域に形成され、互いに並列に接続されてパワーＭＩＳＦＥＴを構成する複数の単位ＭＩＳＦＥＴ素子と、
前記半導体基板の前記主面の第１制御回路形成領域に形成され、前記パワーＭＩＳＦＥＴのゲート電圧を制御する制御回路と、
前記半導体基板上に形成された、同種の金属材料からなる複数の配線層を有する配線構造と、
を有し、
前記第１ＭＩＳＦＥＴ形成領域に形成された前記複数の単位ＭＩＳＦＥＴ素子のゲート電極同士は、前記複数の配線層の全ての配線層にそれぞれ形成されたゲート配線を介して互いに電気的に接続され、
前記第１ＭＩＳＦＥＴ形成領域に形成された前記複数の単位ＭＩＳＦＥＴ素子のソース領域同士は、前記複数の配線層の全ての配線層にそれぞれ形成されたソース配線を介して互いに電気的に接続され、
前記第１ＭＩＳＦＥＴ形成領域に形成された前記複数の単位ＭＩＳＦＥＴ素子のドレイン領域同士は、前記複数の配線層の全ての配線層にそれぞれ形成されたドレイン配線を介して互いに電気的に接続され、
前記複数の配線層のうちの最上層の配線層において、前記ソース配線と前記ドレイン配線との間に前記ゲート配線が配置されている、半導体装置。 - 請求項１記載の半導体装置において、
前記複数の配線層のうちの前記最上層の配線層における配線厚みは、前記複数の配線層のうちの前記最上層の配線層以外の配線層における配線厚みよりも大きい、半導体装置。 - 請求項２記載の半導体装置において、
前記最上層の配線層に形成された前記ゲート配線は、前記制御回路から前記第１ＭＩＳＦＥＴ形成領域に形成された複数の前記ゲート電極の少なくとも一部への導電経路として機能する、半導体装置。 - 請求項３記載の半導体装置において、
前記複数の配線層のそれぞれは、アルミニウム配線層である、半導体装置。 - 請求項１記載の半導体装置において、
前記複数の配線層のうちのいずれかに形成された前記ゲート配線は、前記制御回路に接続されている、半導体装置。 - 請求項１記載の半導体装置において、
外部端子として機能するソース用バンプ電極とドレイン用バンプ電極とを更に有し、
前記ソース用バンプ電極は、前記複数の配線層のそれぞれに形成された前記ソース配線を介して、前記複数の単位ＭＩＳＦＥＴ素子の前記ソース領域に電気的に接続され、
前記ドレイン用バンプ電極は、前記複数の配線層のそれぞれに形成された前記ドレイン配線を介して、前記複数の単位ＭＩＳＦＥＴ素子の前記ドレイン領域に電気的に接続されている、半導体装置。 - 請求項６記載の半導体装置において、
前記配線構造は、前記最上層の配線層よりも上層で、かつ前記複数の配線層とは異なる種類の金属材料からなる異種配線層を有し、
前記ソース用バンプ電極は、前記異種配線層に形成されたソース用異種配線上に形成され、前記ソース用異種配線を介して、前記複数の配線層のうちの前記最上層の配線層に形成された前記ソース配線に電気的に接続され、
前記ドレイン用バンプ電極は、前記異種配線層に形成されたドレイン用異種配線上に形成され、前記ドレイン用異種配線を介して、前記複数の配線層のうちの前記最上層の配線層に形成された前記ドレイン配線に電気的に接続されている、半導体装置。 - 請求項７記載の半導体装置において、
前記異種配線層は、銅配線層である、半導体装置。 - 請求項７記載の半導体装置において、
前記ソース用バンプ電極は、前記最上層の配線層に形成された、前記ソース用バンプ電極とは異なる電位の配線と平面視で重なっている、半導体装置。 - 請求項７記載の半導体装置において、
前記ドレイン用バンプ電極は、前記最上層の配線層に形成された、前記ドレイン用バンプ電極とは異なる電位の配線と平面視で重なっている、半導体装置。 - 請求項７記載の半導体装置において、
前記ソース用異種配線と前記最上層の配線層に形成された前記ソース配線との接続領域に、前記ソース用バンプ電極が平面視で重なっておらず、
前記ドレイン用異種配線と前記最上層の配線層に形成された前記ドレイン配線との接続領域に、前記ドレイン用バンプ電極が平面視で重なっていない、半導体装置。 - 半導体基板と、
前記半導体基板の主面の第１ＭＩＳＦＥＴ形成領域に形成され、互いに並列に接続されてパワーＭＩＳＦＥＴを構成する複数の単位ＭＩＳＦＥＴ素子と、
前記半導体基板の前記主面の第１制御回路形成領域に形成され、前記パワーＭＩＳＦＥＴのゲート電圧を制御する制御回路と、
前記半導体基板上に形成された、同種の金属材料からなる複数の配線層を有する配線構造と、
を有し、
前記第１ＭＩＳＦＥＴ形成領域に形成された前記複数の単位ＭＩＳＦＥＴ素子のゲート電極同士は、前記複数の配線層の全ての配線層にそれぞれ形成されたゲート配線を介して互いに電気的に接続され、
前記複数の配線層は、最下層の配線層である第１配線層と、前記第１配線層よりも上層の第２配線層と、前記第２配線層よりも上層の第３配線層とからなり、
前記複数の配線層のうちの最上層の配線層は、前記第３配線層であり、
前記第１配線層は、前記第１配線層に形成された前記ゲート配線である第１ゲート配線と、前記第１配線層に形成された第１ソース配線と、前記第１配線層に形成された第１ドレイン配線と、を含み、
前記第２配線層は、前記第２配線層に形成された前記ゲート配線である第２ゲート配線と、前記第２配線層に形成された第２ソース配線と、前記第２配線層に形成された第２ドレイン配線と、を含み、
前記第３配線層は、前記第３配線層に形成された前記ゲート配線である第３ゲート配線と、前記第３配線層に形成された第３ソース配線と、前記第３配線層に形成された第３ドレイン配線と、を含み、
前記第１ＭＩＳＦＥＴ形成領域に形成された前記複数の単位ＭＩＳＦＥＴ素子の前記ゲート電極同士は、前記第１ゲート配線、前記第２ゲート配線および前記第３ゲート配線を介して互いに電気的に接続され、
前記第１ＭＩＳＦＥＴ形成領域に形成された前記複数の単位ＭＩＳＦＥＴ素子のソース領域同士は、前記第１ソース配線、前記第２ソース配線および前記第３ソース配線を介して互いに電気的に接続され、
前記第１ＭＩＳＦＥＴ形成領域に形成された前記複数の単位ＭＩＳＦＥＴ素子のドレイン領域同士は、前記第１ドレイン配線、前記第２ドレイン配線および前記第３ドレイン配線を介して互いに電気的に接続され、
前記第１ＭＩＳＦＥＴ形成領域において、前記複数の単位ＭＩＳＦＥＴ素子の前記ゲート電極は、それぞれ第１方向に延在し、かつ前記第１方向に交差する第２方向に並んでおり、
前記第３ゲート配線は、前記第３ソース配線と前記第３ドレイン配線の間を前記第１方向に延在している、半導体装置。
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