JP4975507B2 - キャパシタ内蔵配線基板 - Google Patents
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Description
本発明はキャパシタ内蔵配線基板に関する。更に詳しくは、基板コア内に収容されたキャパシタを有し、半導体素子が搭載されることとなる配線基板に関する。
近年、半導体素子には次第に多くの回路ブロックが形成されるようになっている。また、半導体素子を複数搭載したパッケージであるマルチチップパッケージ（以下、単に「ＭＣＰ」という）の採用等も進められている。このような半導体素子及びパッケージにおいて、複数の回路ブロックに共通した電源を用いると、同時スイッチング時に大きな電圧の変動を生じてノイズとなり、電源を共用する複数の回路ブロック及び半導体素子に影響を及ぼすという問題がある。このため、電源の共用を低減する目的でデカップリングコンデンサが使用される。このような技術としては下記特許文献１が知られている。
特開２００５−３９２４３号公報
しかし、これらの複雑な半導体素子及びパッケージは、端子数も多く、更に、端子間距離も小さい傾向にあり、半導体素子とデカップリングコンデンサとの接続が複雑化する。更に、この接続はデカップリングコンデンサと半導体素子との配線距離を可能な限り短縮させて接続する必要がある。配線距離が長くなると特に高周波域では電源インピーダンスの増大を生じてしまうからである。
本発明は上記に鑑みてなされたものであり、製造が容易であって信頼性に優れ、半導体素子の能力をより引き出し易い配線基板を提供することを目的とする。
本発明は上記に鑑みてなされたものであり、製造が容易であって信頼性に優れ、半導体素子の能力をより引き出し易い配線基板を提供することを目的とする。
即ち、本発明は以下に示す通りである。
（１）基板コア部と、該基板コア部内に収容されたキャパシタ部と、プロセッサコア部を有する第１の半導体素子及び該第１の半導体素子と異なる他の半導体素子を搭載可能であり且つ少なくとも該キャパシタ部上に積層されたビルドアップ部と、を備えるキャパシタ内蔵配線基板であって、
上記キャパシタ部は、複数のキャパシタ機能部を有し、各々の該キャパシタ機能部に接続されて該キャパシタ部の外表面へ導出された複数の接続端子からなる接続端子群を備え、
上記接続端子群は、上記キャパシタ機能部のうちの第１のキャパシタ機能部に接続され且つ上記第１の半導体素子に電気的に接続可能な第１接続端子群と、該キャパシタ機能部のうちの第２のキャパシタ機能部に接続され且つ上記他の半導体素子に電気的に接続可能な第２接続端子群と、を含み、
上記第２接続端子群は、上記キャパシタ部の外表面において上記第１接続端子群に対してより外側に配置されており、
上記第２接続端子群は、上記キャパシタ部の外表面において該第１接続端子群を囲んで配置されていることを特徴とするキャパシタ内蔵配線基板（以下、この発明を「本第１発明」ともいう）。
（２）基板コア部と、該基板コア部内に収容されたキャパシタ部と、プロセッサコア部及び該プロセッサコア部以外の他の回路部を有する半導体素子を搭載可能であり且つ少なくとも該キャパシタ部上に積層されたビルドアップ部と、を備えるキャパシタ内蔵配線基板であって、
上記キャパシタ部は、複数のキャパシタ機能部を有し、各々の該キャパシタ機能部に接続されて該キャパシタ部の外表面へ導出された複数の接続端子からなる接続端子群を備え、
上記接続端子群は、上記キャパシタ機能部のうちの第１のキャパシタ機能部に接続され且つ上記プロセッサコア部に電気的に接続可能な第１接続端子群と、該キャパシタ機能部のうちの第２のキャパシタ機能部に接続され且つ上記他の回路部に接続可能な第２接続端子群と、を含み、
上記第２接続端子群は、上記キャパシタ部の外表面において上記第１接続端子群に対してより外側に配置されており、
上記第２接続端子群は、上記キャパシタ部の外表面において該第１接続端子群を囲んで配置されていることを特徴とするキャパシタ内蔵配線基板（以下、この発明を「本第２発明」ともいう）。
（３）上記第２のキャパシタ機能部は複数のキャパシタ容量部を有し、且つ、上記第２接続端子群は該複数のキャパシタ容量部に対応した複数の第２副接続端子群からなる上記（１）又は（２）に記載のキャパシタ内蔵配線基板。
（４）上記他の回路部は、メモリ回路部である上記（２）に記載のキャパシタ内蔵配線基板。
（５）上記他の回路部は、インプット回路部とアウトプット回路部とを備え、
上記第２接続端子群は、上記インプット回路部と上記アウトプット回路部とに電気的に接続されていることを特徴とする上記（２）に記載のキャパシタ内蔵配線基板。
（１）基板コア部と、該基板コア部内に収容されたキャパシタ部と、プロセッサコア部を有する第１の半導体素子及び該第１の半導体素子と異なる他の半導体素子を搭載可能であり且つ少なくとも該キャパシタ部上に積層されたビルドアップ部と、を備えるキャパシタ内蔵配線基板であって、
上記キャパシタ部は、複数のキャパシタ機能部を有し、各々の該キャパシタ機能部に接続されて該キャパシタ部の外表面へ導出された複数の接続端子からなる接続端子群を備え、
上記接続端子群は、上記キャパシタ機能部のうちの第１のキャパシタ機能部に接続され且つ上記第１の半導体素子に電気的に接続可能な第１接続端子群と、該キャパシタ機能部のうちの第２のキャパシタ機能部に接続され且つ上記他の半導体素子に電気的に接続可能な第２接続端子群と、を含み、
上記第２接続端子群は、上記キャパシタ部の外表面において上記第１接続端子群に対してより外側に配置されており、
上記第２接続端子群は、上記キャパシタ部の外表面において該第１接続端子群を囲んで配置されていることを特徴とするキャパシタ内蔵配線基板（以下、この発明を「本第１発明」ともいう）。
（２）基板コア部と、該基板コア部内に収容されたキャパシタ部と、プロセッサコア部及び該プロセッサコア部以外の他の回路部を有する半導体素子を搭載可能であり且つ少なくとも該キャパシタ部上に積層されたビルドアップ部と、を備えるキャパシタ内蔵配線基板であって、
上記キャパシタ部は、複数のキャパシタ機能部を有し、各々の該キャパシタ機能部に接続されて該キャパシタ部の外表面へ導出された複数の接続端子からなる接続端子群を備え、
上記接続端子群は、上記キャパシタ機能部のうちの第１のキャパシタ機能部に接続され且つ上記プロセッサコア部に電気的に接続可能な第１接続端子群と、該キャパシタ機能部のうちの第２のキャパシタ機能部に接続され且つ上記他の回路部に接続可能な第２接続端子群と、を含み、
上記第２接続端子群は、上記キャパシタ部の外表面において上記第１接続端子群に対してより外側に配置されており、
上記第２接続端子群は、上記キャパシタ部の外表面において該第１接続端子群を囲んで配置されていることを特徴とするキャパシタ内蔵配線基板（以下、この発明を「本第２発明」ともいう）。
（３）上記第２のキャパシタ機能部は複数のキャパシタ容量部を有し、且つ、上記第２接続端子群は該複数のキャパシタ容量部に対応した複数の第２副接続端子群からなる上記（１）又は（２）に記載のキャパシタ内蔵配線基板。
（４）上記他の回路部は、メモリ回路部である上記（２）に記載のキャパシタ内蔵配線基板。
（５）上記他の回路部は、インプット回路部とアウトプット回路部とを備え、
上記第２接続端子群は、上記インプット回路部と上記アウトプット回路部とに電気的に接続されていることを特徴とする上記（２）に記載のキャパシタ内蔵配線基板。
本第１発明のキャパシタ内蔵配線基板によれば、プロセッサコア部を有する半導体素子と接続されることとなる第１のキャパシタ機能部に対して、その他の半導体素子と接続されることとなる第２のキャパシタ機能部を、外側に配置する。このため、各キャパシタ機能部に対応する半導体素子との接続経路を短縮でき、特に高周波域における電源インピーダンスを効果的に抑制できる。従って、半導体素子の能力をより引き出し易い配線基板を提供できる。加えて、より短い経路で上記接続を行うことができるために、製造をより容易にすることができ、キャパシタ内蔵配線基板の信頼性及びコスト性を向上させることができる。
本第２発明のキャパシタ内蔵配線基板によれば、半導体素子のプロセッサコア部と接続されることとなる第１のキャパシタ機能部に対して、その他の回路部と接続されることとなる第２のキャパシタ機能部を、外側に配置する。このため、各キャパシタ機能部に対応する回路部との接続経路を短縮でき、特に高周波域における電源インピーダンスを効果的に抑制できる。従って、半導体素子の能力をより引き出し易い配線基板を提供できる。加えて、より短い経路で上記接続を行うことができるために、製造をより容易にすることができ、キャパシタ内蔵配線基板の信頼性及びコスト性を向上させることができる。
本第１発明及び第２発明では、第２接続端子群がキャパシタ部の外表面において第１接続端子群を囲んで配置されているので、効果をより得やすい。
第２のキャパシタ機能部は複数のキャパシタ容量部を有し、且つ、第２接続端子群が複数のキャパシタ容量部に対応した複数の第２副接続端子群からなる場合は、更に、的確に接続経路を短縮でき、電源インピーダンスの低減を更に効果的に得ることができる。
他の回路部がメモリ回路部である場合、即ち、プロセッサコア部に対して、より小規模なキャパシタしか必要としない回路部を、第１の接続端子群の外側に配置することで、特に、的確に接続経路を短縮でき、電源インピーダンスの低減を特に効果的に得ることができる。
本第２発明のキャパシタ内蔵配線基板によれば、半導体素子のプロセッサコア部と接続されることとなる第１のキャパシタ機能部に対して、その他の回路部と接続されることとなる第２のキャパシタ機能部を、外側に配置する。このため、各キャパシタ機能部に対応する回路部との接続経路を短縮でき、特に高周波域における電源インピーダンスを効果的に抑制できる。従って、半導体素子の能力をより引き出し易い配線基板を提供できる。加えて、より短い経路で上記接続を行うことができるために、製造をより容易にすることができ、キャパシタ内蔵配線基板の信頼性及びコスト性を向上させることができる。
本第１発明及び第２発明では、第２接続端子群がキャパシタ部の外表面において第１接続端子群を囲んで配置されているので、効果をより得やすい。
第２のキャパシタ機能部は複数のキャパシタ容量部を有し、且つ、第２接続端子群が複数のキャパシタ容量部に対応した複数の第２副接続端子群からなる場合は、更に、的確に接続経路を短縮でき、電源インピーダンスの低減を更に効果的に得ることができる。
他の回路部がメモリ回路部である場合、即ち、プロセッサコア部に対して、より小規模なキャパシタしか必要としない回路部を、第１の接続端子群の外側に配置することで、特に、的確に接続経路を短縮でき、電源インピーダンスの低減を特に効果的に得ることができる。
［１］第１発明のキャパシタ内蔵配線基板
以下、本第１発明のキャパシタ内蔵配線基板を図１、図３〜１０を参照して説明する。尚、図１には、分かり易さのために、本第１発明のキャパシタ内蔵配線基板１０１以外に、搭載されることとなる半導体素子９０（９１及び９２）を図示している。
以下、本第１発明のキャパシタ内蔵配線基板を図１、図３〜１０を参照して説明する。尚、図１には、分かり易さのために、本第１発明のキャパシタ内蔵配線基板１０１以外に、搭載されることとなる半導体素子９０（９１及び９２）を図示している。
本第１発明のキャパシタ内蔵配線基板１０（１０１）は、基板コア部２０と、基板コア部２０内に収容されたキャパシタ部２１と、プロセッサコア部９１１を有する第１の半導体素子９１及び第１の半導体素子９１と異なる他の半導体素子９２を搭載可能であり且つ少なくともキャパシタ部２１上に積層されたビルドアップ部３０と、を備えるキャパシタ内蔵配線基板１０（１０１）であって、
キャパシタ部２１は、複数のキャパシタ機能部２２を有し、各々のキャパシタ機能部２２に接続されてキャパシタ部２１の外表面へ導出された複数の接続端子４からなる接続端子群４０を備え、
接続端子群４０は、キャパシタ機能部２２のうちの第１のキャパシタ機能部２２１に接続され且つ第１の半導体素子９１に電気的に接続可能な第１接続端子群４１と、キャパシタ機能部２２のうちの第２のキャパシタ機能部２２２に接続され且つ他の半導体素子９２に電気的に接続可能な第２接続端子群４２と、を含み、
第２接続端子群４２は、キャパシタ部２２の外表面において第１接続端子群４１に対してより外側に配置されていることを特徴とする。
キャパシタ部２１は、複数のキャパシタ機能部２２を有し、各々のキャパシタ機能部２２に接続されてキャパシタ部２１の外表面へ導出された複数の接続端子４からなる接続端子群４０を備え、
接続端子群４０は、キャパシタ機能部２２のうちの第１のキャパシタ機能部２２１に接続され且つ第１の半導体素子９１に電気的に接続可能な第１接続端子群４１と、キャパシタ機能部２２のうちの第２のキャパシタ機能部２２２に接続され且つ他の半導体素子９２に電気的に接続可能な第２接続端子群４２と、を含み、
第２接続端子群４２は、キャパシタ部２２の外表面において第１接続端子群４１に対してより外側に配置されていることを特徴とする。
本第１発明のキャパシタ内蔵配線基板１０（１０１）は、基板コア部２０と、キャパシタ部２１と、ビルドアップ部３０と、を備える。
上記「基板コア部（２０）」は、キャパシタ部２１を収容し、配線基板全体を支持するコアとなる部位である。基板コア２０は、単なる板状体であってもよいが、通常、キャパシタ部２１を収容する収容部２０１を有する。収容部２０１は、基板コア部２０に設けられた貫通孔及び／又は有底穴を利用できる。尚、収容部２０１に収容された状態におけるキャパシタ部２１は収容部２０１から一部がはみ出していてもよく、収容部２０１内に完全に収容されていてもよい。
上記「基板コア部（２０）」は、キャパシタ部２１を収容し、配線基板全体を支持するコアとなる部位である。基板コア２０は、単なる板状体であってもよいが、通常、キャパシタ部２１を収容する収容部２０１を有する。収容部２０１は、基板コア部２０に設けられた貫通孔及び／又は有底穴を利用できる。尚、収容部２０１に収容された状態におけるキャパシタ部２１は収容部２０１から一部がはみ出していてもよく、収容部２０１内に完全に収容されていてもよい。
また、基板コア２０を構成する材料は特に限定されないが、エポキシ樹脂、ポリイミド樹脂、ビスマレイミド・トリアジン樹脂、ポリフェニレンエーテル樹脂等の耐熱性を有する高分子材料を用いることが好ましい。更に、より優れた強度及びより優れた熱特性を得るためのガラス繊維、ガラス繊維織布、ガラス繊維不織布、ポリアミド繊維、ポリアミド繊維不織布、ポリアミド繊維織布等を芯材として有していてもよい。
更に、基板コア２０には、図１に例示するように、その上面側２０ａと下面側２０ｂとを導通するスルーホール導体２０２を設けることができる。スルーホール内はスルーホール導体以外の部分は導体により充填してもよいが、図１に例示するように、絶縁性の充填剤を硬化させてなる硬化体２０３を用いて充填できる。
上記「キャパシタ部２１」は、基板コア部２０内に収容されたキャパシタである（図１〜８参照）。このキャパシタ部２１は、通常、基板コア２０内に収容された状態で、エポキシ樹脂等の樹脂材料などの充填剤２０４によって収容部２０１内に固定される（図１参照）。
キャパシタ部２１（図８参照）の構成は特に限定されないが、通常、セラミック誘電体層２２３と、このセラミック誘電体層２２３を介して交互に積層配置された複数のグランド用電極層２２４ａ及び複数の電源用電極層２２４ｂと、を有する。
キャパシタ部２１（図８参照）の構成は特に限定されないが、通常、セラミック誘電体層２２３と、このセラミック誘電体層２２３を介して交互に積層配置された複数のグランド用電極層２２４ａ及び複数の電源用電極層２２４ｂと、を有する。
更に、グランド用電極層２２４ａの積層方向に貫通すると共に、隔層のグランド用電極層２２４ａ同士を電気的に接続する複数のグランド用ビア２２５と、電源用電極層２２４ｂの積層方向に貫通すると共に、隔層の電源用電極層２２４ｂ同士を電気的に接続する複数の電源用ビア２２６と、を有することが好ましい（図９及び図１０参照）。グランド用ビア２２５と電源用ビア２２６とは互いに千鳥配置（図９及び図１０参照）又は格子配置であることが好ましい。この構成により他の構成に比べてキャパシタを高容量化、低背化且つ小面積化することができる。
尚、図９は、キャパシタ部２１の積層方向に垂直であり且つグランド用電極層２２４ａを含む面における概略平面図であり、図１０は、キャパシタ部２１の積層方向に垂直であり且つ電源用電極層２２４ｂを含む面における概略平面図であり、図９のグランド用電極層２２４ａと図１０の電源用電極層２２４ｂとはセラミック誘電体層２２３を介して隣接された導体層である。
尚、図９は、キャパシタ部２１の積層方向に垂直であり且つグランド用電極層２２４ａを含む面における概略平面図であり、図１０は、キャパシタ部２１の積層方向に垂直であり且つ電源用電極層２２４ｂを含む面における概略平面図であり、図９のグランド用電極層２２４ａと図１０の電源用電極層２２４ｂとはセラミック誘電体層２２３を介して隣接された導体層である。
上記セラミック誘電体層２２３を構成する材質は特に限定されないが、ガラスセラミックス等の低温焼成型誘電体磁器材料、並びに、アルミナ及び窒化アルミニウム等の高温焼成型誘電体磁器材料等を用いることができる。上記ガラスセラミックスは、ホウケイ酸系ガラス等の各種ガラスに、無機フィラー（アルミナフィラー等）を分散含有させた材料である。更に、チタン酸バリウム等の高誘電体磁器材料を用いることもできる。
上記グランド用電極層２２４ａ及び電源用電極層２２４ｂを構成する材料は特に限定されないが、銅、銀、アルミニウム、ニッケル、モリブデン、タングステン等を用いることができる。特に低温焼成型誘電体磁器材料を誘電体層として用いる場合には、銅、銀、アルミニウム及びこれらの合金を用いることが好ましく、高温焼成型誘電体磁器材料を誘電体層として用いる場合には、ニッケル、モリブデン、タングステン及びこれらの合金を用いることが好ましい。また、高温焼成型誘電体磁器材料を用いる場合であっても、製造時に非酸化性焼成雰囲気を用いることで、銅、銀、アルミニウム及びこれらの合金を用いることができる。
また、キャパシタ部２１は、互いに電気的に独立した（独立して使用できる）複数のキャパシタ機能部２２を有する。キャパシタ部２１が有するキャパシタ機能部２２（２２１及び２２２）の数は特に限定されず、２つ以上であればよいが、本発明のキャパシタ内蔵配線基板１０に搭載されることとなる半導体素子９０のプロセッサコア部９１１と少なくとも同数のキャパシタ機能部２２１を有することが好ましい。プロセッサコア部９１１は、他の回路部に比べてより高速作動され、大電流を要する。このため、各プロセッサコア部９１１に対応するキャパシタ機能部２２１を有することで、ノイズ低減の効果を特に得やすいからである。
尚、上記プロセッサコア部９１１の数とは、搭載されることとなる総ての半導体素子に含まれる総てのプロセッサコアの総数であるものとする。
尚、上記プロセッサコア部９１１の数とは、搭載されることとなる総ての半導体素子に含まれる総てのプロセッサコアの総数であるものとする。
更に、キャパシタ機能部２２のうちプロセッサコア部９１１と接続されることとなるプロセッサコア部用のキャパシタ機能部２２１と、その他の回路部と接続されることとなる他回路用のキャパシタ機能部２２２と、を比べた場合、プロセッサコア部用のキャパシタ機能部２２１の方が大容量であることが好ましい。
また、キャパシタ部２１が有するグランド用ビア２２５及び電源用ビア２２６は、ビルドアップ部３０に形成された各種導体３１ａ（配線層、ハンダバンプ３１１ａ等）を介して各半導体素子が有する、更には、半導体素子の各回路部が有する、電源用導体及びグランド用導体に電気的に接続されることとなる。
また、キャパシタ部２１が有するグランド用ビア２２５及び電源用ビア２２６は、ビルドアップ部３０に形成された各種導体３１ａ（配線層、ハンダバンプ３１１ａ等）を介して各半導体素子が有する、更には、半導体素子の各回路部が有する、電源用導体及びグランド用導体に電気的に接続されることとなる。
更に、キャパシタ部２１は、各々のキャパシタ機能部２２に接続されてキャパシタ部２１の外表面へ導出された複数の接続端子４からなる接続端子群４０を備える。接続端子４の形態は特に限定されないが、通常、板状の金属端子パッドである。接続端子群４０に含まれる接続端子４の数は特に限定されないが、通常、１０個以上である。
また、キャパシタ部２１の表面において、接続端子群４０は、各々接続される対象によって分類された複数の接続端子群からなる。即ち、本第１発明のキャパシタ内蔵配線基板１０１における接続端子群４０は、第１接続端子群４１と、第２接続端子群４２と、を有する。このうち、第１接続端子群４１は、キャパシタ機能部２２のうちの第１のキャパシタ機能部２２１に接続され且つ第１の半導体素子９１に電気的に接続可能である接続端子群である。更に、第２接続端子群４２は、キャパシタ機能部２２のうちの第２のキャパシタ機能部２２２に接続され且つ他の半導体素子９２に電気的に接続可能な接続端子群である。そして、第２接続端子群４２は第１接続端子群４１の外側に配置されている。即ち、第２接続端子群４２は第１接続端子群４１に対してキャパシタ部２１の側面側に配置されている。
近年、搭載される半導体素子は、半導体素子内においてプロセッサコア部に対して、他の回路部を外側に配置するようになってきている。更に、ＭＣＭにおいてもプロセッサコア有する半導体素子を中心に据えて、他の半導体素子をプロセッサコアを有する半導体素子の外側に配置するようになっている。このため、キャパシタ部が有する接続端子群もこれらに対応した配置関係とすることで、接続経路をより短縮することができ、特に高周波域における電源インピーダンスを効果的に抑制することができる。
第１接続端子群４１と、第２接続端子群４２との位置関係は、第１接続端子群４１に対して、第２接続端子群４２が、外側に配置されている。そして、第２接続端子群４２がキャパシタ部の外表面において第１接続端子群４１を囲んで配置されていればよく、その他は特に限定されない。この配置関係としては、図４〜６に例示する配置例が挙げられる。
即ち、図４に示す接続端子群４０は、正方形状に配列された一群の第１接続端子群４１と、ロ字形状（サークル形状）に配列された一群の第２接続端子群４２と、を備え、このうち第２接続端子群４２が第１接続端子群４１の外側に配置されて、第１接続端子群４１を取り囲んで配置したものである。
また、図５に示す接続端子群４０は、正方形状に配列された一群の第１接続端子群４１と、コ字形状に配列された同数の接続端子４を含む二群からなる第２接続端子群４２と、を備え、各第２接続端子群４２の総てが第１接続端子群４１の外側に配置されて、且つ各第２接続端子群４２同士が点対象（キャパシタ部２１の中心が対象の中心となる）にコ字形状を向かい合わせて第１接続端子群４１を取り囲んで配置したものである。尚、図５における第２接続端子群４２はコ字形状以外にも二群からなるＬ字形状とすることもできる。
更に、図６に示す接続端子群４０は、正方形状に配列された一群の第１接続端子群４１と、Ｌ字形状に配列された同数の接続端子４を含む四群の第２接続端子群４２と、を備え、各第２接続端子群４２の総てが第１接続端子群４１の外側に配置されて、且つ各第２接続端子群４２同士が各線対称（各対辺の等分点を結ぶ２つの線分が各対称軸となる）にＬ字形状を向かい合わせて第１接続端子群４１を取り囲んで配置したものである。
接続端子群は、第１接続端子群４１を囲んで第２接続端子群４２を配置する形態となっていることがより好ましい。これにより特に効果的に接続端子群４０と半導体素子９０との接続経路を短縮できる。
即ち、図４に示す接続端子群４０は、正方形状に配列された一群の第１接続端子群４１と、ロ字形状（サークル形状）に配列された一群の第２接続端子群４２と、を備え、このうち第２接続端子群４２が第１接続端子群４１の外側に配置されて、第１接続端子群４１を取り囲んで配置したものである。
また、図５に示す接続端子群４０は、正方形状に配列された一群の第１接続端子群４１と、コ字形状に配列された同数の接続端子４を含む二群からなる第２接続端子群４２と、を備え、各第２接続端子群４２の総てが第１接続端子群４１の外側に配置されて、且つ各第２接続端子群４２同士が点対象（キャパシタ部２１の中心が対象の中心となる）にコ字形状を向かい合わせて第１接続端子群４１を取り囲んで配置したものである。尚、図５における第２接続端子群４２はコ字形状以外にも二群からなるＬ字形状とすることもできる。
更に、図６に示す接続端子群４０は、正方形状に配列された一群の第１接続端子群４１と、Ｌ字形状に配列された同数の接続端子４を含む四群の第２接続端子群４２と、を備え、各第２接続端子群４２の総てが第１接続端子群４１の外側に配置されて、且つ各第２接続端子群４２同士が各線対称（各対辺の等分点を結ぶ２つの線分が各対称軸となる）にＬ字形状を向かい合わせて第１接続端子群４１を取り囲んで配置したものである。
接続端子群は、第１接続端子群４１を囲んで第２接続端子群４２を配置する形態となっていることがより好ましい。これにより特に効果的に接続端子群４０と半導体素子９０との接続経路を短縮できる。
また、第２のキャパシタ機能部２２２は複数のキャパシタ容量部を有し、且つ、第２接続端子群４２は複数のキャパシタ容量部に対応した複数の第２副接続端子群４２１からなるものとすることができる。この場合、図７に例示するように、各第２副接続端子群４２１同士の集合体が第１接続端子群４１を囲んで配置させることができる。
このキャパシタ容量部はどのようにして形成してもよい。即ち、例えば、キャパシタ部２１とキャパシタ機能部２２との関係に相当するように、キャパシタ部２１内で接続される内部電極層（グランド用電極層２２４ａ及び電源用電極層２２４ｂ）を電気的に絶縁して形成することができる。更に、例えば、１つのキャパシタ機能部２２内において異なる２つの電源用ビア２２６同士を接続する抵抗体を、グランド用ビア２２５、電源用ビア２２６、グランド用電極層２２４ａ及び電源用電極層２２４ｂ等よりも高い抵抗値を有する抵抗材料を用いて形成することでも得ることができる。この抵抗体を備えることで、１つのキャパシタ機能部内において異なる電位を設定できるようになり、キャパシタ容量部を形成することができる。
このキャパシタ容量部はどのようにして形成してもよい。即ち、例えば、キャパシタ部２１とキャパシタ機能部２２との関係に相当するように、キャパシタ部２１内で接続される内部電極層（グランド用電極層２２４ａ及び電源用電極層２２４ｂ）を電気的に絶縁して形成することができる。更に、例えば、１つのキャパシタ機能部２２内において異なる２つの電源用ビア２２６同士を接続する抵抗体を、グランド用ビア２２５、電源用ビア２２６、グランド用電極層２２４ａ及び電源用電極層２２４ｂ等よりも高い抵抗値を有する抵抗材料を用いて形成することでも得ることができる。この抵抗体を備えることで、１つのキャパシタ機能部内において異なる電位を設定できるようになり、キャパシタ容量部を形成することができる。
このキャパシタ部２１の形状及び大きさ等は特に限定されないが、例えば、平面視で矩形状（更には、略正方形状）の平板形状であり、厚さは０．２〜１．０ｍｍ（好ましくは０．４〜０．８ｍｍ）とすることができる。０．２〜１．０ｍｍの範囲であることにより、キャパシタ内蔵配線基板全体の強度を十分に得られつつ肉薄化できる。キャパシタ部２１は、キャパシタ内蔵配線基板１０１において半導体素子９１及び９２の真下となる位置に収容されていることが好ましい。
上記「ビルドアップ部３０」は、基板コア２０上及び基板コア２０に収容されたキャパシタ部２１上に積層された部位であって、導体層（３１ａ及び３１ｂ）と層間絶縁層（３２ａ及び３２ｂ）とを交互に積層して形成されると共に、最外層には、通常、レジスト層（３２１ａ及び３２１ｂ）を備える部位である。
このビルドアップ部３０（３０ａ及び３０ｂ）は、配線基板１０の一面側にのみ備えてもよいが、通常、両面側に備え、更には、対象形状に備えることが好ましい。一般に、キャパシタ内蔵配線基板１０の半導体素子９０側の接続端子３１１ａ（通常、キャパシタ部２１の接続端子群４０と対応）の端子間ピッチと、キャパシタ内蔵配線基板１０のマザーボード１００側の接続端子３１１ｂの端子間ピッチとには大きな差がある（図３参照）。このため、ビルドアップ部３０（３０ａ及び３０ｂ）を設けることで、ビルドアップ部３０（３０ａ及び３０ｂ）内でピッチを自在に調整して配線基板１０の上面側（半導体素子搭載側）から下面側（マザーボード搭載側）へ異なる端子間ピッチの出力を行うことができる（図１及び図２参照）。
このビルドアップ部３０（３０ａ及び３０ｂ）は、配線基板１０の一面側にのみ備えてもよいが、通常、両面側に備え、更には、対象形状に備えることが好ましい。一般に、キャパシタ内蔵配線基板１０の半導体素子９０側の接続端子３１１ａ（通常、キャパシタ部２１の接続端子群４０と対応）の端子間ピッチと、キャパシタ内蔵配線基板１０のマザーボード１００側の接続端子３１１ｂの端子間ピッチとには大きな差がある（図３参照）。このため、ビルドアップ部３０（３０ａ及び３０ｂ）を設けることで、ビルドアップ部３０（３０ａ及び３０ｂ）内でピッチを自在に調整して配線基板１０の上面側（半導体素子搭載側）から下面側（マザーボード搭載側）へ異なる端子間ピッチの出力を行うことができる（図１及び図２参照）。
また、ビルドアップ部３０（３０ａ及び３０ｂ）の層間絶縁層３２（３２ａ及び３２ｂ）を構成する材料は特に限定されないが、エポキシ樹脂、ポリイミド樹脂、ビスマレイミド・トリアジン樹脂、ポリフェニレンエーテル樹脂等の耐熱性を有する高分子材料を用いることが好ましい。
更に、ビルドアップ部３０（３０ａ及び３０ｂ）を構成する導体層３１（３１ａ及び３１ｂ）は、必要に応じて他層の導体層とビア等を通じて導通をとることができる。ビアを用いる場合には、各ビアの直上を避けて接続する非スタックドビア方式（各ビアはフィルドビアであってもよく、コンフォーマルビアであってもよい）で積層してもよく、各ビアの直上にビアを形成するスタックドビア方式（各ビアは、通常、フィルドビアである）で積層してもよい。また、この各ビアの形式は上面側ビルドアップ部３０ａと下面側ビルドアップ部３０ｂとで同じものとしてもよく、異なるものとしてもよい。
更に、ビルドアップ部３０（３０ａ及び３０ｂ）を構成する導体層３１（３１ａ及び３１ｂ）は、必要に応じて他層の導体層とビア等を通じて導通をとることができる。ビアを用いる場合には、各ビアの直上を避けて接続する非スタックドビア方式（各ビアはフィルドビアであってもよく、コンフォーマルビアであってもよい）で積層してもよく、各ビアの直上にビアを形成するスタックドビア方式（各ビアは、通常、フィルドビアである）で積層してもよい。また、この各ビアの形式は上面側ビルドアップ部３０ａと下面側ビルドアップ部３０ｂとで同じものとしてもよく、異なるものとしてもよい。
本第１発明のキャパシタ内蔵配線基板１０（１０１）は、半導体素子９０を搭載する。本第１発明のキャパシタ内蔵配線基板１０１は、半導体素子９０として、プロセッサコア部９１１を有する第１の半導体素子９１と、第１の半導体素子９１とは異なる他の半導体素子９２を搭載する。
上記「第１の半導体素子（９１）」は、プロセッサコア部９１１を有する。プロセッサコア部とは演算処理を行うことができる回路である。このプロセッサコア部９１１は、第１の半導体素子９１内に１つのみを有してもよく、２つ以上を有してもよい。また、第１の半導体素子９１は、プロセッサコア部９１１以外にも、他の回路を備えることができる。他の回路としては、メモリ回路部、Ｉ／Ｏ回路部、Ａ／Ｄ変換回路、Ｄ／Ａ変換回路、オペアンプ部、ＰＬＬ回路部、フィルタ回路部等が挙げられる。これらは１種のみを用いてもよく２種以上を併用してもよい。また、各回路部は１つのみを有してもよく、２つ以上を有してもよい。
従って、第１の半導体素子９１としては、例えば、プロセッサコアとＩ／Ｏ回路部との少なくとも２種の回路部を有する半導体素子、プロセッサコアとメモリ回路部とＩ／Ｏ回路部との少なくとも３種の回路部を有する半導体素子等が挙げられる。尚、Ｉ／Ｏ回路部とは、プロセッサコア部９１１への信号入力を行う入力回路部並びにプロセッサコア部からの信号出力を行うための出力回路部の２つの回路部、又は、信号入力及び信号出力を兼用する入出力回路部を表す。
キャパシタ内蔵配線基板１０の表面（半導体素子搭載側）における第１半導体素子９１の搭載方式は特に限定されないが、例えば、フリップチップ実装とすることができる。
キャパシタ内蔵配線基板１０の表面（半導体素子搭載側）における第１半導体素子９１の搭載方式は特に限定されないが、例えば、フリップチップ実装とすることができる。
上記「他の半導体素子（９２）」は、半導体素子９１と異なる半導体素子９２である。この他の半導体素子９２は１つのみを有してもよく２つ以上を有してもよい。他の半導体素子９２としては、半導体素子９１と構成は同じであるが第１の半導体素子９１とは異なる別体の半導体素子が挙げられる。更に、半導体素子９１とは機能及び構成が異なる他の半導体素子が挙げられる。この他の半導体素子９２は各種回路部を有する。この回路部としては、プロセッサコア部、Ｉ／Ｏ回路部、メモリ回路部、Ａ／Ｄ変換回路部、Ｄ／Ａ変換回路部、オペアンプ部、ＰＬＬ回路部、フィルタ回路部等が挙げられる。これらは１種のみを用いてもよく２種を用いてもよい。
従って、第２の半導体素子９２としては、例えば、メモリ回路とＩ／Ｏ回路部との２種の回路部を有する半導体素子等が挙げられる。
このような他の半導体素子９２としては、演算を行うための演算用素子、各種計測（温度、湿度、速度、加速度、ガス種、ガス濃度、圧力等）を行うためのセンサ素子、発光を行うための発光素子、受光を行うための受光素子、通信を行うための通信用素子、アクチュエータ機能（マイクロポンプ、マイクロバルブ、マイクロモータ等）を有するアクチュエータ素子等が挙げられる。これらの素子は１種のみを用いてもよく、２種以上を併用してもよい。
このような他の半導体素子９２としては、演算を行うための演算用素子、各種計測（温度、湿度、速度、加速度、ガス種、ガス濃度、圧力等）を行うためのセンサ素子、発光を行うための発光素子、受光を行うための受光素子、通信を行うための通信用素子、アクチュエータ機能（マイクロポンプ、マイクロバルブ、マイクロモータ等）を有するアクチュエータ素子等が挙げられる。これらの素子は１種のみを用いてもよく、２種以上を併用してもよい。
［２］第２発明のキャパシタ内蔵配線基板
以下、本第２発明のキャパシタ内蔵配線基板を図２〜１０を参照して説明する。尚、図２には、分かり易さのために、本第２発明のキャパシタ内蔵配線基板１０２以外に、搭載されることとなる半導体素子９０を図示している。
以下、本第２発明のキャパシタ内蔵配線基板を図２〜１０を参照して説明する。尚、図２には、分かり易さのために、本第２発明のキャパシタ内蔵配線基板１０２以外に、搭載されることとなる半導体素子９０を図示している。
本第２発明のキャパシタ内蔵配線基板１０（１０２）は、基板コア部２０と、基板コア部２０内に収容されたキャパシタ部２１と、プロセッサコア部９０１及びプロセッサコア部９０１以外のその他の回路部９０２を有する半導体素子９０を搭載可能であり且つ少なくともキャパシタ部２１上に積層されたビルドアップ部３０と、を備えるキャパシタ内蔵配線基板１０（１０２）であって、
キャパシタ部２１は、複数のキャパシタ機能部２２を有し、各々のキャパシタ機能部２２に接続されてキャパシタ部２１の外表面へ導出された複数の接続端子４からなる接続端子群４０を備え、
接続端子群４０は、キャパシタ機能部２２のうちの第１のキャパシタ機能部２２１に接続され且つプロセッサコア部９０１に電気的に接続可能な第１接続端子群４１と、キャパシタ機能部２２のうちの第２のキャパシタ機能部２２２に接続され且つ他の回路部９０２に接続可能な第２接続端子群４２と、を含み、
第２接続端子群４２は、キャパシタ部２１の外表面において第１接続端子群４１に対してより外側に配置されていることを特徴とする。
即ち、前記本第１発明のキャパシタ内蔵配線基板と、搭載されることとなる半導体素子９０が、１つの半導体素子９０内にプロセッサコア部９０１とその他の回路部９０２とを備えている点において異なる。
キャパシタ部２１は、複数のキャパシタ機能部２２を有し、各々のキャパシタ機能部２２に接続されてキャパシタ部２１の外表面へ導出された複数の接続端子４からなる接続端子群４０を備え、
接続端子群４０は、キャパシタ機能部２２のうちの第１のキャパシタ機能部２２１に接続され且つプロセッサコア部９０１に電気的に接続可能な第１接続端子群４１と、キャパシタ機能部２２のうちの第２のキャパシタ機能部２２２に接続され且つ他の回路部９０２に接続可能な第２接続端子群４２と、を含み、
第２接続端子群４２は、キャパシタ部２１の外表面において第１接続端子群４１に対してより外側に配置されていることを特徴とする。
即ち、前記本第１発明のキャパシタ内蔵配線基板と、搭載されることとなる半導体素子９０が、１つの半導体素子９０内にプロセッサコア部９０１とその他の回路部９０２とを備えている点において異なる。
キャパシタ内蔵配線基板１０（１０２）を構成する上記「基板コア部２０」及び上記「ビルドアップ部３０」は各々前記本第１発明のキャパシタ内蔵配線基板１０（１０１）における各々をそのまま適用できる。
上記「キャパシタ部（２１）」は、基板コア部２０内に収容されたキャパシタである（図２及び図８参照）。このキャパシタ部２１は、通常、基板コア２０内に収容された状態で、エポキシ樹脂等の樹脂材料などの充填剤２０４によって収容部２０１内に固定される。キャパシタ部２１の構成は特に限定されず、前記本第１発明におけると同様である。
上記「キャパシタ部（２１）」は、基板コア部２０内に収容されたキャパシタである（図２及び図８参照）。このキャパシタ部２１は、通常、基板コア２０内に収容された状態で、エポキシ樹脂等の樹脂材料などの充填剤２０４によって収容部２０１内に固定される。キャパシタ部２１の構成は特に限定されず、前記本第１発明におけると同様である。
また、キャパシタ部２１は、互いに電気的に独立した（独立して使用できる）複数のキャパシタ機能部２２を有する。キャパシタ部２１が有するキャパシタ機能部２２（２２１及び２２２）の数は特に限定されず、２つ以上であればよいが、本発明のキャパシタ内蔵配線基板１０２に搭載されることとなる半導体素子９０のプロセッサコア部９０１と少なくとも同数のキャパシタ機能部２２１を有することが好ましい。
プロセッサコア部９０１は、他の回路部に比べてより高速作動され、大電流を要する。このため、各プロセッサコア部９０１に対応するキャパシタ機能部２２１を有することで、ノイズ低減の効果を特に得やすいからである。尚、プロセッサコア部９０１の数は、プロセッサコア部９０１及びその他の回路部９０２を備える半導体素子９０を２つ以上そなえることとなる場合には、これらのプロセッサコア部９０１の総数である。
プロセッサコア部９０１は、他の回路部に比べてより高速作動され、大電流を要する。このため、各プロセッサコア部９０１に対応するキャパシタ機能部２２１を有することで、ノイズ低減の効果を特に得やすいからである。尚、プロセッサコア部９０１の数は、プロセッサコア部９０１及びその他の回路部９０２を備える半導体素子９０を２つ以上そなえることとなる場合には、これらのプロセッサコア部９０１の総数である。
更に、キャパシタ機能部２２のうちプロセッサコア部９０１と接続されることとなるプロセッサコア部用のキャパシタ機能部２２１と、その他の回路部９０２と接続されることとなる他回路用のキャパシタ機能部２２２と、を比べた場合、プロセッサコア部用のキャパシタ機能部２２１の方が大容量であることが好ましい。
また、キャパシタ部２１が有するグランド用ビア２２５及び電源用ビア２２６は、ビルドアップ部３０に形成された各種導体３１ａを介して各回路部（プロセッサコア部９０１及び他の回路部９０２）が有する電源用導体及びグランド用導体に電気的に接続されることとなる。
また、キャパシタ部２１が有するグランド用ビア２２５及び電源用ビア２２６は、ビルドアップ部３０に形成された各種導体３１ａを介して各回路部（プロセッサコア部９０１及び他の回路部９０２）が有する電源用導体及びグランド用導体に電気的に接続されることとなる。
キャパシタ部２１は、各々のキャパシタ機能部２２に接続されてキャパシタ部２１の外表面へ導出された複数の接続端子４からなる接続端子群４０を備える。接続端子４の形態は特に限定されないが、通常、板状の金属端子パッドである。接続端子群４０に含まれる接続端子４の数は特に限定されないが、通常、１０個以上である。
また、接続端子群４０は、各々接続される対象によって分類された複数の接続端子群からなる。即ち、本第２発明のキャパシタ内蔵配線基板１０２における接続端子群４０は、第１接続端子群４１と、第２接続端子群４２と、を有する。このうち、第１接続端子群４１は、キャパシタ機能部２２のうちの第１のキャパシタ機能部２２１に接続され且つプロセッサコア部９０１に電気的に接続可能である接続端子群である。更に、第２接続端子群４２は、キャパシタ機能部２２のうちの第２のキャパシタ機能部２２２に接続され且つ上記プロセッサコア部９０１とは異なる他の回路部９０２に電気的に接続可能な接続端子群である。
そして、これらの接続端子群の配置関係は、キャパシタ部２２の外表面（半導体素子搭載側の外表面）において第２接続端子群４２が第１接続端子群４１に対してより外側に配置されている。即ち、第２接続端子群４２は第１接続端子群４１に対してキャパシタ部２１の側面側に配置されている。この配置による効果は、前記本第１発明におけるものと同様である。更に、その形態も図４〜６に示す通りであり本第１発明と同様である。また、第２のキャパシタ機能部２２２が複数のキャパシタ容量部を有し、且つ、第２接続端子群４２は複数のキャパシタ容量部に対応した複数の第２副接続端子群４２１からなるものとすることができることについても同様である。
このキャパシタ部２１の形状及び大きさ等は特に限定されないが、例えば、平面視で矩形状（更には、略正方形状）の平板形状であり、厚さは０．２〜１．０ｍｍ（好ましくは０．４〜０．８ｍｍ）とすることができる。０．２〜１．０ｍｍの範囲であることにより、キャパシタ内蔵配線基板全体の強度を十分に得られつつ肉薄化できる。キャパシタ部２１は、キャパシタ内蔵配線基板１０２において半導体素子９０の真下となる位置に収容されていることが好ましい。
本第２発明のキャパシタ内蔵配線基板１０（１０２）は、半導体素子９０を搭載する。
上記「半導体素子（９０）」は、プロセッサコア部９０１と、プロセッサコア部９０１と異なる他の回路部９０２とを有する。プロセッサコア部とは演算処理を行うことができる回路である。このプロセッサコア部９０１は、半導体素子９０内に１つのみを有してもよく、２つ以上を有してもよい。また、他の回路としては、メモリ回路部、Ｉ／Ｏ回路部、Ａ／Ｄ変換回路、Ｄ／Ａ変換回路、オペアンプ部、ＰＬＬ回路部、フィルタ回路部等が挙げられる。これらは１種のみを用いてもよく２種以上を併用してもよい。また、各回路部は１つのみを有してもよく、２つ以上を有してもよい。
上記「半導体素子（９０）」は、プロセッサコア部９０１と、プロセッサコア部９０１と異なる他の回路部９０２とを有する。プロセッサコア部とは演算処理を行うことができる回路である。このプロセッサコア部９０１は、半導体素子９０内に１つのみを有してもよく、２つ以上を有してもよい。また、他の回路としては、メモリ回路部、Ｉ／Ｏ回路部、Ａ／Ｄ変換回路、Ｄ／Ａ変換回路、オペアンプ部、ＰＬＬ回路部、フィルタ回路部等が挙げられる。これらは１種のみを用いてもよく２種以上を併用してもよい。また、各回路部は１つのみを有してもよく、２つ以上を有してもよい。
従って、半導体素子９０としては、例えば、プロセッサコア部とＩ／Ｏ回路部との少なくとも２種の回路部を有する半導体素子、プロセッサコア部とメモリ回路部とＩ／Ｏ回路部との少なくとも３種の回路部を有する半導体素子等が挙げられる。尚、Ｉ／Ｏ回路部については前述の通りである。
キャパシタ内蔵配線基板１０２の表面（半導体素子搭載側）における半導体素子９０の搭載方式は特に限定されないが、例えば、フリップチップ実装とすることができる。
キャパシタ内蔵配線基板１０２の表面（半導体素子搭載側）における半導体素子９０の搭載方式は特に限定されないが、例えば、フリップチップ実装とすることができる。
［３］半導体素子付き配線基板
本発明の各キャパシタ内蔵配線基板１０（１０１及び１０２）には各々半導体素子９０が搭載されることとなる。この半導体素子９０が搭載された状態における半導体素子９０付き配線基板のうち、本第１発明のキャパシタ内蔵配線基板１０１を用いた半導体素子付き配線基板は、
プロセッサコア部９１１を有する第１の半導体素子９１及び該第１の半導体素子９１とは異なる他の半導体素子９２と、該第１の半導体素子９１及び該他の半導体素子９２が搭載されたキャパシタ内蔵配線基板１０１と、を備える半導体素子付き配線基板であって、
上記キャパシタ内蔵配線基板１０１は、基板コア部２０と、該基板コア部２０内に収容されたキャパシタ部２１と、該第１の半導体素子９１及び該他の半導体素子９２が搭載され且つ少なくとも該キャパシタ部２１上に積層されたビルドアップ部３０と、を備え、
上記キャパシタ部２１は、複数のキャパシタ機能部２２を有し、各々の該キャパシタ機能部２２に接続されて該キャパシタ部２１の外表面へ導出された複数の接続端子４からなる接続端子群４０を備え、
上記接続端子群４０は、上記キャパシタ機能部２２のうちの第１のキャパシタ機能部２２１に接続され且つ上記第１の半導体素子９１に電気的に接続された第１接続端子群４１と、該キャパシタ機能部２２のうちの第２のキャパシタ機能部２２２に接続され且つ上記他の半導体素子９２に電気的に接続された第２接続端子群４２と、を含み、
上記第２接続端子群４２は、上記キャパシタ部２１の外表面において上記第１接続端子群４１に対してより外側に配置されている。
この半導体素子付き配線基板における各々の構成要素については、前記各説明をそのまま適用できる。
本発明の各キャパシタ内蔵配線基板１０（１０１及び１０２）には各々半導体素子９０が搭載されることとなる。この半導体素子９０が搭載された状態における半導体素子９０付き配線基板のうち、本第１発明のキャパシタ内蔵配線基板１０１を用いた半導体素子付き配線基板は、
プロセッサコア部９１１を有する第１の半導体素子９１及び該第１の半導体素子９１とは異なる他の半導体素子９２と、該第１の半導体素子９１及び該他の半導体素子９２が搭載されたキャパシタ内蔵配線基板１０１と、を備える半導体素子付き配線基板であって、
上記キャパシタ内蔵配線基板１０１は、基板コア部２０と、該基板コア部２０内に収容されたキャパシタ部２１と、該第１の半導体素子９１及び該他の半導体素子９２が搭載され且つ少なくとも該キャパシタ部２１上に積層されたビルドアップ部３０と、を備え、
上記キャパシタ部２１は、複数のキャパシタ機能部２２を有し、各々の該キャパシタ機能部２２に接続されて該キャパシタ部２１の外表面へ導出された複数の接続端子４からなる接続端子群４０を備え、
上記接続端子群４０は、上記キャパシタ機能部２２のうちの第１のキャパシタ機能部２２１に接続され且つ上記第１の半導体素子９１に電気的に接続された第１接続端子群４１と、該キャパシタ機能部２２のうちの第２のキャパシタ機能部２２２に接続され且つ上記他の半導体素子９２に電気的に接続された第２接続端子群４２と、を含み、
上記第２接続端子群４２は、上記キャパシタ部２１の外表面において上記第１接続端子群４１に対してより外側に配置されている。
この半導体素子付き配線基板における各々の構成要素については、前記各説明をそのまま適用できる。
一方、本第２発明のキャパシタ内蔵配線基板１０２を用いた半導体素子付き配線基板は、
プロセッサコア部９０１及び該プロセッサコア部９０１以外のその他の回路部９０２を有する半導体素子９０と、該半導体素子９０が搭載されたキャパシタ内蔵配線基板１０２と、を備える半導体素子付き配線基板であって、
上記キャパシタ内蔵配線基板１０２は、基板コア部２０と、該基板コア部２０内に収容されたキャパシタ部２１と、該半導体素子９０が搭載され且つ少なくとも該キャパシタ部２１上に積層されたビルドアップ部３０と、を備え、
上記キャパシタ部２１は、複数のキャパシタ機能部２２を有し、各々の該キャパシタ機能部２２に接続されて該キャパシタ部２１の外表面へ導出された複数の接続端子４からなる接続端子群４０を備え、
上記接続端子群４０は、上記キャパシタ機能部２２のうちの第１のキャパシタ機能部２２１に接続され且つ上記プロセッサコア部９０１に電気的に接続された第１接続端子群４１と、該キャパシタ機能部２２のうちの第２のキャパシタ機能部２２２に接続され且つ上記他の回路部９０２に接続された第２接続端子群４２と、を含み、
上記第２接続端子群４２は、上記キャパシタ部２１の外表面において上記第１接続端子群４１に対してより外側に配置されている。
この半導体素子付き配線基板における各々の構成要素については、前記各説明をそのまま適用できる。
プロセッサコア部９０１及び該プロセッサコア部９０１以外のその他の回路部９０２を有する半導体素子９０と、該半導体素子９０が搭載されたキャパシタ内蔵配線基板１０２と、を備える半導体素子付き配線基板であって、
上記キャパシタ内蔵配線基板１０２は、基板コア部２０と、該基板コア部２０内に収容されたキャパシタ部２１と、該半導体素子９０が搭載され且つ少なくとも該キャパシタ部２１上に積層されたビルドアップ部３０と、を備え、
上記キャパシタ部２１は、複数のキャパシタ機能部２２を有し、各々の該キャパシタ機能部２２に接続されて該キャパシタ部２１の外表面へ導出された複数の接続端子４からなる接続端子群４０を備え、
上記接続端子群４０は、上記キャパシタ機能部２２のうちの第１のキャパシタ機能部２２１に接続され且つ上記プロセッサコア部９０１に電気的に接続された第１接続端子群４１と、該キャパシタ機能部２２のうちの第２のキャパシタ機能部２２２に接続され且つ上記他の回路部９０２に接続された第２接続端子群４２と、を含み、
上記第２接続端子群４２は、上記キャパシタ部２１の外表面において上記第１接続端子群４１に対してより外側に配置されている。
この半導体素子付き配線基板における各々の構成要素については、前記各説明をそのまま適用できる。
以下、本第１発明及び本第２発明の各キャパシタ内蔵配線基板を実施例に詳細に説明する。
［第１実施形態］（図１、図３、図４、図８、図９及び図１０参照）
図１は、本第１発明のキャパシタ内蔵配線基板１０１（１０）の一実施形態を示す概略断面図である。配線基板１０１は、上面側に、プロセッサコア部９１１とＩ／Ｏ回路部とを有する半導体素子９１（９０）を１つ、及びメモリ回路部とＩ／Ｏ回路部とを有する半導体素子９２（９０）を２つ、各々接続端子３１１ａ（ハンダバンプ）を介して搭載でき、下面側で接続端子３１１ｂ（ハンダバンプ）を介してマザーボード１００（図３参照）に搭載されることとなるインターポーザー基板である。
［第１実施形態］（図１、図３、図４、図８、図９及び図１０参照）
図１は、本第１発明のキャパシタ内蔵配線基板１０１（１０）の一実施形態を示す概略断面図である。配線基板１０１は、上面側に、プロセッサコア部９１１とＩ／Ｏ回路部とを有する半導体素子９１（９０）を１つ、及びメモリ回路部とＩ／Ｏ回路部とを有する半導体素子９２（９０）を２つ、各々接続端子３１１ａ（ハンダバンプ）を介して搭載でき、下面側で接続端子３１１ｂ（ハンダバンプ）を介してマザーボード１００（図３参照）に搭載されることとなるインターポーザー基板である。
この配線基板１０２は、基板コア（ガラスエポキシ製）２０と、基板コア２０の上面側（半導体素子９０搭載側）に積層された上面側ビルドアップ部３０ａと、基板コア２０の下面側（マザーボード１００接続側）に積層された下面側ビルドアップ部３０ｂと、を有する。
各ビルドアップ部３０（３０ａ及び３０ｂ）は、導体層３１（３１ａ及び３１ｂ、この導体層３１は層間導体層、ビア、表面金属端子パッド及びハンダバンプ３１１ａ等を含む）と層間絶縁層３２（３２ａ及び３２ｂ）とを備え、更に、最外層にソルダーレジスト層３２１（３２１ａ及び３２１ｂ）を備える。
各ビルドアップ部３０（３０ａ及び３０ｂ）は、導体層３１（３１ａ及び３１ｂ、この導体層３１は層間導体層、ビア、表面金属端子パッド及びハンダバンプ３１１ａ等を含む）と層間絶縁層３２（３２ａ及び３２ｂ）とを備え、更に、最外層にソルダーレジスト層３２１（３２１ａ及び３２１ｂ）を備える。
また、上記基板コア２０には、表裏に貫通したキャパシタ部２１を収容する平面視で矩形状の収容部２０１を備える。収容部２０１内には、キャパシタ部２１が収容されている。また、このキャパシタ部２１は、キャパシタ内蔵配線基板１０１において半導体素子９１及び９２の真下となる位置に収容されている。
更に収容部２０１とキャパシタ部２１との間隙は、エポキシ樹脂を主剤とする充填剤２０４により埋められている。この充填剤２０４は、キャパシタ部２１を基板コア２０に固定すると共に、配線基板１０１に対する熱的及び機械的な変形による応力がキャパシタ部２１に影響をすることを抑制するように応力を吸収する機能も有する。
更に収容部２０１とキャパシタ部２１との間隙は、エポキシ樹脂を主剤とする充填剤２０４により埋められている。この充填剤２０４は、キャパシタ部２１を基板コア２０に固定すると共に、配線基板１０１に対する熱的及び機械的な変形による応力がキャパシタ部２１に影響をすることを抑制するように応力を吸収する機能も有する。
また、基板コア２０には、これを貫通する複数のスルーホール導体２０２が配設されている。このスルーホール導体２０２は、基板コア２０の上面側と下面側とを導通している。また、スルーホール導体２０２は筒形状の導体であり、その内部は、硬化された充填剤２０３（エポキシ樹脂）で充填されている。
基板コア２０の上面及び下面は、スルーホール導体２０２によって導通されており、両面銅張り積層板の表裏面の銅層がパターニングされてなる導体層を備える。
基板コア２０は、平面方向（ＸＹ方向）における熱膨張係数｛０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値である｝が１０〜１５ｐｐｍ／℃程度となっている。
基板コア２０の上面及び下面は、スルーホール導体２０２によって導通されており、両面銅張り積層板の表裏面の銅層がパターニングされてなる導体層を備える。
基板コア２０は、平面方向（ＸＹ方向）における熱膨張係数｛０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値である｝が１０〜１５ｐｐｍ／℃程度となっている。
上面側ビルドアップ部３０ａは、エポキシ樹脂からなる２層の樹脂絶縁層３２ａ（層間絶縁層）と、銅からなる導体層３１ａとを有している。更に、接続端子３１１ａを除いた最外層にはソルダーレジスト層３２１ａが形成されている。上面側ビルドアップ部３０ａの熱膨張係数｛３０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値である｝は、３０〜４０ｐｐｍ／℃程度であり、具体的には３５ｐｐｍ／℃程度である。
下面側ビルドアップ部３０ｂは、エポキシ樹脂からなる２層の樹脂絶縁層３２ｂ（層間絶縁層）と、銅からなる導体層３１ｂとを有している。更に、接続端子３１１ａを除いた最外層にはソルダーレジスト層３２１ｂが形成されている。下面側ビルドアップ部３０ｂの熱膨張係数｛３０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値である｝は、３０〜４０ｐｐｍ／℃程度であり、具体的には３５ｐｐｍ／℃程度である。
下面側ビルドアップ部３０ｂは、エポキシ樹脂からなる２層の樹脂絶縁層３２ｂ（層間絶縁層）と、銅からなる導体層３１ｂとを有している。更に、接続端子３１１ａを除いた最外層にはソルダーレジスト層３２１ｂが形成されている。下面側ビルドアップ部３０ｂの熱膨張係数｛３０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値である｝は、３０〜４０ｐｐｍ／℃程度であり、具体的には３５ｐｐｍ／℃程度である。
上記基板コア２０の収容部２０１内に収容されたキャパシタ部２１は、半導体素子９１及び９２の電源用導体に並列に接続されてデカップリングコンデンサとして機能する。キャパシタ部２１は、縦６．０ｍｍ×横６．０ｍｍ×厚さ０．８ｍｍの略正方形状である。更に、キャパシタ２１は各四隅にＣ０．６のテーパを有して、熱的応力の角部への集中を抑制されている。
キャパシタ部２１は、図８〜１０に示すように、いわゆるビアアレイタイプのセラミックキャパシタであり、セラミック誘電体層２２３（チタン酸バリウム）を介してグランド用電極層２２４ａ（ニッケル層）と電源用電極層２２４ｂ（ニッケル層）とが交互に積層配置された構造を有している。このキャパシタ部２１の熱膨張係数（３０〜２５０℃間の測定値の平均値である）は、半導体素子９１及び９２の熱膨張係数とビルドアップ部３０ａ及び３０ｂの熱膨張係数との中間値に調整されていることが好ましく、本実施例では８〜１２ｐｐｍ／℃程度であり、具体的には９．５ｐｐｍ／℃程度に調整されている。
キャパシタ部２１は、２つのキャパシタ機能部２２１及び２２２を有している。
キャパシタ機能部２２１には、その厚さ方向に貫通すると共に、平面視による格子状（アレイ状）にニッケルを主材とするグランド用ビア２２５及び電源用ビア２２６が配置されている。グランド用ビア２２５は、各電源用電極層２２４ｂを貫通（絶縁されて）して、各グランド用電極層２２４ａ同士を互いに電気的に接続している。また、電源用ビア２２６は、各グランド用電極層２２４ａを貫通（絶縁されて）して、各電源用電極層２２４ｂ同士を互いに電気的に接続している。
キャパシタ機能部２２１には、その厚さ方向に貫通すると共に、平面視による格子状（アレイ状）にニッケルを主材とするグランド用ビア２２５及び電源用ビア２２６が配置されている。グランド用ビア２２５は、各電源用電極層２２４ｂを貫通（絶縁されて）して、各グランド用電極層２２４ａ同士を互いに電気的に接続している。また、電源用ビア２２６は、各グランド用電極層２２４ａを貫通（絶縁されて）して、各電源用電極層２２４ｂ同士を互いに電気的に接続している。
これらの各ビア２２５及び２２６は、キャパシタ部２１の表面にまで導出されて、接続端子４として表出されている。この接続端子４は、接続端子群４０を構成し、上記キャパシタ機能部２２１に接続されている第１接続端子群４１と、上記キャパシタ機能部２２２に接続されている第２接続端子群４２と、を備えている。
各接続端子群４１及び４２は、直径約５００μｍの円形に形成された接続端子４が、ピッチの最小長さ約５８０μｍで配設されている。
そして、接続端子群４１は、キャパシタ内蔵配線基板１０１の上面側の接続端子３１１ａを介して半導体素子９１のプロセッサコア部９１１に電気的に接続されている。一方、接続端子群４２は、キャパシタ内蔵配線基板１０１の上面側の接続端子３１１ａを介して半導体素子９２に電気的に接続されている。
各接続端子群４１及び４２は、直径約５００μｍの円形に形成された接続端子４が、ピッチの最小長さ約５８０μｍで配設されている。
そして、接続端子群４１は、キャパシタ内蔵配線基板１０１の上面側の接続端子３１１ａを介して半導体素子９１のプロセッサコア部９１１に電気的に接続されている。一方、接続端子群４２は、キャパシタ内蔵配線基板１０１の上面側の接続端子３１１ａを介して半導体素子９２に電気的に接続されている。
更に、キャパシタ内蔵配線基板１０（１０１）は、図３に示すよう、下面側の接続端子３１１ｂを（ハンダバンプ）を介してマザーボード１００に実装されることとなる。
このように実装した場合には、マザーボード１００側から通電を行い、グランド用電極層２２５と電源用電極層２２４ｂとの間に電圧を印加することで、グランド用電極層２２４ａ及び電源用電極層２２４ｂに互いに対極となる電荷が蓄積されてキャパシタ２１はキャパシタとして機能される。
また、キャパシタ機能部２２１及び２２２内では、グランド用ビア２２５及び電源用ビア２２６が互いに隣接配置され、且つグランド用ビア２２５及び電源用ビア２２６を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分が低減されている。
このように実装した場合には、マザーボード１００側から通電を行い、グランド用電極層２２５と電源用電極層２２４ｂとの間に電圧を印加することで、グランド用電極層２２４ａ及び電源用電極層２２４ｂに互いに対極となる電荷が蓄積されてキャパシタ２１はキャパシタとして機能される。
また、キャパシタ機能部２２１及び２２２内では、グランド用ビア２２５及び電源用ビア２２６が互いに隣接配置され、且つグランド用ビア２２５及び電源用ビア２２６を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分が低減されている。
［第２実施形態］（図２、図４、図８、図９及び図１０参照）
図２は、本第２発明のキャパシタ内蔵配線基板１０２（１０）の一実施形態を示す概略断面図である。配線基板１０２は、上面側に、プロセッサコア部９０１と、プロセッサコア部９０１への入力を行うインプット回路と、プロセッサコア部９０１からの出力を行うアウトプット回路と、の３つの回路を有する半導体素子９０、１つを、各々接続端子３１１ａ（ハンダバンプ）を介して搭載でき、下面側で接続端子３１１ｂ（ハンダバンプ）を介してマザーボード１００（図３参照）に搭載されることとなるインターポーザー基板である。
そして、接続端子４は接続端子群４０を構成し、キャパシタ機能部２２１に接続されている第１接続端子群４１と、キャパシタ機能部２２２に接続されている第２接続端子群４２と、を備え、接続端子群４１は、キャパシタ内蔵配線基板１０２の上面側の接続端子３１１ａを介して半導体素子９０のプロセッサコア部９０１に電気的に接続されている。一方、接続端子群４２は、キャパシタ内蔵配線基板１０２の上面側の接続端子３１１ａを介して半導体素子９０のインプット回路部とアウトプット回路部とに電気的に接続されている。
この他の構成等については、前記第１実施形態におけると同様であり、同様の作用効果を得ることができる。
図２は、本第２発明のキャパシタ内蔵配線基板１０２（１０）の一実施形態を示す概略断面図である。配線基板１０２は、上面側に、プロセッサコア部９０１と、プロセッサコア部９０１への入力を行うインプット回路と、プロセッサコア部９０１からの出力を行うアウトプット回路と、の３つの回路を有する半導体素子９０、１つを、各々接続端子３１１ａ（ハンダバンプ）を介して搭載でき、下面側で接続端子３１１ｂ（ハンダバンプ）を介してマザーボード１００（図３参照）に搭載されることとなるインターポーザー基板である。
そして、接続端子４は接続端子群４０を構成し、キャパシタ機能部２２１に接続されている第１接続端子群４１と、キャパシタ機能部２２２に接続されている第２接続端子群４２と、を備え、接続端子群４１は、キャパシタ内蔵配線基板１０２の上面側の接続端子３１１ａを介して半導体素子９０のプロセッサコア部９０１に電気的に接続されている。一方、接続端子群４２は、キャパシタ内蔵配線基板１０２の上面側の接続端子３１１ａを介して半導体素子９０のインプット回路部とアウトプット回路部とに電気的に接続されている。
この他の構成等については、前記第１実施形態におけると同様であり、同様の作用効果を得ることができる。
１０、１０１及び１０２；キャパシタ内蔵配線基板、
２０；基板コア、２０１；収容部、２０４；充填剤、２０２；スルーホール導体、２０３；硬化体、
２１；キャパシタ部、２２１；キャパシタ機能部（プロセッサコア部用のキャパシタ機能部）、２２２；キャパシタ機能部（他の半導体素子用の、他の回路用の、キャパシタ機能部）、２２３；セラミック誘電体層、２２４ａ；グランド用電極層、２２４ｂ；電源用電極層、２２５；グランド用ビア、２２６；電源用ビア、４；接続端子（半導体素子側の接続端子）、４０；接続端子群、４１；第１接続端子群、４２；第２接続端子群、４２１；副接続端子群（第２副接続端子群）、
３０；ビルドアップ部、３０ａ；上面側ビルドアップ部、３０ｂ；下面側ビルドアップ部、３１ａ及び３１ｂ；導体層、３１１ａ及び３１１ｂ；接続端子（キャパシタ内蔵配線基板表面の接続端子）、３２ａ及び３２ｂ；層間絶縁層、３２１ａ及び３２１ｂ；ソルダーレジスト層、
９０、９１及び９２；半導体素子、９０１及び９１１；プロセッサコア部、９０２；他の回路部、１００；マザーボード。
２０；基板コア、２０１；収容部、２０４；充填剤、２０２；スルーホール導体、２０３；硬化体、
２１；キャパシタ部、２２１；キャパシタ機能部（プロセッサコア部用のキャパシタ機能部）、２２２；キャパシタ機能部（他の半導体素子用の、他の回路用の、キャパシタ機能部）、２２３；セラミック誘電体層、２２４ａ；グランド用電極層、２２４ｂ；電源用電極層、２２５；グランド用ビア、２２６；電源用ビア、４；接続端子（半導体素子側の接続端子）、４０；接続端子群、４１；第１接続端子群、４２；第２接続端子群、４２１；副接続端子群（第２副接続端子群）、
３０；ビルドアップ部、３０ａ；上面側ビルドアップ部、３０ｂ；下面側ビルドアップ部、３１ａ及び３１ｂ；導体層、３１１ａ及び３１１ｂ；接続端子（キャパシタ内蔵配線基板表面の接続端子）、３２ａ及び３２ｂ；層間絶縁層、３２１ａ及び３２１ｂ；ソルダーレジスト層、
９０、９１及び９２；半導体素子、９０１及び９１１；プロセッサコア部、９０２；他の回路部、１００；マザーボード。
Claims (5)
- 基板コア部と、該基板コア部内に収容されたキャパシタ部と、プロセッサコア部を有する第１の半導体素子及び該第１の半導体素子とは異なる他の半導体素子を搭載可能であり且つ少なくとも該キャパシタ部上に積層されたビルドアップ部と、を備えるキャパシタ内蔵配線基板であって、
上記キャパシタ部は、複数のキャパシタ機能部を有し、各々の該キャパシタ機能部に接続されて該キャパシタ部の外表面へ導出された複数の接続端子からなる接続端子群を備え、
上記接続端子群は、上記キャパシタ機能部のうちの第１のキャパシタ機能部に接続され且つ上記第１の半導体素子に電気的に接続可能な第１接続端子群と、該キャパシタ機能部のうちの第２のキャパシタ機能部に接続され且つ上記他の半導体素子に電気的に接続可能な第２接続端子群と、を含み、
上記第２接続端子群は、上記キャパシタ部の外表面において上記第１接続端子群に対してより外側に配置されており、
上記第２接続端子群は、上記キャパシタ部の外表面において該第１接続端子群を囲んで配置されていることを特徴とするキャパシタ内蔵配線基板。 - 基板コア部と、該基板コア部内に収容されたキャパシタ部と、プロセッサコア部及び該プロセッサコア部以外のその他の回路部を有する半導体素子を搭載可能であり且つ少なくとも該キャパシタ部上に積層されたビルドアップ部と、を備えるキャパシタ内蔵配線基板であって、
上記キャパシタ部は、複数のキャパシタ機能部を有し、各々の該キャパシタ機能部に接続されて該キャパシタ部の外表面へ導出された複数の接続端子からなる接続端子群を備え、
上記接続端子群は、上記キャパシタ機能部のうちの第１のキャパシタ機能部に接続され且つ上記プロセッサコア部に電気的に接続可能な第１接続端子群と、該キャパシタ機能部のうちの第２のキャパシタ機能部に接続され且つ上記他の回路部に接続可能な第２接続端子群と、を含み、
上記第２接続端子群は、上記キャパシタ部の外表面において上記第１接続端子群に対してより外側に配置されており、
上記第２接続端子群は、上記キャパシタ部の外表面において該第１接続端子群を囲んで配置されていることを特徴とするキャパシタ内蔵配線基板。 - 上記第２のキャパシタ機能部は複数のキャパシタ容量部を有し、且つ、上記第２接続端子群は該複数のキャパシタ容量部に対応した複数の第２副接続端子群からなる請求項１又は２に記載のキャパシタ内蔵配線基板。
- 上記他の回路部は、メモリ回路部である請求項２に記載のキャパシタ内蔵配線基板。
- 上記他の回路部は、インプット回路部とアウトプット回路部とを備え、
上記第２接続端子群は、上記インプット回路部と上記アウトプット回路部とに電気的に接続されていることを特徴とする請求項２に記載のキャパシタ内蔵配線基板。
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