JPH06151639A - 集積回路用パッケージ - Google Patents
集積回路用パッケージInfo
- Publication number
- JPH06151639A JPH06151639A JP29479392A JP29479392A JPH06151639A JP H06151639 A JPH06151639 A JP H06151639A JP 29479392 A JP29479392 A JP 29479392A JP 29479392 A JP29479392 A JP 29479392A JP H06151639 A JPH06151639 A JP H06151639A
- Authority
- JP
- Japan
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- pins
- package
- ground
- pin
- power supply
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- Pending
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- Structure Of Printed Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明の目的は、新しい構造を追加することな
く給電系のインピーダンスを下げることで、給電系に発
生する雑音を低減し、半導体集積回路を安定に動作させ
ることにある。 【構成】ＰＧＡパッケージのグランド・電源ピンを内側
から外側へ一続きになるように連続配置し、プリント基
板のグランド層が信号ピンのクリアランスのため細線化
することを防ぐ構成となっている。 【効果】本発明のＰＧＡパッケージを用いれば、プリン
ト基板のグランド層に発生する雑音を減少することがで
きので、半導体集積回路を安定して動作させることがで
きるという効果がある。
く給電系のインピーダンスを下げることで、給電系に発
生する雑音を低減し、半導体集積回路を安定に動作させ
ることにある。 【構成】ＰＧＡパッケージのグランド・電源ピンを内側
から外側へ一続きになるように連続配置し、プリント基
板のグランド層が信号ピンのクリアランスのため細線化
することを防ぐ構成となっている。 【効果】本発明のＰＧＡパッケージを用いれば、プリン
ト基板のグランド層に発生する雑音を減少することがで
きので、半導体集積回路を安定して動作させることがで
きるという効果がある。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路用のパ
ッケージに関する。
ッケージに関する。
【０００２】
【従来の技術】近年、パーソナルコンピュータやワーク
ステーションなどの情報処理機器は高速化、高密度化が
進んでいる。これらの中心部品であるＬＳＩも多ピン化
しており、基板挿入型のＰＧＡ（Ｐｉｎ Ｇｒｉｔｅ
Ａｒｒｅｙ）パッケージも６４ピン、１００ピン、１４
４ピン、２２４ピン、４０１ピンなどと多ピン化してい
る。
ステーションなどの情報処理機器は高速化、高密度化が
進んでいる。これらの中心部品であるＬＳＩも多ピン化
しており、基板挿入型のＰＧＡ（Ｐｉｎ Ｇｒｉｔｅ
Ａｒｒｅｙ）パッケージも６４ピン、１００ピン、１４
４ピン、２２４ピン、４０１ピンなどと多ピン化してい
る。
【０００３】３６４ピンＰＧＡ（千鳥格子）の例を図２
に示す。１は、その３６４ピンのＰＧＡ型の半導体集積
回路用パッケージである。２の白丸は信号ピンである。
３の黒丸は、プリント基板のグランド層に接続されるグ
ランドピンである。４の斜線入り白丸は、プリント基板
の電源層に接続される電源ピンである。
に示す。１は、その３６４ピンのＰＧＡ型の半導体集積
回路用パッケージである。２の白丸は信号ピンである。
３の黒丸は、プリント基板のグランド層に接続されるグ
ランドピンである。４の斜線入り白丸は、プリント基板
の電源層に接続される電源ピンである。
【０００４】この図に示すように、３６４ピンＰＧＡ
は、片辺７列の構成となっており、これを実装するプリ
ント回路基板には、ピンを挿入するための貫通穴がピン
の本数だけ空いている。多ピンＰＧＡを用いる場合、プ
リント回路基板には電源供給強化のため、内層にグラン
ド層、あるいは電源層を持つ多層基板を持つのが普通で
あり、このとき、これらグランド層・電源層にはピン挿
入のための穴が空いている。これを図３に示す。２０
は、図２の３６４ピンＰＧＡを搭載するプリント基板の
グランド層の部分図である。この図において便宜的に３
６４ピンＰＧＡの搭載位置を１０として示す。５は、グ
ランド層クリアランスと呼ばれる穴で、信号ピンや電源
ピンがグランド層と接触しないようにピン径よりも大き
な穴である。
は、片辺７列の構成となっており、これを実装するプリ
ント回路基板には、ピンを挿入するための貫通穴がピン
の本数だけ空いている。多ピンＰＧＡを用いる場合、プ
リント回路基板には電源供給強化のため、内層にグラン
ド層、あるいは電源層を持つ多層基板を持つのが普通で
あり、このとき、これらグランド層・電源層にはピン挿
入のための穴が空いている。これを図３に示す。２０
は、図２の３６４ピンＰＧＡを搭載するプリント基板の
グランド層の部分図である。この図において便宜的に３
６４ピンＰＧＡの搭載位置を１０として示す。５は、グ
ランド層クリアランスと呼ばれる穴で、信号ピンや電源
ピンがグランド層と接触しないようにピン径よりも大き
な穴である。
【０００５】このようにＰＧＡを搭載するプリント基板
のグランド層には多数の穴が空いており、グランドピン
への給電は、穴の多数空いたプリント基板のグランド層
を通ることになる。逆にいえば給電用のグランドは、多
層基板を用いても面で供給されるわけではなく、多ピン
化するほど細線化することになる。これは、電源層につ
いても同じことがいえる。
のグランド層には多数の穴が空いており、グランドピン
への給電は、穴の多数空いたプリント基板のグランド層
を通ることになる。逆にいえば給電用のグランドは、多
層基板を用いても面で供給されるわけではなく、多ピン
化するほど細線化することになる。これは、電源層につ
いても同じことがいえる。
【０００６】このグランドの細線化により、インダクタ
ンス成分が増え、給電系のインピーダンスは高くなり電
源のノイズとなって性能低下の原因となっている。
ンス成分が増え、給電系のインピーダンスは高くなり電
源のノイズとなって性能低下の原因となっている。
【０００７】図２の例は、グランドピン３と電源ピン４
がパッケージ１の内側にある例であるが、この他に、こ
れらグランドピン・電源ピンが隣接せずばらばらに配置
された場合でもグランド・電源層が細線化するため同様
なことが生じる。
がパッケージ１の内側にある例であるが、この他に、こ
れらグランドピン・電源ピンが隣接せずばらばらに配置
された場合でもグランド・電源層が細線化するため同様
なことが生じる。
【０００８】
【発明が解決しようとする課題】上述したように従来の
ＰＧＡパッケージのグランド電源ピン配置は、給電用の
プリント基板のグランド・電源層に多数穴を開け、給電
系のインピーダンスを高くするので、半導体集積回路の
性能低下の原因となっている。
ＰＧＡパッケージのグランド電源ピン配置は、給電用の
プリント基板のグランド・電源層に多数穴を開け、給電
系のインピーダンスを高くするので、半導体集積回路の
性能低下の原因となっている。
【０００９】本発明の目的は、新しい構造を追加するこ
となく給電系のインピーダンスを下げることで、給電系
に発生する雑音を低減することにある。
となく給電系のインピーダンスを下げることで、給電系
に発生する雑音を低減することにある。
【００１０】
【課題を解決するための手段】本発明の目的は、ＰＧＡ
パッケージのグランド・電源ピンを内側から外側へ一続
きになるように連続配置することで達成される。
パッケージのグランド・電源ピンを内側から外側へ一続
きになるように連続配置することで達成される。
【００１１】
【作用】ＰＧＡパッケージの内側から外側へ一続きにな
るように連続配置されたグランド・電源ピンは、それぞ
れプリント基板のグランド層・電源層で直接接続される
ため穴を開けず、このため給電用の電流が穴の空いてい
ない部分を広く通ることができ、これはすなわちグラン
ドのインダクタンス成分が減少するということなので、
プリント基板の給電系のインピーダンスを下げ、ここに
発生する雑音を減らす作用をする。
るように連続配置されたグランド・電源ピンは、それぞ
れプリント基板のグランド層・電源層で直接接続される
ため穴を開けず、このため給電用の電流が穴の空いてい
ない部分を広く通ることができ、これはすなわちグラン
ドのインダクタンス成分が減少するということなので、
プリント基板の給電系のインピーダンスを下げ、ここに
発生する雑音を減らす作用をする。
【００１２】
【実施例】本発明の第１の実施例を図１を用いて説明す
る。１は、ピンが格子状に配列したＰＧＡ（Ｐｉｎ Ｇ
ｒｉｔｅ Ａｒｒａｙ）型の半導体集積回路用パッケー
ジである。２の白丸は基板に接続される信号ピンであ
る。３の黒丸は、プリント基板のグランド層に接続され
るグランドピンである。４の斜線入り白丸は、プリント
基板の電源層に接続される電源ピンである。グランドピ
ン３や電源ピン４はパッケージ１の内側から外側に放射
状に連続配置されている。
る。１は、ピンが格子状に配列したＰＧＡ（Ｐｉｎ Ｇ
ｒｉｔｅ Ａｒｒａｙ）型の半導体集積回路用パッケー
ジである。２の白丸は基板に接続される信号ピンであ
る。３の黒丸は、プリント基板のグランド層に接続され
るグランドピンである。４の斜線入り白丸は、プリント
基板の電源層に接続される電源ピンである。グランドピ
ン３や電源ピン４はパッケージ１の内側から外側に放射
状に連続配置されている。
【００１３】本発明の半導体パッケージを搭載したとき
のプリント基板のグランド層を図４に示す。図３と同様
に１０はＰＧＡパッケージの搭載位置を、５は、グラン
ド層クリアランスを示している。従来例の図３と比べて
グランドピンが連続しているため、グランドピン付近の
グランドの幅はクリアランス径以上太くなっている。
のプリント基板のグランド層を図４に示す。図３と同様
に１０はＰＧＡパッケージの搭載位置を、５は、グラン
ド層クリアランスを示している。従来例の図３と比べて
グランドピンが連続しているため、グランドピン付近の
グランドの幅はクリアランス径以上太くなっている。
【００１４】この対角線上のグランドを四角柱で近似す
るとインダクタンスは次式で表される。
るとインダクタンスは次式で表される。
【００１５】
【数１】Ｌ＝μ＊ｄ／（２π）＊Ｌｏｇ｛２ｄ／０．２
２３５（ｗ＋ｈ）−１｝ ここでμは透磁率、ｄ、ｗ、ｈは、それぞれ四角中の長
さ、幅、高さである。３５μｍ厚のグランド層のプリン
ト基板の場合、従来例の図３と本発明の場合の図４を比
較すると従来例の大きさはｄ＝１０．８ｍｍ，ｗ＝０．
９ｍｍ，ｈ＝０．０３５ｍｍでインダクタンスは７．８
ｎＨであるが、本発明の場合、ｄ＝６．３７ｍｍ，ｗ＝
３．４４ｍｍ，ｈ＝０．０３５ｍｍでインダクタンスは
２．３ｎＨと１／３に減少する。このことはプリント基
板のグランド層のインダクタンスに起因する誘導雑音も
１／３に減少するということを意味している。このた
め、本発明のパッケージを用いれば半導体集積回路は給
電系の雑音が減るため安定して動作することができる。
２３５（ｗ＋ｈ）−１｝ ここでμは透磁率、ｄ、ｗ、ｈは、それぞれ四角中の長
さ、幅、高さである。３５μｍ厚のグランド層のプリン
ト基板の場合、従来例の図３と本発明の場合の図４を比
較すると従来例の大きさはｄ＝１０．８ｍｍ，ｗ＝０．
９ｍｍ，ｈ＝０．０３５ｍｍでインダクタンスは７．８
ｎＨであるが、本発明の場合、ｄ＝６．３７ｍｍ，ｗ＝
３．４４ｍｍ，ｈ＝０．０３５ｍｍでインダクタンスは
２．３ｎＨと１／３に減少する。このことはプリント基
板のグランド層のインダクタンスに起因する誘導雑音も
１／３に減少するということを意味している。このた
め、本発明のパッケージを用いれば半導体集積回路は給
電系の雑音が減るため安定して動作することができる。
【００１６】本実施例は、プリント基板挿入型のパッケ
ージに関するものであるが、表面実装型の格子状パッケ
ージに関しても、プリント基板に貫通スルーホールを用
いる場合は、グランド層に多数穴が明くので本発明のピ
ン配置は同様な効果がある。
ージに関するものであるが、表面実装型の格子状パッケ
ージに関しても、プリント基板に貫通スルーホールを用
いる場合は、グランド層に多数穴が明くので本発明のピ
ン配置は同様な効果がある。
【００１７】本発明の第２の実施例を図５を用いて説明
する。図中、１，２，３，４は、図１と同じ意味であ
る。本実施例は、グランドピンを、パッケージの対角と
平行に連続して設けた場合の例である。このようにピン
を配置しても本発明の第１の実施例と同様な効果があ
る。
する。図中、１，２，３，４は、図１と同じ意味であ
る。本実施例は、グランドピンを、パッケージの対角と
平行に連続して設けた場合の例である。このようにピン
を配置しても本発明の第１の実施例と同様な効果があ
る。
【００１８】本発明の第３の実施例を図６を用いて説明
する。図中、１，２，３，４は、図１と同じ意味であ
る。本実施例は、グランドピン・電源ピンを、外側から
内側に連続して、かつ、外側と内側でグランド・電源ピ
ンの数を外側の信号ピンと内側の信号ピンの比程度にな
るように、配置することを特徴としている。このように
配置することで第１の実施例と同じ効果がある。
する。図中、１，２，３，４は、図１と同じ意味であ
る。本実施例は、グランドピン・電源ピンを、外側から
内側に連続して、かつ、外側と内側でグランド・電源ピ
ンの数を外側の信号ピンと内側の信号ピンの比程度にな
るように、配置することを特徴としている。このように
配置することで第１の実施例と同じ効果がある。
【００１９】本発明の第４の実施例を図７を用いて説明
する。図中、１，２，３，４は、図１と同じ意味であ
る。本実施例は、図２の従来技術のピン配置と第１の実
施例とを組み合わせた場合である。これは当然従来の場
合と比べてグランドノイズの低減の効果がある。
する。図中、１，２，３，４は、図１と同じ意味であ
る。本実施例は、図２の従来技術のピン配置と第１の実
施例とを組み合わせた場合である。これは当然従来の場
合と比べてグランドノイズの低減の効果がある。
【００２０】本発明の第５の実施例を図８を用いて説明
する。図中、１，２，３，４は、図１と同じ意味であ
る。本実施例は従来技術に内側から外側に連続配置した
グランドピン・電源ピンをある領域の信号ピンを囲むよ
うに配置した例である。この領域に囲まれた信号ピンが
特に高速な信号を出力しグランドノイズを大きく発生す
る場合、または、この領域の信号が他の領域の信号ピン
に比べて、グランドのノイズに対して弱いような場合な
ど、同一パッケージ内での他の部分の影響を減少させた
い場合に効果がある。
する。図中、１，２，３，４は、図１と同じ意味であ
る。本実施例は従来技術に内側から外側に連続配置した
グランドピン・電源ピンをある領域の信号ピンを囲むよ
うに配置した例である。この領域に囲まれた信号ピンが
特に高速な信号を出力しグランドノイズを大きく発生す
る場合、または、この領域の信号が他の領域の信号ピン
に比べて、グランドのノイズに対して弱いような場合な
ど、同一パッケージ内での他の部分の影響を減少させた
い場合に効果がある。
【００２１】本発明の第６の実施例を図９を用いて説明
する。図中、１，２，３，４は、図１と同じ意味であ
る。本実施例は、グランド・電源ピンを内側から外側
へ、隣接したピンからピンへ最短ではないが、連続配置
した例である。この場合、最短配置した場合よりはグラ
ンドのインピーダンスは上昇するが、連続配置しない場
合よりはインピーダンスを小さくする効果がある。
する。図中、１，２，３，４は、図１と同じ意味であ
る。本実施例は、グランド・電源ピンを内側から外側
へ、隣接したピンからピンへ最短ではないが、連続配置
した例である。この場合、最短配置した場合よりはグラ
ンドのインピーダンスは上昇するが、連続配置しない場
合よりはインピーダンスを小さくする効果がある。
【００２２】本発明の第７の実施例を図１０を用いて説
明する。図中、１，２，３，４は、図１と同じ意味であ
る。本実施例は、グランド・電源ピンを内側から外側
へ、あるいは外側から内側へ、突ききっていはいない
が、片辺のピン列の５０％以上を連続して配置した場合
の例である。本実施例も、第１の実施例ほどではない
が、従来の技術と比べてグランドノイズを小さくする効
果がある。
明する。図中、１，２，３，４は、図１と同じ意味であ
る。本実施例は、グランド・電源ピンを内側から外側
へ、あるいは外側から内側へ、突ききっていはいない
が、片辺のピン列の５０％以上を連続して配置した場合
の例である。本実施例も、第１の実施例ほどではない
が、従来の技術と比べてグランドノイズを小さくする効
果がある。
【００２３】
【発明の効果】本発明のＰＧＡパッケージを用いれば、
プリント基板のグランド層に発生する雑音を減少するこ
とができるので、半導体集積回路を安定して動作させる
ことができるという効果がある。
プリント基板のグランド層に発生する雑音を減少するこ
とができるので、半導体集積回路を安定して動作させる
ことができるという効果がある。
【図１】本発明の実施例であるＰＧＡ型半導体集積回路
用パッケージを示す図である。
用パッケージを示す図である。
【図２】従来技術のＰＧＡ型半導体集積回路用パッケー
ジを示す図である。
ジを示す図である。
【図３】図２のＰＧＡパッケージを搭載するプリント基
板のグランド層の部分図である。
板のグランド層の部分図である。
【図４】図１のＰＧＡパッケージを搭載するプリント基
板のグランド層の部分図である。
板のグランド層の部分図である。
【図５】本発明の第２の実施例を示す図である。
【図６】本発明の第３の実施例を示す図である。
【図７】本発明の第４の実施例を示す図である。
【図８】本発明の第５の実施例を示す図である。
【図９】本発明の第６の実施例を示す図である。
【図１０】本発明の第７の実施例を示す図である。
１…ＰＧＡ型半導体集積回路用パッケージ、 ２…信号ピン、 ３…グランドピン、 ４…電源ピン、 ５…グランド層クリアランス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 雅雄 神奈川県秦野市堀山下１番地株式会社日立 製作所神奈川工場内
Claims (3)
- 【請求項１】半導体チップを搭載し、プリント基板との
接続用ピンが格子状に並んだＬＳＩパッケージにおい
て、前記半導体チップに給電するための電源ピン・グラ
ンドピンを隣接したピンからピンへ連続に配置したこと
を特徴とする集積回路用パッケージ。 - 【請求項２】半導体チップを搭載し、プリント基板との
接続用ピンが格子状に並んだＬＳＩパッケージにおい
て、前記半導体チップに給電するための電源ピン・グラ
ンドピンを隣接したピンからピンへ一筆書き状に、か
つ、前記パッケージの外側に位置するピンから内側に位
置するピンへ連続配置したことを特徴とする集積回路用
パッケージ。 - 【請求項３】半導体チップを搭載し、プリント基板との
接続用ピンが格子状に並んだＬＳＩパッケージにおい
て、前記半導体チップに給電するための電源ピン・グラ
ンドピンを、前記パッケージの外側に位置するピンから
内側に位置するピンへ、あるいは、前記パッケージの内
側に位置するピンから外側に位置するピンへ、あるい
は、外側のピンから内側のピンの間に、外側のピンから
内側のピンまでの最短距離の５０％以上のピンを連続配
置したことを特徴とする集積回路用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29479392A JPH06151639A (ja) | 1992-11-04 | 1992-11-04 | 集積回路用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29479392A JPH06151639A (ja) | 1992-11-04 | 1992-11-04 | 集積回路用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151639A true JPH06151639A (ja) | 1994-05-31 |
Family
ID=17812350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29479392A Pending JPH06151639A (ja) | 1992-11-04 | 1992-11-04 | 集積回路用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151639A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225702B1 (en) * | 1997-08-29 | 2001-05-01 | Mitsubishi Denki Kabushiki Kaisha | Ball grid array to prevent shorting between a power supply and ground terminal |
| JP2017059580A (ja) * | 2015-09-14 | 2017-03-23 | ローム株式会社 | 半導体装置 |
| US10043755B2 (en) | 2015-06-26 | 2018-08-07 | Renesas Electronics Corporation | Electronic device |
| US10446531B2 (en) | 2014-09-26 | 2019-10-15 | Renesas Electronics Corporation | Electronic device and semiconductor device |
-
1992
- 1992-11-04 JP JP29479392A patent/JPH06151639A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225702B1 (en) * | 1997-08-29 | 2001-05-01 | Mitsubishi Denki Kabushiki Kaisha | Ball grid array to prevent shorting between a power supply and ground terminal |
| KR100294771B1 (ko) * | 1997-08-29 | 2001-07-12 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치 |
| US10446531B2 (en) | 2014-09-26 | 2019-10-15 | Renesas Electronics Corporation | Electronic device and semiconductor device |
| US10043755B2 (en) | 2015-06-26 | 2018-08-07 | Renesas Electronics Corporation | Electronic device |
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| WO2017047415A1 (ja) * | 2015-09-14 | 2017-03-23 | ローム株式会社 | 半導体装置 |
| CN108028230A (zh) * | 2015-09-14 | 2018-05-11 | 罗姆股份有限公司 | 半导体设备 |
| US10559528B2 (en) | 2015-09-14 | 2020-02-11 | Rohm Co., Ltd. | Semiconductor device including external terminal groups |
| CN108028230B (zh) * | 2015-09-14 | 2021-02-05 | 罗姆股份有限公司 | 半导体设备 |
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