JP2016035966A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 より高い性能を有し、製造コストがより小さい半導体集積回路装置を提供する。【解決手段】 半導体集積回路装置(1)は、チップ上の機能ブロック(2)と、チップ上に設けられ、機能ブロックと接続された配線(3)と、チップ上の複数の端子(41)と、配線と複数の端子とを電気的に接続または切断する複数のスイッチ素子(4)と、複数のスイッチ素子のうちの少なくとも１つの電気的接続または切断を制御する制御部(6)と、を具備する。【選択図】 図５

Description

実施形態は、半導体集積回路装置に関する。

多数の半導体素子を含んだ半導体集積回路装置が知られている。半導体集積回路装置の動作の高速化によって、半導体集積回路装置がオフの間のスタンバイリーク電流が大きくなっている。半導体集積回路装置によっては、スタンバイリーク電流を抑制するための仕組みを含んでいる。そのような仕組みとして、半導体集積回路装置中のロジック回路へ電源を供給するための配線にスイッチ回路が設けられる場合がある。

特開２００８−１１２８１７号公報

より高い性能を有し、製造コストがより小さい半導体集積回路装置を提供しようとするものである。

一実施形態による半導体集積回路装置は、チップ上の機能ブロックと、前記チップ上に設けられ、前記機能ブロックと接続された配線と、前記チップ上の複数の端子と、前記配線と前記複数の端子とを電気的に接続または切断する複数のスイッチ素子と、前記複数のスイッチ素子のうちの少なくとも１つの前記電気的接続または切断を制御する制御部と、を具備することを特徴とする。

参考用の集積回路装置のレイアウトを示している。 図１のチップの動作の間の電流の流れを示している。 図１のスイッチ素子を流れる電流の経路を示している。 図１のチップでの部分に応じて相違する消費電流と印加電圧を示している。 第１実施形態の半導体集積回路装置のレイアウトを示している。 第１実施形態のスイッチ素子とその周辺の回路を示している。 第１実施形態のスイッチ素子を流れる電流の経路を示している。 第１実施形態の装置での抵抗成分を示している。 第１実施形態の第２例の半導体集積回路装置のレイアウトを示している。 第１実施形態の第３例の半導体集積回路装置のレイアウトを示している。 第２実施形態の半導体集積回路装置のレイアウトを示している。 第３実施形態のスイッチ素子とその周辺の回路を示している。 第３実施形態の半導体集積回路装置のレイアウトを示している。 第４実施形態の半導体集積回路装置のレイアウトを示している。 第５実施形態の半導体集積回路装置のレイアウトを示している。 第６実施形態のイメージセンサ装置の機能ブロックを示している。 第６実施形態での要素の分散の例を示している。 第６実施形態の半導体集積回路装置のレイアウトを示している。 第６実施形態の半導体集積回路装置のレイアウトを示している。

図１は、参考用の半導体集積回路装置のレイアウトを示している。装置１０１は１つのチップ上に設けられている。装置１０１は、中央において機能回路ブロック１０２を有する。機能回路ブロック１０２は、ロジック回路を含んでいる。機能回路ブロック１０２の周囲には、電源配線１０３が設けられている。電源配線１０３は、装置１０１の外部から受け取られた電源電位（ＶＤＤ）を機能回路ブロック１０２へ供給するための経路である。電源配線１０３は、内部配線１０３１を含んでいる。内部配線１０３１は、機能回路ブロック１０２の周囲において網状に広がっており、機能回路ブロック１０２の電源電位ノードに接続される配線を含んでいる。例えば、内部配線１０３１は、機能回路ブロック１０２を取り囲む外周部分１０３１ａを有している。電源配線１０３はさらに、接続部１０３２を含んでいる。接続部１０３２は、内部配線１０３１の外周部分１０３１ａと電源端子１０５とを接続する。電源端子１０５は、装置１０１の縁に設けられている。

装置１０１はさらに、スイッチ素子１１１を含んでいる。スイッチ素子１１１は、入力端子１１２、および出力端子１１３を含んでいる。入力端子１１２は、装置１０１の外部からノード１２１を介して電源電位を受け取る。スイッチ素子１１１は、制御部１０７の制御に基づいて、入力端子１１２と出力端子１１３との間を電気的に接続または切断する。制御部１０７は、機能回路ブロック１０２が動作（オン）およびスタンバイ（オフ）の間、それぞれ、スイッチ素子１１１の制御を通じて、入力端子１１２と出力端子１１３とを電気的に接続および切断する。

出力端子１１３は、装置１０１の外部の配線１１５によって、装置１０１の外部において電源端子１０５と接続される。配線１１５は、上に装置１０１が配置される回路基板にプリントされた配線およびボンディングワイヤとして実現される。電源端子１０５はいずれも、出力端子１１３から電源電位を受け取る。すなわち、いずれの電源端子１０５への電源電位の供給および停止も、１つのスイッチ素子１１１により制御される。

図２は、図１の装置１０１の動作の間の電流の流れを示している。図２はまた、比較のために、スイッチ素子１１１を含まない半導体集積回路装置（装置１０１がスイッチ素子１１１を含まない場合）の動作を示している。図２の左側の２つの列は、機能回路ブロック１０２がオンの間の状態を示しており、左から順にスイッチ素子１１１の無しおよび有りのケースをそれぞれ示している。スイッチ素子１１１はオンしており、スイッチ無しおよび有りのいずれのケースでも、電源電位ノード（外部からの電源電位ＶＤＤを受け取るノード）ＶＤＤは、機能回路ブロック１０２を介して接地（共通）電位ノードＶＳＳに接続される。この結果、機能回路ブロック１０２を介して動作電流１１７が流れる。

一方、図２の右側の２つの列は、機能回路ブロック１０２がオフの間の状態を示しており、左から順にスイッチ素子１１１の無しおよび有りのケースをそれぞれ示している。機能回路ブロック１０２がオフの間、スイッチ素子１１１の無しのケースでは、機能回路ブロック１０２の電源電位ＶＤＤを受け取るノード１１８は、ノードＶＤＤと接続されている。このため、機能回路ブロック１０２がオフであっても、機能回路ブロック１０２をリーク電流１１９が流れる。一方、スイッチ素子１１１の有りのケースでは、スイッチ素子１１１はオフしている。このため、ノード１１８はノードＶＤＤから分離されており、よって機能回路ブロック１０２を介するリーク電流１１９は流れない。

スイッチ素子１１１は、例えばｎ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）であり、このトランジスタのゲート電圧に対する、ドレインおよびソース間の電圧の特性のうちの線形領域が利用される。トランジスタによるスイッチ動作に際し、トランジスタは制御部１０７からゲートにおいてオンの間は高電位を受け取り、オフの間は０Ｖ（＝ＶＳＳ）を受け取る。トランジスタのオン抵抗は低いことが好ましい。例えば、数１００ｍＡオーダーの動作電流の想定の下で、トランジスタのオン抵抗による電圧降下の量を微小にするようにトランジスタが設計されるとすると、トランジスタのサイズは装置１０１のチップの面積の１０％程度である。このようなサイズのトランジスタは、装置１０１のチップのサイズの非常に多くの部分を占有する。また、トランジスタが巨大である故に、トランジスタ中を実効的に電流が流れる部分が特定の箇所に集中する。すなわち、図３に示されているように、実効的に電流が流れる領域が、トランジスタ（スイッチ素子１１１）のソースおよびドレイン、すなわち入力端子１１２と出力端子１１３との間の最短経路に集中する。図３は、スイッチ素子１１１を流れる電流の経路を示しており、電流を示す線１２１がより太いほど、より高い電流密度を意味する。電流経路の集中により、図３から分かるように、スイッチ素子１１１の全体に対して使用される面積の効率が低い。

また、上記のように、装置１０１内に入力端子１１２から取り込まれた電流が装置１０１の外部を経由して、電源端子１０５に流れ込む。このため、電流が装置１０１の外へまた装置１０１の中へと流れる際に、電源端子１０５と外部配線１１５の間の入出力抵抗Ｒ１を通過する。このことは、抵抗成分による電圧降下を引き起こし、電源電流の伝送ロスを引き起こす。

さらに、図４に示されているように、機能回路ブロック１０２中の位置により電流の消費量に違いあると、電流消費量の違いに基づいて機能回路ブロック１０２中の配線抵抗による電圧降下の量に差が生じる。すなわち、図４の左側では、機能回路ブロック１０２中での消費電流は位置によらず均一である。よって、位置によらず、電源電位ＶＤＤの大きさは等しい。一方、図４の右側に示されているように、消費電流のより大きい部分はより小さい電源電位ＶＤＤを受け取ることになる。このことは、一般に、機能回路ブロック１０２中での相違する位置での動作タイミングの相違を引き起こし、機能回路ブロック１０２の高速動作に対して不利に働く。

以下に実施形態が図面を参照して説明される。以下の説明において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。また、ある実施形態についての記述はすべて、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。さらに、各実施形態は、明示的にまたは自明的に排除されない限り、別の一または複数の実施形態と組み合わせられることが可能である。

（第１実施形態）
図５は、第１実施形態に係る半導体集積回路装置１のレイアウトを示している。図５は、装置１はチップとして構成されており、半導体基板（図示せず）上に設けられている。装置１、すなわち装置１のチップは、例えば矩形の平面形状を有する。

装置１は、中央において機能ブロック２を有する。機能ブロック２は、半導体装置上に形成されるあらゆる機能ブロックであることが可能であり、例えばロジック回路部である。ロジック回路部は、種々のロジック回路を含み、ロジック回路は多数の論理ゲートを含んでいる。論理ゲートは、半導体基板上の導電膜、絶縁膜、不純物拡散層の１または複数の組み合わせにより実現される。

機能ブロック２の周囲には、電源配線３が設けられている。電源配線３は、例えば基板の上方の導電性材料により実現される。電源配線３は、装置１の外部から受け取られた電源（電位）を機能ブロック２へ供給するための経路である。電源配線３は、内部配線３１を含んでいる。内部配線３１は、機能ブロック２の周囲において網状に広がっており、機能ブロック２の種々の位置に接続される配線を含んでいる。機能ブロック２は、その電源電位ＶＤＤを受け取るべきノード（内部電源電位ノード）において内部配線３１と接続され、接続された内部配線３１から電源電位（電源電流）を受け取り、受け取られた電源電位を使用して動作する。内部配線３１は、例えば機能ブロック２を取り囲む外周部分３１ａを含んでいる。外周部分３１ａは、機能ブロック２の縁に沿って延びている。

電源配線３はさらに、複数の接続部３２（３２＿１、３２＿２、３２＿３、３２＿４）を含んでいる。

装置１は、少なくも２以上のスイッチ素子４を含んでいる。スイッチ素子４は、装置１のチップの１つまたは複数または全ての縁に設けられる。スイッチ素子４は、また、１つまたは複数または全ての縁の中央近傍に設けられる。スイッチ素子４は、装置１のチップの４つの辺の各々の中央近傍に設けられることが可能である。図５は、スイッチ素子４（４＿１、４＿２、４＿３、４＿４）がそれぞれ装置１のチップの下辺、右辺、上辺、左辺の中央に設けられる例を示している。

各スイッチ素子４は２つの端子を含んでおり、これら２つの端子の１つは電源端子４１と称され、他方は出力ノード４２（４２＿１、４２＿２、４２＿３、４２＿４）と称される。電源端子４１は、装置１の表面に設けられるパッドの形態を有する。各スイッチ素子４は、電源端子４１と出力ノード４２との間を電気的に接続または切断する。各スイッチ素子４は、スイッチ素子４の外部から後述の制御信号を受け取り、制御信号に基づいて電源端子４１と出力ノード４２との間の導通または非導通にする。

各電源端子４１は、装置１の外部の電源電位ノード１１と接続され、ノード１１から電源電位ＶＤＤを受け取る。すなわち、例えば装置１は回路基板上に搭載され、回路基板上のノード１１から電源電位ＶＤＤを受け取る。ノード１１は、例えば配線やボンディングワイヤ等に相当する。装置１は、受け取られた電源電位ＶＤＤを使用して動作する。すなわち、装置１は、受け取られた電源電位を電源配線３を介して機能ブロック２に供給し、機能ブロック２は電源配線３から受け取られた電源電位ＶＤＤを使用して動作する。

各出力ノード４２は、対応する接続部３２により内部配線３１の外周部分３１ａに接続されている。すなわち、接続部３２＿１、３２＿２、３２＿３、３２＿４は、出力ノード出力ノード４２＿１、４２＿２、４２＿３、４２＿４をそれぞれ内部配線３１の外周部分３１ａに接続する。各接続部３２は、対応する出力ノード４２と外周部分３１ａとの間の最短経路に一致する。

装置１は、さらに制御部６を含んでいる。制御部６は、制御信号線７を介して全てのスイッチ素子４と接続されている。制御部６は、機能ブロック２の状態を監視し、機能ブロック２の状態に基づいて、制御信号線７上の信号を用いてスイッチ素子４を制御する。すなわち、制御部６は、機能ブロック２（または装置１）が動作している間、各スイッチ素子４を制御して、各スイッチ素子４での電源端子４１と出力ノード４２との間を電気的に接続する。一方、制御部６は、機能ブロック２（または装置１）がスタンバイの間、各スイッチ素子４を制御して、各スイッチ素子４での電源端子４１と出力ノードとの間を電気的に切断する。制御部６は、全てのスイッチ素子４の導通および非導通を一括して制御する。機能ブロック２のスタンバイの間、全てのスイッチ素子４が非導通とされ、これにより全ての出力ノード４２が電源電位ノード１１から切断される。この結果、機能ブロック２の内部電源電位ノードは、ノード１１から電気的に切り離される。よって、スタンバイの間、機能ブロック２中の種々の要素（例えばトランジスタ）をリーク電流が流れることが阻止される。

構成要素９は接地電源（電位）端子である。電源端子９は、装置１の外部から接地電源電位ＶＳＳを受け取り、受け取られた接地電源電位ＶＳＳを電源配線１０を介して機能ブロック２に供給する。機能ブロック２は、電源配線１０から受け取られた接地電源電位ＶＳＳを使用する。

次に、スイッチ素子４の具体的な例が、図６を参照して記述される。図６は、第１実施形態のスイッチ素子４とその周辺の回路を示している。スイッチ素子４の少なくとも１つまたは全てが、図６の要素および接続を有する。図６に示されているように、各スイッチ素子４は、電源端子４１と出力ノード４２との間にｎ型のＭＯＳＦＥＴ４ｔを有している。トランジスタ４ｔのゲートは基板上のゲート絶縁膜上のゲート電極を備え、トランジスタ４ｔのソースおよびドレインは基板の表面においてゲート電極を挟む１対の拡散層を備える。各トランジスタ４ｔは、例えば同じサイズ、すなわち電流駆動能力を有する。別々のトランジスタ４ｔが、相違するサイズを有していてもよい。

スイッチ素子４としての動作のために、トランジスタ４ｔのゲート電圧に対するドレインおよびソース間の（ソース・ドレイン間）電圧の特性のうちの線形の領域が利用される。トランジスタ４ｔがオンしている間およびオフしている間は、制御信号線７を介して、ゲートに、それぞれ高い電位および０Ｖ（接地電源電位ＶＳＳ）が印加される。例えば、装置１は単一の電源電位で動作することが想定されている。そのような場合、装置１の外部からの電源電位が１．２Ｖであれば、トランジスタ４ｔがオンしている間に電源端子４１すなわちトランジスタ４ｔのドレインもゲートも外部電源電位と同じ電位１．２Ｖを受け取る。

以上記述されたように、第１実施形態の装置１は、電源電位ノード１１と機能ブロック２との間に複数のスイッチ素子４を含んでいる。このことに基づき、以下の少なくとも１つの利点を得られる。

参考用の装置１０１が１つのスイッチ素子１１１を有するのに対し、装置１は２つ以上のスイッチ素子４を含んでいる。このため、各スイッチ素子４は、装置１の外部の電源から装置１に流入する電源電流の一部のみを受け持つ。例えば、図５のように４つのスイッチ素子４の例では、各スイッチ素子４は全電源電流の４分の１を流せれば、その要求される機能を果たせる。これに応じて、各スイッチ素子４が有すべきサイズ（電流駆動能力）も、スイッチ素子が１つの例（図１等）でのスイッチ素子４（トランジスタ４ｔ）のサイズの４分の１よりさらに小さい。単純に４分の１でない理由は、スイッチ素子４での電流経路の分散と抵抗成分の減少に基づく。すなわち、第１に、図７に示されているように、複数のスイッチ素子４への分散により、各スイッチ素子４の大きさは、図１の例での大きさより小さい。図７は、第１実施形態のスイッチ素子４を流れる電流の経路を示しており、電流を示す線２０がより太いほど、より高い電流密度を意味する。図７に示されているように、スイッチ素子４が小さいことに起因して、電流経路は、電源端子４１と出力ノード４２との間の最短経路に集中せず、分散する。このため、各スイッチ素子４でのオン抵抗が減少し、オン抵抗の減少の寄与により、各スイッチ素子４の必要なサイズは、スイッチ素子が１つの場合でのそのサイズの４分の１を下回る。

第２に、第１実施形態では、図１の例と異なり、装置１の外部からの電源電流が装置１内を経由して装置１の外部に流れ出ない。このこと等に基づいて、装置１において電流電源が経験する抵抗成分は図１での抵抗成分より小さい。よって、装置１が外部からの電源電位ノード１１と機能ブロック２との間で図１でのものと同じオン抵抗を有するようにする場合、スイッチ素子４が寄与する抵抗成分が大きくてもよい。このことが図８を参照してさらに記述される。

図８は、第１実施形態の装置１での抵抗成分を示しており、電源電位ノード１１から、内部配線３１の外周部分３１ａまでの抵抗成分をシンボルにより示している。図８に示されているように、装置１は、ノード１１と電源端子４１との間の入出力抵抗Ｒ１、スイッチ素子４のオン抵抗Ｒ２、および接続部３２の配線抵抗Ｒ３を、各所において含んでいる。よって、ノード１１と外周部分３１ａとの間のオン抵抗Ｒは、Ｒ＝入出力抵抗Ｒ１＋（スイッチ素子４のオン抵抗Ｒ２）／４＋（配線抵抗Ｒ３）／４である。

一方、図１の例では、装置１０１は、ノード１２１と入力端子１１２との間、出力端子１１３と外部配線１１５との間、および外部配線１１５と電源端子１０５との間において個別の入出力抵抗Ｒ１を含んでいる。さらに、装置１０１は、スイッチ素子１１１のオン抵抗Ｒ１１、および接続部１０３２の配線抵抗Ｒ３を各所において含んでいる。よって、ノード１２１と外周部分１０３１ａとの間のオン抵抗Ｒ１００は、Ｒ１００＝入出力抵抗Ｒ１＋（スイッチ素子１１１のオン抵抗Ｒ１１）＋入出力抵抗Ｒ１＋（入出力抵抗Ｒ１）／４＋（配線抵抗Ｒ３）／４である。以上より、抵抗Ｒ１００とＲ１を等しくするためのスイッチ素子４のオン抵抗Ｒ２は、Ｒ２＝（スイッチ素子１１１のオン抵抗Ｒ１１）×４＋入出力抵抗Ｒ１×８である。例として、入出力抵抗Ｒ１＝１Ω、スイッチ素子１１１の抵抗Ｒ１１＝２Ω、配線抵抗Ｒ３＝１Ωであれば、抵抗Ｒが抵抗Ｒ１００と同じであるための抵抗Ｒ１１は１６Ωである。よって、スイッチ素子１１１の個数とスイッチ素子４との比が４であるのに対して、スイッチ素子１１１でのオン抵抗とスイッチ素子４でのオン抵抗との比は８である。すなわち、装置１では、スイッチ素子４の個数の比を上回る、スイッチ素子４のオン抵抗が得られる。スイッチ素子４のサイズはオン抵抗に反比例し、よってスイッチ素子１１１の個数とスイッチ素子４の個数の比を上回る比で、スイッチ素子４がスイッチ素子１１１から小さくされることが可能である。

一方、参考例と第１実施形態との間でオン抵抗Ｒ、Ｒ１０１を維持することが求められるなら、小サイズのスイッチ素子４によってスイッチ素子４が装置１に占める割合を低下できる。すなわち、装置１の小型化が可能である。一方、スイッチ素子４のサイズをスイッチ素子１１１のサイズと同じにすれば、装置１での抵抗Ｒを装置１０１での抵抗Ｒ１００より小さくできる。すなわち、装置１において、ノード１１と外周部分３１ａとの間での良好な電圧降下特性、つまり抑制された電圧降下を実現できる。

また、小サイズのスイッチ素子４により、スイッチ素子４および他の種々の機能ブロックが装置１のチップ中で高い自由度で配置されることが可能である。このことは、装置１の空きスペースの削減につながり、ひいては装置１のサイズを減少できる。

また、図１および図５の比較から分かるように、第１実施形態での入出力端子の数は、参考例での入出力端子の数より少ない。これに応じて、装置１と共に用いられる外部のボンディングワイヤおよび配線の数、ならびに装置１と共に用いられる装置の入出力ピンの数も、参考例での数より少ない。

ここまでの記述では、各スイッチ素子４が１つの電源端子４１を含む例に関する。しかしながら、図９に示されるように、あるスイッチ素子４が２つ以上の電源端子４１を含んでいてもよい。図９は、第１実施形態の第２例に係る半導体集積回路装置１のレイアウトを示しており、装置１が３つのスイッチ素子４を含む例に関する。図９の例では、装置１は、スイッチ素子４＿４を含んでいない。また、スイッチ素子４＿３は、図５のように電源端子４１に加え、さらなる電源端子４１＿２を含んでいる。電源端子４１、４１＿２は、いずれも電源電位ノード１１と接続される。電源端子４１、４１＿２は、例えば装置１の縁に設けられ、スイッチ素子４＿３の左右の端に位置する。スイッチ素子４＿３は、制御信号線７上の信号に基づいて、電源端子４１、４１＿２と出力ノード４２＿２とを電気的に接続または切断する。換言すれば、図９のスイッチ素子４＿３は、図５のスイッチ素子４＿３、４＿４が１つに統合された形態に概ね相当する。スイッチ素子４＿４が設けられていないことに応じて、装置１は、接続部３２＿４を含んでいない。第２例によっても、第１実施形態の利点を得られる。

さらに、２つ以上のスイッチ素子４が、電源端子４１を共有していてもよい。図１０は、そのような例を示しており、第１実施形態の第３例に係る半導体集積回路装置１のレイアウトを示している。図１０に示されているように、例えば２つのスイッチ素子４、例えばスイッチ素子４＿３、４＿４は、それぞれの電源端子４１を含んでいない。代わりに装置１は、電源端子４１＿１および電源配線３の内部配線３１＿１、３１＿２をさらに含んでいる。内部配線３１＿１、３１＿２は、電源端子４１＿１から、スイッチ素子４＿３、４＿４の各々の、出力ノード４２と反対のノードまでに亘る。電源端子４１＿１は、電源電位ノード１１と接続され、例えば装置１のスイッチ素子４＿３、４＿４の間である左上の角に設けられる。第３例によっても、第１実施形態の利点を得られる。

（第２実施形態）
図１１は、第２実施形態に係る半導体集積回路装置１のレイアウトを示している。装置１は、制御信号線７＿２をさらに含んでいる。制御信号線７、７＿２は、独立しており、スイッチ素子４の別々の組に接続されている。制御信号線７は例えばスイッチ素子４＿１、４＿３、４＿４に接続されており、制御信号線７上の信号はスイッチ素子４＿１、４＿３、４＿４の導通および非導通を一括して制御する。他方、制御信号線７＿２は例えばスイッチ素子４＿２に接続されており、制御信号線７＿２上の信号はスイッチ素子４＿２の導通および非導通を制御する。制御信号線７、７＿２はまた制御部６に接続されており、制御部６は制御信号線７、７＿２上の信号を独立して生成する。このように、装置１は、スイッチ素子４のオンまたはオフの制御のための２系統の仕組みを含んでいる。相違する系統に属するスイッチ素子４の組み合わせはあらゆる形が可能であり、さらに３つ以上の相違する制御系統が設けられてもよい。

第２実施形態の装置１は、第１実施形態と同じく、電源電位ノード１１と機能ブロック２との間に複数のスイッチ素子４を含んでいる。このため、第１実施形態の利点の１つ以上と同じ利点を得られる。

さらに、第２実施形態によれば、２系統のスイッチ素子４の制御により、以下の利点を得られる。図４を参照して記述されたように、機能ブロック２中の相違する位置が相違する電流を消費する場合がある。このような場合に、電流消費量の相違する領域に相違する電流を供給することにより、機能ブロック２の複数の内部電源電位ノードにおける電位を機能ブロック２の全体に亘って均一にするまたは近づけることができる。具体的には、例えば、機能ブロック２の右側の一部の領域が他の領域よりも少ない電流を消費する場合、機能ブロック２の右側への電源電流の供給を遮断することが可能である。その目的で、制御部６は、機能ブロック２の動作の間、制御信号線７上の信号をスイッチ素子４＿１、４＿３、４＿４をオンするための電位にし、他方制御信号線７＿２上の信号をスイッチ素子４＿２をオフに維持するための電位とする。この結果、スイッチ素子４＿１、４＿３、４＿４がオンし、スイッチ素子４＿２はオフし、電源電流は全スイッチ素子４のうちのスイッチ素子４＿１、４＿３、４＿４のみを介して機能ブロック２に流入する。このような制御は、機能ブロック２での消費電流の量の分布に基づいた機能ブロック２中の内部電源電位ノードでの電位の分布を均一に近づけ、機能ブロック２の動作の特性（例えばタイミングの一致）を向上させることができる。さらに、このような内部電源電位分布の調整が可能であることを考慮して機能ブロック２での内部電源電位分布が最適になるように機能ブロック２を設計することにより、機能ブロック２のより安定した高速動作を実現できる。

（第３実施形態）
第３実施形態は、スイッチ素子４の例に関する。

図１２は、第３実施形態のスイッチ素子とその周辺の回路を示している。スイッチ素子４の要素および接続は、第１実施形態のものと同じである。一方、第３実施形態では、スイッチ素子４としてのトランジスタ４ｔは、ゲートにおいて、電位ＶＤＤＨを受け取る。電位ＶＤＤＨは、電位ＶＤＤより高い。制御部６は、そのような高い電位ＶＤＤＨを、スイッチ素子４をオンさせるために制御信号線７上で供給する。例えば、ノード１１上での電位ＶＤＤが１．２Ｖであれば、スイッチ素子４はゲートにおいて、オンの間、３Ｖの電位ＶＤＤＨを受け取る。オフの間にゲートが受け取る電位は第１実施形態と同じであり、例えば接地電源電位（０Ｖ、ＶＳＳ）である。

制御信号線７上に供給される高電位ＶＤＤＨは、ノード１１上で供給される電位と独立して供給される。例えば、図１３に示されているように、装置１は、相違する複数の電源電位を受け取る。図１３は、第３実施形態の半導体集積回路装置１のレイアウトを示している。複数の電源電位のうちの１つは、電位ＶＤＤであり、ノード１１上で供給される。別の電位ＶＤＤＨは、装置１の電源端子２１に、電源電位ノード２２上で装置１の外部から供給される。装置１は電源端子２１で受け取られた電位を制御部６に供給し、制御部６は受け取られた電位を制御信号線７に供給する。

第３実施形態の装置１は、第１実施形態と同じく、電源電位ノード１１と機能ブロック２との間に複数のスイッチ素子４を含んでいる。このため、第１実施形態の利点の１つ以上と同じ利点を得られる。

さらに、第３実施形態によれば、スイッチ素子４が、さらに高い電源電位ＶＤＤＨを受け取る。このことに基づいて、以下の利点を得られる。ｎ型のＭＯＳＦＥＴのドレイン・ソース間のオン抵抗は、ゲート・ソース間の電圧が大きいほど、小さい。このため、第３実施形態のように、スイッチ素子４のゲートに、高い電源電位ＶＤＤＨを印加することにより、スイッチ素子４のオン抵抗が減じることが可能である。または、スイッチ素子４のゲートに高電位を印加することを用いれば、より小さなスイッチ素子４で、低い電位（例えば電位ＶＤＤＨ）での場合と同じスイッチ素子４のオン抵抗を実現できる。

（第４実施形態）
第４実施形態は、スイッチ素子４が挿入される電流経路の点で、第１〜第３実施形態と異なる。

図１４は、第４実施形態の半導体集積回路装置１のレイアウトを示している。第４実施形態では、スイッチ素子４は、機能ブロック２のうちの接地電源電位ＶＳＳを受け取るべきノード（内部接地電源電位ノード）と、装置１に接地電位を供給するノードとの間に設けられる。この違いは、装置１の要素および接続自体を第１実施形態のものから変更することを要求しない。よって、第４実施形態の装置１のレイアウトは、第１実施形態のもの（図５）と同じである。一方、第４実施形態の装置１は、後述の１点を除いて、各要素に印加される電位の点、すなわち使用のされ方の点で、第１実施形態の装置１と異なる。具体的には、以下の通りである。

第４実施形態では、ノード１１は接地電源電位を伝送する。また、電源配線３は、ノード１１からスイッチ素子４を介して接地電源電位を受け取り、接地電源電位を伝送する。一方、第４実施形態は、以下の点で第１実施形態と異なる。すなわち、電源配線３は、機能ブロック２の接地電位を受け取るべきノード（内部接地電源電位ノード）に接続されている。また、電源端子９は、電源電位ＶＤＤを受け取り、電源電位ＶＤＤは電源配線１０を介して機能ブロック２に供給され、電源配線１０は機能ブロック２の内部電源電位ノードに接続されている。機能ブロック２は、電源配線１０から電源電位ＶＤＤを受け取り、電源配線１０から接地電源電位ＶＳＳを受け取り、これらの電位ＶＤＤ、ＶＳＳを使用して動作する。スイッチ素子４のオフにより、機能ブロック２の内部接地電源電位ノードは、ノード１１から電気的に切断される。

第４実施形態の装置１は、電源電位ノード１１と機能ブロック２との間に複数のスイッチ素子４を含んでいる。第４実施形態の電源電位ノードと接地電源電位ノードとの間でのスイッチ素子４の位置は、第１実施形態のものと異なる。しかしながら、第４実施形態でのスイッチ素子４のオフによる電源電位ノードと接地電源電位ノードとの間の電流経路の切断は、第１実施形態でのものと同じである。このため、第４実施形態によっても第１実施形態と同じ利点を得られる。さらに、第４実施形態は、第２および第３実施形態の１つ以上と組み合わせられることが可能であり、組み合わせられた実施形態による利点をさらにもたらすことが可能である。

（第５実施形態）
第５実施形態は、複数のチップの例に関する。

図１５は、第５実施形態の半導体集積回路装置１＿２のレイアウトを示している。半導体集積回路装置１＿２は、２つのチップ５１＿１、５１＿２を含んでいる。チップ５１＿１、５１＿２は、例えば半導体基板を含んでいる。チップ５１＿１は、チップ５１＿２の上に設けられており、例えばチップ５１＿１、５１＿２は積層され、一体化されている。チップ５１＿１は、第１実施形態の装置１に含まれている要素のうちの一部を含んでおり、例えば機能ブロック２、電源配線３、および電源配線１０を含んでいる。機能ブロック２、電源配線３、および電源配線１０は、チップ５１＿１の基板上に設けられている。

チップ５１＿２は、装置１に含まれている要素のうちの残りのものを含んでおり、例えばスイッチ素子４、制御部６、制御信号線７、および電源端子９を含んでいる。スイッチ素子４、制御部６、制御信号線７、および電源端子９は、チップ５１＿２の基板上に設けられている。

このように、装置１中の要素が、チップ５１＿１、５１＿２に亘って分散されている。

チップ５１＿１、５１＿２上での諸要素の位置は、装置１での位置と同じであることが可能である。すなわち、チップ５１＿１は、中央において機能ブロック２を有しており、機能ブロック２の周囲において電源配線３を有している。チップ５１＿２は、縁においてスイッチ素子４、制御部６、および電源端子９を有しており、スイッチ素子４と制御部６とに間において制御信号線７を有している。

チップ５１＿１、５１＿２は、導電材料からなるチップ間配線５２（５２＿１、５２＿２、５２＿３、５２＿４、５２＿５）により電気的に接続されている。例えば、チップ間配線５２＿１は、チップ５１＿１の電源配線３の接続部３２＿１の一端を、チップ５１＿２のスイッチ素子４＿１の出力ノード４２に接続する。同様に、チップ間配線５２＿Ｎ（Ｎは２、３、または４）は、チップ５１＿１の電源配線３の接続部３２＿Ｎの一端を、チップ５１＿２のスイッチ素子４＿Ｎの出力ノードに接続する。チップ間配線５２＿５は、チップ５１＿２の電源端子９をチップ５１＿１の電源配線１０に接続する。

第５実施形態の装置１（１＿２）は、第１実施形態と同じく、電源電位ノード１１と機能ブロック２との間に複数のスイッチ素子４を含んでいる。このため、第１実施形態の利点の１つ以上と同じ利点を得られる。

また、第５実施形態によれば、装置１中の要素が複数のチップ５１＿１、５１＿２に亘って分散している。機能ブロック２とスイッチ素子４は、それらの中の半導体素子に対して相違する特性を要求される場合がある。例えば、機能ブロック２はロジック回路を含んでおり、ロジック回路を構成する微細な半導体素子を含んでいる。他方、スイッチ素子４は、高電流を扱うパワー向けの半導体素子を含んでいる。これらの半導体素子は、相違する特性を要求され得る。このため、機能ブロック２とスイッチ素子４が別々のチップとして製造されれば、それぞれの製造のための工程をそれぞれのチップに対して特化できる。このことは、素子の特性の調整に役立ち、また相違する特性の半導体素子を並行して製造するためにのみ必要な工程や要素を必要としない。すなわち、チップ５１＿１、５１＿２の製造工程が簡略化され、製造のための総コストが抑制されることが可能である。

（第６実施形態）
第６実施形態は、第１〜第５実施形態の具体例に関し、第１〜第５実施形態に適用され得る。

第１〜第５実施形態の機能ブロック２は、例えばイメージセンサ装置に適用される。このイメージセンサ装置は、例えば１つまたは複数のチップとして構成される。図１６は、第６実施形態のイメージセンサ装置６１の機能ブロックを示している。第６実施形態の装置６１は、例えば、センサーコア６２、ロジック回路６３、インターフェイス６４等のブロックを含んでいる。装置６１は、第１〜第４実施形態の装置１に相当する。第１〜第４実施形態の装置１についての記述は、装置６１に当てはまる。

センサーコア６２は、被写体からの光信号を捕捉して電気信号を生成し、画素のアレイ６２ａ、制御および処理回路６２ｂを含んでいる。画素６２ａは、装置６１の外部からの光を、その特性に基づいて電気信号に変換する。制御および処理回路６２ｂは、画素６２ａを制御し、また、画素からの電気信号を処理する。電気信号の処理は、例えば種々のアナログ処理、およびアナログの電気信号をディジタル形式に変換することを含む。ディジタル形式の画素信号は、制御および処理回路６２ｂによって、センサーコア６２の外部に出力される。

ロジック回路６３は、センサーコア６２からディジタル形式の画素信号を受け取り、画素信号に対して種々のディジタル処理を施す。その目的で、ロジック回路６３は、種々のロジックゲートを含んでいる。ロジック回路６３が、第１〜第５実施形態の機能ブロック２に相当し、第１〜第５実施形態において記述された特徴を有する。インターフェイス６４は、装置６１と、外部との信号の送受を制御する。

装置６１は、装置１に相当し、したがって、装置６１に含まれる要素を含んでいる。すなわち、装置６１は、電源配線３、スイッチ素子４、制御部６、制御信号線７、電源端子９、電源配線１０を含んでいる。

第６実施形態が第５実施形態のような要素の複数チップへの分散に適用される場合、分散には、種々のバリエーションが考えられる。図１７は、第６実施形態での要素の分散の例を示している。半導体集積回路装置１＿３は、２つのチップ７１＿１、７１＿２を含んでいる。チップ７１＿１、７１＿２は、例えば半導体基板を含んでいる。チップ７１＿１は、チップ７１＿２の上に設けられており、例えばチップ７１＿１、７１＿２は積層され、一体化されている。チップ７１＿１、７１＿２は、第５実施形態のチップ５１＿１、５１＿２と同様にチップ間配線７２により相互に接続される。図１７の第１行は、チップ７１＿１に含まれる要素を示しており、チップ７１＿２に含まれる要素を示している。

第１列（一般）は、汎用の例であり、チップ７１＿１、７１＿２がイメージセンサを含め任意の形態である例について示しており、第５実施形態での例に相当する。すなわち、機能ブロック２がチップ７１＿１に設けられ、スイッチ素子４および電源配線３の組がチップ７１＿２に設けられる。図の矢印は、矢印の根元のスイッチ素子４が矢尻の機能ブロックの内部電源電位ノードとの間の電気的接続および切断を制御することを示している。

第２〜７列中の例１〜６は、装置６１のようなイメージセンサ装置への適用の例である。例１では、チップ７１＿１は、第１実施形態の装置１のように、スイッチ素子４および機能ブロック２の両方を含んでおり、機能ブロック２としてロジック回路６３を含んでいる。このことに基づいて、チップ７１＿１は電源配線３も含んでいる。チップ７１＿２も、第１実施形態の装置１のように、スイッチ素子４および機能ブロック２の両方を含んでおり、機能ブロック２として制御および処理回路６２ｂを含んでいる。このことに基づいて、チップ７１＿２は電源配線３も含んでいる。画素６２ａは、チップ７１＿１に設けられている。

例２は例１に類似し、ロジック回路６３がチップ７１＿１、７１＿２に亘って分散されている。スイッチ素子４は、チップ７１＿２上にのみ設けられ、チップ７１＿１、７１＿２のそれぞれのロジック回路６３の一部への電源電位ノード１１の電気的接続および切断を制御する。これに基づいて、チップ７１＿２は、第１実施形態の装置１のように、スイッチ素子４と機能ブロック２の一部との両方を含み、さらに電源配線３を含んでいる。機能ブロック２は例えばロジック回路６３である。また、チップ７１＿１は、第５実施形態のチップ５１＿１のように、機能ブロック２としてロジック回路６３を含んでおり、また電源配線３を含んでいる。チップ７１＿１は、さらに、画素６２ａ、制御および処理回路６２ｂを含んでおり、しかしスイッチ素子４を含んでいない。

例３では、チップ７１＿２は、第１実施形態の装置１に相当し、機能ブロック２としてロジック回路６３を含んでいる。また、チップ７１＿２は、制御および処理回路６２ｂを含んでいる。チップ７１＿１は、画素６２ａを含んでいる。

例４では、チップ７１＿１は、第１実施形態の装置１に相当し、機能ブロック２としてロジック回路６３を含んでいる。また、チップ７１＿１は、画素６２ａ、制御および処理回路６２ｂを含んでいる。チップ７１＿２は、その他の回路を含んでいる。

例５では、スイッチ素子４が２系統で設けられる。チップ７１＿２は、図１８に示されているように、チップ５１＿２と同様に、スイッチ素子４、制御部６、制御信号線７、７＿２を含んでおり、一方、機能ブロック２を含んでいない。制御部６は、例えば第２実施形態のように、スイッチ素子４のうちの１または複数、例えばスイッチ素子４＿１、４＿３、４＿４を制御信号線７で制御する。また、制御部６は、残りのスイッチ素子４＿２を制御信号線７＿２で制御する。

一方、チップ７１＿１は、２つの独立した機能ブロック２＿１、２＿２を含んでいる。機能ブロック２＿１は例えば制御および処理回路６２ｂであり、機能ブロック２＿２は例えばロジック回路６３である。チップ７１＿１は電源配線３を有しており、電源配線３は２つの機能ブロック２＿１、２＿２用に電源配線３＿１、３＿２へと分割されている。電源配線３＿１は、機能ブロック２＿１およびチップ間配線７２＿１、７２＿３、７２＿４と接続されている。電源配線３＿２は、機能ブロック２＿２およびチップ間配線７２＿２と接続されている。画素６２ａは、例えばチップ７１＿１に設けられている。

このように、電源電位ノード１１から機能ブロック２＿１、２＿２へ２つの選択的電源供給のための仕組みが設けられ、スイッチ素子４は一方のチップ７１＿１に設けられる。

例６では、例５と同じように、選択的電源供給のための仕組みが２つ設けられ、スイッチ素子４はチップ７１＿２に設けられる。すなわち、図１９に示されているように、チップ７１＿１は、例５（図１８）と異なり、機能ブロック２＿２（ロジック回路）および電源配線３＿２を含んでいない。代わりに、機能ブロック２＿２および電源配線３＿２は、チップ７１＿２に設けられている。機能ブロック２＿２は、スイッチ素子４＿２を介して選択的に電源電位を受け取る。機能ブロック２＿１は、スイッチ素子４１＿１、４１＿３、４１＿４を介して選択的に電源電位を受け取る。

第６実施形態は、第１〜第５実施形態に適用され、よって、適用された実施形態による利点と同じ利点を得られる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…半導体集積回路装置、２…機能ブロック、３…電源配線、３１…内部配線、３１ａ…外周部分、３２…接続部、４…スイッチ素子、９、２１、４１…電源端子、４２…出力ノード、６…制御部、７…制御信号線、９…電源端子、１０…電源配線、１１、２２…電源電位ノード、２０…電流経路、５１、７１…チップ、５２、７２…チップ間配線、６１…イメージセンサ装置、６２…センサーコア、６２ａ…画素、６２ｂ…制御および処理回路、６３…ロジック回路、６４…インターフェイス。

Claims (5)

1. チップ上の機能ブロックと、
   前記チップ上に設けられ、前記機能ブロックと接続された配線と、
   前記チップ上の複数の端子と、
   前記配線と前記複数の端子とを電気的に接続または切断する複数のスイッチ素子と、
   前記複数のスイッチ素子のうちの少なくとも１つの前記電気的接続または切断を制御する制御部と、
   を具備することを特徴とする半導体集積回路装置。
2. 前記配線が、複数の接続部を有し、
   前記複数のスイッチ素子はそれぞれ第１端において前記複数の接続部とそれぞれ接続されており、
   前記複数のスイッチの各々が、接続された１つの接続部と記複数の端子の１つまたは複数とを電気的に接続または切断する、
   ことを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記配線が複数の接続部を有し、
   前記複数のスイッチ素子のうちの１つの第１スイッチ素子が、前記複数の端子のうちの１つの第１端子と前記複数の接続部のうちの１つの第１接続部とを電気的に接続または切断し、
   前記複数のスイッチ素子のうちの１つの第スイッチ素子が、前記第１端子と前記複数の接続部のうちの１つの第２接続部とを電気的に接続または切断する、
   ことを特徴とする請求項１に記載の半導体集積回路装置。
4. 前記制御部が、第１制御信号線および第２制御信号線を具備し、
   前記第１制御信号線が、前記複数のスイッチ素子のうちの第１スイッチ素子を制御する制御端子と接続されており、
   前記第２制御信号線が、前記複数のスイッチ素子のうちの第２スイッチ素子を制御する制御端子と接続されている、
   ことを特徴とする請求項１に記載の半導体集積回路装置。
5. 前記複数のスイッチ素子の少なくとも１つはｎ型のＭＯＳＦＥＴであり、
   前記複数の端子は第１電位を受け取り、
   前記制御部は、前記ＭＯＳＦＥＴのゲートに前記第１電位またはそれ以上の電位を供給する、
   ことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体集積回路装置。

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