JP4129717B2 - 半導体装置 - Google Patents

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Description

【発明の属する技術分野】
【０００１】
本発明は、半導体装置に関する。
【従来の技術】
【０００２】
格子状に端子が形成されたボールグリットアレイ半導体装置（以下、ＢＧＡ半導体装置と称する）、ピングリットアレイ半導体装置（以下、ＰＧＡ半導体装置と称する）、ランドグリットアレイ半導体装置（以下、ＬＧＡ半導体装置と称する）、素子スケールパッケージ半導体装置（以下、ＣＳＰ半導体装置と称する）などは、収容できる信号線の数が多いなどの理由から広く利用されている。
【０００３】
これら半導体装置は、電気的ノイズを低減するため、特開平７−１５３８６９号公報に記載の半導体装置のように、グランド層と電気的に接続された第１のグランドスルーホールに加え、底面の所定の部位に設けられたグランドパターンに、グランド層と電気的に接続された複数の第２のグランドスルーホールが設けられた半導体装置などが提案されている。例えば、この特開平７−１５３８６９号公報に記載の半導体装置は、実効的に電流が流れるグランド層の領域を拡大することにより、ノイズの発生を抑制することができる。
【発明が解決しようとする課題】
【０００４】
しかし、これらの半導体装置では、各電極の周囲を囲むように、グランドパターンを設け、このグランドパターンにグランド層と電気的に接続する第２のグランドスルーホールを設けているため、グランドパターンを形成した分、半導体装置が大型化してしまう。半導体装置が大型化すると、半導体装置のコストが増大するとともに、半導体装置の実装面積が大きくなり、半導体装置を搭載する電子機器のコストが増大するなどの課題がある。
【０００５】
本発明の課題は、半導体装置の大型化を抑制して、ノイズの発生を軽減させることにある。
【課題を解決するための手段】
【０００６】
本発明は、上記課題を次の手段により解決する。すなわち、本発明は、プリント配線板で形成されたコア層の両面に表層が設けられたベースと、このベースに搭載された半導体素子とを備え、この半導体素子は、表層のうち一方の表層と接合部材により接合され、表層のうち他方の表層には、複数の外部端子が配列され、コア層には、半導体素子と複数の外部端子とを電気的に接続するとともに、複数の外部端子に対応する複数の電源スルーホール及び複数のグランドスルーホールが形成され、ベースは、中央部の内部電源領域と内部電源領域の周囲に形成された信号線領域とを含み、内部電源領域では、複数の電源スルーホールと複数のグランドスルーホールはほぼ同数互い違いに配置され、信号線領域では、ほぼ同数の複数の電源スルーホールと複数のグランドスルーホールが配置され、かつ、信号線領域における複数の電源スルーホールと前記複数のグランドスルーホールを合わせた数のほぼ３倍の数の信号スルーホールが設けられ、複数の電源スルーホール及び複数のグランドスルーホールの周囲に信号スルーホールが隣接して設けられ、信号線領域又はその周囲に設けられた１つ又は２つ以上の付加電源スルーホール又は付加グランドスルーホールが設けられ、この付加電源スルーホール又は付加グランドスルーホールは対応する外部端子を持たない半導体装置である。
【０００７】
このように、ベースのコア層に、外部端子の配列に対応して配置された電源スルーホール及びグランドスルーホールに加えて、自己外部端子、つまり、対応する外部端子を持たない付加電源スルーホール又は付加グランドスルーホールを、複数の電源スルーホールと複数のグランドスルーホールが配置された信号線領域又はその周囲に設けることにより、電源スルーホール及びグランドスルーホールの近傍に付加電源スルーホール又は付加グランドスルーホールを設けて、インダクタンスを軽減することができる。また、付加電源スルーホール及び付加グランドスルーホールは、対応する外部端子を持たないので、スルーホールの外部端子やパターンをベース面に形成するのに比べ、半導体装置の外部端子の数を少なくでき、半導体装置を小型化することができる。このため、半導体装置の大型化を回避するとともに、インダクタンスを小さくすることができ、半導体装置におけるノイズの発生を軽減することができる。
【０００８】
また、本発明の半導体装置において、複数の外部端子が、外部信号端子と、外部電源端子と、外部グランド端子とから成り、複数のスルーホールは、外部信号端子と半導体素子とを電気的に接続する信号スルーホールと、外部電源端子と半導体素子とを電気的に接続する電源スルーホールと、外部グランド端子と半導体素子とを電気的に接続するグランドスルーホールと、外部電源端子と半導体素子とを電気的に接続する付加電源スルーホール又は外部グランド端子と半導体素子とを電気的に接続する付加グランドスルーホールとを含んで構成することもできる。このとき、半導体装置は、複数のスルーホールを、複数の外部端子の数より付加電源スルーホール又は付加グランドスルーホールの分だけ多く設けることもできる。
【０００９】
このように、外部信号端子と半導体素子とを電気的に接続する信号スルーホールと、外部電源端子と半導体素子とを電気的に接続する電源スルーホールと、外部グランド端子と半導体素子とを電気的に接続するグランドスルーホールと、外部電源端子と半導体素子とを電気的に接続する付加電源スルーホール、または、外部グランド端子と半導体素子とを電気的に接続する付加グランドスルーホールとを含んで構成された複数のスルーホールは、外部端子の数より付加電源スルーホール又は付加グランドスルーホールの分だけ多く設けられているので、付加電源スルーホール又は付加グランドスルーホールを設けた分、グランドや電源のインダクタンスを小さくすることができ、半導体装置のノイズの発生を軽減することができる。また、外部端子を設けない分、半導体装置の大型化を抑制することもできる。
【００１０】
また、本発明の半導体装置において、複数のスルーホールが、複数の外部端子の配列に対応して配置された複数の電源スルーホール及び複数のグランドスルーホールと、１つまたは２つ以上の付加電源スルーホール又は付加グランドスルーホールからなり、これら複数のスルーホールは、複数の外部端子の数より付加電源スルーホール又は付加グランドスルーホールの分だけ多く設けられ、複数のスルーホールは、外部信号端子と半導体素子とを電気的に接続し、かつ、配列された外部信号端子に対応して配置された配列信号スルーホールと、外部電源端子と半導体素子とを電気的に接続し、かつ、配列された外部電源端子に対応して配置された配列電源スルーホールと、外部グランド端子と半導体素子とを電気的に接続し、かつ、配列された外部グランド端子に対応して配置された配列グランドスルーホールとを含み、付加電源スルーホールを、外部電源端子と半導体素子とを電気的に接続、または、付加グランドスルーホールを、外部グランド端子と半導体素子とを電気的に接続し、配列して設けられた配列信号スルーホールと配列信号スルーホールとの間に配置することもできる。
【００１１】
このように、ベースのコア層に、外部端子の数より付加電源スルーホール又は付加グランドスルーホールの分だけ多くのスルーホールが設けられているので、付加電源スルーホール又は付加グランドスルーホールの分だけ、グランドおよび電源のインダクタンスを軽減することができる。また、付加電源スルーホール又は付加グランドスルーホールは、配列信号スルーホールと配列信号スルーホールとの間に設けられているので、配列信号スルーホールの近傍に付加電源スルーホール又は付加グランドスルーホールを設けることができ、グランドや電源のインダクタンスを軽減することができる。更に、付加電源スルーホール又は付加グランドスルーホールは、自己外部端子を持たないので、外部端子やパターンをベース面に形成するのに比べ、半導体装置を小型化することができ、半導体装置およびこれを実装する電子機器の大型化を回避して、コストの増大を抑制することができる。更にまた、外部端子の径がスルーホールの径に比べて大きい場合、自己外部端子を持つ配列電源スルーホールや配列グランドスルーホールに比べ、付加電源スルーホール又は付加グランドスルーホールは、自己外部端子を持たない分、配列信号スルーホールの近傍に設けることができ、グランドや電源のインダクタンスを軽減することができる。
【００１２】
また、本発明の半導体装置において、ベースを複数の領域に分割して、これら複数の領域にスルーホールを設け、これらスルーホールが設けられた領域と領域の間に付加電源スルーホール又は付加グランドスルーホールを設けることもできる。
【００１３】
このように、ベースを複数の領域に分割して、これら分割された領域と領域の間に付加電源スルーホール又は付加グランドスルーホールが設けられているので、ベースの周囲にグランドスルーホールを設けるのに比べ、中央部に配置された外部端子に対応する電源スルーホール及びグランドスルーホールの近傍に付加電源スルーホール又は付加グランドスルーホールを設けることができ、インダクタンスを小さくすることができる。また、付加電源スルーホール又はグランドスルーホールに対応する外部端子が設けられていないので、半導体装置の大型化を抑制することができる。
【００１４】
また、本発明の半導体装置において、付加電源スルーホール又は付加グランドスルーホールを、略矩形に形成された前記ベースの対角線上近傍に設けることもできる。このように、ベースを対角線で複数の領域に分割して、これら分割された領域と領域の間に、付加電源スルーホール又は付加グランドスルーホールを設けることにより、従来の半導体装置の配線を大幅に変更することなく、付加電源スルーホール又は付加グランドスルーホールを設けることができる。これら領域は、対角線に沿って分割された領域に限るものではなく、ベースの配線が大幅に変更されることがないように、領域を分割すればよく、例えば、ベースを直交する２直線により分割された領域が略矩形になるように４分割するなどしてもよい。
【００１５】
また、半導体装置のスルーホールが、中央部に設けられた主な電源スルーホールと、その周辺部に設けられた信号スルーホールと、これら信号スルーホールの間に設けられた電源スルーホール及びグランドスルーホールとによって構成されている場合、中央部の電源スルーホールの内部電源領域と、周辺部の信号スルーホールの信号線領域に分割して、内部電源領域と信号線領域との間に付加電源スルーホール又は付加グランドスルーホールを設け、信号線領域を更に、ベースの対角線などで分割して、それらの間に付加電源スルーホール又は付加グランドスルーホールを設けてもよい。この場合、それぞれの信号線領域は、ほぼ同じ大きさ、または、ほぼ同じスルーホールの数になるように分割するのが好ましい。
【００１６】
また、信号スルーホールの数に対して、電源スルーホールとグランドスルーホールと付加電源スルーホール又は付加グランドスルーホールとを合わせた数は、１／４以上、コア層に設けられているのが好ましい。例えば、複数の信号スルーホールが設けられ、これら複数の信号スルーホールの近傍に、グランドスルーホールが設けられている場合、複数の信号スルーホールに電流が流れると、この複数の電流の誘導によりグランドスルーホールに電流が流れ、このグランドスルーホールに流れる電流は、電流経路が重なり、インダクタンスが大きくなり好ましくない。信号スルーホールの数が、付加電源スルーホール又は付加グランドスルーホールを含めた電源スルーホールとグランドスルーホールとを合わせた数の４倍以内であれば、電流経路が重複することによるグランドや電源のインダクタンスの増加を軽減することできる。
【発明の実施の形態】
【００１７】
以下、本発明の実施の形態について、図１〜図５を参照して説明する。図１は、本発明の一実施形態における半導体装置の概略構成を示す縦断面図である。図２は、半導体装置の底面図である。図３は、半導体装置の概略構成を示す横断面図である。図４は、半導体装置の動作を説明する模式斜視図である。図５は、本発明の他の実施形態における半導体装置の概略構成を示す横断面図である。
【００１８】
本実施形態のＢＧＡ半導体装置は、図１に示すように、半導体素子１と、この半導体素子１に接合部材、例えば、半田ボール３により接合されたベース５とを含み構成されている。
【００１９】
半導体素子１は、図示しない端子が、ベース５側の面に一面に設けられ、図示しない端子は、格子状に配列されている。
【００２０】
半導体素子１の格子状に配列された図示しない各端子の間隔、つまり、半導体素子１の図示しない端子のピッチを拡大して、電子装置のマザーボードなどに電気的に接続するベース５は、プリント配線板により形成されたコア層７と、このコア層７の両面に設けられた高密度配線可能な表層９、１１により形成されている。
【００２１】
ベース５の両面に設けられた表層９、１１のうち、半導体素子１側の面に設けられた表層９は、半導体素子１と接合部材である半田ボール３により接合され、半導体素子１と表層９との間は、図示しないエポキシ樹脂などの絶縁体が充填され、封止されている。
【００２２】
半導体素子１の図示しない複数の端子は、信号端子、電源端子、グランド端子を含んで構成され、これら図示しない複数の端子は、半導体素子１のベース５側の面に格子状に設けられている。
【００２３】
表層９は、例えば、表層９の表面、つまり、半導体素子１に対向する面に、半導体素子１の図示しない端子と接続する導体層１３が設けられ、次に、絶縁体層１５、導体層１７および絶縁体層１９が、半導体素子１側からベース５のコア層７に向かって形成され、導体層と絶縁体層が交互に積層されている。
【００２４】
導体層１３は、信号線２０、半導体接続信号端子２１、半導体接続電源端子２３および半導体接続グランド端子２５などを含んで構成されている。導体層１３の半導体接続信号端子２１、半導体接続電源端子２３、半導体接続グランド端子２５は、半導体素子１に設けられた図示しない信号端子、電源端子、グランド端子にそれぞれ対向する位置に設けられている。半導体素子１の図示しない信号端子と半導体接続信号端子２１、半導体素子１の図示しない電源端子と半導体接続電源端子２３、半導体素子１の図示しないグランド端子と半導体接続グランド端子２５は、それぞれ半田ボール３により接続されている。
【００２５】
導体層１７は、プレーン、つまり、ベタ状に形成されたベタ状グランド導体層と、このベタ状グランド導体層に形成された開口部に設けられた信号導体層と、電源導体層を含んで構成されている。
【００２６】
コア層７は、コア層７の表面、つまり、表層９の絶縁体層１９と接する面に、導体層２７が設けられ、次に、絶縁体層２９、導体層３１、絶縁体層３３、導体層３５、絶縁体層３７および導体層３９が、表層９側から表層１１側に向かって形成され、導体層と絶縁体層が交互に積層されている。
【００２７】
導体層２７は、ベタ状に形成されたベタ状電源導体層と、このベタ状電源導体層に形成された開口部に設けられた信号導体層と、グランド導体層とを含んで構成されている。
【００２８】
導体層３１は、ベタ状に形成されたベタ状グランド導体層と、このベタ状グランド導体層に形成された開口部に設けられた電源導体層を含んで構成されている。
【００２９】
導体層３５は、ベタ状に形成されたベタ状電源導体層と、このベタ状電源導体層に形成された開口部に設けられたグランド導体層とを含んで構成されている。
【００３０】
導体層３９は、ベタ状に形成されたベタ状グランド導体層と、このベタ状グランド導体層に形成された開口部に設けられた信号導体層と、電源導体層を含んで構成されている。
【００３１】
また、コア層７には、コア層７の両面に設けられた信号導体層を電気的に接続する配列信号スルーホール４１と、同じくコア層７に設けられたベタ状電源導体層および電源導体層を電気的に接続する配列電源スルーホール４３と、同じくコア層７に設けられたベタ状グランド導体層およびグランド導体層を電気的に接続する配列グランドスルーホール４５とが設けられている。
【００３２】
コア層７の配列信号スルーホール４１、配列電源スルーホール４３、配列グランドスルーホール４５などは、例えば、接続しないベタ状の導体層に穴を形成しておき、ドリルで導体の穴の中を通るように貫通するスルーホールを形成し、無電解銅メッキでスルーホール内面に銅を形成する。このとき、ベタ状の導体層とスルーホールの内面に設けられた銅は、絶縁体により隔絶されている。また、接続するベタ状の導体層には穴を形成せず、同様にドリルで貫通するスルーホールを形成する。このとき、スルーホールの内面には、ベタ状の導体層の端面が露出しているので、無電解銅メッキでスルーホールの内面に銅を形成することにより、スルーホールとベタ状の導体層が接続される。このように、コア層７のスルーホールは、コア層７であるプリント配線板をドリルで穴を明け、この穴をメッキすることにより形成される。
【００３３】
配列信号スルーホール４１は、コア層７の両面に設けられた信号導体層、つまり、導体層２７の信号導体層と導体層３９の信号導体層とを電気的に接続する。
【００３４】
配列電源スルーホール４３は、コア層７の半導体素子１側の面に設けられたベタ状電源導体層、つまり、導体層２７のベタ状電源導体層と、導体層３５のベタ状電源導体層と、コア層７の表層１１側の面に設けられた電源導体層、つまり、導体層３９の電源導体層とを電気的に接続する。
【００３５】
配列グランドスルーホール４５は、コア層７の半導体素子１側の面に設けられたグランド導体層、つまり、導体層２７のグランド導体層と、導体層３１のベタ状グランド導体層と、コア層７の底面に設けられたベタ状グランド導体層、つまり、導体層３９のベタ状グランド導体層とを電気的に接続する。
【００３６】
表層１１は、例えば、表層９と同様に、表層１１の面のうち、コア層７に接する面に絶縁体層４７が設けられ、次に、導体層４９、絶縁体層５１および導体層５３が、コア層７からベース５の底面に向かって形成され、導体層と絶縁体層は、交互に積層されている。
【００３７】
導体層４９は、ベタ状に形成されたベタ状電源導体層と、このベタ状電源導体層に形成された開口部に設けられた信号導体層と、グランド導体層とを含んで構成されている。
【００３８】
導体層５３は、外部信号端子５５ｓ、外部電源端子５５ｖ、外部グランド端子５５ｇなどの外部端子５５により形成された導体層であり、これら外部端子５５には、半田ボール６２が接合されている。半田ボール６２は、半導体装置を、図示しない電子装置の基板に接続するために使用される。
【００３９】
また、表層９には、絶縁体層１５により絶縁された導体層１３と導体層１７、絶縁体層１９により絶縁された導体層１７とコア層７の導体層２７とをそれぞれ電気的に接続するビア６３が設けられている。表層１１にも、絶縁体層４７により絶縁されたコア層７の導体層３９と表層１１の導体層４９、絶縁体層５１により絶縁された導体層４９と導体層５３とをそれぞれ電気的に接続するビア６３が設けられている。
【００４０】
ビア６３は、例えば、フォトリソグラフィーやレーザーで絶縁体層に穴を開け、無電解銅メッキで全面に銅を形成し、フォトリソグラフィーで銅をエッチングして配線パターンを形成する。絶縁体層の穴は、その上層に形成する層の表面に凹状のへこみを作ることになり、フォトリソグラフィーの制約からベタ状の導体層の穴に短い配線を形成し、下層へのビアと上層へのビアの位置をずらしてへこみの量を分散する。
【００４１】
ここで、信号の接続経路は、半導体装置の図示しない信号端子から、半田ボール３、導体層１３、ビア６３、導体層１７の信号線、ビア６３、導体層２７の信号導体層、配列信号スルーホール４１、導体層３９の信号導体層、ビア６３、導体層４９の信号導体層、ビア６３、導体層５３の外部信号端子５５ｓ、半田ボール６２である。半導体素子１の図示しない信号端子は、半導体装置の出力端子である導体層５３の外部信号端子５５ｓとそれぞれ一対一の関係で接続されている。
【００４２】
電源の接続経路は、半導体装置１の図示しない電源端子から、半田ボール３、導体層１３、ビア６３、導体層１７の電源導体層、ビア６３、導体層２７のベタ状電源導体層、配列電源スルーホール４３、導体層３５のベタ状電源導体層、配列電源スルーホール４３、導体層３９の電源導体層、ビア６３、導体層４９のベタ状電源導体層、ビア６３、導体層５３の外部電源端子５５ｖ、半田ボール６２である。
【００４３】
グランドの接続経路は、半導体装置１の図示しないグランド端子から、半田ボール３、導体層１３、ビア６３、導体層１７のベタ状グランド導体層、ビア６３、導体層２７の電源導体層、配列グランドスルーホール４５、導体層３１のベタ状グランド導体層、配列グランドスルーホール４５、導体層３９のベタ状グランド導体層、ビア６３、導体層４９のグランド導体層、ビア６３、導体層５３の外部グランド端子５５ｇ、半田ボール６２である。
【００４４】
このように、電源は、ビア６３や配列電源スルーホール４３により、導体層２７のベタ状電源導体層、導体層３５のベタ状電源導体層、および、導体層４９のベタ状電源導体層のベタ状に配置された電源の導体層に接続され、グランドは、ビア６３や配列グランドスルーホール４５により、導体層１７のベタ状グランド導体層、導体層３１のベタ状グランド導体層、および、導体層３９のベタ状グランド導体層のベタ状に配置されたグランドの導体層に接続されている。また、ベタ状に配置した導体層には多数の穴があり、その穴の中に導体を形成して、信号線を別な層に接続する。
【００４５】
表層１１の導体層５３を形成する外部端子５５は、図２に示すように、表層１１の表面、つまり、半導体装置の底面６４に格子状に配列され、例えば、１１行１１列の１２１個が設けられている。また、図２は、説明のため、半田ボール６２が省略されている。外部端子５５が格子状に設けられた半導体装置の底面６４は、中央部に略正方形に形成された内部電源領域６５と、この内部電源領域６５の周囲に形成された信号線領域６７に分割されている。信号線領域６７は、ベース５の対角線の近傍で４分割されている。
【００４６】
半導体装置の底面６４の中央部に形成された内部電源領域６５には、５行５列に格子状に計２５個の外部電源端子５５ｖと外部グランド端子５５ｇが設けられ、外部電源端子５５ｖと外部グランド端子５５ｇは、隣り合うように配置され、外部電源端子５５ｖを外部グランド端子５５ｇが取り囲むように配置されている。一方、外部グランド端子５５ｇも周囲を取り囲むように外部電源端子５５ｖが配置されている。つまり、内部電源領域６５では、ほぼ同数の外部電源端子５５ｖと外部グランド端子５５ｇとが互い違いに配置されている。
【００４７】
内部電源領域６５の周囲に形成された信号線領域６７は、半導体装置の底面６４の対角線により４つの領域に分割され、分割された信号線領域６７には、それぞれ外部信号端子５５ｓ、外部電源端子５５ｖ、外部グランド端子５５ｇが配置されている。信号線領域６７の内部電源領域６５に隣接する内周部、および、底面６４の対角線上には、外部グランド端子５５ｇが、ほぼ均等な間隔を有して配置されている。つまり、信号線領域６７の内部電源領域６５側の角部、および、信号線領域６７の外側の角部に、外部グランド端子５５ｇが設けられ、信号線領域６７の内部電源領域６５側の角部に設けられた各外部グランド端子５５ｇの中間部にも外部グランド端子５５ｇが設けられている。この信号線領域６７の内部電源領域６５側の各外部グランド端子５５ｇの間には、例えば、外部信号端子５５ｓが２個づつ配置されている。更に、信号線領域６７の内部電源領域６５側の各外部グランド端子５５ｇは、内部電源領域６５内の外部電源端子５５ｖに隣接して配置されている。また、信号線領域６７に設けられた外部電源端子５５ｖは、信号線領域６７の外周部にほぼ均等な間隔を有して配置されており、この信号線領域６７の外周部に設けられた各外部電源端子５５ｖの間には、外部信号端子５５ｓが配置されている。このように、信号線領域６７には、ほぼ同数の外部電源端子５５ｖと外部グランド端子５５ｇとが設けられ、これら外部電源端子５５ｖおよび外部グランド端子５５ｇを合わせた数のほぼ３倍の数の外部信号端子５５ｓが設けられ、外部電源端子５５ｖおよび外部グランド端子５５ｇの周囲には外部信号端子５５ｓが隣接して設けられている。
【００４８】
本実施形態の半導体装置の動作と本発明の特徴部について説明する。本実施形態の半導体装置は、図３に示すように、外部信号端子５５ｓに対応して設けられた配列信号スルーホール４１、外部電源端子５５ｖに対応して設けられた配列電源スルーホール４３、外部グランド端子５５ｇに対応して設けられた配列グランドスルーホール４５、対応する外部端子５５を持たない付加グランドスルーホール７５、および、対応する外部端子５５を持たない付加電源スルーホール７７が設けられている。
【００４９】
コア層７に形成された複数のグランド導体層を電気的に接続する付加グランドスルーホール７５と、同じくコア層７に形成された複数の電源導体層を電気的に接続する付加電源スルーホール７７は、図３に示すように、ほぼ同数が、コア層７に形成されている。
【００５０】
付加グランドスルーホール７５は、図１に示すように、コア層７の表面にもうけられた導体層２７のグランド導体層と、コア層７の底面に設けられた導体層３９のベタ状グランド導体層とを電気的に接続するとともに、コア層７に内層された導体層３１のベタ状グランド導体層も電気的に接続する。また、付加グランドスルーホール７５は、対応する外部端子５５を持たないが、導体層３１、３９のベタ状グランド導体層により、配列グランドスルーホール４５や外部グランド端子５５ｇと電気的に接続されている。
【００５１】
付加電源スルーホール７７は、コア層７の表面にもうけられた導体層２７のベタ状電源導体層と、コア層７の底面に設けられた導体層３９の電源導体層とを電気的に接続するとともに、コア層７に内層された導体層３５のベタ状電源導体層も電気的に接続する。また、付加電源スルーホール７７は、対応する外部端子５５を持たないが、導体層２７、３５のベタ状電源導体層により、配列電源スルーホール４３や外部電源端子５５ｖと電気的に接続されている。
【００５２】
配列信号スルーホール４１、配列電源スルーホール４３および配列グランドスルーホール４５は、それぞれ図２に示した外部信号端子５５ｓ、外部電源端子５５ｖおよび外部グランド端子５５ｇとほぼ同様に配列されている。また、対角線で分割された信号線領域６７は、内部電源領域６５からベース５の外周方向にずらして設けられている。このとき、格子状に配列されたスルーホールの各間隔を１ピッチとすれば、各信号線領域６７を半ピッチほど外周方向にずらして設けることにより、内部電源領域６５と信号線領域６７の間、および、分割された信号線領域６７同士の間に隙間を形成し、この隙間に付加グランドスルーホール７５および付加電源スルーホール７７が設けられている。付加グランドスルーホール７５および付加電源スルーホール７７は、図１に示すように、自己端子、つまり、対応する半導体素子１の図示しない端子や対応する外部端子５５を持たず、コア層７に形成されている。
【００５３】
つまり、配列信号スルーホール４１、配列電源スルーホール４３および配列グランドスルーホール４５は、図３に示すように、相対的な配置が図２の外部端子５５とほぼ一致して配置されており、付加グランドスルーホール７５と付加電源スルーホール７７は、外部端子５５の配列にない位置に配置されているものである。
【００５４】
付加グランドスルーホール７５と付加電源スルーホール７７は、内部電源領域６５と信号線領域６７の間、つまり、内部電源領域６５の周囲に、交互に設けられている。また、付加グランドスルーホール７５と付加電源スルーホール７７は、信号線領域６７と信号線領域６７の間、つまり、ベース５の対角線上に設けられ、付加電源スルーホール７７は、ベース５面の対角線上にそれぞれ２個づつ設けられ、これら２個の付加電源スルーホール７７の間に、付加グランドスルーホール７５が、それぞれ設けられている。更に、付加グランドスルーホール７５は、信号線領域６７の周囲にほぼ均等な間隔を有して設けられている。
【００５５】
次に、本実施形態のＢＧＡ半導体装置の動作について、図４を参照して説明する。図４は、ＢＧＡ半導体装置の動作を説明するため、ベース５の構成を簡略化して表した図であり、導体層１３、４９の一部の信号線７９、８１と、これら信号線７９、８１に電気的に接続された配列信号スルーホール４１と、導体層１７、３９のベタ状グランド導体層８３、８５と、これらベタ状グランド導体層８３、８５に電気的に接続された付加グランドスルーホール７５を示しており、他の構造部材は省略してある。
【００５６】
ベース５は、図４に示すように、導体層１３の信号線７９、導体層１７のベタ状グランド導体層８３、導体層３９のベタ状グランド導体層８５、および、導体層４９の信号線８１を含んで構成され、これら導体層の間には、それぞれ図示しない絶縁体層が設けられている。また、導体層１３の信号線７９と導体層４９の信号線８１は、配列信号スルーホール４１により電気的に接合され、導体層１７のベタ状グランド導体層８３と導体層３９のベタ状グランド導体層８５は、付加グランドスルーホール７５により電気的に接合されている。なお、導体層１７、３９のベタ状グランド導体層８３、８５には、それぞれ開口部８７、８９が形成され、これら開口部８７、８９に配列信号スルーホール４１が形成され、配列信号スルーホール４１とベタ状グランド導体層８３、８５は、電気的に接合されていない。
【００５７】
半導体素子１の信号入出力では、例えば、信号の電圧をＬ（Ｌｏｗ）からＨ（Ｈｉｇｈｔ）に切り換えると、半導体素子１に接続された導体層１３の半導体素子１近傍の信号線７９に電流が流れ、その信号線７９に対向する導体層１７のベタ状グランド導体層８３に、誘導により逆方向の帰還電流が流れる。
【００５８】
信号線７９と、この信号線７９の近傍にベタ状グランド導体層８３が設けられている場合、信号線７９に過渡的に電流が流れると、磁場が発生し、誘導電流がベタ状グランド導体層８３に流れる。誘導電流は、電流による磁場が最小になるように信号線７９を流れる電流と逆向きに、ベタ状グランド導体層８３を流れる。この逆向きの電流を帰還電流と称している。付加グランドスルーホール７５、ベタ状グランド導体層８５を流れる誘導電流も同様である。
【００５９】
導体層１３の信号線７９を流れる電流と、導体層１７のベタ状グランド導体層８３を流れる帰還電流は、両者の間の静電容量を介して連続な電流ループを形成する。この信号切換時の電流は、半導体素子１の近傍に流れ、時間の経過と共に半導体素子１から遠方に伝播する。つまり、同じ１本の信号線でも信号が伝播した部分には電流が流れ、信号が到達していない部分に電流は流れていないことになる。帰還電流は、導体層１３の信号線７９と対向する導体層１７のベタ状グランド導体層８３に流れ、通常、電流と帰還電流は、対になっている。信号線７９の電流が配列信号スルーホール４１に達すると、対向するベタ状グランド導体層８３を流れる帰還電流も、配列信号スルーホール４１が形成されたベタ状グランド導体層８３の開口部８７に達する。
【００６０】
配列信号スルーホール４１に達した電流は、配列信号スルーホール４１に電流経路があるため、そのまま配列信号スルーホール４１を伝達し、同時に付加グランドスルーホール７５に逆方向の帰還電流を誘導する。電流は、配列信号スルーホール４１を流れて、導体層４９の信号線８１に達する。信号線８１に達した電流は、信号線８１に電流経路があるため、そのまま導体層４９の信号線８１を伝達し、時間の経過と共に配列信号スルーホール４１から遠方に伝播する。信号線８１を流れる電流は、同時に導体層３９のベタ状グランド導体層に逆方向の帰還電流を誘導する。導体層４９の信号線８１を流れる電流と、導体層３９のベタ状グランド導体層８５を流れる帰還電流は、両者の間の静電容量を介して連続な電流ループを形成する。
【００６１】
ベタ状グランド導体層８５を流れる帰還電流は、導体層４９の信号線８１を流れる電流と逆向きに流れるため、配列信号スルーホール４１に向かって流れるが、配列信号スルーホール４１は、ベタ状グランド導体層８５の開口部８９に設けられているので、開口部８９に達したベタ状グランド導体層８５を流れる帰還電流は、行き場がない。このため、ベタ状グランド導体層８５を流れる帰還電流は、ベタ状グランド導体層８５の開口部８９の周囲に蓄積して電位が変化し、近傍の付加グランドスルーホール７５に、未結合電流となり流れ込む。また、ベタ状グランド導体層８３を流れる帰還電流は、静電容量を使って流れるため、導体層１７のベタ状グランド導体層８３の開口部８７の周囲の電位が下がり、近傍の付加グランドスルーホール７５から未結合電流が、導体層１７のベタ状グランド導体層８３の開口部８７の周囲に供給される。
【００６２】
ここでは、帰還電流が流れることによりベタ状の導体層の電位が変化して、この電位の変化により発生する電流を未結合電流と称している。
【００６３】
配線直下のベタ状グランド導体層８３、８５を流れる帰還電流は、薄い絶縁体層を挟んで設けられた信号線７９、８１と、磁場が密に結合するためインダクタンスが小さいが、未結合電流は、信号線７９、８１を流れる電流との磁場の結合が小さいので、大きなインダクタンスを持つことがわかった。グランドのインダクタンスが大きいとグランドノイズが大きくなる。そのため、信号線７９、８１に接続された配列信号スルーホール４１のなるべく近傍に、帰還電流を流す付加グランドスルーホール７５を配置すれば、グランドのインダクタンスを小さくできることが新たにわかった。この例では信号線７９、８１に対向して設けられているのは、ベタ状グランド導体層８３、８５であるが、ベタ状電源導体層の場合も同様である。
【００６４】
このように、付加グランドスルーホール７５と付加電源スルーホール７７を、信号線領域６７と信号線領域６７の間に設けることにより、付加グランドスルーホール７５および付加電源スルーホール７７を配列信号スルーホール４１の近傍に設けることができ、未結合電流のインダクタンスを低減できるため、ノイズを低減することができる。また、付加グランドスルーホール７５と付加電源スルーホール７７は、対応する外部端子５５を持たないので、外部端子５５を増加させることなく、グランドおよび電源のスルーホールを増やすことができるので、ＢＧＡ半導体装置の大型化を抑制して、電源やグランドのインダクタンスを低減することができる。
【００６５】
また、コア層７において、信号線領域６７を内部電源領域６５の外側に配置することにより、コーナー部、外辺部、内部電源領域６５と信号線領域６７との間の隙間に、付加グランドスルーホール７５や付加電源スルーホール７７を配置できるため、配線設計が容易になる。
【００６６】
また、半導体素子１の出力回路は、例えば、信号線と電源を接続するスイッチＡと、信号線とグランドを接続するスイッチＢを含み構成されている。Ｌの信号を出力する時にはスイッチＢを接続状態、スイッチＡを切断状態とし、Ｈの信号を出力する時には逆の組み合わせとする。そのため、電流経路は、ＨからＬの時に、信号線の静電容量に蓄えられた電荷をグランドに逃がすことになり、信号線に流れる電流の誘導により発生する帰還電流は、グランドに流れる。一方、信号をＬからＨに切り換える時には、信号線の静電容量を充電するため、信号線を流れる電流の誘導による帰還電流は、電源の導体層を流れる。このように、信号を伝送するため帰還電流は、グランド導体層と電源導体層の両方をながれる。このように、帰還電流は、電源導体層とグランド導体層の両方を流れるため、本実施形態の半導体装置のように、電源のスルーホールと、グランドのスルーホールが、ほぼ同数設けられていると、電源導体層とグランド導体層の両方において、未結合電流のインダクタンスを低減することができる。
【００６７】
また、電源導体層に代わり、すべてグランド導体層を用いる場合、半導体素子の出力トランジスタの電源とグランドとの間に、大きな静電容量を設けることによって、信号を切り換える交流動作では、電源とグランドを交流的にショートする必要がある。こうようにすると、電源とグランドを区別する必要がなくなるが、半導体素子は、面積が小さい方が好ましいので、半導体素子の出力回路に十分大きな静電容量を設けることができない場合がある。更に、多数の種類の半導体素子に、同一のベースを用いる場合、電源とグランドのスルーホールの数をほぼ均等にすると、設計条件の異なる半導体素子を用いることができるので好ましい。
【００６８】
ＢＧＡ半導体装置は、収容できる信号線の数が多いこと、プレーン状の電源やグランドのパターンを設けることによって、電気的なノイズの原因となる電源インピーダンスを低減しやすいことから広く使用されている。
【００６９】
動作周波数の高速化に伴って、ＢＧＡ半導体装置を使用しても電気的なノイズが生じやすくなっており、特開平７−１５３８６９号公報に記載の半導体装置などのように、電気的なノイズを低減するため、帯状のグランドパターンの部位に多数のグランドスルーホールを設けたものなどが提案されている。
【００７０】
多数のグランドスルーホールを設けるとグランドに流れる電流が分散するため、ノイズの原因となるグランドインダクタンスは低減できるが、更に動作が高速化すると、ノイズを十分に低減できない場合がある。また、ＢＧＡ半導体装置は多数の信号線を収容するのに適しているが、１０００信号以上を収容する大型のＢＧＡ半導体装置では、グランドスルーホールと、このグランドスルーホールに接続する外部端子を多数設けることにより、ＢＧＡ半導体装置の実装面積が大きくなり、ＢＧＡ半導体装置やＢＧＡ半導体装置を搭載する電子装置が高価となる点について、十分に考慮されていなかった。
【００７１】
ＢＧＡ半導体装置は半導体装置と電子装置の基板とを接続して信号を伝達する機能を果たすため、なるべく多くの信号を高密度に収容できれば小型、低価格を実現できる。そのためには、電源とグランドの外部端子を少なくすればよいが、電源とグランドの外部端子を少なくすると電源やグランドのインダクタンスが大きくなってノイズが大きくなる問題があった。
【００７２】
これに対し、本実施形態のＢＧＡ半導体装置は、プリント配線板で構成したコア層７の両面に表層９、１１が設けられたベース５に、電気的に接続された半導体素子１が搭載され、外部端子５５の配列と対応する配列信号スルーホール４１、配列電源スルーホール４３および配列グランドスルーホール４５に加えて、外部端子５５の配列から外れた位置に配置した付加グランドスルーホール７５、付加電源スルーホール７７が設けられている。このように、付加グランドスルーホール７５および付加電源スルーホール７７は、外部端子５５の配列の間に配置されているので、電源、グランドに電気的に接続されたスルーホールの数を増加させ、帰還電流のインダクタンスを低減することができる。
【００７３】
また、半導体装置の信号に接続する配列信号スルーホール４１を、それぞれ外部信号端子５５ｓに接続させ、半導体装置の電源あるいはグランドに接続される配列電源スルーホール４３、配列グランドスルーホール４５、付加グランドスルーホール７５および付加電源スルーホール７７が、電源あるいはグランドに接続する外部電源端子５５ｖ、外部グランド端子ｇよりも多く設けられている。このように、付加グランドスルーホール７５および付加電源スルーホール７７を加えることによって、外部端子５５の数を増加させることなく、信号切換え時にグランドや電源に流れる帰還電流によるインダクタンスを低減できるので、電気的なノイズを低減することができる。また、外部端子５５の数を増やさないので、半導体装置が大型化するのを回避して、半導体装置のコストの増大を抑制することができる。
【００７４】
更に、付加グランドスルーホール７５と付加電源スルーホール７７は、ベース５の対角に配置することもできるので、配列信号スルーホール４１と配列信号スルーホール４１の隙間に、付加グランドスルーホール７５や付加電源スルーホール７７を配置できるため、配線設計が容易になる。
【００７５】
また、本発明の半導体装置におけるスルーホールの配置は、本実施形態のスルーホールの配置に代わり、図５に示すように配置することもできる。断面構造、外部端子５５の配列は、実施形態とほぼ同一のため省略する。
【００７６】
他の実施形態における半導体装置のスルーホールは、外部端子５５の配列とほぼ同様に格子状に配置されている。これら格子状に設けられたスルーホールの信号線領域６７に、ほぼ同数の付加グランドスルーホール７５と付加電源スルーホール７７とが設けられている。内部電源領域６５に隣接して設けられた配列信号スルーホール４１の外周部にほぼ均等な間隔を有して付加電源スルーホール７７が設けられている。この配列信号スルーホール４１の外周部に設けられた付加電源スルーホール７７の更に外周部に付加グランドスルーホール７５が設けられている。このとき、それぞれ付加グランドスルーホール７５および付加電源スルーホール７７は、配列信号スルーホール４１に隣接して設けられている。
【００７７】
つまり、内部電源領域６５の周囲を取り囲む信号線領域６７が内側周囲、中央周囲、外側周囲の３段で形成されている場合、内側周囲と中央周囲の間に付加電源スルーホール７７が設けられ、中央周囲と外側周囲の間に付加グランドスルーホール７５が設けられている。
【００７８】
言い換えると、格子状に配置されたスルーホールが設けられた領域を縦方向に３分割、横方向に３分割して、９分割した場合の信号線領域６７と信号線領域６７との間に付加グランドスルーホール７５および付加電源スルーホールを設け、付加グランドスルーホール７５と付加電源スルーホール７７は、各信号線領域の間に各１個づつ設けられている。
【００７９】
つまり、付加グランドスルーホール７５は、配列されたスルーホールの１行目と２行目の間の４列目と５列目の間、１行目と２行目の間の７列目と８列目の間、４行目と５行目の間の１列目と２列目の間、４行目と５行目の間の１０列目と１１列目の間、７行目と８行目の間の１列目と２列目の間、７行目と８行目の間の１０列目と１１列目の間、１０行目と１１行目の間の４列目と５列目の間、および、１０行目と１１行目の間の７列目と８列目の間に設けられている。
【００８０】
付加電源スルーホール７７は、配列されたスルーホールの２行目と３行目の間の４列目と５列目の間、２行目と３行目の間の７列目と８列目の間、４行目と５行目の間の２列目と３列目の間、４行目と５行目の間の９列目と１０列目の間、７行目と８行目の間の２列目と３列目の間、７行目と８行目の間の９列目と１０列目の間、９行目と１０行目の間の４列目と５列目の間、および、９行目と１０行目の間の７列目と８列目の間に設けられている。
【００８１】
このように、配列信号スルーホール４１の近傍に付加グランドスルーホール７５および付加電源スルーホール７７を設けることにより、グランドや電源に流れる未結合電流によるインダクタンスを低減することができる。また、外部端子５５の数を増加させることなく、付加グランドスルーホールや付加電源スルーホールを加えることによって、信号切換え時にグランドや電源に流れる帰還電流によるインダクタンスを低減できるので、電気的なノイズを低減することができる。また、外部端子５５の配列により、スルーホールの配列のピッチが制限を受けている場合、配列信号スルーホール４１、配列電源スルーホール４３、配列グランドスルーホール４５の配置を変えることなく、付加グランドスルーホール７５、付加電源スルーホールを、配列信号スルーホール４１の間に設けることができる。
【００８２】
本実施形態の半導体装置は、ＢＧＡ半導体装置であるが、本発明は、プリント基板をベース５としたＢＧＡパッケージに限らず、ＰＧＡ半導体装置やＬＧＡ半導体装置などの面格子端子やエリア端子などを有する半導体装置とすることもできる。また、外部端子５５などの配列は、格子状に限らず、千鳥状に配列されていてもよい。
【００８３】
また、半導体装置の外部端子５５は、実施形態の端子数によらず、３２行列３２列の１０２４ピンや、４０行４０列の１６００ピンなど適宜選択することができる。このような場合も、内部電源領域６５と信号線領域６７を分割し、更に信号線領域６７を適宜分割して、分割された信号線領域６７の周囲に付加グランドスルーホール７５や付加電源スルーホール７７を設ければよい。
【００８４】
ベース５は、コア層７と表層９、１１により多層に形成されているが、本発明の半導体装置は、本実施のベース５の構成に限られるものではなく、ＢＧＡ半導体装置のキャリア配線板などの多層配線板などに、付加グランドスルーホール７５や付加電源スルーホール７７を設けることもでき、コア層７および表層９、１１の層数は、外部端子５５の数や回路の配線により適宜選択することができる。
【発明の効果】
【００８５】
本発明によれば、半導体装置の大型化を抑制して、ノイズの発生を軽減させることができる。
【図面の簡単な説明】
【００８６】
【図１】 本発明の一実施形態における半導体装置の概略構成を示す縦断面図である。
【図２】 図１の半導体装置の底面図である。
【図３】 図１の半導体装置の概略構成を示す横断面図である。
【図４】 図１の半導体装置の動作を説明する模式斜視図である。
【図５】 本発明の他の実施形態における半導体装置の概略構成を示す横断面図である。
【符号の説明】
【００８７】
１ 半導体素子
３、６２ 半田ボール
５ ベース
７ コア層
９、１１ 表層
１３、１７、２７、３１、３５、３９、４９、５３ 導体層
１５、１９、２９、３３、３７、４７、５１ 絶縁体層
４１ 配列信号スルーホール
４３ 配列電源スルーホール
４５ 配列グランドスルーホール
５５ｓ 外部信号端子
５５ｖ 外部電源端子
５５ｇ 外部グランド端子
５５ 外部端子
６３ ビア
７５ 付加グランドスルーホール
７７ 付加電源スルーホール

Claims (3)

  1. プリント配線板で形成されたコア層の両面に表層が設けられたベースと、該ベースに搭載された半導体素子とを備え、該半導体素子は、前記表層のうち一方の表層と接合部材により接合され、前記表層のうち他方の表層には、複数の外部端子が配列され、前記コア層には、前記半導体素子と前記複数の外部端子とを電気的に接続するとともに、該複数の外部端子に対応する複数の電源スルーホール及び複数のグランドスルーホールが形成され、前記ベースは、中央部の内部電源領域と該内部電源領域の周囲に形成された信号線領域とを含み、前記内部電源領域では、前記複数の電源スルーホールと前記複数のグランドスルーホールはほぼ同数互い違いに配置され、
    前記信号線領域では、ほぼ同数の前記複数の電源スルーホールと前記複数のグランドスルーホールが配置され、かつ、前記信号線領域における前記複数の電源スルーホールと前記複数のグランドスルーホールを合わせた数のほぼ３倍の数の信号スルーホールが設けられ、前記複数の電源スルーホール及び前記複数のグランドスルーホールの周囲に前記信号スルーホールが隣接して設けられ、前記信号線領域又はその周囲に１つ又は２つ以上の付加電源スルーホール及び付加グランドスルーホールが設けられ、該付加電源スルーホール又は付加グランドスルーホールは対応する外部端子を持たない半導体装置。
  2. プリント配線板で形成されたコア層の両面に表層が設けられたベースと、該ベースに搭載された半導体素子とを備え、該半導体素子は、前記表層のうち一方の表層と接合部材により接合され、前記表層のうち他方の表層には、複数の外部端子が配列され、前記コア層には、前記半導体素子と前記複数の外部端子とを電気的に接続するとともに、該複数の外部端子に対応する複数の電源スルーホール及び複数のグランドスルーホールが形成され、前記ベースは、中央部の内部電源領域と該内部電源領域の周囲に形成された信号線領域とを含み、前記内部電源領域では、前記複数の電源スルーホールと前記複数のグランドスルーホールはほぼ同数互い違いに配置され、前記信号線領域では、ほぼ同数の前記複数の電源スルーホールと前記複数のグランドスルーホールが配置され、かつ、前記信号線領域における前記複数の電源スルーホールと前記複数のグランドスルーホールを合わせた数のほぼ３倍の数の信号スルーホールが設けられ、前記複数の電源スルーホール及び前記複数のグランドスルーホールの周囲に前記信号スルーホールが隣接して設けられ、前記内部電源領域と前記信号線領域との間に設けられた１つ又は２つの以上の付加電源スルーホール又は付加グランドスルーホールを含み、該付加電源スルーホール又は付加グランドスルーホールは対応する外部端子を持たない半導体装置。
  3. 請求項１又は２に記載の半導体装置において、前記付加電源スルーホール又は付加グランドスルーホールは、略矩形に形成された前記コア層の対角線上近傍に設けられていることを特徴とする半導体装置。
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