JPH08330474A - 半導体用パッケージ - Google Patents
半導体用パッケージInfo
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- JPH08330474A JPH08330474A JP8072253A JP7225396A JPH08330474A JP H08330474 A JPH08330474 A JP H08330474A JP 8072253 A JP8072253 A JP 8072253A JP 7225396 A JP7225396 A JP 7225396A JP H08330474 A JPH08330474 A JP H08330474A
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＰＧＡやＢＧＡ等の半導体用パッケージにお
いて、半導体素子の高集積化に伴う入出力信号数の増
加、および半導体素子からの発熱量の増大に対応させた
上で、 GHzを超えるような高周波信号の伝送特性を向上
させると共に、そのばらつきを低減する。 【解決手段】 半導体素子の搭載面２ａと端子形成面２
ｂを有すると共に、半導体素子に電気的に接続される内
部配線層５が設けられた窒化アルミニウム多層基板等の
セラミックス多層基板２を具備する。セラミックス多層
基板２の端子形成面２ｂには、内部配線層５と電気的に
接続された入出力端子群３が配列されている。入出力端
子群３は、信号端子４ａ、４ｃ、グランド端子４ｂおよ
び電源端子４ｄを有する。これらのうち、信号端子４
ａ、４ｃは少なくとも 1つのグランド端子４ｂまたは電
源端子４ｄと隣接して配列されている。
いて、半導体素子の高集積化に伴う入出力信号数の増
加、および半導体素子からの発熱量の増大に対応させた
上で、 GHzを超えるような高周波信号の伝送特性を向上
させると共に、そのばらつきを低減する。 【解決手段】 半導体素子の搭載面２ａと端子形成面２
ｂを有すると共に、半導体素子に電気的に接続される内
部配線層５が設けられた窒化アルミニウム多層基板等の
セラミックス多層基板２を具備する。セラミックス多層
基板２の端子形成面２ｂには、内部配線層５と電気的に
接続された入出力端子群３が配列されている。入出力端
子群３は、信号端子４ａ、４ｃ、グランド端子４ｂおよ
び電源端子４ｄを有する。これらのうち、信号端子４
ａ、４ｃは少なくとも 1つのグランド端子４ｂまたは電
源端子４ｄと隣接して配列されている。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波伝送特性の
改善を図った半導体用パッケージに関する。
改善を図った半導体用パッケージに関する。
【０００２】
【従来の技術】一般に、半導体素子のパッケージングに
は、プラスチックパッケージ、メタルパッケージ、セラ
ミックスパッケージが使用されている。これらのうち、
セラミックスパッケージは、優れた絶縁性、放熱性、耐
湿性等を有することから、コンピュータの演算部に用い
るＣＭＯＳゲートアレイやＥＣＬゲートアレイ等のパッ
ケージングに使用されている。
は、プラスチックパッケージ、メタルパッケージ、セラ
ミックスパッケージが使用されている。これらのうち、
セラミックスパッケージは、優れた絶縁性、放熱性、耐
湿性等を有することから、コンピュータの演算部に用い
るＣＭＯＳゲートアレイやＥＣＬゲートアレイ等のパッ
ケージングに使用されている。
【０００３】ところで、近年、半導体素子の 1素子当り
の入出力信号数は、素子の高集積化により増加する傾向
にある。また、半導体素子からの発熱量も増大する傾向
にある。そこで、半導体用パッケージに対しては、入出
力信号数の増加への対応を図ると共に、放熱性を高める
ことが強く望まれている。
の入出力信号数は、素子の高集積化により増加する傾向
にある。また、半導体素子からの発熱量も増大する傾向
にある。そこで、半導体用パッケージに対しては、入出
力信号数の増加への対応を図ると共に、放熱性を高める
ことが強く望まれている。
【０００４】このようなことから、ＱＦＰ（Quad Flat
Package)等に比べて、多端子化に容易に対応可能である
と共に、放熱性に優れるセラミックス製のＰＧＡ（Pin
GridArray)パッケージやＢＧＡ（Ball Grid Array)パッ
ケージが注目されている。このように、セラミックス製
のＰＧＡパッケージやＢＧＡパッケージ等を用いること
により、半導体素子の多端子化や発熱量の増大等には対
応することができる。しかし、最近の半導体素子におい
ては、動作速度の高速化を図るために、動作周波数を高
周波化する傾向が強い。従来構造のセラミックス製ＰＧ
ＡパッケージやＢＧＡパッケージでは、 MHz域程度まで
の高周波信号については対応できるものの、 GHzを超え
るような高周波信号になると、以下に示すような問題が
生じることが懸念されている。
Package)等に比べて、多端子化に容易に対応可能である
と共に、放熱性に優れるセラミックス製のＰＧＡ（Pin
GridArray)パッケージやＢＧＡ（Ball Grid Array)パッ
ケージが注目されている。このように、セラミックス製
のＰＧＡパッケージやＢＧＡパッケージ等を用いること
により、半導体素子の多端子化や発熱量の増大等には対
応することができる。しかし、最近の半導体素子におい
ては、動作速度の高速化を図るために、動作周波数を高
周波化する傾向が強い。従来構造のセラミックス製ＰＧ
ＡパッケージやＢＧＡパッケージでは、 MHz域程度まで
の高周波信号については対応できるものの、 GHzを超え
るような高周波信号になると、以下に示すような問題が
生じることが懸念されている。
【０００５】すなわち、従来構造のＰＧＡパッケージや
ＢＧＡパッケージ等では、パッケージ内の信号線の配置
位置等により伝送特性にばらつきある。この伝送特性の
ばらつきは、信号線の伝送特性が部分的に低下すること
を意味している。この伝送特性の部分的な低下によっ
て、従来構造のＰＧＡパッケージやＢＧＡパッケージ等
は半導体素子に誤動作が生じやすいという問題を有して
いる。
ＢＧＡパッケージ等では、パッケージ内の信号線の配置
位置等により伝送特性にばらつきある。この伝送特性の
ばらつきは、信号線の伝送特性が部分的に低下すること
を意味している。この伝送特性の部分的な低下によっ
て、従来構造のＰＧＡパッケージやＢＧＡパッケージ等
は半導体素子に誤動作が生じやすいという問題を有して
いる。
【０００６】一方、最近の半導体素子はＡＳＩＣに見ら
れるように、設計の自由度を高める方向に進んでいる。
このため、予めパッケージ側で各信号線の信号通過特性
を定めることが困難になっている。従って、大多数の信
号線の高周波伝送特性を向上させることが求められてい
る。
れるように、設計の自由度を高める方向に進んでいる。
このため、予めパッケージ側で各信号線の信号通過特性
を定めることが困難になっている。従って、大多数の信
号線の高周波伝送特性を向上させることが求められてい
る。
【０００７】
【発明が解決しようとする課題】上述したように、最近
の半導体素子の高集積化や高速動作化等に伴って、半導
体用パッケージに対する要求特性は、入出力数の増加へ
の対応、高放熱性化、高周波信号の伝送特性の向上およ
びばらつき防止、またそれに伴う誤動作の防止等、年々
厳しくなってきている。
の半導体素子の高集積化や高速動作化等に伴って、半導
体用パッケージに対する要求特性は、入出力数の増加へ
の対応、高放熱性化、高周波信号の伝送特性の向上およ
びばらつき防止、またそれに伴う誤動作の防止等、年々
厳しくなってきている。
【０００８】例えば、入出力信号数の増加や高放熱性化
に対しては、セラミックス製のＰＧＡパッケージやＢＧ
Ａパッケージが有効である。しかし、 GHzを超えるよう
な高周波信号の伝送特性については、信号線の位置等に
よりばらつきが存在しているため、この高周波信号の伝
送特性のばらつきを防止すること、さらにはそれに伴う
誤動作等を防止することが求められている。
に対しては、セラミックス製のＰＧＡパッケージやＢＧ
Ａパッケージが有効である。しかし、 GHzを超えるよう
な高周波信号の伝送特性については、信号線の位置等に
よりばらつきが存在しているため、この高周波信号の伝
送特性のばらつきを防止すること、さらにはそれに伴う
誤動作等を防止することが求められている。
【０００９】本発明は、このような課題に対処するため
になされたもので、半導体素子の高集積化や高速動作化
等に対して実用的に対応可能とした半導体用パッケージ
を提供することを目的としており、具体的には半導体素
子の高集積化に伴う入出力信号数の増加、および半導体
素子からの発熱量の増大に対応させた上で、半導体素子
の高速動作化に伴う GHzを超えるような高周波信号の伝
送特性を向上させると共に、そのばらつきを低減した半
導体用パッケージを提供することを目的としている。
になされたもので、半導体素子の高集積化や高速動作化
等に対して実用的に対応可能とした半導体用パッケージ
を提供することを目的としており、具体的には半導体素
子の高集積化に伴う入出力信号数の増加、および半導体
素子からの発熱量の増大に対応させた上で、半導体素子
の高速動作化に伴う GHzを超えるような高周波信号の伝
送特性を向上させると共に、そのばらつきを低減した半
導体用パッケージを提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明の半導体用パッケ
ージは、請求項１に記載したように、半導体素子の搭載
面と端子形成面とを有し、半導体素子と電気的に接続さ
れる内部配線層を有するセラミックス多層基板と、前記
内部配線層と電気的に接続されると共に、前記セラミッ
クス多層基板の端子形成面に設けられ、信号端子、グラ
ンド端子および電源端子を有する入出力端子群を具備
し、前記信号端子のうち主な信号端子は、少なくとも 1
つの前記グランド端子または電源端子と隣接して配列さ
れていることを特徴としている。
ージは、請求項１に記載したように、半導体素子の搭載
面と端子形成面とを有し、半導体素子と電気的に接続さ
れる内部配線層を有するセラミックス多層基板と、前記
内部配線層と電気的に接続されると共に、前記セラミッ
クス多層基板の端子形成面に設けられ、信号端子、グラ
ンド端子および電源端子を有する入出力端子群を具備
し、前記信号端子のうち主な信号端子は、少なくとも 1
つの前記グランド端子または電源端子と隣接して配列さ
れていることを特徴としている。
【００１１】さらに、本発明の半導体用パッケージは、
請求項６に記載したように、半導体素子の搭載面と端子
形成面とを有するセラミックス多層基板と、前記セラミ
ックス多層基板の内部に設けられた信号配線層、グラン
ド配線層および電源配線層を有し、前記グランド配線層
および電源配線層の少なくとも一方が前記セラミックス
多層基板内に平面状に形成されている内部配線層と、前
記グランド配線層と電気的に接続され、前記セラミック
ス多層基板の端子形成面に設けられたグランド端子と、
前記電源配線層と電気的に接続され、前記セラミックス
多層基板の端子形成面に設けられた電源端子と、前記信
号配線層と電気的に接続され、前記セラミックス多層基
板の端子形成面に設けられた信号端子を具備し、前記信
号端子のうち主な信号端子は、少なくとも 1つの前記グ
ランド端子または電源端子と隣接して配列されているこ
とを特徴としている。
請求項６に記載したように、半導体素子の搭載面と端子
形成面とを有するセラミックス多層基板と、前記セラミ
ックス多層基板の内部に設けられた信号配線層、グラン
ド配線層および電源配線層を有し、前記グランド配線層
および電源配線層の少なくとも一方が前記セラミックス
多層基板内に平面状に形成されている内部配線層と、前
記グランド配線層と電気的に接続され、前記セラミック
ス多層基板の端子形成面に設けられたグランド端子と、
前記電源配線層と電気的に接続され、前記セラミックス
多層基板の端子形成面に設けられた電源端子と、前記信
号配線層と電気的に接続され、前記セラミックス多層基
板の端子形成面に設けられた信号端子を具備し、前記信
号端子のうち主な信号端子は、少なくとも 1つの前記グ
ランド端子または電源端子と隣接して配列されているこ
とを特徴としている。
【００１２】GHzを超えるような高周波信号の伝送特性
に影響を及ぼす要因としては、信号配線の配線長、メッ
キ配線の有無、信号配線とグランド配線および電源配線
の基準電位配線との電磁的結合等が考えられる。これら
のうち、信号配線と基準電位配線との電磁的結合の度合
いが高周波信号の伝送特性に大きな影響を及ぼす。特
に、セラミックス製ＰＧＡパッケージやＢＧＡパッケー
ジでは、内部配線層を有するセラミックス多層基板を用
いるため、基準電位配線に流れるリターン電流の経路が
高周波信号の伝送特性に大きな影響を及ぼす。このリタ
ーン電流の経路長のばらつきを抑制すると共に、各信号
配線と基準電位配線との電磁的結合の差を極力小さくす
ることによって、 GHzを超えるような高周波信号の伝送
特性を向上させることができ、かつそのばらつき小さく
することができる。本発明はこのような知見に基いて成
されたものである。
に影響を及ぼす要因としては、信号配線の配線長、メッ
キ配線の有無、信号配線とグランド配線および電源配線
の基準電位配線との電磁的結合等が考えられる。これら
のうち、信号配線と基準電位配線との電磁的結合の度合
いが高周波信号の伝送特性に大きな影響を及ぼす。特
に、セラミックス製ＰＧＡパッケージやＢＧＡパッケー
ジでは、内部配線層を有するセラミックス多層基板を用
いるため、基準電位配線に流れるリターン電流の経路が
高周波信号の伝送特性に大きな影響を及ぼす。このリタ
ーン電流の経路長のばらつきを抑制すると共に、各信号
配線と基準電位配線との電磁的結合の差を極力小さくす
ることによって、 GHzを超えるような高周波信号の伝送
特性を向上させることができ、かつそのばらつき小さく
することができる。本発明はこのような知見に基いて成
されたものである。
【００１３】本発明の半導体用パッケージにおいては、
主な信号端子は少なくとも 1つのグランド端子または電
源端子と隣接して配列されている。具体的には、 50%以
上の信号端子を少なくとも 1つのグランド端子または電
源端子と隣接して配列している。従って、主な信号端子
に基くリターン電流の経路長を小さくすることができる
と共に、そのばらつきを大幅に低減することができる。
さらに、主な信号端子とグランド端子または電源端子と
の電磁的結合条件をおおよそ一定とすることができる。
これらによって、信号配線の高周波伝送特性を向上させ
ると共に、そのばらつきを低減することが可能となる。
従って、本発明の半導体用パッケージには、各種設計の
半導体素子を自由に搭載することができ、その上で搭載
した半導体素子の誤動作等を防止することが可能とな
る。
主な信号端子は少なくとも 1つのグランド端子または電
源端子と隣接して配列されている。具体的には、 50%以
上の信号端子を少なくとも 1つのグランド端子または電
源端子と隣接して配列している。従って、主な信号端子
に基くリターン電流の経路長を小さくすることができる
と共に、そのばらつきを大幅に低減することができる。
さらに、主な信号端子とグランド端子または電源端子と
の電磁的結合条件をおおよそ一定とすることができる。
これらによって、信号配線の高周波伝送特性を向上させ
ると共に、そのばらつきを低減することが可能となる。
従って、本発明の半導体用パッケージには、各種設計の
半導体素子を自由に搭載することができ、その上で搭載
した半導体素子の誤動作等を防止することが可能とな
る。
【００１４】
【発明の実施の形態】以下、本発明を実施するための形
態について説明する。
態について説明する。
【００１５】図１は、本発明の半導体用パッケージをＰ
ＧＡ用パッケージに適用した一実施形態の構成を示す断
面図である。このＰＧＡ用パッケージは、表面実装型Ｐ
ＧＡおよび挿入実装型ＰＧＡのいずれにも適用可能であ
る。
ＧＡ用パッケージに適用した一実施形態の構成を示す断
面図である。このＰＧＡ用パッケージは、表面実装型Ｐ
ＧＡおよび挿入実装型ＰＧＡのいずれにも適用可能であ
る。
【００１６】同図に示す半導体用パッケージ１は、上面
２ａがＣＭＯＳゲートアレイやＥＣＬゲートアレイ等の
半導体素子の搭載面とされ、かつこの素子搭載面と反対
側の面、すなわち下面２ｂが端子形成面とされた窒化ア
ルミニウム多層基板２と、この窒化アルミニウム多層基
板２の端子形成面２ｂに接合された入出力ピン郡３（入
出力ピン４）とから主として構成されている。
２ａがＣＭＯＳゲートアレイやＥＣＬゲートアレイ等の
半導体素子の搭載面とされ、かつこの素子搭載面と反対
側の面、すなわち下面２ｂが端子形成面とされた窒化ア
ルミニウム多層基板２と、この窒化アルミニウム多層基
板２の端子形成面２ｂに接合された入出力ピン郡３（入
出力ピン４）とから主として構成されている。
【００１７】窒化アルミニウム多層基板２は、 5層の窒
化アルミニウム層２ｃ、２ｄ、２ｅ、２ｆ、２ｇを多層
一体化することにより構成した多層配線基板である。各
窒化アルミニウム層上には、所定の配線パターンを有す
る、後に詳述する内部配線層５が設けられている。この
ような窒化アルミニウム多層基板２は、例えば基板自体
（各窒化アルミニウム層）と内部配線層等となる導電性
物質とを同時焼成することにより作製される。
化アルミニウム層２ｃ、２ｄ、２ｅ、２ｆ、２ｇを多層
一体化することにより構成した多層配線基板である。各
窒化アルミニウム層上には、所定の配線パターンを有す
る、後に詳述する内部配線層５が設けられている。この
ような窒化アルミニウム多層基板２は、例えば基板自体
（各窒化アルミニウム層）と内部配線層等となる導電性
物質とを同時焼成することにより作製される。
【００１８】また、上述した入出力ピン郡３は、窒化ア
ルミニウム多層基板２の下面（端子形成面）２ｂに、例
えば格子状に規則的に配列されている。入出力ピン郡３
は、窒化アルミニウム多層基板２の内部に設けられた内
部配線層５とそれぞれ電気的に接続されている。
ルミニウム多層基板２の下面（端子形成面）２ｂに、例
えば格子状に規則的に配列されている。入出力ピン郡３
は、窒化アルミニウム多層基板２の内部に設けられた内
部配線層５とそれぞれ電気的に接続されている。
【００１９】次に、上記窒化アルミニウム多層基板２の
内部に設けられた内部配線層５の構成と、この内部配線
層５と入出力ピン郡３との関係について詳述する。な
お、以下に説明する内部配線層５と入出力ピン郡３との
関係は、図１に示された内部配線層５の一部に関するも
のであり、入出力ピン郡３全てが図１の関係を満足する
ものではない。
内部に設けられた内部配線層５の構成と、この内部配線
層５と入出力ピン郡３との関係について詳述する。な
お、以下に説明する内部配線層５と入出力ピン郡３との
関係は、図１に示された内部配線層５の一部に関するも
のであり、入出力ピン郡３全てが図１の関係を満足する
ものではない。
【００２０】最上層の第１の窒化アルミニウム層２ｃ上
には、チップ搭載部６と表面配線層７とが、例えば内部
配線層５と同様に同時焼成によって形成されている。ま
た、第２の窒化アルミニウム層２ｄ上には、信号線の一
部を引き回すための所定の配線パターンを有する第１の
信号配線層８が設けられている。
には、チップ搭載部６と表面配線層７とが、例えば内部
配線層５と同様に同時焼成によって形成されている。ま
た、第２の窒化アルミニウム層２ｄ上には、信号線の一
部を引き回すための所定の配線パターンを有する第１の
信号配線層８が設けられている。
【００２１】第１の信号配線層８の一端は、導電性物質
が充填されたビアホール８ａにより表面配線層７と電気
的に接続されている。第１の信号配線層８の他端は、窒
化アルミニウム多層基板２の下面２ｂまで延設された同
様なビアホール８ｂと電気的に接続されている。ビアホ
ール８ｂは、入出力ピン郡３のうちの最外周に位置する
入出力ピン４ａと電気的に接続されている。すなわち、
この入出力ピン４ａは信号ピン（信号端子）となる。
が充填されたビアホール８ａにより表面配線層７と電気
的に接続されている。第１の信号配線層８の他端は、窒
化アルミニウム多層基板２の下面２ｂまで延設された同
様なビアホール８ｂと電気的に接続されている。ビアホ
ール８ｂは、入出力ピン郡３のうちの最外周に位置する
入出力ピン４ａと電気的に接続されている。すなわち、
この入出力ピン４ａは信号ピン（信号端子）となる。
【００２２】第３の窒化アルミニウム層２ｅ上にはグラ
ンド配線層９が設けられている。このグランド配線層９
は、第３の窒化アルミニウム層２ｅ上に平面状（ベタ
状）に形成されている。グランド配線層９の一端は、図
示を省略したビアホールにより表面配線層７と電気的に
接続されている。グランド配線層９の他端は、窒化アル
ミニウム多層基板２の下面２ｂまで延設されたビアホー
ル９ａと電気的に接続されている。ビアホール９ａは、
上記した信号ピンとなる入出力ピン４ａの隣に配列され
た入出力ピン４ｂと電気的に接続されている。すなわ
ち、この入出力ピン４ｂはグランドピン（グランド端
子）となる。
ンド配線層９が設けられている。このグランド配線層９
は、第３の窒化アルミニウム層２ｅ上に平面状（ベタ
状）に形成されている。グランド配線層９の一端は、図
示を省略したビアホールにより表面配線層７と電気的に
接続されている。グランド配線層９の他端は、窒化アル
ミニウム多層基板２の下面２ｂまで延設されたビアホー
ル９ａと電気的に接続されている。ビアホール９ａは、
上記した信号ピンとなる入出力ピン４ａの隣に配列され
た入出力ピン４ｂと電気的に接続されている。すなわ
ち、この入出力ピン４ｂはグランドピン（グランド端
子）となる。
【００２３】また、第４の窒化アルミニウム層２ｆ上に
は、他の信号線を引き回すための所定の配線パターンを
有する第２の信号配線層１０が設けられている。第２の
信号配線層１０の一端は、図示を省略したビアホールに
より表面配線層７と電気的に接続されている。第２の信
号配線層１０の他端は、窒化アルミニウム多層基板２の
下面２ｂまで延設されたビアホール１０ａと電気的に接
続されている。ビアホール１０ａは、上記したグランド
ピンとなる入出力ピン４ｂの隣に配列された入出力ピン
４ｃと電気的に接続されている。すなわち、この入出力
ピン４ｃは信号ピン（信号端子）となる。
は、他の信号線を引き回すための所定の配線パターンを
有する第２の信号配線層１０が設けられている。第２の
信号配線層１０の一端は、図示を省略したビアホールに
より表面配線層７と電気的に接続されている。第２の信
号配線層１０の他端は、窒化アルミニウム多層基板２の
下面２ｂまで延設されたビアホール１０ａと電気的に接
続されている。ビアホール１０ａは、上記したグランド
ピンとなる入出力ピン４ｂの隣に配列された入出力ピン
４ｃと電気的に接続されている。すなわち、この入出力
ピン４ｃは信号ピン（信号端子）となる。
【００２４】第５の窒化アルミニウム層２ｇ上には、電
源配線層１１が設けられている。この電源配線層１０
は、第５の窒化アルミニウム層２ｇ上に平面状（ベタ
状）に形成されている。電源配線層１０の一端は、図示
を省略したビアホールにより表面配線層７と電気的に接
続されている。電源層１１の他端は、窒化アルミニウム
多層基板２の下面２ｂまで延設されたビアホール１１ａ
と電気的に接続されている。ビアホール１１ａは、上記
した信号ピンとなる入出力ピン４ｃの隣に配列された入
出力ピン４ｄと電気的に接続されている。すなわち、こ
の入出力ピン４ｄは電源ピン（電源端子）となる。
源配線層１１が設けられている。この電源配線層１０
は、第５の窒化アルミニウム層２ｇ上に平面状（ベタ
状）に形成されている。電源配線層１０の一端は、図示
を省略したビアホールにより表面配線層７と電気的に接
続されている。電源層１１の他端は、窒化アルミニウム
多層基板２の下面２ｂまで延設されたビアホール１１ａ
と電気的に接続されている。ビアホール１１ａは、上記
した信号ピンとなる入出力ピン４ｃの隣に配列された入
出力ピン４ｄと電気的に接続されている。すなわち、こ
の入出力ピン４ｄは電源ピン（電源端子）となる。
【００２５】上述した信号配線層８、１０、グランド配
線層９、電源配線層１１、およびそれらに電気的に接続
された各ビアホールによって、窒化アルミニウム多層基
板２の内部配線層５が構成されている。
線層９、電源配線層１１、およびそれらに電気的に接続
された各ビアホールによって、窒化アルミニウム多層基
板２の内部配線層５が構成されている。
【００２６】そして、これら内部配線層５の形成位置や
取り回しを適宜選択することによって、図１に示される
入出力ピン郡３は、信号ピン４ａ、４ｃに隣接して、基
準電位のグランドピン４ｂまたは電源ピン４ｄが位置す
るように配列されている。また、信号配線層８、１０と
グランド配線層９および電源配線層１１とは、上述した
ように窒化アルミニウム多層基板２の積層方向に対して
交互に配置されている。言い換えると、各信号ピン４
ａ、４ｃに接続された信号配線層８、１０は、グランド
配線層９や電源配線層１１とそれぞれ隣接配置されてい
る。
取り回しを適宜選択することによって、図１に示される
入出力ピン郡３は、信号ピン４ａ、４ｃに隣接して、基
準電位のグランドピン４ｂまたは電源ピン４ｄが位置す
るように配列されている。また、信号配線層８、１０と
グランド配線層９および電源配線層１１とは、上述した
ように窒化アルミニウム多層基板２の積層方向に対して
交互に配置されている。言い換えると、各信号ピン４
ａ、４ｃに接続された信号配線層８、１０は、グランド
配線層９や電源配線層１１とそれぞれ隣接配置されてい
る。
【００２７】図１を参照して説明した入出力ピン４ａ、
４ｂ、４ｃ、４ｄは入出力ピン郡３の一部であり、入出
力ピン郡３の全体配列の一例を図２に示す。図２に示す
ように、入出力ピン郡３は格子状に規則的に配列されて
いる。信号ピンＳは、少なくとも 1つのグランドピンＧ
または電源ピンＰと隣接するように配列されている。す
なわち、全ての信号ピンＳの配列上の 4カ所の隣接位置
の少なくとも 1カ所には、グランドピンＧまたは電源ピ
ンＰが配置されている。他の隣接位置は、グランドピン
Ｇや電源ピンＰが必ずしも配置されていなれければなら
ないものではなく、図２に示したように他の信号ピンＳ
が配置されていてもよい。
４ｂ、４ｃ、４ｄは入出力ピン郡３の一部であり、入出
力ピン郡３の全体配列の一例を図２に示す。図２に示す
ように、入出力ピン郡３は格子状に規則的に配列されて
いる。信号ピンＳは、少なくとも 1つのグランドピンＧ
または電源ピンＰと隣接するように配列されている。す
なわち、全ての信号ピンＳの配列上の 4カ所の隣接位置
の少なくとも 1カ所には、グランドピンＧまたは電源ピ
ンＰが配置されている。他の隣接位置は、グランドピン
Ｇや電源ピンＰが必ずしも配置されていなれければなら
ないものではなく、図２に示したように他の信号ピンＳ
が配置されていてもよい。
【００２８】上述したように、この実施形態の半導体用
パッケージ１においては、全ての信号ピンＳの少なくと
も 1カ所の隣接位置に、グランドピンＧまたは電源ピン
Ｐが位置するように入出力ピン郡３を配列している。こ
のため、全ての信号ピンＳは必ず 1つのグランドピンＧ
または電源ピンＰと隣接している。このようなピン配列
を適用することによって、リターン電流の経路長を短縮
できると共に、リターン電流の経路長のばらつきを小さ
くすることができる。
パッケージ１においては、全ての信号ピンＳの少なくと
も 1カ所の隣接位置に、グランドピンＧまたは電源ピン
Ｐが位置するように入出力ピン郡３を配列している。こ
のため、全ての信号ピンＳは必ず 1つのグランドピンＧ
または電源ピンＰと隣接している。このようなピン配列
を適用することによって、リターン電流の経路長を短縮
できると共に、リターン電流の経路長のばらつきを小さ
くすることができる。
【００２９】図３は、図１に示した半導体用パッケージ
１のうち、表面配線層７および第１の信号配線層８の一
部とグランド配線層９とを示す要部分解斜視図である。
ここで、信号配線層８に信号電流が流れた場合、隣接す
るグランド配線層９にリターン電流が流れる。このリタ
ーン電流の経路長は、高周波信号の伝送特性に大きく影
響を及ぼす。すなわち、リターン電流の経路が長くなる
と、高周波信号の伝送特性が低下する。
１のうち、表面配線層７および第１の信号配線層８の一
部とグランド配線層９とを示す要部分解斜視図である。
ここで、信号配線層８に信号電流が流れた場合、隣接す
るグランド配線層９にリターン電流が流れる。このリタ
ーン電流の経路長は、高周波信号の伝送特性に大きく影
響を及ぼす。すなわち、リターン電流の経路が長くなる
と、高周波信号の伝送特性が低下する。
【００３０】ここで、リターン電流の経路には、グラン
ドピン４ｂや電源ピン４ｄの形成位置が大きく影響す
る。図３に示すように、信号ピン４ａの隣接した位置に
はグランドピン４ｂが存在している。信号ピン４ａに接
続された信号配線層８に信号電流が流れた場合、信号ピ
ン４ａに隣接したグランドピン４ｂの形成位置に基いて
リターン電流（図３中矢印で示す）が流れる。すなわ
ち、グランド配線層９に流れるリターン電流の経路長を
短くすることができる。これは信号ピン４ａが電源ピン
４ｄと隣接する場合も同様である。
ドピン４ｂや電源ピン４ｄの形成位置が大きく影響す
る。図３に示すように、信号ピン４ａの隣接した位置に
はグランドピン４ｂが存在している。信号ピン４ａに接
続された信号配線層８に信号電流が流れた場合、信号ピ
ン４ａに隣接したグランドピン４ｂの形成位置に基いて
リターン電流（図３中矢印で示す）が流れる。すなわ
ち、グランド配線層９に流れるリターン電流の経路長を
短くすることができる。これは信号ピン４ａが電源ピン
４ｄと隣接する場合も同様である。
【００３１】そして、図２に示したように、全ての信号
ピンＳは必ず 1つのグランドピンＧまたは電源ピンＰと
隣接しているため、全ての信号配線に基くリターン電流
の経路長を短くすることができる。このようにして、リ
ターン電流の経路長を短縮できると共に、リターン電流
の経路長のばらつきを小さくすることができる。従っ
て、全ての信号配線の高周波伝送特性を向上させること
ができる。また、高周波伝送特性のばらつきを抑制する
ことが可能となる。
ピンＳは必ず 1つのグランドピンＧまたは電源ピンＰと
隣接しているため、全ての信号配線に基くリターン電流
の経路長を短くすることができる。このようにして、リ
ターン電流の経路長を短縮できると共に、リターン電流
の経路長のばらつきを小さくすることができる。従っ
て、全ての信号配線の高周波伝送特性を向上させること
ができる。また、高周波伝送特性のばらつきを抑制する
ことが可能となる。
【００３２】一方図４に示すように、信号ピン４ａの隣
接した位置にグランドピンや電源ピンが存在しない場合
には、リターン電流の経路長（図４中矢印で示す）は長
くなる。さらに、信号ピンとグランドピンや電源ピンと
の距離のばらつきによって、各信号配線でリターン電流
の経路長が異なることになる。本発明は、このようなリ
ターン電流の経路長のばらつきに起因する高周波伝送特
性の低下を抑制したものである。以上の説明から、信号
ピンとグランドピンや電源ピンとの位置関係が、高周波
伝送特性に大きく影響することが明らかである。
接した位置にグランドピンや電源ピンが存在しない場合
には、リターン電流の経路長（図４中矢印で示す）は長
くなる。さらに、信号ピンとグランドピンや電源ピンと
の距離のばらつきによって、各信号配線でリターン電流
の経路長が異なることになる。本発明は、このようなリ
ターン電流の経路長のばらつきに起因する高周波伝送特
性の低下を抑制したものである。以上の説明から、信号
ピンとグランドピンや電源ピンとの位置関係が、高周波
伝送特性に大きく影響することが明らかである。
【００３３】この実施形態の半導体用パッケージ１にお
いては、さらに信号配線層８、１０とグランド配線層９
および電源配線層１１とを交互に配置している。従っ
て、信号配線層８、１０と平面状のグランド配線層９お
よび電源配線層１１との電磁的結合条件をおおよそ一定
とすることができる。これは、信号配線層８、１０のイ
ンピーダンス制御に大きく貢献する。すなわち、各信号
配線層８、１０のインピーダンスをおおよそ一定とする
ことによって、高周波信号の伝送特性の安定化を図るこ
とができる。平面状のグランド配線層９および電源配線
層１１は、リターン電流の経路短縮にも効果を発揮す
る。
いては、さらに信号配線層８、１０とグランド配線層９
および電源配線層１１とを交互に配置している。従っ
て、信号配線層８、１０と平面状のグランド配線層９お
よび電源配線層１１との電磁的結合条件をおおよそ一定
とすることができる。これは、信号配線層８、１０のイ
ンピーダンス制御に大きく貢献する。すなわち、各信号
配線層８、１０のインピーダンスをおおよそ一定とする
ことによって、高周波信号の伝送特性の安定化を図るこ
とができる。平面状のグランド配線層９および電源配線
層１１は、リターン電流の経路短縮にも効果を発揮す
る。
【００３４】上述したように、この実施形態の半導体用
パッケージ１では、全ての信号配線８、１０に基くリタ
ーン電流の経路長を短縮し、かつそのばらつきを低減し
ている。さらに、各信号配線層８、１０のインピーダン
スを制御している。これらによって、全ての信号配線の
高周波伝送特性を向上させることが可能となる。これは
各種設計の半導体素子を自由に搭載できることを意味す
る。
パッケージ１では、全ての信号配線８、１０に基くリタ
ーン電流の経路長を短縮し、かつそのばらつきを低減し
ている。さらに、各信号配線層８、１０のインピーダン
スを制御している。これらによって、全ての信号配線の
高周波伝送特性を向上させることが可能となる。これは
各種設計の半導体素子を自由に搭載できることを意味す
る。
【００３５】すなわち、最近の半導体素子は、ＡＳＩＣ
に見られるように設計の自由度を高める方向に進んでい
る。このため、予めパッケージ側で各信号線の信号通過
特性を定めることが困難になっている。このような現状
に対して、全ての信号配線の高周波伝送特性を高めるこ
とで、どのような半導体素子を搭載した場合において
も、誤動作等を生じさせることなく、良好に動作させる
ことが可能となる。
に見られるように設計の自由度を高める方向に進んでい
る。このため、予めパッケージ側で各信号線の信号通過
特性を定めることが困難になっている。このような現状
に対して、全ての信号配線の高周波伝送特性を高めるこ
とで、どのような半導体素子を搭載した場合において
も、誤動作等を生じさせることなく、良好に動作させる
ことが可能となる。
【００３６】図５は、図２に示した入出力ピン郡３を有
する半導体用パッケージ１において、内部配線層５中の
信号配線（８、１０、４ａ、４ｃ）の伝送特性（Ｓ21パ
ラメータ）を、0.1GHzから 10.1GHzまでの帯域幅を有す
るネットワークアナライザ（HP8510C(ヒューレットパッ
カード社製））を使用して実際に測定した結果である。
図５は使用周波数と伝送特性（伝送損失）との関係を示
している。
する半導体用パッケージ１において、内部配線層５中の
信号配線（８、１０、４ａ、４ｃ）の伝送特性（Ｓ21パ
ラメータ）を、0.1GHzから 10.1GHzまでの帯域幅を有す
るネットワークアナライザ（HP8510C(ヒューレットパッ
カード社製））を使用して実際に測定した結果である。
図５は使用周波数と伝送特性（伝送損失）との関係を示
している。
【００３７】具体的な測定方法は以下に示す通りであ
る。まず、信号配線の中から隣接した2つを任意に選択
し、これら選択した 2つの信号配線を表面配線層７側で
短絡した。一方の信号配線の信号ピンＳから入力し、そ
の信号配線層を経て短絡させた表面配線層７で別の信号
配線層に経由し、他方の信号ピンＳから出力をとる。な
お、この際にグランド配線層９および電源配線層１１は
全て短絡させた。
る。まず、信号配線の中から隣接した2つを任意に選択
し、これら選択した 2つの信号配線を表面配線層７側で
短絡した。一方の信号配線の信号ピンＳから入力し、そ
の信号配線層を経て短絡させた表面配線層７で別の信号
配線層に経由し、他方の信号ピンＳから出力をとる。な
お、この際にグランド配線層９および電源配線層１１は
全て短絡させた。
【００３８】一方、本発明との比較として、従来構造の
半導体用パッケージを作製した。すなわち、窒化アルミ
ニウム多層基板の下面中心付近にまとめて電源ピンおよ
びグランドピンを配置し、その周囲に信号ピンを配置し
た。この入出力ピン郡の配列以外は、上記実施形態の半
導体用パッケージと同一材質で同様な構造のパッケージ
を作製した。この比較例の半導体用パッケージを用い
て、実施形態と同様に信号線の伝送特性（Ｓ21パラメー
タ）を測定した。測定用の信号配線（信号ピン）は、周
囲の隣接位置に全て他の信号ピンが配置されたものを選
んだ。この測定結果を図６に使用周波数と伝送特性（伝
送損失）との関係として示す。
半導体用パッケージを作製した。すなわち、窒化アルミ
ニウム多層基板の下面中心付近にまとめて電源ピンおよ
びグランドピンを配置し、その周囲に信号ピンを配置し
た。この入出力ピン郡の配列以外は、上記実施形態の半
導体用パッケージと同一材質で同様な構造のパッケージ
を作製した。この比較例の半導体用パッケージを用い
て、実施形態と同様に信号線の伝送特性（Ｓ21パラメー
タ）を測定した。測定用の信号配線（信号ピン）は、周
囲の隣接位置に全て他の信号ピンが配置されたものを選
んだ。この測定結果を図６に使用周波数と伝送特性（伝
送損失）との関係として示す。
【００３９】図５から明らかなように、上記実施形態に
よる半導体用パッケージ１では、測定した周波数全域に
わたって伝送損失が小さく、 GHz域の高周波信号につい
ても優れた伝送特性が得られていることが分かる。ま
た、他の信号配線についても同様に伝送特性を測定した
ところ、全ての信号配線で同様な良好な結果が得られ
た。これらから、高周波信号の伝送特性のばらつきが小
さいことが確認された。
よる半導体用パッケージ１では、測定した周波数全域に
わたって伝送損失が小さく、 GHz域の高周波信号につい
ても優れた伝送特性が得られていることが分かる。ま
た、他の信号配線についても同様に伝送特性を測定した
ところ、全ての信号配線で同様な良好な結果が得られ
た。これらから、高周波信号の伝送特性のばらつきが小
さいことが確認された。
【００４０】一方、図６から明らかなように、従来構造
の半導体用パッケージは、測定周波数が高周波数になる
ほど伝送損失が増大しており、高周波信号の伝送特性に
劣るものであった。なお、従来構造の半導体用パッケー
ジにおいても一部の信号配線は本発明の実施形態と同様
な結果が得られたが、多くは図６に示したような特性を
示し、信号配線の位置により伝送特性のばらつきが大き
いことが確認された。また、上述した実施形態の半導体
用パッケージ１では、多層配線基板として熱伝導性に優
れた窒化アルミニウム多層基板２を使用している。これ
により、パッケージとしての高放熱性化を実現してい
る。この点からも誤動作等の防止や半導体素子の高速動
作化への対応が図られている。さらに、パッケージの小
形化を図った上で、入出力ピンの増大に対応することが
できる。
の半導体用パッケージは、測定周波数が高周波数になる
ほど伝送損失が増大しており、高周波信号の伝送特性に
劣るものであった。なお、従来構造の半導体用パッケー
ジにおいても一部の信号配線は本発明の実施形態と同様
な結果が得られたが、多くは図６に示したような特性を
示し、信号配線の位置により伝送特性のばらつきが大き
いことが確認された。また、上述した実施形態の半導体
用パッケージ１では、多層配線基板として熱伝導性に優
れた窒化アルミニウム多層基板２を使用している。これ
により、パッケージとしての高放熱性化を実現してい
る。この点からも誤動作等の防止や半導体素子の高速動
作化への対応が図られている。さらに、パッケージの小
形化を図った上で、入出力ピンの増大に対応することが
できる。
【００４１】なお、本発明の半導体用パッケージにおけ
るセラミックス多層基板は、窒化アルミニウム多層基板
に限られるものではなく、酸化アルミニウム多層基板や
窒化ケイ素多層基板等を用いることも可能である。ただ
し、上記したような放熱性の点から窒化アルミニウム多
層基板を用いることが好ましい。上述した実施形態の半
導体用パッケージ１は、高集積化や高速動作化された半
導体素子、具体的にはＣＰＵ素子等の搭載用として好適
である。
るセラミックス多層基板は、窒化アルミニウム多層基板
に限られるものではなく、酸化アルミニウム多層基板や
窒化ケイ素多層基板等を用いることも可能である。ただ
し、上記したような放熱性の点から窒化アルミニウム多
層基板を用いることが好ましい。上述した実施形態の半
導体用パッケージ１は、高集積化や高速動作化された半
導体素子、具体的にはＣＰＵ素子等の搭載用として好適
である。
【００４２】上述した実施形態の半導体用パッケージ１
では、全ての信号ピンＳが必ず 1つのグランドピンＧま
たは電源ピンＰと隣接するように、入出力ピン郡３を配
列した。本発明はこれに限定されるものではなく、少な
くとも 50%以上の信号ピンＳが少なくとも 1つのグラン
ドピンＧまたは電源ピンＰと隣接するような配列とすれ
ば、半導体素子搭載時の設計の自由度を十分に保つこと
ができる。
では、全ての信号ピンＳが必ず 1つのグランドピンＧま
たは電源ピンＰと隣接するように、入出力ピン郡３を配
列した。本発明はこれに限定されるものではなく、少な
くとも 50%以上の信号ピンＳが少なくとも 1つのグラン
ドピンＧまたは電源ピンＰと隣接するような配列とすれ
ば、半導体素子搭載時の設計の自由度を十分に保つこと
ができる。
【００４３】例えば、16ビットのＣＰＵの場合、少なく
とも16本の信号線に良好な高周波伝送特性が要求され
る。同様に、32ビットのＣＰＵの場合には少なくとも32
本、64ビットのＣＰＵの場合には少なくとも64本の信号
線に良好な高周波伝送特性が要求される。従って、 50%
以上の信号ピンＳが少なくとも 1つのグランドピンＧま
たは電源ピンＰと隣接するような配列とすれば、上述し
たような各種のＣＰＵに対して十分に対応することがで
きる。
とも16本の信号線に良好な高周波伝送特性が要求され
る。同様に、32ビットのＣＰＵの場合には少なくとも32
本、64ビットのＣＰＵの場合には少なくとも64本の信号
線に良好な高周波伝送特性が要求される。従って、 50%
以上の信号ピンＳが少なくとも 1つのグランドピンＧま
たは電源ピンＰと隣接するような配列とすれば、上述し
たような各種のＣＰＵに対して十分に対応することがで
きる。
【００４４】このように、全ての信号ピンＳを必ずしも
グランドピンＧまたは電源ピンＰと隣接させなければな
らないわけではない。入出力ピンの配列の自由度を高め
たい場合には、50〜 80%の信号ピンＳを 1つのグランド
ピンＧまたは電源ピンＰと隣接するように配列すること
が好ましい。このような場合においても、上述した実施
形態とおおよそ同様な効果が得られ、その上で入出力ピ
ンの配列の自由度を高めることができる。
グランドピンＧまたは電源ピンＰと隣接させなければな
らないわけではない。入出力ピンの配列の自由度を高め
たい場合には、50〜 80%の信号ピンＳを 1つのグランド
ピンＧまたは電源ピンＰと隣接するように配列すること
が好ましい。このような場合においても、上述した実施
形態とおおよそ同様な効果が得られ、その上で入出力ピ
ンの配列の自由度を高めることができる。
【００４５】本発明の半導体用パッケージにおける入出
力ピン郡３の配列は、図２に示したように、信号ピンＳ
に隣接した少なくとも 1カ所にグランドピンＧまたは電
源ピンＰが位置するような配列であればよい。さらに、
例えば図７に示すように、全ての信号ピンＳの配列上の
4カ所の隣接位置に、全てグランドピンＧまたは電源ピ
ンＰを配置するような配列としてもよい。この場合、よ
り一層高周波伝送特性の向上が図れると共に、そのばら
つきをさらに小さくすることができる。
力ピン郡３の配列は、図２に示したように、信号ピンＳ
に隣接した少なくとも 1カ所にグランドピンＧまたは電
源ピンＰが位置するような配列であればよい。さらに、
例えば図７に示すように、全ての信号ピンＳの配列上の
4カ所の隣接位置に、全てグランドピンＧまたは電源ピ
ンＰを配置するような配列としてもよい。この場合、よ
り一層高周波伝送特性の向上が図れると共に、そのばら
つきをさらに小さくすることができる。
【００４６】上述した実施形態の半導体用パッケージ１
は、例えば図８に示すように、半導体素子２１が搭載さ
れて、パッケージ部品（半導体部品）として使用され
る。すなわち、半導体素子２１は、窒化アルミニウム多
層基板２のチップ搭載部６に接合されている。半導体素
子２１は、ボンディングワイヤ２２を介して表面配線層
７と電気的に接続されている。
は、例えば図８に示すように、半導体素子２１が搭載さ
れて、パッケージ部品（半導体部品）として使用され
る。すなわち、半導体素子２１は、窒化アルミニウム多
層基板２のチップ搭載部６に接合されている。半導体素
子２１は、ボンディングワイヤ２２を介して表面配線層
７と電気的に接続されている。
【００４７】さらに半導体素子２１は、例えば窒化アル
ミニウム焼結体からなる封止部材２３で覆うことによっ
て気密封止されている。窒化アルミニウム製封止部材２
３は、コ字状断面の凸状外縁部の端面が窒化アルミニウ
ム多層基板２の半導体素子搭載面に当接され、かつ凹状
部内に半導体素子２１が収容されるように接合されてい
る。窒化アルミニウム多層基板２と窒化アルミニウム製
封止部材２３との接合は、Ｐｂ−Ｓｎ半田、Ａｕ−Ｓｎ
半田、ガラス等により行われる。
ミニウム焼結体からなる封止部材２３で覆うことによっ
て気密封止されている。窒化アルミニウム製封止部材２
３は、コ字状断面の凸状外縁部の端面が窒化アルミニウ
ム多層基板２の半導体素子搭載面に当接され、かつ凹状
部内に半導体素子２１が収容されるように接合されてい
る。窒化アルミニウム多層基板２と窒化アルミニウム製
封止部材２３との接合は、Ｐｂ−Ｓｎ半田、Ａｕ−Ｓｎ
半田、ガラス等により行われる。
【００４８】上述した実施形態は本発明の半導体用パッ
ケージを、入出力端子として入出力ピンを用いたＰＧＡ
用パッケージに適用した例であるが、他の入出力端子を
有する半導体用パッケージ、例えば入出力バンプを入出
力端子として有するＢＧＡ用パッケージに適用すること
も可能である。
ケージを、入出力端子として入出力ピンを用いたＰＧＡ
用パッケージに適用した例であるが、他の入出力端子を
有する半導体用パッケージ、例えば入出力バンプを入出
力端子として有するＢＧＡ用パッケージに適用すること
も可能である。
【００４９】図９は、本発明の半導体用パッケージをＢ
ＧＡ用パッケージに適用した実施形態の構成を示す断面
図である。図９に示すＢＧＡ用パッケージ３１は、窒化
アルミニウム多層基板２の端子形成面２ｂに配列された
バンプ端子郡３２（バンプ端子３３）を有している。バ
ンプ端子３３は、半田ボールを端子形成面２ｂに接合す
ることにより形成したものである。それ以外の構成は、
図１に示したＰＧＡ用パッケージ１と同一構成を有して
いる。
ＧＡ用パッケージに適用した実施形態の構成を示す断面
図である。図９に示すＢＧＡ用パッケージ３１は、窒化
アルミニウム多層基板２の端子形成面２ｂに配列された
バンプ端子郡３２（バンプ端子３３）を有している。バ
ンプ端子３３は、半田ボールを端子形成面２ｂに接合す
ることにより形成したものである。それ以外の構成は、
図１に示したＰＧＡ用パッケージ１と同一構成を有して
いる。
【００５０】バンプ端子３３ａ、３３ｃは信号端子であ
る。また、バンプ端子３３ｂはグランド端子、バンプ端
子３３ｄはグランド端子である。このようにバンプ端子
３３を配列したＢＧＡ用パッケージ３１においても、前
述したＰＧＡ用パッケージ１と同様に、信号配線の高周
波伝送特性を向上させることができる。そして、どのよ
うな半導体素子を搭載した場合においても、誤動作等を
生じさせることなく、良好に動作させることが可能とな
る。
る。また、バンプ端子３３ｂはグランド端子、バンプ端
子３３ｄはグランド端子である。このようにバンプ端子
３３を配列したＢＧＡ用パッケージ３１においても、前
述したＰＧＡ用パッケージ１と同様に、信号配線の高周
波伝送特性を向上させることができる。そして、どのよ
うな半導体素子を搭載した場合においても、誤動作等を
生じさせることなく、良好に動作させることが可能とな
る。
【００５１】上記した各実施形態では、半導体素子を窒
化アルミニウム多層基板２の一主面上に搭載する例につ
いて説明したが、本発明はこれに限定されるものではな
く、キャビティを有するような半導体用パッケージに本
発明を適用することも可能である。
化アルミニウム多層基板２の一主面上に搭載する例につ
いて説明したが、本発明はこれに限定されるものではな
く、キャビティを有するような半導体用パッケージに本
発明を適用することも可能である。
【００５２】なお、実開平 7-27164号公報にはフラット
パッケージにおいて、信号線としてのリードとグランド
線または電源線としてのリードとを交互に配列した半導
体装置が記載されている。これは、ＱＦＰのようなリー
ドフレームを用いたパッケージに関するものであり、本
発明によるセラミックス多層基板を用いたＰＧＡやＢＧ
Ａ用の半導体用パッケージとは明らかに構成が異なるも
のである。さらに、本発明はセラミックス多層基板を用
いた半導体用パッケージに特有のリターン電流に関する
問題点を解決したものであり、この点からも本発明と上
記公報に記載されている半導体装置とは異なるものであ
る。
パッケージにおいて、信号線としてのリードとグランド
線または電源線としてのリードとを交互に配列した半導
体装置が記載されている。これは、ＱＦＰのようなリー
ドフレームを用いたパッケージに関するものであり、本
発明によるセラミックス多層基板を用いたＰＧＡやＢＧ
Ａ用の半導体用パッケージとは明らかに構成が異なるも
のである。さらに、本発明はセラミックス多層基板を用
いた半導体用パッケージに特有のリターン電流に関する
問題点を解決したものであり、この点からも本発明と上
記公報に記載されている半導体装置とは異なるものであ
る。
【００５３】これらに加えて、本発明が対象としている
ＰＧＡやＢＧＡ用の半導体用パッケージでは、もともと
入出力端子の30〜 40%がグランド端子や電源端子である
ため、特にグランド端子や電源端子の本数を増やすこと
なく、上述したような端子配列が実現できる。一方、Ｑ
ＦＰの場合にはグランド用リードや電源用リードを増加
する必要があり、その分信号線用リードの数が減少す
る。これは半導体素子の入出力信号数の増加に逆行する
ものである。
ＰＧＡやＢＧＡ用の半導体用パッケージでは、もともと
入出力端子の30〜 40%がグランド端子や電源端子である
ため、特にグランド端子や電源端子の本数を増やすこと
なく、上述したような端子配列が実現できる。一方、Ｑ
ＦＰの場合にはグランド用リードや電源用リードを増加
する必要があり、その分信号線用リードの数が減少す
る。これは半導体素子の入出力信号数の増加に逆行する
ものである。
【００５４】さらに、ＱＦＰの場合にはリードと半導体
素子とを直接電気的に接続する必要があるため、リード
の配列が半導体素子側の電極位置を制限することにな
る。これに対して、本発明では内部配線層で自由に信号
配線等を取り回すことができるため、特に半導体素子側
の電極位置が制限されることはない。従って、各種の半
導体素子を自由に搭載することができる。この点も大き
な違いである。
素子とを直接電気的に接続する必要があるため、リード
の配列が半導体素子側の電極位置を制限することにな
る。これに対して、本発明では内部配線層で自由に信号
配線等を取り回すことができるため、特に半導体素子側
の電極位置が制限されることはない。従って、各種の半
導体素子を自由に搭載することができる。この点も大き
な違いである。
【００５５】
【発明の効果】以上説明したように、本発明の半導体用
パッケージによれば、 GHzを超えるような高周波信号の
優れた伝送特性が得られると共に、そのばらつきを低減
することができる。よって、例えば高速動作化された各
種設計の半導体素子を、誤動作を抑制した上で自由に搭
載することができる。これらによって、半導体素子の高
集積化や高速動作化に実用的に対応可能な半導体用パッ
ケージを提供することが可能となる。
パッケージによれば、 GHzを超えるような高周波信号の
優れた伝送特性が得られると共に、そのばらつきを低減
することができる。よって、例えば高速動作化された各
種設計の半導体素子を、誤動作を抑制した上で自由に搭
載することができる。これらによって、半導体素子の高
集積化や高速動作化に実用的に対応可能な半導体用パッ
ケージを提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明の半導体用パッケージをＰＧＡ用パッ
ケージに適用した一実施形態の構成を示す断面図であ
る。
ケージに適用した一実施形態の構成を示す断面図であ
る。
【図２】 図１に示すＰＧＡ用パッケージの入出力ピン
の一配列例を示す図である。
の一配列例を示す図である。
【図３】 図１に示すＰＧＡ用パッケージの要部を示す
分解斜視図である。
分解斜視図である。
【図４】 本発明との比較として示したＰＧＡ用パッケ
ージの要部分解斜視図である。
ージの要部分解斜視図である。
【図５】 図１および図２に示すＰＧＡ用パッケージに
おける信号配線の測定周波数と伝送損失との関係の一例
を示す図である。
おける信号配線の測定周波数と伝送損失との関係の一例
を示す図である。
【図６】 従来のＰＧＡ用パッケージにおける信号配線
の測定周波数と伝送損失との関係の一例を示す図であ
る。
の測定周波数と伝送損失との関係の一例を示す図であ
る。
【図７】 図１に示すＰＧＡ用パッケージの入出力ピン
の他の配列例を示す図である。
の他の配列例を示す図である。
【図８】 図１に示すＰＧＡ用パッケージに半導体素子
を搭載して構成したパッケージ部品の構成例を示す図で
ある。
を搭載して構成したパッケージ部品の構成例を示す図で
ある。
【図９】 本発明の半導体用パッケージをＢＧＡ用パッ
ケージに適用した実施形態の構成を示す断面図である。
ケージに適用した実施形態の構成を示す断面図である。
１……半導体用パッケージ ２……窒化アルミニウム多層基板 ２ｃ、２ｄ、２ｅ、２ｆ、２ｇ……窒化アルミニウム層 ３……入出力ピン郡 ４……入出力ピン ４ａ、４ｃ……信号ピン ４ｂ……グランドピン ４ｄ……電源ピン ５……内部配線層 ８……第１の信号配線層 ９……グランド配線層 １０……第２の信号配線層 １１……電源配線層 ２１……半導体素子 ３２……バンプ端子郡 ３３……バンプ端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 五代儀 靖 神奈川県横浜市鶴見区末広町２の４ 株式 会社東芝京浜事業所内
Claims (6)
- 【請求項１】 半導体素子の搭載面と端子形成面とを有
し、半導体素子と電気的に接続される内部配線層を有す
るセラミックス多層基板と、 前記内部配線層と電気的に接続されると共に、前記セラ
ミックス多層基板の端子形成面に設けられ、信号端子、
グランド端子および電源端子を有する入出力端子群とを
具備し、 前記信号端子のうち主な信号端子は、少なくとも 1つの
前記グランド端子または電源端子と隣接して配列されて
いることを特徴とする半導体用パッケージ。 - 【請求項２】 請求項１記載の半導体用パッケージにお
いて、 前記信号端子は、その 50%以上が少なくとも 1つの前記
グランド端子または電源端子と隣接して配列されている
ことを特徴とする半導体用パッケージ。 - 【請求項３】 請求項１記載の半導体用パッケージにお
いて、 前記信号端子は、その全てが少なくとも 1つの前記グラ
ンド端子または電源端子と隣接して配列されていること
を特徴とする半導体用パッケージ。 - 【請求項４】 請求項１記載の半導体用パッケージにお
いて、 前記内部配線層は、信号配線層、グランド配線層および
電源配線層を有し、前記信号配線層と前記グランド配線
層および電源配線層の少なくとも一方とが、前記セラミ
ックス多層基板の積層方向に対して交互に配置されてい
ることを特徴とする半導体用パッケージ。 - 【請求項５】 請求項１記載の半導体用パッケージにお
いて、 前記入出力端子群は、ピン端子またはバンプ端子を有す
ることを特徴とする半導体用パッケージ。 - 【請求項６】 半導体素子の搭載面と端子形成面とを有
するセラミックス多層基板と、 前記セラミックス多層基板の内部に設けられた信号配線
層、グランド配線層および電源配線層を有し、前記グラ
ンド配線層および電源配線層の少なくとも一方が前記セ
ラミックス多層基板内に平面状に形成されている内部配
線層と、 前記グランド配線層と電気的に接続され、前記セラミッ
クス多層基板の端子形成面に設けられたグランド端子
と、 前記電源配線層と電気的に接続され、前記セラミックス
多層基板の端子形成面に設けられた電源端子と、 前記信号配線層と電気的に接続され、前記セラミックス
多層基板の端子形成面に設けられた信号端子とを具備
し、 前記信号端子のうち主な信号端子は、少なくとも 1つの
前記グランド端子または電源端子と隣接して配列されて
いることを特徴とする半導体用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8072253A JPH08330474A (ja) | 1995-03-31 | 1996-03-27 | 半導体用パッケージ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7482795 | 1995-03-31 | ||
| JP7-74827 | 1995-03-31 | ||
| JP8072253A JPH08330474A (ja) | 1995-03-31 | 1996-03-27 | 半導体用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330474A true JPH08330474A (ja) | 1996-12-13 |
Family
ID=26413396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8072253A Abandoned JPH08330474A (ja) | 1995-03-31 | 1996-03-27 | 半導体用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330474A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6317333B1 (en) * | 1997-08-28 | 2001-11-13 | Mitsubishi Denki Kabushiki Kaisha | Package construction of semiconductor device |
| DE19821916C2 (de) * | 1997-08-28 | 2002-01-10 | Mitsubishi Electric Corp | Halbleitereinrichtung mit einem BGA-Substrat |
| DE19861009B4 (de) * | 1997-08-28 | 2004-08-19 | Mitsubishi Denki K.K. | Halbleitereinrichtung |
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| US7309917B2 (en) | 2002-08-29 | 2007-12-18 | Fujitsu Limited | Multilayer board and a semiconductor device |
| CN100437986C (zh) * | 2004-06-10 | 2008-11-26 | 松下电器产业株式会社 | 复合电子部件 |
| US7474538B2 (en) | 2002-05-27 | 2009-01-06 | Nec Corporation | Semiconductor device mounting board, method of manufacturing the same, method of inspecting the same, and semiconductor package |
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| JP2012022324A (ja) * | 2011-08-01 | 2012-02-02 | Hitachi Displays Ltd | ドライバ |
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| US9372375B2 (en) | 2000-07-25 | 2016-06-21 | Japan Display Inc. | Liquid crystal display device |
| WO2017047415A1 (ja) * | 2015-09-14 | 2017-03-23 | ローム株式会社 | 半導体装置 |
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-
1996
- 1996-03-27 JP JP8072253A patent/JPH08330474A/ja not_active Abandoned
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Legal Events
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| A131 | Notification of reasons for refusal |
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|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20041213 |