JP6556759B2 - プラズマダイシング中にウエハフレーム支持リングを冷却することによるダイシングテープ熱管理 - Google Patents

プラズマダイシング中にウエハフレーム支持リングを冷却することによるダイシングテープ熱管理 Download PDF

Info

Publication number
JP6556759B2
JP6556759B2 JP2016567806A JP2016567806A JP6556759B2 JP 6556759 B2 JP6556759 B2 JP 6556759B2 JP 2016567806 A JP2016567806 A JP 2016567806A JP 2016567806 A JP2016567806 A JP 2016567806A JP 6556759 B2 JP6556759 B2 JP 6556759B2
Authority
JP
Japan
Prior art keywords
cooling
chuck
plasma
substrate
substrate carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016567806A
Other languages
English (en)
Other versions
JP2017518637A (ja
Inventor
ウェイ−ション レイ,
ウェイ−ション レイ,
プラブハット クマール,
プラブハット クマール,
ブラッド イートン,
ブラッド イートン,
アジャイ クマール,
アジャイ クマール,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2017518637A publication Critical patent/JP2017518637A/ja
Application granted granted Critical
Publication of JP6556759B2 publication Critical patent/JP6556759B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67092Apparatus for mechanical treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67098Apparatus for thermal treatment
    • H01L21/67109Apparatus for thermal treatment mainly by convection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836Wafer tapes, e.g. grinding or dicing support tapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Dicing (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Laser Beam Processing (AREA)

Description

本発明の実施形態は半導体処理の分野に関し、詳細には、各々がその上に複数の集積回路を有する半導体ウエハをダイシングする方法に関する。
半導体ウエハ処理においては、シリコン又は他の半導体材料で構成されたウエハ(基板とも称される)の上に、集積回路が形成される。一般的には、集積回路を形成するために、半導電性、導電性、又は絶縁性のいずれかである様々な材料の層が利用される。これらの材料は、集積回路を形成するために、様々な周知のプロセスを使用してドープされ、堆積され、エッチングされる。各ウエハは処理されて、集積回路を包含する多数の個別領域(ダイとして知られている)を形成する。
ウエハは、集積回路形成プロセスに続き、パッケージングのため、又は、より大きな回路の中でパッケージングされていない形態で使用されるために、個々のダイを互いから分離するよう「ダイシングされ(diced)」る。ウエハをダイシングするために使用される2つの主な技法は、スクライビング(scribing)とソーイング(sawing)である。スクライビングでは、予め形成されたスクライブラインに沿って、ウエハ表面の端から端まで、先端がダイヤモンドのスクライバが移動する。このスクライブラインは、ダイ間の空間に沿って延びる。この空間は通常、「ストリート(street)」と称される。ダイアモンドスクライバは、ストリートに沿ってウエハ表面に浅いキズ(scratch)を形成する。ローラなどで圧力が印加されると、ウエハはスクライブラインに沿って分離する。ウエハの割れ目は、ウエハ基板の結晶格子構造に従う。スクライビングは、厚さがおよそ10ミル(千分の1インチ)以下のウエハに対して使用されうる。もっと厚いウエハに対しては、現時点では、ソーイングが好ましいダイシング方法である。
ソーイングでは、高回転数(毎分)で回転している、先端がダイヤモンドの切断ソー(saw)がウエハ表面に接触し、ストリートに沿ってウエハを切断する。ウエハはフィルムフレームに張り渡された接着フィルムなどの支持部材の上に載せられ、切断ソーが、垂直ストリートと水平ストリートの両方に繰り返し当たる。スクライビングとソーイングのいずれに関しても問題となるのは、ダイの切断された端面に沿ってチッピング及び溝(gouges)が生じうることである。加えて、亀裂が生じてダイの端面から基板内に伝播し、集積回路を動作不能にする可能性がある。結晶構造の<110>方位においては正方形又は長方形のダイの片側しかスクライビングできないことから、スクライビングでは、チッピング及び亀裂が特に問題となる。結果として、ダイの他方の側の割れ(cleaving)が波状の分離線をもたらす。チッピング及び亀裂のせいで、集積回路への損傷を防ぐためにウエハ上のダイ間に更なる間隔が必要になる(例えば、チッピング及び亀裂が実際の集積回路から一定の距離に保たれる)。この間隔要件の結果として、標準サイズのウエハ上にそれほど多くのダイは形成できず、回路に使用できたはずのウエハの面積が無駄になる。切断ソーの使用は、半導体ウエハの面積の無駄を更に深刻化させる。切断ソーの刃の厚さは、約15ミクロンである。そのため、切断ソーによって生じた切断部周辺の亀裂及び他の損傷が集積回路に悪影響を与えないことを確実にするために、ダイの各々の回路は多くの場合、300から500ミクロン離されなければならない。更に切断後、各ダイは、十分に洗浄して、ソーイングプロセスで生じる粒子及び他の汚染物質を除去することが必要になる。
プラズマダイシングも使用されてきたが、これにも限界がありうる。例えば、プラズマダイシングの実装を阻む制約の1つはコストでありうる。レジストをパターニングするための標準的なリソグラフィ工程の実装費用は高額になりうる。プラズマダイシングの実装を阻む可能性がある別の制約は、ストリートに沿ったダイシングにおいて通常見られる金属(銅など)のプラズマ処理が、製造上の問題又はスループット限界を引き起こしうるということである。
本発明の実施形態は、各々がその上に複数の集積回路を有する半導体ウエハをダイシングする方法を含む。
一実施形態では、複数の集積回路を有する一半導体ウエハをダイシングする方法は、基板キャリアによって支持された基板をプラズマエッチングチャンバ内に導入することを伴う。基板はその上に、集積回路を覆いかつ基板のストリートを露出させる、パターニングされたマスクを有する基板キャリアは裏側を有する。方法は、プラズマエッチングチャンバのチャック上に基板キャリアの裏側の少なくとも一部分を支持することも伴う。方法は、基板キャリアの裏側のほぼ全体を冷却することも伴い、この冷却は、チャックによって基板キャリアの裏側の少なくとも第1部分を冷却することを伴う。方法は、基板キャリアの裏側のほぼ全体の冷却を実行しつつ、ストリートを通じて基板をプラズマエッチングして、集積回路を個片化することも伴う。
別の実施形態では、プラズマエッチングチャンバは、
プラズマエッチングチャンバの上部領域内に配置されたプラズマ源を含む。冷却チャックはプラズマ源の下に配置され、冷却チャックは基板キャリアの第1部分を支持するためのものである。冷却同心リングは冷却チャックを囲んでおり、冷却同心リングは基板キャリアの第2部分を支持するためのものである。全体として、冷却チャックと冷却同心リングとは基板キャリアの裏側のほぼ全体を冷却するために一緒になる。
別の実施形態では、プラズマエッチングチャンバは、プラズマエッチングチャンバの上部領域内に配置されたプラズマ源を含む。冷却チャックはプラズマ源の下に配置され、冷却チャックは、基板キャリアの裏側のほぼ全体を支持し、冷却するためのものである。
本発明の一実施形態による、ダイシングされる半導体ウエハの上面図を示す。 本発明の一実施形態による、ダイシングされる半導体ウエハであって、その上に形成されたダイシングマスクを有する、半導体ウエハの上面図を示す。 本発明の一実施形態による、個片化プロセス中のウエハの支持に適する基板キャリアの平面図を示す。 本発明の一実施形態による、(a)冷却大型(enlarged)チャックによって、又は、(b)冷却同心チャックリングと冷却チャックとの組み合わせによって、支持された基板キャリアを示す。 本発明の別の実施形態による、能動的に冷却されるシャドウリング又はプラズマ熱シールド、或いはその両方が上にあり、かつ、冷却同心チャックリング又は冷却大型チャックが下にある状態の、図3の基板キャリアを示す。 本発明の一実施形態による、図示されているエッチングカソードに対して相対的に位置付けられており、かつ、図示されているウエハ支持体に対して相対的にサイズ決定されている、プラズマチャンバ内での熱拡散のための能動的に冷却されるシャドウリングの斜視図を示す。 本発明の一実施形態による、図6の支持装置のプラズマに曝露されるカプラ(plasmaexposed coupler)の拡大図を示す。 本発明の一実施形態による、図6の支持装置のベローズフィードスルーの拡大図を示す。 本発明の一実施形態による、プラズマ熱シールドの上面斜視図及び底面斜視図を示す。 本発明の一実施形態による、シャドウリングの上面上に位置付けられている、図9のプラズマ熱シールドの拡大断面斜視図を示す。 本発明の一実施形態による、エッチングリアクタの断面図を示す。 本発明の一実施形態による、複数の集積回路を含む半導体ウエハをダイシングする方法の工程を表しているフロー図である。 本発明の一実施形態による、図12のフロー図の工程1202に相当する、半導体ウエハをダイシングする方法を実行中の、複数の集積回路を含む半導体ウエハの断面図を示す。 本発明の一実施形態による、図12のフロー図の工程1204に相当する、半導体ウエハをダイシングする方法を実行中の、複数の集積回路を含む半導体ウエハの断面図を示す。 本発明の一実施形態による、図12のフロー図の工程1210に相当する、半導体ウエハをダイシングする方法を実行中の、複数の集積回路を含む半導体ウエハの断面図を示す。 本発明の一実施形態による、フェムト秒範囲内のレーザパルスの使用効果を、より長いパルス時間と比較して示す。 本発明の一実施形態による、より狭いストリートの使用によって達成される半導体ウエハ上の密集化(compaction)を、最小幅に限定されうる従来型のダイシングと比較して示す。 本発明の一実施形態による、より高密度のパッキング、ひいては、グリッド整列アプローチと比較してより多くのウエハあたりダイ数を可能にする、自由形式の集積回路配置を示す。 本発明の一実施形態による、ウエハ又は基板のレーザダイシング及びプラズマダイシングのためのツールレイアウトのブロック図を示す。 本発明の一実施形態による、例示的なコンピュータシステムのブロック図を示す。
各々がその上に複数の集積回路を有する半導体ウエハをダイシングする方法、及びそのための装置について説明する。以下の説明では、本発明の実施形態が網羅的に理解されるように、薄型ウエハのための基板キャリア、スクライビング及びプラズマエッチングの条件、並びに材料レジームなどの、多数の具体的な詳細事項が明記される。本発明の実施形態はこれらの具体的な詳細がなくとも実践可能であることが、当業者には明らかになろう。他の事例では、本発明の実施形態を不必要に不明瞭にしないために、集積回路製造などの周知の態様については詳細に説明していない。更に、図に示す様々な実施形態は例示的な表現であり、必ずしも縮尺どおりには描かれていないことを理解されたい。
本書に記載の一又は複数の実施形態は、プラズマダイシング中のウエハフレーム支持リングの冷却を介してのダイシングテープ熱管理を対象とする。一又は複数の実施形態は、レーザスクライビングとプラズマエッチングとのハイブリッドのダイ個片化プロセスを対象としている。
状況を説明するに、テープフレーム上に載せられたウエハのプラズマダイシング中の、ダイシングテープの熱損傷又は熱劣化に抗する熱管理は、プラズマエッチング処理の成功を確保するために重要になりうる。プラズマ処理中の過熱は、ダイシングテープの亀裂、焼損、又は歪みにつながり、又は、ダイシングテープと支持フレームとの間の接着の劣化といった他の問題につながりうる。かかる問題は、エッチングプロセスの不具合、又は破壊的なウエハ損傷をもたらしうる。現在の慣例は、プラズマエッチングチャンバ内に収納された支持チャック上でウエハ又は基板を冷却することを伴う。冷却は、チャック温度を摂氏零度以下、例えば約−10℃°の温度などに維持することによって達成される。
キャリア上の基板又はウエハの場合、キャリアのウエハ又は基板を支持している部分は、冷却チャックの上にある。しかし、ダイシングテープのウエハ又は基板の端面とテープフレームとの間の部分(並びにテープフレーム)は、冷却されていない同心支持リングの上にある。従って、プラズマからの熱放射は、典型的には、ウエハ又は基板の上ではシールドリングの追加によって妨げられ、フレーム及びウエハ端面とフレームとの間の露出したダイシングテープ上に広がる。しかし、かかるシールドリングは、それ自体では、キャリアテープ又はダイシングテープの露出した部分を熱損傷又は熱劣化から保護するのに十分ではないことがある。加えて、耐性が異なる多様な種類のキャリアテープ又はダイシングテープが、個片化のための多種多様なエッチングプロセスを経うる。従って、本書に記載の一又は複数の実施形態は、ウエハ又は基板の個片化のためのプラズマエッチング中にダイシングテープ又はキャリアテープを保護する、広範かつ強固なアプローチを提供する。
本書に記載の一又は複数の実施形態は、基板キャリアのダイシングテープ又はキャリアテープ及びフレームから熱負荷を除去することによって、熱管理を行う。一実施形態では、熱負荷は、基板又はウエハのキャリアの裏側から除去される。特定の一実施形態では、典型的なサイズの支持ウエハチャックが維持され、冷却同心支持リングがそのチャックと組み合わされて使用される。支持リングの冷却温度は、必ずしもチャックの温度(例えば摂氏約0〜−10度の範囲内でありうる)ほど低いわけではない。別の具体的な実施形態では、チャックは、ウエハ、テープ、及びフレームの支持に適する直径まで大型化される。大型チャックは、キャリアフレームを支持する領域内、及び、ダイシングテープのウエハとフレームとの間の部分内を含めて、冷却される。ゆえに、より一般的には、本書に記載の一又は複数の実施形態は、冷却同心チャックリング又は冷却大型チャックによる、基板キャリアのフレーム及びテープの裏側冷却を対象とする。
状況を更に説明するに、例示的な応用では、ウエハ又は基板のダイ個片化プロセスは、薄型のウエハ又は基板を、接着剤を用いて可撓性ポリマーテープ上に載置することを伴う。可撓性ポリマーテープは次いで、支持用のテープフレームリングに付けられる。一部の態様では、個片化されたダイの確実なピックアンドプレース動作のための唯一の剛性形態はテープフレームである。しかし、テープフレームの径方向位置は、典型的には、プラズマエッチングチャンバ内で使用されるようなチャックの通常範囲外である。加えて、テープとテープフレームとの組み合わせは、典型的には、テープ及び接着剤の許容可能温度を超える温度に曝されるべきではない。上記の問題のうちの一又は複数に対処するように、本書に記載の一又は複数の実施形態により、チャック又はチャックと同心リングとの組み合わせの全体的な設計が、ウエハ又は基板のキャリアの領域全体の裏側冷却を提供する。
本開示の一態様では、最初にレーザスクライビング、及びその後にプラズマエッチングを伴う、ウエハ又は基板のハイブリッドダイシングプロセスが、ダイ個片化のために実装されうる。レーザスクライビングプロセスは、マスク層、有機及び無機の誘電体層、及びデバイス層をクリーンに除去するために使用されうる。ウエハ又は基板が露出すると、或いはそれらが部分的にエッチングされると、次いでレーザエッチングプロセスは完了しうる。次いで、ウエハ又は基板のバルク(バルク単結晶シリコンなど)を貫通エッチングして、ダイ又はチップの個片化又はダイシングを引き起こすために、ダイシングプロセスのプラズマエッチングの部分が用いられうる。一実施形態では、ダイシングプロセスのエッチングの部分において、冷却同心チャックリング又は冷却大型チャックが実装される。一実施形態では、個片化プロセスにおいて(個片化プロセスのエッチングの部分においてを含む)、ウエハ又は基板は、テープフレームを有する基板キャリアによって支持される。
本発明の一実施形態による、
個片化プロセスにおけるプラズマエッチング中に基板キャリアのテープフレーム及び露出したテープ領域を冷却する、一又は複数の装置及び方法について、本書で説明している。例えば、フレームによって支持されたテープ上に薄型シリコンウエハを保持するために使用されるフィルムフレームを支持し、冷却するために、一装置が使用されうる。集積回路(IC)のパッケージングに関する製造プロセスでは、薄型シリコンウエハがダイ付着フィルムのようなフィルム上に支持され、載せられることが必要になりうる。一実施形態では、ダイ付着フィルムは更に、基板キャリアによって支持され、かつ、薄型シリコンウエハを基板キャリアに接着するために使用される。
状況を更に説明するに、従来型のウエハダイシングアプローチは、純粋な機械的分離に基づくダイヤモンドソー切断、最初にレーザスクライビングを、その後にダイヤモンドソーダイシングを行うこと、或いは、ナノ秒レーザダイシング又はピコ秒レーザダイシングを含む。薄型のウエハ又は基板の個片化、例えば50ミクロン厚のバルクシリコンの個片化に関して、従来型のアプローチは、低いプロセス品質しかもたらしてこなかった。薄型のウエハ又は基板からダイを個片化する場合に直面する可能性がある課題のいくつかは、異層間での微小亀裂形成又は剥離、無機誘電体層のチッピング、厳密なカーフ幅制御の保持、或いは正確なアブレーション深度制御を含みうる。本発明の実施形態は、上記の課題のうちの一又は複数を克服するために役立ちうる、レーザスクライビングとプラズマエッチングとのハイブリッドのダイ個片化アプローチを含む。
本発明の一実施形態により、半導体ウエハをダイシングして、個別化された又は個片化された集積回路にするために、レーザスクライビングとプラズマエッチングとの組み合わせが使用される。一実施形態では、完全にではなくとも基本的に非熱的なプロセスとして、フェムト秒ベースのレーザスクライビングが使用される。例えば、フェムト秒ベースのレーザスクライビングは、熱損傷ゾーンを全く伴わないか、ごくわずかしか伴わずに、局所集中されうる。一実施形態では、本書のアプローチは、超低誘電率フィルムを有する、個片化される集積回路に使用される。従来型のダイシングでは、かかる低誘電率フィルムに適応するために、切断ソーは低速化される必要がありうる。更に現在では、多くの場合、半導体ウエハはダイシングの前に薄型加工される。そのため、一実施形態では、マスクパターニングと、フェムト秒ベースのレーザを用いる部分的なウエハスクライビングとの組み合わせに続いて、プラズマエッチングプロセスを行うことが、今のところ実際的である。一実施形態では、レーザによる直接描画は、フォトレジスト層のリソグラフィパターニング工程の必要性をなくすことが可能であり、かつ、非常にわずかなコストで実装されうる。一実施形態では、プラズマエッチング環境でダイシングプロセスを完遂するために、貫通ビアタイプのシリコンエッチングが使用される。
ゆえに、本発明の一態様では、半導体ウエハをダイシングして個片化された集積回路にするために、レーザスクライビングとプラズマエッチングとの組み合わせが使用されうる。図1は、本発明の一実施形態による、ダイシングされる半導体ウエハの上面図を示している。図2は、
本発明の一実施形態による、ダイシングされる半導体ウエハであって、その上に形成されたダイシングマスクを有する、半導体ウエハの上面図を示している。
図1を参照するに、半導体ウエハ100は、集積回路を含む複数の領域102を有する。領域102は、垂直ストリート104及び水平ストリート106によって分離されている。ストリート104及び106は、半導体ウエハの集積回路を包含しないエリアであり、かつ、場所であって、それらに沿ってウエハがダイシングされることになる場所として設計されている。本発明の一部の実施形態は、ダイが個々のチップ又はダイに分離されるように、半導体ウエハを通るトレンチをストリートに沿って切るために、レーザスクライビングとプラズマエッチングとの組み合わせ技法を使用することを伴う。レーザスクライビングとプラズマエッチングプロセスは両方とも結晶構造の配向に依存しないことから、ダイシングされる半導体ウエハの結晶構造は、ウエハを通る垂直トレンチの実現に無関係でありうる。
図2を参照するに、半導体ウエハ100は、半導体ウエハ100の上に堆積されたマスク200を有する。一実施形態では、マスクは、厚さ約4〜10ミクロンの層に達するよう、従来型の様態で堆積される。一実施形態では、マスク200及び半導体ウエハ100の一部分は、レーザスクライビングプロセスを用いてパターニングされて、半導体ウエハ100がダイシングされることになるストリート104及び106に沿った場所(例えば、間隙202及び204)を画定する。半導体ウエハ100の集積回路領域は、マスク200によって覆われ、保護される。マスク200の領域206は、集積回路がその後のエッチングプロセス中にエッチングプロセスによって劣化しないように位置付けられる。エッチングプロセス中にエッチングされることになる領域を画定して、最終的には半導体ウエハ100をダイシングするために、水平間隙204及び垂直間隙202が領域206間に形成される。本発明の一実施形態により、ダイシングプロセスのエッチングの部分において、冷却同心チャックリング又は冷却大型チャックが実装される。
上記で簡単に述べたように、レーザアブレーションとプラズマエッチングとのハイブリッド個片化スキームのようなダイ個片化プロセスのプラズマエッチングの部分において、ダイシング用の基板は基板キャリアによって支持されている。例えば図3は、本発明の一実施形態による、個片化プロセス中のウエハの支持に適する基板キャリアの平面図を示している。
図3を参照するに、基板キャリア300は、テープリング又はフレーム304によって囲まれた支持テープ(backing tape)302の層を含む。ウエハ又は基板306は、基板キャリア300の支持テープ302によって支持される。一実施形態では、ウエハ又は基板306は、ダイ付着フィルムによって支持テープ302に付けられる。一実施形態では、テープリング304はステンレス鋼で構成される。
一実施形態では、個片化プロセスは、基板キャリア300などの基板キャリアを受容するようサイズ決定されたシステム内で行われうる。かかる一実施形態では、より詳細に後述するシステム1700などのシステムは、そのシステムの設置面積(基板キャリアによって支持されない基板又はウエハに適応するよう別様にサイズ決定される)に影響を与えることなく、ウエハフレームに適応可能である。一実施形態では、かかる処理システムは、300ミリメートル直径のウエハ又は基板に適応するようサイズ決定される。図3に示すように、同一のシステムは、幅約380ミリメートル×長さ約380ミリメートルのウエハキャリアに適応しうる。しかし、システムは、450ミリメートルのウエハ又は基板、或いはより詳細には、450ミリメートルのウエハ又は基板のキャリアを扱うよう設計されうることを認識されたい。
本発明の一態様では、一又は複数の実施形態は、冷却同心チャックリング又は冷却大型チャックを対象とする。かかる一実施形態では、基板キャリアは、プラズマエッチングプロセス中に冷却同心チャックリング又は冷却大型チャックによって冷却される。一例では、図4が、本発明の一実施形態による、(a)大型冷却チャックによって、又は、(b)冷却同心チャックリングと冷却チャックとの組み合わせによって、支持された基板キャリアを示している。
図4の左側を参照するに、ウエハ/ウエハキャリアの組み合わせ400が、ウエハシールドリング402と対にされている。ウエハ/ウエハキャリアの組み合わせ400は、ウエハ又は基板のキャリア404によって支持された基板(ウエハ)410を含む。ウエハ又は基板のキャリア404は、キャリアテープ又はダイシングテープ408を支持するテープフレーム406を含む。一実施形態では、図4に示すように、キャリアテープ又はダイシングテープ408は、その上にあるテープフレーム406に固定される。一実施形態では、ウエハシールドリング402は、図4に断面が示されているような、中央開口414を備えた環状リング412を含む。
図4の右側を参照するに、経路(a)では、ウエハ/ウエハキャリアの組み合わせ400とウエハシールドリング402とのアセンブリが、冷却大型チャック420の上に置かれる。経路(b)では、ウエハ/ウエハキャリアの組み合わせ400とウエハシールドリング402とのアセンブリが、冷却同心チャックリング424と冷却チャック422との組み合わせの上に置かれる。
(a)又は(b)のいずれの場合にも、本発明の一実施形態により、プラズマ処理中に、ウエハ又は基板のキャリア404の裏側のほぼ全体が冷却される。かかる一実施形態では、ウエハ又は基板のキャリア404は、外側テープフレーム406と支持ダイシングテープ408とを含み、基板キャリアの裏側のほぼ全体を冷却することは、テープフレーム406及びウエハ又は基板410を冷却することを伴う。かかる具体的な実施形態では、図4の経路(b)を参照するに、ダイシングテープ408はテープフレーム406と、冷却チャック422を囲んでいる冷却同心チャックリング424との間に配置される。ダイシングテープ408は更に、基板410と冷却チャック422との間に配置される。別の具体的な実施形態では、図4の経路(a)を参照するに、ダイシングテープ408はテープフレーム406と、大型冷却チャック420との間に、かつ基板410と大型冷却チャック420との間にも、配置される。両方の場合において、一実施形態では、ウエハ又は基板のキャリア404の表側の一部分、場合によっては基板410の最外部は、ウエハシールドリング(又はシャドウリング)402によって保護される。
図4を再度参照するに、より詳細に後述するように、本発明の一実施形態により、複数の集積回路を有する半導体ウエハをダイシングする方法は、基板キャリアによって支持された基板をプラズマエッチングチャンバ内に導入することを伴う。基板はその上に、集積回路を覆いかつ基板のストリートを露出させる、パターニングされたマスクを有する基板キャリアは裏側を有する。基板キャリアの裏側の少なくとも一部分は、プラズマエッチングチャンバのチャック(チャック420又はチャック422など)の上に支持される。基板キャリアの裏側のほぼ全体が冷却され、この冷却は、チャックによって基板キャリアの裏側の少なくとも第1部分を冷却することを伴う。基板キャリアの裏側のほぼ全体を冷却すると同時に、集積回路を個片化するために、基板はストリートを通じてプラズマエッチングされる。
図4の経路(a)を再度参照するに、一実施形態では、冷却チャック420は(ウエハ又は基板のキャリアを支持する代わりにウエハ又は基板を直接支持するために使用される、通常の処理チャックと比較して)大型化された冷却チャックであり、少なくとも、ウエハ又は基板のキャリア404の裏側と同等の大きさの支持面積を有する。そのため、ウエハ又は基板のキャリア404の裏側のほぼ全体を冷却することは、冷却チャック420のみを用いて、ウエハ又は基板のキャリア404の裏側のほぼ全体を冷却することを伴う。かかる一実施形態では、プラズマ処理(プラズマエッチングなど)において、大型冷却チャック420は、少なくとも、摂氏約−10度と同等の低温に維持される。
図4の経路(b)を再度参照するに、一実施形態では、冷却同心リング424と冷却チャック422とが一緒になって、少なくとも、ウエハ又は基板のキャリア404の裏側と同等の大きさの支持面積を提供する。そのため、ウエハ又は基板のキャリア404の裏側のほぼ全体を冷却することは、冷却同心リング424と冷却チャック422との組み合わせを用いて、ウエハ又は基板のキャリア404の裏側のほぼ全体を冷却することを伴う。つまり、冷却チャック422はウエハ又は基板のキャリア404の第1の内側の部分を冷却し、冷却同心リング424はウエハ又は基板のキャリア404の第2の外側の部分を冷却する。かかる一実施形態では、プラズマ処理(プラズマエッチングなど)において、冷却チャック422は、少なくとも、摂氏約−10度と同等の低温に維持され、冷却同心チャックリング424は、摂氏約0〜−10度の範囲内の温度に維持される。
図4の経路(a)と(b)の両方を再度参照するに、一実施形態では、大型冷却チャック420、又は、冷却同心リング424と冷却チャック422との組み合わせの冷却は、熱伝達流体ループによって提供される。かかる一実施形態では、熱伝達流体ループは、ヒートシンク(冷却装置など)に熱的に連結されて、チャック/同心リングの組み合わせのチャックから熱を除去する。熱伝達液は、0°C〜20°Cの範囲内での作動用の、当該技術分野において用いられる任意のもの、例えば、Fluorinert(3M,Inc.)、又は、Galden HT135などのGalden(Solvey Solexis,Inc)という商品名で既知である、ペルフルオロポリエーテルでありうる。
より一般的には、プラズマエッチングプロセス中に、ウエハの温度は、典型的には静電チャックによって制御されると認識されたい。ウエハシールドリングは、フレームとテープとの組み合わせのための熱バリアの役割を果たす。しかし、所与の応用において用いられる特定のテープ及びエッチングプロセスレシピ(特にプロセス時間)によっては、ウエハシールドリングは、その下方のフレーム及びテープへの熱の伝達を妨げるのに十分ではないことがある。そのような場合、テープ及び/又はフレームが過熱されることにより、テープ損傷、若しくは、フレームからのテープの剥離又はテープとフレームとの間の接着の低減が、引き起こされうる。フレームとウエハとの間のテープのかかる損傷は、エッチングプロセスの不具合を引き起こし、ウエハ損傷につながりうる。フレームからのテープの剥離は、別の重要なダイシング不具合である。テープとフレームとの間の接着の低減は、例えば、ダイのピッキングのために使用されるテープ拡張工程中に、フレームからのテープの剥がれを引き起こしうる。従って、本書に記載の一又は複数の実施形態では、支持リングが零度(0℃)未満に維持されるように、支持リングに温度制御が行われ、支持リングの温度は、囲まれているチャックの温度と同じに(又はそれよりも若干高く)なりうる。別の実施形態では、テープとフレームとその上のウエハというアセンブリ全体の保持及び冷却を可能にするために、チャックの直径が拡大される。いずれの場合においても、一実施形態では、エッチング処理中のテープ及びフレームの冷却は、発生しうるテープの損傷/劣化を回避するために実装される。
本発明の別の態様では、本書に記載の一又は複数の実施形態は、プラズマエッチングチャンバ内での熱拡散のための、能動的に冷却されるシャドウリングを対象とする。実施形態は、プラズマ及びプラズマベースのプロセスと、熱管理と、能動冷却と、熱拡散とを含みうる。本書に記載の一又は複数の実施形態は、プラズマチャンバ内での熱拡散のためのプラズマ熱シールドを対象とする。実施形態は、プラズマ及びプラズマベースのプロセスと、熱管理と、プラズマ生成種をシールドすることと、熱拡散とを含みうる。能動的に冷却されるシャドウリング又はプラズマ熱シールドのいずれか、或いはその両方の応用はダイ個片化を含みうるが、その他の高出力エッチングプロセス又は差別化されたエッチング化学も、本書に記載の実施形態による恩恵を受けうる。プラズマ熱シールドは、それ自体で安価な受動部品として使用されうるか、又は、プラズマ条件を変更するための熱シールドとして、能動的に冷却されるシャドウリングと組み合わされうる。後者の場合、プラズマ熱シールドは、プラズマエッチングプロセスにおけるドーパント源として、有効に使用される。本発明の一実施形態により、冷却同心チャックリング又は冷却大型チャックは、プラズマエッチングプロセス中に、能動的に冷却されるシャドウリング又はプラズマ熱シールド、或いはその両方と共に実装される。
例えば、一実施形態では、基板キャリア上にウエハ又は基板を含むアセンブリは、フィルムフレーム(テープリング304など)及びフィルム(支持テープ302など)に影響を与える(例えばエッチングする)ことなく、プラズマエッチングリアクタに通される。かかる一実施形態では、能動的に冷却されるシャドウリング又はプラズマ熱シールド、或いはその両方が、ダイシングプロセスのエッチングの部分において実装される。一例では、図5が、本発明の一実施形態による、能動的に冷却されるシャドウリング又はプラズマ熱シールド、或いはその両方が上にあり、かつ、冷却同心チャックリング又は冷却大型チャックが下にある状態の、図3の基板キャリアを示している。
図5を参照するに、支持テープ302とテープリング又はフレーム304との層を含む基板キャリア300は、上面視点では、能動的に冷却されるシャドウリング又はプラズマ熱シールド、或いはその両方によって覆われている(全てのオプションが図5の500として表わされている)。能動的に冷却されるシャドウリング又はプラズマ熱シールド、或いはその両方500は、リング部分502と、内側開口504とを含む。一実施形態では、支持されているウエハ又は基板306の一部分も、能動的に冷却されるシャドウリング又はプラズマ熱シールド、或いはその両方500によって覆われている(具体的には、能動的に冷却されるシャドウリング又はプラズマ熱シールド、或いはその両方500の部分506が、ウエハ又は基板506の一部分を覆っている)。かかる具体的な実施形態では、能動的に冷却されるシャドウリング又はプラズマ熱シールド、或いはその両方500の部分506は、ウエハ又は基板306の最外部の約1〜1.5mmを覆っている。覆われている部分は、このエリアがプラズマプロセスから効果的にシールドされることから、ウエハ又は基板306の除外領域と称されうる。一実施形態では、基板キャリアは、能動的に冷却されるシャドウリング又はプラズマ熱シールド、或いはその両方に覆われていると同時に、冷却同心チャックリング又は冷却大型チャック(図示せず)に支持されている。
かかる第1の態様における、
上述のように冷却同心チャックリング又は冷却大型チャックと共に使用されうるか、又は、それらに適応するよう変更されうる、プラズマチャンバ内での熱拡散のための例示的な能動的に冷却されるシャドウリングについて、以下でより詳細に説明する。一実施形態では、能動的に冷却されるシャドウリングは、ウエハキャリアによって支持されたウエハの処理中にプロセスキットシャドウリングの温度を低下させるために、実装されうる。シャドウリングの温度を低下させることによって、そうしなければ上昇した温度において発生したはずのダイ個片化テープの損傷又は焼損が緩和されうる。例えば、損傷又は焼損したダイ個片化テープは通常、ウエハ又は基板を修復不能なものにする。更に、付着したテープは、テープフレームが高温に達すると損傷を受けうる。能動的に冷却されるシャドウリングの使用は、ダイ個片化のためのエッチング処理中のテープ及びフレームの保護という文脈で本書では説明されているが、スループットの増大を含みうる、他のプロセス利益も提供しうる。例えば、温度の低下は、他の方法では、RF電力の低減といったプロセス条件の緩和によって達成されうるが、このことで、スループットに悪影響を及ぼすプロセス時間の増大が必要になる。
図6は、本発明の一実施形態による、図示されているエッチングカソードに対して相対的に位置付けられ、かつ、図示されているウエハキャリアに対して相対的にサイズ決定されている、プラズマチャンバ内での熱拡散のための能動的に冷却されるシャドウリングの斜視図を示している。
図6を参照するに、プラズマチャンバ用の支持装置600は、能動的に冷却されるシャドウリング604の下に位置付けられたカソード602を含む。テープ302及びフレーム304を備え、ウエハ又は基板306を支持している、ウエハ又は基板の支持体300は、サイズ確認の観点から、能動的に冷却されるシャドウリング604の上に示されている。かかるウエハ又は基板の支持体は、図3に関して上述したようなものでありうる。使用の際には、ウエハ又は基板の支持体/キャリア300は、実際には、能動的に冷却されるシャドウリング604とカソード602との間に位置付けられる。支持装置600は、モータ駆動されるアセンブリ614及び筐体616も含みうる。それらも図6に示されている。一実施形態では、支持カソードは、冷却同心チャックリング/チャックの組み合わせ又は冷却大型チャックであるか、或いはそれらを含む。
図6を再度参照するに、能動的に冷却されるシャドウリング604には、ベローズフィードスルー606によって冷却ガス又は冷却液が供給され、冷却ガス又は冷却液は、プラズマに曝露されるカプラ608にも送り込まれる。一実施形態では、能動的に冷却されるシャドウリング604は、3本の垂直ポスト610によって、固定されたカソードに対して上昇又は下降する。3本の垂直ポスト610は、基板又はウエハのキャリア300をカソード602の方に導入するために上がり、次いで下がって、基板又はウエハのキャリア300を定位置に固定しうる。3本の垂直ポスト610は、能動的に冷却されるシャドウリング604をその下の円形リング605に取り付ける。円形リング605は、モータ駆動されるアセンブリ614に接続され、能動的に冷却されるシャドウリング604の垂直動作及び
位置付けを提供する。
基板又はウエハのキャリア300は、能動的に冷却されるシャドウリング604とカソード602との間にある複数のパッド上に置かれうる。例示のために、1つのかかるパッド612を図示する。しかし、パッド612は、実際には能動的に冷却されるシャドウリング604の下又は下方にあること、及び、2つ以上のパッド、例えば4つのパッドが、典型的には使用されることを、認識されたい。一実施形態では、能動的に冷却されるシャドウリング604は、陽極酸化処理された表面又はセラミックコーティングを有するアルミニウムで構成される。一実施形態では、能動的に冷却されるシャドウリング604は、図5に関連して説明したように、上から見下ろす視点では、プラズマ処理中にテープフレーム304、テープ302、及び基板306の最外領域を全体的に覆うようサイズ決定される。かかる特定の一実施形態では、ウエハに対するシャドウリングの前縁は約0.050インチの高さになる。
図7は、本発明の一実施形態による、図6の支持装置600のプラズマに曝露されるカプラ608の拡大図を示している。図7を参照するに、ベローズフィードスルーの終端部が、プラズマに曝露されるカプラ608に連結した状態で図示されている。一対の流体接続部720、例えば供給ラインと還流ラインの対が、能動的に冷却されるシャドウリング604に入る/そこから出ることが示されている。プラズマに曝露されるカプラ608は、例示目的で、一対の流体接続部720を明示するために基本的に透明であるように図示されている。一実施形態では、一対の流体接続部720は、能動的に冷却されるシャドウリング604を通って巡る内部流体チャネルへの入口/出口を提供する。かかる一実施形態では、一対の流体接続部720は、プラズマ処理中の、能動的に冷却されるシャドウリングを通る冷却流体又は冷却ガスの継続的な流れを可能にする。ある具体的な実施形態では、冷却チャネルは、基本的に、環状の能動的に冷却されるシャドウリングの本体の中央円周全体を巡回する。
一実施形態では、かかる継続的な流れを可能にする能力は、シャドウリングの優れた温度制御を提供可能であり、このことは、能動的に冷却されるシャドウリング604に固定された基板キャリアのテープフレーム及びテープの温度制御(例えばより低い温度への曝露)を可能にする。テープフレーム及びテープのこの保護は、プラズマが基板又はウエハのキャリアのテープフレーム及びテープに到達することを物理的に妨げることによって提供される保護に追加される。本書では能動的に冷却されるシャドウリング604と称される流体チャネルを有するシャドウリングは、ヒートシンク又は冷却されたチャンバ壁との接触によって冷却されうるだけの、受動的に冷却されるシャドウリングとは区別される。
図7を再度参照するに、一実施形態では、プラズマに曝露されるカプラ608は、上にある能動的に冷却されるシャドウリング604と、下にあるベローズフィードスルー606との間の、決まった長さの接続部である。提供される連結部は、プラズマプロセスに曝露されるため、及び、プラズマプロセスから離したベローズフィードスルー606の位置付けを可能にするためのものである。かかる一実施形態では、連結部は、ベローズフィードスルー606と能動的に冷却されるシャドウリング604との間の真空接続である。
図8は、本発明の一実施形態による、図6の支持装置600のベローズフィードスルー606の拡大図を示している。図8を参照するに、内部スリーブ832と共に外部ベローズ830を有するベローズフィードスルー606が示されている。チャンバ本体に連結するための接続部834が提供される。ベローズフィードスルー606の下部開口は、能動的に冷却されるシャドウリング604を冷却するために使用される冷却剤の、供給ライン及び還流ラインを収容可能である。一実施形態では、外部ベローズ830は金属製であり、内部スリーブ832は、供給ライン及び還流ライン用のホースを収容するためのステンレス鋼の保護スリーブである。接続部834のサイズはNW40接続である。
一実施形態では、ベローズフィードスルー606は、能動的に冷却されるシャドウリング604の真空での垂直動作を可能にする。この動作は、必要な垂直位置付けを提供するモータ駆動されるアセンブリによって、提供される。ベローズフィードスルーは、この動作範囲のためのゆとりを有する必要がある。一実施形態では、ベローズフィードスルー606は、いずれの端部にも真空接続を、例えば一方の端部に真空センタリングOリング密封、及び他方の端部にはOリング密封を有する。一実施形態では、ベローズフィードスルー606の内部は、伸縮(convolution)を損なうことなく流体ラインが通過することを可能にするための保護シールドを有する。ベローズフィードスルー606とプラズマに曝露されるカプラ608とは全体として、冷却流体の供給ライン及び還流ラインための通路を提供する冷却流体は、能動的に冷却されるシャドウリング604を出た後、及び/又はそれに入る前に、流体冷却装置(図示せず)を通過しうる。
一実施形態では、能動的に冷却されるシャドウリング604は、大量のプラズマ熱を短時間に拡散させることが可能である。かかる一実施形態では、能動的に冷却されるシャドウリング604は、継続処理ベースで、シャドウリングの温度を、摂氏260度を上回る温度から摂氏120度を下回る温度まで低下させることが可能であるよう設計される。一実施形態では、真空大気間接続が利用可能な状態で、内部のプラズマ曝露される構成要素が、チャンバ内で冷却され、かつ/又は垂直移動することもある。
ゆえに、一実施形態では、能動的に冷却されるシャドウリングのアセンブリは、ベローズフィードスルー、プラズマに曝露される結合部、流体チャネルを有するシャドウリング、流体供給ラインと流体還流ライン、及び流体冷却装置という、主要構成要素を含む。能動的に冷却されるシャドウリングは、図9及び図10に関して以下で説明するように、能動的に冷却されるシャドウリングの上のプラズマ保護カバーとして、プラズマシールドも有しうる。能動的に冷却されるシャドウリングは、冷やされた流体が流れることを可能にし、かつ、プラズマが誘発する熱を除去するための、内部流体チャネルを有する。サイズに関しては、能動的に冷却されるシャドウリングは、冷却チャネルを収容するために、従来型のシャドウリングと比べておよそ8分の1インチ単位で厚さが増していることがある。一実施形態では、流体チャネルは、能動的に冷却されるシャドウリングが、ある温度(テープを損傷する、或いは、ウエハ又は基板のキャリアのテープフレームの温度を大いに上昇させることになる温度)になる前に、この熱を除去するように設計される。一実施形態では、流体はそれ自体が、RF電力をプラズマから引き離さないように、又は、RF電力を冷却装置に引き寄せないように、非RF導電性である。一実施形態では、能動的に冷却されるシャドウリングは、高RF電力に耐えることが可能であり、プラズマ腐食を蒙ることはない。供給流体ライン及び還流流体ラインは、能動的に冷却されるシャドウリングに接続され、プラズマに曝露されるカプラ及びベローズフィードスルーの内部に延びる。一実施形態では、流体ラインは非RF導電性であり、流体温度を摂氏0度未満に操作することが可能である。一実施形態では、関連する冷却装置は、摂氏0度未満の流体を供給することが可能であり、発現したプラズマ熱を迅速に拡散させるのに十分な空間容量を備える。
一実施形態では、能動的に冷却されるシャドウリングのアセンブリは、アセンブリを収納する処理チャンバ内に入り込みうる流体の漏れ又は流出がないように、設計される。能動的に冷却されるシャドウリングは、組み立て及び点検のために取外し可能である。構成要素又はキットは、(1)真空フィードスルー及び流体ラインのための内部シールドを含む、内部シールドを備えたNW40サイズのベローズと、(2)必要に応じて交換キット部品でありうる、プラズマに曝露されるカプラと、(3)アルミニウムコアと、陽極酸化処理された、又はセラミックのコーティングとを有する、能動的に冷却されるシャドウリングと、(4)一体型の流体接続ラインを含む低温流体ラインとに、グループ化されうる。追加のハードウェアは、能動的に冷却されるシャドウリング用に特に設計された、二次冷却装置を含みうる。
かかる第2の態様における、上述のように冷却同心チャックリング又は冷却大型チャックと共に使用されうるか、又は、それらに適応するよう変更されうる、プラズマチャンバ内での熱拡散のための例示的なプラズマ熱シールドについて、以下でより詳細に説明する。プラズマ熱シールドは、従来型のシャドウリングを使用してプラズマエッチングされる基板キャリアの熱保護のための安価な受動部品として、標準的なシャドウリングと共に使用されうる。その一方で、プラズマ熱シールドは、上述の能動的に冷却されるシャドウリングと一緒に使用されうる。
一例としては、図9が、本発明の一実施形態による、プラズマ熱シールドの上面斜視図及び底面斜視図を示している。
図9の上面図を参照するに、プラズマ熱シールド900は、内側開口901を備えた環状リングである。
一実施形態では、プラズマ熱シールド900は、プラズマ処理チャンバ内に含まれるシャドウリングに、例えばその上面の上に組み込まれることによって、適合するよう、サイズ決定され、形作られる。例えば、かかる一実施形態では、上面図に示すプラズマ熱シールド900の表面は、処理中にプラズマに曝露される表面である。上面図の表面は第1上方表面領域902を含み、第1上方表面領域902は、第2上方表面領域904の上方に上がっている。第1及び第2の上方表面902と904とはそれぞれ、傾斜領域906によって連結される。
図9の底面図を参照するに、プラズマ熱シールド900は、処理中にプラズマに曝露されない底面を有する。底面図の表面は第1下方表面領域912を含み、第1下方表面領域912は、第2下方表面領域914の下方にある。第1及び第2の下方表面912と914とはそれぞれ、傾斜領域916によって連結される。ハイレベルな視点からは一般的に、一実施形態では、プラズマ熱シールド900の底面では、上側表面の全体的な表面形状が逆になる。しかし、図10に関連して説明するように、プラズマ熱シールド900の底面の一部の領域は、熱拡散の応用のために除去されうる。
図10は、本発明の一実施形態による、シャドウリング1000の上面上に位置付けられている、図9のプラズマ熱シールド900の拡大断面斜視図を示している。
図10を参照するに、プラズマ熱シールド900は、シャドウリング1000(一実施形態では、図6から図8に関連して説明した能動的に冷却されるシャドウリングである)の上側表面の上に組み込まれる。上側表面の部分902、904及び906は、図9に関して上述したようなものである。しかし、図10の拡大図では、プラズマ熱シールド900の底面の部分912、914及び916は、その中にくぼんだ部分を有することがわかる。図10に示すこの特定の例では、第1の間隙又は空洞1052が底面の領域914と916との間に形成され、第2の間隙又は空洞1052が底面の領域912と916との間に形成される。その効果は、プラズマ熱シールド900の底面の大部分をシャドウリング1000の上面から持ち上げている、残部の3つの突出した部分すなわち接触フィーチャ1050を残すことである。一実施形態では、3つの突出した部分すなわち接触フィーチャ1050は、プラズマ熱シールド900に、それがシャドウリング1000の上側表面の上に組み込まれている場合に組み込み支持を提供するために、環長全体に延びている。
一実施形態では、3つの突出した部分すなわち接触フィーチャ1050は、プラズマ熱シールド900の底面の大部分を、約16分の1インチの高さだけ、シャドウリング1000の上面から持ち上げる。ゆえに、第1と第2の間隙又は空洞1052は、約16分の1インチの高さを有する。かかる一実施形態では、表面914及び912の薄くなっている領域には、約16分の1インチの厚さが残されている。しかし、間隙又は空洞1052の(高さ寸法としての)サイズは、下にあるシャドウリングから熱を遠ざけることと、熱を吸収するための十分な材料をプラズマ熱シールド内に有することとの間のトレードオフをもたらすことを、認識されたい。ゆえに、間隙の高さは用途によって変わりうる。更に、突出したすなわち接触する部分1050の間のくぼんだ部分の程度及び場所にも、同じトレードオフが当てはまる。一実施形態では、プラズマ熱シールド900の底面のくぼんでいる表面積の量は、約85〜92%の範囲内である。一実施形態では、プラズマ熱シールド900は、アルミナ(Al)、イットリア(Y)、窒化ケイ素(SiN)、又は炭化ケイ素(SiC)などであるがそれらに限定されない、材料で構成される。一実施形態では、プラズマ熱シールド900は、プロセス感受性材料で構成され、プラズマプロセスのためのドーパントの供給源の役割を果たしうる。一実施形態では、プラズマ熱シールド900は、下にあるシャドウリングが高温表面と接触することを防止するため、又は、下にあるシャドウリング用の熱デフレクタの役割を果たすために使用される、外部デバイスと見なされうる。
一実施形態では、プラズマ熱シールド900とシャドウリング1000とは、2つの別個の構成要素として装着される。一実施形態では、シャドウリング1000の表面とプラズマ熱シールド900のバリアの両方がアルミナで構成される。その場合、たとえ材料が同一であっても、プラズマ熱シールド900は、シャドウリング1000の表面から離れるような熱拡散を提供する。一実施形態では、プラズマ熱シールド900は、基板又はウエハのキャリアのテープフレームと接触しているシャドウリング1000への熱伝達を妨げる。一実施形態では、出力分配に関して、キャリアにおけるテープ上に何もないエリアは、シャドウリング1000の最も薄い区域の下に位置付けられうる。結果として最低質量となるシャドウリング1000の領域は、温度が最も高くなりうる。従って、一実施形態では、プラズマ熱シールド900は、この領域において、プラズマ熱シールド900の残部と比べてより大きな質量と、より小さな間隙とを有するよう設計される。すなわち、より大きな比例質量がキャリアのそのテープ領域に付加される。
ゆえに、一実施形態では、プラズマ熱シールドは、断面を見ると、既存のシャドウリングの上に配置されたセラミックの外殻である。一実施形態では、プラズマ熱シールドの材料は、シャドウリングと同じ材料であり、シャドウリングの上面全体を覆う。プラズマ熱シールドの上面は、その下のシャドウリングに共形であることも、共形ではないこともある。一実施形態では、プラズマ熱シールドの上面は連続表面であり、その下側は、シャドウリングへの伝導を低減するために材料が除去されたエリアを有する。一実施形態では、プラズマ熱シールドとシャドウリングとの接点は、除去されたエリア内にプラズマが入ることの防止、並びに、装着位置合わせに関連する。除去されたエリアは、除去されたエリア内で有意のプラズマを生成するほどには大きくなりえないことを認識されたい。プラズマ環境では、プラズマによって発生した熱はプラズマ熱シールドに伝わる。プラズマ熱シールドは、温度が上昇し、熱くなり、その下のシャドウリングに熱を放射する。しかし、シャドウリングは、プラズマ熱シールドから放射されたエネルギーによってのみ加熱され、直接的なプラズマ接触によっては加熱されない。
一実施形態では、プラズマ熱シールドは単一の受動部品である。プラズマ熱シールドの形状及び材料は、種々のプロセス条件によって変更されうる。一実施形態では、プラズマ熱シールドは、シャドウリングの温度を摂氏100〜120度の範囲における分だけ低下させるために、使用されうる。プラズマ熱シールドは、基本的にプラズマプロセスにドーパント源を提供する、プロセス化学の変更のために差別化された材料のカバーとしても使用されうる。
一実施形態では、プラズマ熱シールドは、能動的に冷却されるシャドウリングと共に使用される。ゆえに、プラズマ処理中に基板又はウエハのキャリアを保護するための、本書に記載の使用可能なアセンブリは、能動的に冷却されるシャドウリング、プラズマ熱シールドを上に有しているシャドウリング、又は、プラズマ熱シールドを上に有している能動的に冷却されるシャドウリングを含む。3つの全ての場合において、平面図の視点では、内側領域を露出させている保護用環状リングが、キャリアのプラズマ処理のために提供される。一実施形態では、上記の3つの場合のうちの1つに関連して、冷却同心チャックリング又は冷却大型チャックが実装される。
本発明の一態様では、エッチングリアクタは、基板キャリアによって支持された薄型のウエハ又は基板のエッチングに適応するよう、構成される。例えば図11は、本発明の一実施形態によるエッチングリアクタの断面図を示している。
図11を参照するに、エッチングリアクタ1100はチャンバ1102を含む。エンドエフェクタ1104は、基板キャリア1116をチャンバ1102に出し入れするよう搬送するために含まれる。誘導結合されたプラズマ(ICP)の供給源1108は、チャンバ1102の上方部分に位置付けられる。チャンバ1102には、スロットルバルブ1110とターボ分子ポンプ1112とが更に設けられる。エッチングリアクタ1100は、カソードアセンブリ1114(エッチングカソード又はエッチング電極を含むアセンブリなど)も含む。かかる一実施形態では、カソードアセンブリ1114は、冷却同心チャックリングとチャックとの組み合わせを含むか、又は冷却大型チャックを含む。
シャドウリングアセンブリ1115は、
基板又はウエハのキャリア1116を収容する領域の上方に含まれる。一実施形態では、シャドウリングアセンブリ1115は、テープフレームリフトを含む。一実施形態では、シャドウリングアセンブリ1115は、能動的に冷却されるシャドウリング、プラズマ熱シールドを上に有するシャドウリング、又は、プラズマ熱シールドを上に有する能動的に冷却されるシャドウリング、のうちの1つである。シャドウリングアクチュエータ1118は、シャドウリングを動かすために含まれうる。かかる一実施形態では、シャドウリングアクチュエータ1118は、テープフレームリフト及びシャドウリングに連結されている単一のリフトフープを動かす。アクチュエータ1116のような他のアクチュエータも含まれうる。
一実施形態では、エンドエフェクタ1104は、基板キャリアを扱うようにサイズ決定されたロボットブレードである。かかる一実施形態では、ロボット式エンドエフェクタ1104は、準大気圧(真空)下でエッチングリアクタに出入りするよう搬送されている間に、フィルムフレームアセンブリ(基板キャリア300など)を支持する。エンドエフェクタ1104は、重力に助けられつつX−Y−Z軸方向に基板キャリアを支持するためのフィーチャを含む。エンドエフェクタ1104も、処理ツールの円形フィーチャ(エッチングカソードの中心、又は円形シリコンウエハの中心など)に対してエンドエフェクタを較正し、センタリングするためのフィーチャを含む。
一実施形態では、カソードアセンブリ1114のエッチング電極は、プラズマエッチングを可能にするために基板キャリアとのRF結合及び熱結合ができるよう、構成される。かかる一実施形態では、カソードアセンブリは冷却大型チャックを含む。しかし、一実施形態では、エッチング電極は、基板キャリアの支持テープ部分にのみ接触し、基板キャリアのフレームには接触しない。かかる一実施形態では、カソードアセンブリは、エッチング電極又はチャック(同じく冷却されうる)を囲んでいる冷却同心チャックリングを含む。
一実施形態では、シャドウリング1115は、図6に関連して説明しているように、保護用環状リングと、リフトフープと、リフトフープと保護用環状リングとの間に連結された3本の支持ピンとを含む。リフトフープは、処理空間内に、支持アセンブリの径方向外側に配置される。リフトフープは、大体水平な配向でシャフト上に載せられる。シャフトは、アクチュエータによって駆動されて、処理空間内でリフトフープを垂直に動かす。3本の支持ピンは、リフトフープから上へと延び、保護用環状リングを支持アセンブリの上方に位置付ける。3本の支持ピンは、保護用環状リングをリフトフープに固定的に取り付けることもある。保護用環状リングは、保護用環状リングが所望の距離だけ基板から上方に位置付けられうるように、かつ/又は、外部基板取扱デバイス(基板キャリアなど)が、保護用環状リングと支持アセンブリとの間の処理空間に入って基板を搬送しうるように、処理空間内でリフトフープと共に垂直に動く。3本の支持ピンは、基板キャリアが
支持ピンの間から処理チャンバに出入りするように搬送されることを可能にするよう、位置付けられうる。
別の態様では、図12は、本発明の実施形態による、複数の集積回路を含む半導体ウエハをダイシングする方法の工程を表しているフロー図1200である。図13Aから図13Cは、本発明の一実施形態による、フロー図1200の工程に相当する、半導体ウエハをダイシングする方法を実行中の、複数の集積回路を含む半導体ウエハの断面図を示している。
フロー図1200のオプション工程1202、及び、それに対応する図13Aを参照するに、半導体ウエハ又は基板1304の上にマスク1302が形成される。マスク1302は、半導体ウエハ1304の表面上に形成された集積回路1306を覆い、保護する層で構成される。マスク1302は、集積回路1306の各々の間に形成された、介在ストリート1307も覆う。半導体ウエハ又は基板1304は、基板キャリア1314によって支持される。
一実施形態では、基板キャリア1314は、テープリング又はフレーム(図示せず)によって囲まれた支持テープの層(その一部分を1314として図13Aに示す)を含む。かかる一実施形態では、図13Aに示すように、半導体ウエハ又は基板1304は、基板キャリア1314上に配置されたダイ付着フィルム1316上に配置される。
本発明の一実施形態により、マスク1302を形成することは、フォトレジスト層、又はi線パターニング層などであるがそれらに限定されない層を形成することを含む。例えば、フォトレジスト層のようなポリマー層は、リソグラフィプロセスでの使用にも適する材料で構成されうる。一実施形態では、フォトレジスト層は、248ナノメータ(nm)レジスト、193nmレジスト、157nmレジスト、極紫外光(EUV)レジスト、又はジアゾナフトキノン感作物質を有するフェノール樹脂マトリクスなどであるがそれらに限定されない、ポジ型フォトレジスト材料で構成される。別の実施形態では、フォトレジスト層は、ポリシスイソプレン及びポリビニルシンナメートなどであるがそれらに限定されない、ネガ型フォトレジスト材料で構成される。
別の実施形態では、マスク1302は水溶性マスク層である。一実施形態では、水溶性マスク層は水性の媒体に容易に溶解可能である。例えば、一実施形態では、水溶性マスク層は、アルカリ性溶液、酸性溶液、又は脱イオン水のうちの一又は複数に可溶性の材料で構成される。一実施形態では、水溶性マスク層は、摂氏約約50〜160度の範囲内での加熱などの加熱プロセスを経ても、水溶性を維持する。例えば、一実施形態では、水溶性マスク層は、レーザエッチング及びプラズマエッチングの個片化プロセスで使用されるチャンバ条件に曝された後にも、水溶液に可溶性である。一実施形態では、水溶性マスク層は、ポリビニルアルコール、ポリアクリル酸、デキストラン、ポリメタクリル酸、ポリエチレンイミン、又はポリエチレン酸化物などであるがそれらに限定されない材料で構成される。ある具体的な実施形態では、水溶性マスク層は、毎分約1〜15ミクロンの範囲内の、より詳細には、毎分約1.3ミクロンの、水溶液中のエッチング速度を有する。
別の実施形態では、マスク1302はUV硬化性のマスク層である。一実施形態では、マスク層は、UV硬化層の接着性を少なくとも約80%低減させる、UV光に対する感受性を有する。かかる一実施形態では、UV層は、ポリ塩化ビニル又はアクリル系材料で構成される。一実施形態では、UV硬化層は、UV光に曝露されると接着特性が弱まる材料又は材料のスタックで構成される。一実施形態では、UV硬化接着フィルムは、約365nmのUV光に感応する。かかる一実施形態では、この感応性が、硬化を実行するためのLED光の使用を可能にする。
一実施形態では、半導体ウエハ又は基板1304は、製造プロセスに耐えるに適し、かつ、上に半導体処理層が適切に堆積されうる、材料で構成される。例えば、一実施形態では、半導体ウエハ又は基板1304は、結晶シリコン、ゲルマニウム、又はシリコン/ゲルマニウムなどであるがそれらに限定されない、IV族系材料で構成される。ある具体的な実施形態では、半導体ウエハ1304を提供することは、単結晶シリコン基板を提供することを含む。特定の実施形態では、単結晶シリコン基板は、不純物原子がドープされている。別の実施形態では、半導体ウエハ又は基板1304は、発光ダイオード(LED)の製造に使用されるIII−V材料基板などのような、III−V材料で構成される。
一実施形態では、半導体ウエハ又は基板1304は約300ミクロン以下の厚さを有する。例えば、一実施形態では、バルク単結晶シリコン基板は、ダイ付着フィルム1316に固定される前に裏側から薄型加工(thinning)される。薄型加工は、裏側研削プロセスによって実行されうる。一実施形態では、バルク単結晶シリコン基板は、約50〜300ミクロンの範囲内の厚さまで薄型加工される。一実施形態では、薄型加工がレーザアブレーションとプラズマエッチングとのダイシングプロセスの前に実行されることに、留意することが重要である。一実施形態では、ダイ付着フィルム1316(又は、薄型加工された又は薄型のウエハ或いは基板を基板キャリア1314に接合可能な任意の適切な代替物)は、約20ミクロンの厚さを有する。
一実施形態では、半導体ウエハ又は基板1304は、その上又はその中に、集積回路1306の一部分として、半導体デバイスのアレイが配置されている。かかる半導体デバイスの例は、シリコン基板内に製造され、誘電体層に封入されたメモリデバイス、又は相補型金属酸化物半導体(CMOS)トランジスタを含むが、それらに限定されない。複数の金属相互接続が、デバイス又はトランジスタの上に、及び誘電体層の周辺に形成されてよく、デバイス又はトランジスタを電気的に連結して集積回路1306を形成するために使用されうる。ストリート1307を作る材料は、集積回路1306を形成するために使用される材料と同様又は同一でありうる。例えば、ストリート1307は誘電体材料、半導体材料、及びメタライズの層で構成されうる。一実施形態では、ストリート1307のうちの一又は複数は、集積回路1306の実際のデバイスと同様の試験デバイスを含む。
フロー図1200のオプション工程1204及びそれに対応する図13Bを参照するに、マスク1302は、間隙1310を有するパターニングされたマスク1308を提供するために、レーザスクライビングプロセスを用いてパターニングされ、半導体ウエハ又は基板1304の集積回路1306間の領域を露出させる。かかる一実施形態では、レーザスクライビングプロセスは、フェムト秒ベースのレーザスクライビングプロセスである。レーザスクライビングプロセスは、集積回路1306間に元々形成されているストリート1307の材料を除去するために使用される。本発明の一実施形態により、図13Bに示すように、レーザスクライビングプロセスを用いてマスク1302をパターニングすることは、半導体ウエハ1304の集積回路1306間の領域に部分的に入り込むように、トレンチ1312を形成することが含まれる。
一実施形態では、レーザスクライビングプロセスを用いてマスク層1302をパターニングすることは、フェムト秒範囲内のパルス幅を有するレーザを使用することを含む。具体的には、フェムト秒ベースのレーザ、すなわち、フェムト秒(10−15秒)単位のパルス幅を有するレーザを提供するために、可視スペクトルに紫外線(UV)及び赤外線(IR)を加えた範囲(全部合わせて広帯域光学スペクトル)の波長を有するレーザが使用されうる。一実施形態では、アブレーションは波長に依存しないか、又は基本的に依存せず、ゆえに、マスク1302、ストリート1307、及び場合によっては、半導体ウエハ又は基板1304の一部分のフィルムのような、複合フィルムに適する。
図14は、本発明の一実施形態による、フェムト秒範囲内のレーザパルスを使用する効果を、より長い周波数と比較して示している。図14を参照するに、フェムト秒範囲内のパルス幅を有するレーザを使用することにより、熱損傷の問題は、より長いパルス幅の場合(例えば、ビア1400Bのピコ秒処理での損傷1402B、及びビア1400Aのナノ秒処理での著しい損傷1402A)と比べて、緩和されるか、又は解消される(例えば、ビア1400Cのフェムト秒処理での最小限の損傷〜損傷なし1402C)。ビア1400Cの形成時の損傷の解消又は緩和は、図14に示すように、(ピコ秒ベースのレーザアブレーションに見られるような)低エネルギー再結合、又は(ナノ秒ベースのレーザアブレーションに見られるような)熱平衡がないことによりうる。
クリーンなレーザスクライビング切断を実現するために、チッピング、微小亀裂、及び剥離を最小限に抑えるレーザスクライビングとダイシングとのプロセスを成功させるには、パルス幅などのレーザパラメータの選択が重要になりうる。レーザスクライビング切断がクリーンになるほど、最終的なダイ個片化のために実行されうるエッチングプロセスがより円滑になる。半導体デバイスのウエハには、典型的にはその上に、種々の材料タイプ(導体、絶縁体、半導体など)及び厚さの、多くの機能層が配置される。かかる材料は、ポリマーなどの有機材料、金属、又は二酸化ケイ素及び窒化ケイ素といった無機誘電体を含みうるが、それらに限定されない。
対照的に、最適でないレーザパラメータが選択された場合、例えば無機誘電体、有機誘電体、半導体、又は金属のうちの2つ以上を含む積層構造において、レーザアブレーションプロセスは剥離問題を引き起こしうる。例えば、レーザは、測定可能なほど吸収されることなく、高バンドギャップエネルギー誘電体(約9eVのバンドギャップを有する二酸化ケイ素など)を貫通する。しかし、レーザエネルギーは下にある金属又はシリコンの層で吸収され、金属又はシリコンの層の著しい気化を引き起こしうる。この気化は、上にある二酸化ケイ素誘電体層を持ち上げる高い圧力を発生させることがあり、深刻な層間剥離及び微小亀裂を引き起こす可能性がある。一実施形態では、ピコ秒ベースのレーザ照射プロセスが複合スタック内の微小亀裂及び剥離につながる一方、フェムト秒ベースのレーザ照射プロセスは、同一の材料スタックの微小亀裂又は剥離につながらないことが実証されている。
誘電体層の直接的なアブレーションを可能にするために、誘電体材料が強力に光子を吸収することによって導電性材料と同様の働きをするように、誘電体材料のイオン化が起こる必要がありうる。この吸収は、レーザエネルギーの大部分が、誘電体層の最終的なアブレーションの前に、下にあるシリコン又は金属の層まで貫通することを妨げうる。一実施形態では、レーザ強度が、光子によるイオン化を開始し、無機誘電体材料内でのイオン化に影響を与えるのに十分なほど高い場合に、無機誘電体のイオン化が実現可能となる。
本発明の一実施形態により、適切なフェムト秒ベースのレーザプロセスは、様々な材料における非線形相互作用に通常つながる高いピーク強度(放射照度)によって特徴づけられる。かかる一実施形態では、フェムト秒レーザ源は、約10フェムト秒から500フェムト秒の範囲内、ただし好ましくは100フェムト秒から400フェムト秒の範囲内の、パルス幅を有する。一実施形態では、フェムト秒レーザ源は、約1570ナノメートルから200ナノメートルの範囲内、ただし好ましくは約540ナノメートルから250ナノメートルの範囲内の、波長を有する。一実施形態では、レーザ及びそれに対応する光学システムは、約3ミクロンから15ミクロンの範囲内、ただし好ましくは約5ミクロンから10ミクロンの範囲内の焦点を、加工面に提供する。
加工面における空間ビーム形状は、シングルモード(ガウシアン)でありうるか、又はトップハット型に形作られた形状を有しうる。一実施形態では、レーザ源は、約200kHzから10MHzの範囲内、ただし好ましくは約500kHzから5MHzの範囲内の、パルス繰り返し率を有する。一実施形態では、レーザ源は、約0.5μJから100μJの範囲内、ただし好ましくは約1μJから5μJの範囲内のパルスエネルギーを、加工面に供給する。一実施形態では、レーザスクライビングプロセスは、被加工物の表面に沿って、約500mm/秒から5m/秒の範囲内、ただし好ましくは約600mm/秒から2m/秒の範囲内のスピードで進む。
スクライビングプロセスは、単一パスのみで、又は複数パスで行われうるが、一実施形態では、好ましくは1〜2パスで行われる。一実施形態では、被加工物のスクライビング深さは、約5ミクロンから50ミクロンの範囲内、好ましくは約10ミクロンから20ミクロンの範囲内の深さである。レーザは、所与のパルス繰り返し率の一連の単一パルス、又は一連のパルスバーストのいずれかで、照射されうる。一実施形態では、生成されたレーザビームのカーフ幅は約2ミクロンから15ミクロンの範囲内であるが、シリコンウエハのスクライビング/ダイシングにおいては、(デバイス/シリコンのインターフェースで測定されると)好ましくは約6ミクロンから10ミクロンの範囲内となる。
レーザパラメータは、例えば、無機誘電体(二酸化ケイ素など)のイオン化を実現し、かつ、無機誘電体の直接アブレーションの前に下層の損傷によって生じる剥離及びチッピングを最小限に抑えるのに十分なほどに高いレーザ強度を提供するというような、利益及び利点でもって選択されうる。また、パラメータは、産業上の応用に、有意義なプロセススループットを、正確に制御されたアブレーションの幅(カーフ幅など)及び深さと共に提供するよう、選択されうる。上述のように、フェムト秒ベースのレーザは、ピコ秒ベース及びナノ秒ベースのレーザアブレーションプロセスと比較すると、かかる利点を提供するのにはるかに適している。しかし、フェムト秒ベースのレーザアブレーションスペクトルにおいても、ある特定の波長は他の波長よりも良好な性能を提供しうる。例えば、一実施形態では、UV範囲内か又はそれに近い波長を有するフェムト秒ベースのレーザプロセスは、IR範囲内か又はそれに近い波長を有するフェムト秒ベースのレーザプロセスよりも、クリーンなアブレーションプロセスを提供する。かかる具体的な実施形態では、半導体ウエハ又は基板のスクライビングに適するフェムト秒ベースのレーザプロセスは、約540ナノメートル以下の波長を有するレーザに基づくものである。かかる特定の実施形態では、約540ナノメートル以下の波長を有するレーザの、約400フェムト秒以下のパルスが使用される。しかし、代替的な一実施形態では、デュアルレーザ波長(IRレーザとUVレーザとの組み合わせなど)が使用される。
フロー図1200のオプション工程1206を参照するに、基板の一部分が、例えば、プラズマエッチング中に基板キャリア1314のテープ及びテープフレームを保護するために、保護カバーで覆われる。一実施形態では、保護カバーは、図5に関連して上述したように、半導体ウエハ又は基板1304の一部分(ただし全部ではない)を露出したままにしておく、シャドウリングである。
フロー図1200の工程1208を参照するに、基板キャリア1314のテープフレームは、冷却同心チャックリングとチャックとの組み合わせ、又は冷却大型チャックによって支持される。かかる一実施形態では、図4に関連して上述したような冷却同心チャックリングとチャックとの組み合わせ、又は冷却大型チャックが、シャドウマスクの下で基板キャリア1314のテープフレームを支持するために使用される。一実施形態では、シャドウマスクは低コンタクトシャドウマスクである。一実施形態では、冷却は、冷却同心チャックリングとチャックとの組み合わせ、又は冷却大型チャックに通して冷却剤を流すことによって、基板及びテープフレームの下側から達成される。
工程1206及び1208を再度参照するに、本発明のオプションの一実施形態により、基板キャリア1314の一部分が、ダイシングプロセスのエッチングの部分に備えて、能動的に冷却されるシャドウリング又はプラズマ熱シールド、或いはその両方で覆われる。一実施形態では、能動的に冷却されるシャドウリング又はプラズマ熱シールド、或いはその両方は、プラズマエッチングチャンバ内に含まれる。
フロー図1200の工程1210、及び対応する図13Cを参照するに、半導体ウエハ又は基板1304は次いで、集積回路1306を個片化するために、パターニングされたマスク1308内の間隙1310を通じてエッチングされる。本発明の一実施形態により、図13Cに示すように、半導体ウエハ1304をエッチングすることは、レーザスクライビングプロセスを用いて形成されたトレンチ1312を延ばすよう、かつ、最終的に半導体ウエハ又は基板1304を完全に通り抜けるようにエッチングするよう、エッチングすることを含む。
一実施形態では、半導体ウエハ又は基板1304をエッチングすることは、プラズマエッチングプロセスを使用することを含む。一実施形態では、シリコン貫通ビア式のエッチングプロセスが使用される。例えば、ある具体的な実施形態では、半導体ウエハ又は基板1304の材料のエッチング速度は、毎分25ミクロンを上回る。超高密度プラズマ源が、ダイ個片化プロセスのプラズマエッチングの部分に使用されうる。かかるプラズマエッチングプロセスを実行するのに適する処理チャンバの一例は、米国カリフォルニア州SunnyvaleのApplied Materials社から販売されているApplied Centura(登録商標)Silvia(商標)エッチングシステムである。Applied Centura(登録商標)Silvia(商標)エッチングシステムは、容量性と誘導性のRF結合を組み合わせており、それによって、容量性結合のみで可能であったよりもずっと強力にイオン密度とイオンエネルギーとを個別に制御でき、更に磁気強化による改善も得られる。この組み合わせは、イオン密度をイオンエネルギーから有効に切り離すことで、非常な低圧においても、高い(損傷を与える可能性もある)DCバイアスレベルを伴わずに、比較的高密度のプラズマを実現することを可能にする。並外れて広いプロセスウインドウが得られる。しかし、シリコンをエッチングすることが可能な任意のプラズマエッチングチャンバが使用されうる。例示的な一実施形態では、基本的に正確な形状制御と、実質的にスカロップ(scallop)を有しない側壁とを維持しつつ、単結晶シリコンの基板又はウエハ1304を従来のシリコンエッチング速度の約40%よりも速いエッチング速度でエッチングするために、ディープシリコンエッチングが使用される。ある具体的な実施形態では、シリコン貫通ビア式のエッチングプロセスが使用される。このエッチングプロセスは、一般的に、SF、C、CHF、XeFなどのフッ素系ガスか、又は、比較的速いエッチング速度でシリコンをエッチングすることが可能な他の任意の反応ガスである反応性ガスから発生する、プラズマに基づく。しかし、一実施形態では、スカロップ形状の形成を伴うボッシュ式プロセスが使用される。
一実施形態では、個片化は、ダイ付着フィルム1316のパターニングを更に含みうる。一実施形態では、ダイ付着フィルム1316は、レーザアブレーション、ドライ(プラズマ)エッチング、又は湿式エッチングなどであるがそれらに限定されない技法によって、パターニングされる。一実施形態では、図13Cに示すように、ダイ付着フィルム1316は、ダイ付着フィルム部分1318を提供するために、個片化プロセスのレーザスクライビング及びプラズマエッチングの部分の後に続いて、パターニングされる。一実施形態では、同じく図13Cに示すように、パターニングされたマスク1308は、個片化プロセスのレーザスクライビング及びプラズマエッチングの部分の後に除去される。パターニングされたマスク1308は、ダイ付着フィルム1316のパターニングの前、パターニング中、又はパターニングの後に、除去されうる。一実施形態では、半導体ウエハ又は基板1304は、基板キャリア1314によって支持されている間にエッチングされる。一実施形態では、ダイ付着フィルム1316も、基板キャリア1314上に配置されている間にパターニングされる。
従って、フロー図1200、及び13Aから図13Cを再度参照するに、ウエハダイシングは、マスクを貫通し、ウエハストリート(メタライズを含む)を貫通し、シリコン基板内に部分的に入り込む、最初のレーザアブレーションによって実行されうる。レーザパルス幅は、フェムト秒範囲内で選択されうる。ダイ個片化は次いで、後続のシリコン貫通ディーププラズマエッチングによって完遂されうる。一実施形態では、ダイシングプロセスのエッチングの部分において、冷却同心チャックリングとチャックとの組み合わせ、又は冷却大型チャックが実装される。同じ又は異なる一実施形態では、能動的に冷却されるシャドウリング又はプラズマ熱シールド、或いはその両方が、ダイシングプロセスのエッチングの部分において実装される。加えて、各々がダイ付着フィルムの一部分を有する個片化された集積回路を提供するために、ダイ付着フィルムの露出した部分の除去が実行される。図13Cに示すように、ダイ付着フィルム部分を含む個々の集積回路は次いで、基板キャリア1314から取り外されうる。一実施形態では、個片化された集積回路は、パッケージングのために基板キャリア1314から取り外される。かかる一実施形態では、パターニングされたダイ付着フィルム1318は、各集積回路の裏側に保持され、最終パッケージングに含まれる。しかし、別の実施形態では、パターニングされたダイ付着フィルム1314は、個片化プロセス中に、又は個片化プロセス後に除去される。
図13Aから図13Cを再度参照するに、複数の集積回路1306は、約10ミクロン以下の幅を有するストリート1307によって分離されうる。レーザスクライビングアプローチ(フェムト秒ベースのレーザスクライビングアプローチなど)を使用することで、少なくとも部分的にはレーザの厳密な形状制御により、集積回路のレイアウトにおけるかかる密集化が可能になりうる。例えば、図15は、本発明の一実施形態による、より狭いストリートを使用することによって達成された半導体ウエハ又は基板上の密集化を、最小幅に限定されうる従来型のダイシングと比べて示している。
図15を参照するに、より狭いストリート(例えばレイアウト1502における約10ミクロン以下の幅)の使用により、最小幅(例えばレイアウト1500における約70ミクロン以上)に限定されうる従来型のダイシングと比べて、半導体ウエハ上の密集化が達成される。しかし、ストリート幅を10ミクロン未満に低減させることは、それがフェムト秒ベースのレーザスクライビングプロセスによって可能になる場合でも、常に望ましいわけではないかもしれないということを、理解されたい。例えば、一部の応用では、集積回路を分離するストリート内にダミーデバイス又は試験デバイスを製造するために、少なくとも40ミクロンのストリート幅が求められうる。
図13Aから図13Cを再度参照するに、複数の集積回路1306は、半導体ウエハ又は基板1304上に非制限レイアウトに配置されうる。例えば、図16は、より高密度のパッキングを可能にする、自由形式の集積回路配置を示している。より高密度のパッキングは、本発明の一実施形態により、グリッド整列アプローチと比べてより多くのウエハあたりダイ数を提供しうる。図16を参照するに、自由形式レイアウト(例えば半導体ウエハ又は基板1602上の非制限レイアウト)は、グリッド整列アプローチ(例えば半導体ウエハ又は基板1600上の制限されたレイアウト)と比べて、より高密度のパッキング、ひいてはより多くのウエハあたりダイ数を可能にする。一実施形態では、レーザアブレーションとプラズマエッチングとの個片化プロセスのスピードは、ダイのサイズ、レイアウト、又はストリートの数とは無関係である。
単一のプロセスツールが、レーザアブレーションとプラズマエッチングとのハイブリッドの個片化プロセスにおける多くの又は全ての工程を、実行するよう構成されうる。例えば、図17は、本発明の実施形態による、ウエハ又は基板のレーザプラズマダイシングのためのツールレイアウトのブロック図を示している。
図17を参照するに、プロセスツール1700は、複数のロードロック1704が連結されているファクトリインターフェース1702(FI)を含む。クラスタツール1706は、ファクトリインターフェース1702に連結される。クラスタツール1706は、プラズマエッチングチャンバ1708などの一又は複数のプラズマエッチングチャンバを含む。レーザスクライビング装置1710も、ファクトリインターフェース1702に連結される。プロセスツール1700の全体設置面積は、一実施形態では、図17に示すように、約3500ミリメートル(3.5メートル)×約3800ミリメートル(3.8メートル)でありうる。
一実施形態では、レーザスクライビング装置1710は、フェムト秒ベースのレーザを収納する。フェムト秒ベースのレーザは、上述のレーザアブレーションプロセスのような、レーザとエッチングとのハイブリッドの個片化プロセスのレーザアブレーションの部分の実行に適しうる。一実施形態では、フェムト秒ベースのレーザに対してウエハ又は基板(又はそのキャリア)を動かすよう構成された、移動可能な載台も、レーザスクライビング装置1700に含まれる。ある具体的な実施形態では、フェムト秒ベースのレーザも移動可能である。レーザスクライビング装置1710の全体設置面積は、一実施形態では、図17に示すように約2240ミリメートル×約1270ミリメートルでありうる。
一実施形態では、一又は複数のプラズマエッチングチャンバ1708は、複数の集積回路を個片化するために、パターニングされたマスクにおける間隙を通じてウエハ/基板をエッチングするよう構成される。かかる一実施形態では、一又は複数のプラズマエッチングチャンバ1708は、ディープシリコンエッチングプロセスを実行するよう構成される。ある具体的な実施形態では、一又は複数のプラズマエッチングチャンバ1708は、米国カリフォルニア州SunnyvaleのApplied Materials社から販売されているApplied Centura(登録商標) Silvia(商標)エッチングシステムである。このエッチングチャンバは、単結晶シリコンの基板又はウエハの上或いは中に収納される個片化集積回路を作製するために使用される、ディープシリコンエッチング用に特別に設計されうる。一実施形態では、シリコンエッチング速度を高めるために、高密度プラズマ源がプラズマエッチングチャンバ1708内に含まれる。一実施形態では、個片化又はダイシングのプロセスの高い製造スループットを可能にするために、2つ以上のエッチングチャンバが、プロセスツール1700のクラスタツール1706の部分に含まれる。本発明の一実施形態により、一又は複数のエッチングチャンバには、冷却同心チャックリングとチャックとの組み合わせ、又は冷却大型チャックアセンブリが設けられる。同じ又は異なる一実施形態では、エッチングチャンバのうちの一又は複数には、能動的に冷却されるシャドウリング又はプラズマ熱シールド、或いはその両方が設けられる。
ファクトリインターフェース1702は、レーザスクライビング装置1710を備えた外部製造設備とクラスタツール1706との間のインターフェースとなるのに適切な、大気ポートでありうる。ファクトリインターフェース1702は、ストレージユニット(前面開口型統一ポッドなど)からクラスタツール1706又はレーザスクライビング装置1710のいずれかへ、或いはその両方へと、ウエハ(又はそのキャリア)を搬送するための、アーム又はブレードを備えたロボットを含みうる。
クラスタツール1706は、個片化の方法における機能の実行に適する、他のチャンバも含みうる。例えば、一実施形態では、追加のエッチングチャンバの代わりに堆積チャンバ1712が含まれる。堆積チャンバ1712は、ウエハ又は基板のレーザスクライビングの前に、ウエハ又は基板のデバイス層の上又は上方にマスクを堆積させるように構成されうる。かかる一実施形態では、堆積チャンバ1712は、水溶性のマスク層の堆積に適する。別の実施形態では、追加のエッチングチャンバの代わりに湿式/乾式ステーション1714が含まれる。湿式/乾式ステーションは、基板又はウエハのレーザスクライビングとプラズマエッチングとの個片化プロセスの後に、残留物及び断片を洗浄すること、又は、水溶性マスクを除去することに適しうる。一実施形態では、プロセスツール1700の構成要素として、計測ステーションも含まれる。
本発明の実施形態は、命令が保存されているマシン可読媒体を含みうるコンピュータプログラム製品又はソフトウェアとして提供されてよく、それらの命令は、本発明の実施形態によるプロセスを実行するようコンピュータシステム(又は他の電子デバイス)をプログラミングするために使用されうる。一実施形態では、コンピュータシステムは、図17に関連して説明したプロセスツール1700、又は、図11に関連して説明したエッチングチャンバ1100に連結される。マシン可読媒体は、マシン(コンピュータなど)によって可読な形態で情報を保存又は伝送するための、任意の機構を含む。例えば、マシン可読(例えばコンピュータ可読)媒体は、マシン(例えばコンピュータ)可読記憶媒体(例えば、読み出し専用メモリ(ROM)、ランダムアクセスメモリ(RAM)、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス等)、マシン(例えばコンピュータ)可読伝送媒体(電気的形態、光学的形態、音響的形態、又は、その他の伝播される信号の形態(例えば赤外線信号、デジタル信号等))等を含む。
図18は、本書に記載の方法のうちの任意の一又は複数をマシンに実行させるための命令のセットが内部で実行されうるコンピュータシステム1800という、例示的な形態のマシンの概略図を示している。代替的な実施形態では、マシンは、ローカルエリアネットワーク(LAN)、イントラネット、エクストラネット、インターネットにおいて、他のマシンに接続され(例えばネットワーク化され)うる。マシンは、クライアント−サーバネットワーク環境においてはサーバ又はクライアントマシンの役割で、或いは、ピアツーピア(又は分散)ネットワーク環境においてはピアマシンとして、作動しうる。このマシンは、パーソナルコンピュータ(PC)、タブレットPC、セットトップボックス(STB)、パーソナルデジタルアシスタント(PDA)、携帯電話、ウェブアプライアンス、サーバ、ネットワークルータ、スイッチ又はブリッジ、或いは、そのマシンによって行われる動作を特定する(連続した又は別様な)命令のセットを実行可能な任意のマシンでありうる。更に、単一のマシンのみを示しているが、「マシン」という用語は、本書に記載の方法のうちの任意の一又は複数を実行するために、命令のセット(又は複数のセット)を個々に、又は連携的に実行するマシン(コンピュータなど)の任意の集合体を含むとも、解釈すべきである。
例示的なコンピュータシステム1800は、バス1830を介して互いに通信する、プロセッサ1802、メインメモリ1804(例えば、読み出し専用メモリ(ROM)、フラッシュメモリ、同期DRAM(SDRAM)又はランバスDRAM(RDRAM)等といったダイナミックランダムアクセスメモリ(DRAM)など)、スタティックメモリ1806(例えばフラッシュメモリ、スタティックランダムアクセスメモリ(SRAM)等)、及び、補助記憶装置1818(データ記憶デバイスなど)を含む。
プロセッサ1802は、マイクロプロセッサ、中央処理装置などといった、一又は複数の汎用処理デバイスのことである。より詳細には、プロセッサ1802は、複合命令セット演算(CISC)マイクロプロセッサ、縮小命令セット演算(RISC)マイクロプロセッサ、超長命令語(VLIW)マイクロプロセッサ、他の命令セットを実装するプロセッサ、又は、命令セットの組み合わせを実装するプロセッサでありうる。プロセッサ1802は、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)、デジタル信号プロセッサ(DSP)、ネットワークプロセッサなどの、一又は複数の特殊用途処理デバイスでもありうる。プロセッサ1802は、本書に記載の工程を実行するための処理論理1826を実行するよう構成される。
コンピュータシステム1800は、ネットワークインターフェースデバイス1808を更に含みうる。コンピュータシステム1800は、ビデオディスプレイユニット1810(液晶ディスプレイ(LCD)、発光ダイオードディスプレイ(LED)、又は陰極線管(CRT)など)、英数字入力デバイス1812(キーボードなど)、カーソル制御デバイス1814(マウスなど)、及び、信号生成デバイス1816(スピーカなど)も含みうる。
補助記憶装置1818は、本書に記載の方法又は機能のうちの任意の一又は複数を具現化する命令の一又は複数のセット(ソフトウェア1822など)が保存されているマシンアクセス可能記憶媒体(又はより具体的には、コンピュータ可読記憶媒体)1832を含みうる。このソフトウェア1822は、コンピュータシステム1800によって実行されている間、完全に又は少なくとも部分的に、メインメモリ1804及び/又はプロセッサ1802の中に常駐してもよく、メインメモリ1804及びプロセッサ1802も、マシン可読記憶媒体を構成しうる。このソフトウェア1822は更に、ネットワークインターフェースデバイス1808を介してネットワーク1820上で送信又は受信されうる。
マシンアクセス可能記憶媒体1832は、例示的な一実施形態では単一媒体であると示されているが、「マシン可読記憶媒体」という用語は、命令の一又は複数のセットを保存する単一媒体又は複数の媒体(例えば、集中データベース又は分散データベース、及び/又はそれに関連付けられたキャッシュ及びサーバ)を含むと解釈すべきである。「マシン可読記憶媒体」という用語は、マシンによって実行される命令のセットを記憶すること、又は符号化することが可能であり、かつ、本発明の方法のうちの任意の一又は複数をマシンに実行させる、任意の媒体を含むとも、解釈すべきである。従って、「マシン可読記憶媒体」という用語は、固体メモリ、光媒体、及び磁気媒体を含むがそれらに限定されないと解釈すべきである。
本発明の一実施形態により、マシンアクセス可能記憶媒体には、複数の集積回路を有する半導体ウエハをダイシングする方法をデータ処理システムに実行させる命令が、保存されている。方法は、エッチングチャンバ内に、基板キャリアによって支持された基板を導入することを伴う。基板はその上に、集積回路を覆いかつ基板のストリートを露出させる、パターニングされたマスクを有する基板キャリアは裏側を有する。方法は、プラズマエッチングチャンバのチャック上に基板キャリアの裏側の少なくとも一部分を支持することも伴う。方法は、基板キャリアの裏側のほぼ全体を冷却することも伴い、この冷却は、チャックによって基板キャリアの裏側の少なくとも第1部分を冷却することを伴う。方法は、基板キャリアの裏側のほぼ全体の冷却を実行しつつ、ストリートを通じて基板をプラズマエッチングして、集積回路を個片化することも伴う。
ゆえに、各々が複数の集積回路を有する半導体ウエハをダイシングする方法、及びそのための装置が開示された。

Claims (13)

  1. 複数の集積回路を備える半導体ウエハをダイシングする方法であって、
    裏側を有する基板キャリアによって支持された基板であって、集積回路を覆い、かつ前記基板のストリートを露出させる、パターニングされたマスクを上に有する基板を、プラズマエッチングチャンバ内に導入することであって、前記基板キャリアは、外側テープフレームと支持ダイシングテープとを備える、導入することと、
    前記プラズマエッチングチャンバのチャック上に前記基板キャリアの前記裏側の少なくとも一部分を支持することと、
    前記チャックによって前記基板キャリアの前記裏側の少なくとも第1部分を冷却することを含む、前記基板キャリアの前記裏側のほぼ全体を冷却することであって、前記基板キャリアの前記裏側のほぼ全体を冷却することは、前記外側テープフレーム及び前記基板を冷却することを含む、冷却することと、
    前記基板キャリアの前記裏側のほぼ全体の前記冷却を実行しつつ、前記ストリートを通じて前記基板をプラズマエッチングして、前記集積回路を個片化することであって、前記基板キャリアの前記裏側のほぼ全体を冷却することは、前記チャックを囲んでいる冷却同心チャックリングを用いて、前記基板キャリアの前記裏側の前記外側テープフレームを冷却することを更に含む、個片化すること、を含む方法。
  2. 前記プラズマエッチング中に、前記チャックは、少なくとも摂氏約−10度と同等の低温に維持され、前記冷却同心チャックリングは、摂氏約0〜−10度の範囲内の温度に維持される、請求項記載の方法。
  3. 前記チャックは、前記基板キャリアの前記裏側と少なくとも同等の大きさの支持面積を有し、前記基板キャリアの前記裏側のほぼ全体を冷却することは、前記チャックを用いて前記基板キャリアの前記裏側のほぼ全体を冷却することを含む、請求項1に記載の方法。
  4. 前記プラズマエッチング中に、前記チャックは、少なくとも、摂氏約−10度と同等の低温に維持される、請求項に記載の方法。
  5. 前記支持ダイシングテープは、前記外側テープフレームと、前記チャックを囲んでいる前記冷却同心チャックリングとの間に、かつ、前記基板と前記チャックとの間に配置される、請求項に記載の方法。
  6. 前記支持ダイシングテープは、前記外側テープフレームと前記チャックとの間に、かつ、前記基板と前記チャックとの間に配置される、請求項に記載の方法。
  7. 前記プラズマエッチング中に、前記基板キャリアの表側の一部分はシャドウリングによって保護される、請求項1に記載の方法。
  8. レーザスクライビングプロセスを用いて前記パターニングされたマスクを形成することを更に含む、請求項1に記載の方法。
  9. プラズマエッチングチャンバの上部領域内に配置されたプラズマ源と、
    基板キャリアの第1部分を支持するための、前記プラズマ源の下に配置された冷却チャックと、
    前記基板キャリアの第2部分を支持するための、前記冷却チャックを囲んでいる冷却同心リングであって、前記冷却チャックと前記冷却同心リングとは一緒になって前記基板キャリアの裏側のほぼ全体を冷却するためのものである、冷却同心リングと、を備え、
    前記冷却チャックを囲んでいる冷却同心リングであって、テープフレームを支持し、前記冷却チャックと前記冷却同心リングとが共に前記基板キャリアの裏側のほぼ全体を冷却するためのものである、冷却同心リングをさらに備えた、プラズマエッチングチャンバ。
  10. 前記冷却チャックは、プラズマ処理中に、少なくとも摂氏約−10度と同等の低温に維持されるよう構成され、前記冷却同心リングは、プラズマ処理中に、摂氏約0〜−10度の範囲内の温度に維持されるよう構成される、請求項に記載のプラズマエッチングチャンバ。
  11. プラズマ処理中に前記冷却チャックと前記プラズマ源との間に位置付けられるよう構成された、シャドウリングアセンブリを更に備える、請求項に記載のプラズマエッチングチャンバ。
  12. 前記プラズマエッチングチャンバは、クラスタ処理ツール内に収納される、請求項に記載のプラズマエッチングチャンバ。
  13. 前記冷却同心リングと前記冷却チャックとは一緒になって、外側テープフレームを有する前記基板キャリアの前記裏側と少なくとも同等の大きさの支持面積を備える、請求項に記載のプラズマエッチングチャンバ。
JP2016567806A 2014-05-13 2015-05-05 プラズマダイシング中にウエハフレーム支持リングを冷却することによるダイシングテープ熱管理 Active JP6556759B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/276,683 2014-05-13
US14/276,683 US9112050B1 (en) 2014-05-13 2014-05-13 Dicing tape thermal management by wafer frame support ring cooling during plasma dicing
PCT/US2015/029259 WO2015175267A1 (en) 2014-05-13 2015-05-05 Dicing tape thermal management by wafer frame support ring cooling during plasma dicing

Publications (2)

Publication Number Publication Date
JP2017518637A JP2017518637A (ja) 2017-07-06
JP6556759B2 true JP6556759B2 (ja) 2019-08-07

Family

ID=53786106

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016567806A Active JP6556759B2 (ja) 2014-05-13 2015-05-05 プラズマダイシング中にウエハフレーム支持リングを冷却することによるダイシングテープ熱管理

Country Status (7)

Country Link
US (1) US9112050B1 (ja)
JP (1) JP6556759B2 (ja)
KR (1) KR102469595B1 (ja)
CN (1) CN106716602B (ja)
SG (1) SG11201609530VA (ja)
TW (1) TWI658538B (ja)
WO (1) WO2015175267A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8946058B2 (en) * 2011-03-14 2015-02-03 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US9905453B2 (en) * 2014-12-29 2018-02-27 Disco Corporation Protective sheeting for use in processing a semiconductor-sized wafer and semiconductor-sized wafer processing method
JP6555656B2 (ja) * 2015-02-17 2019-08-07 パナソニックIpマネジメント株式会社 プラズマ処理装置および電子部品の製造方法
US10090177B1 (en) * 2017-08-25 2018-10-02 Micron Technology, Inc. Cold fluid semiconductor device release during pick and place operations, and associated systems and methods
JP7045635B2 (ja) 2017-08-30 2022-04-01 パナソニックIpマネジメント株式会社 プラズマ処理装置及び方法
TWI741262B (zh) * 2018-06-04 2021-10-01 美商帕斯馬舍門有限責任公司 切割晶粒附接膜的方法
KR102158832B1 (ko) * 2018-11-20 2020-09-22 한화정밀기계 주식회사 웨이퍼 절단 방법 및 절단 장치
JP7301477B2 (ja) * 2019-08-09 2023-07-03 株式会社ディスコ プラズマエッチング装置
JP7281741B2 (ja) * 2019-08-23 2023-05-26 パナソニックIpマネジメント株式会社 素子チップのスムージング方法および素子チップの製造方法
CN113851402A (zh) * 2021-05-31 2021-12-28 华灿光电(苏州)有限公司 用于等离子刻蚀机的托盘及等离子刻蚀机

Family Cites Families (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4049944A (en) 1973-02-28 1977-09-20 Hughes Aircraft Company Process for fabricating small geometry semiconductive devices including integrated components
US4339528A (en) 1981-05-19 1982-07-13 Rca Corporation Etching method using a hardened PVA stencil
US4684437A (en) 1985-10-31 1987-08-04 International Business Machines Corporation Selective metal etching in metal/polymer structures
KR100215338B1 (ko) 1991-03-06 1999-08-16 가나이 쓰도무 반도체 장치의 제조방법
DE69427882T2 (de) 1993-02-01 2002-04-11 Canon K.K., Tokio/Tokyo Flüssigkristallanzeige
US5593606A (en) 1994-07-18 1997-01-14 Electro Scientific Industries, Inc. Ultraviolet laser system and method for forming vias in multi-layered targets
JPH09216085A (ja) 1996-02-07 1997-08-19 Canon Inc 基板の切断方法及び切断装置
EP0822582B1 (en) 1996-08-01 2003-10-01 Surface Technology Systems Plc Method of etching substrates
US6426484B1 (en) 1996-09-10 2002-07-30 Micron Technology, Inc. Circuit and method for heating an adhesive to package or rework a semiconductor die
US5920973A (en) 1997-03-09 1999-07-13 Electro Scientific Industries, Inc. Hole forming system with multiple spindles per station
JP3230572B2 (ja) 1997-05-19 2001-11-19 日亜化学工業株式会社 窒化物系化合物半導体素子の製造方法及び半導体発光素子
US6057180A (en) 1998-06-05 2000-05-02 Electro Scientific Industries, Inc. Method of severing electrically conductive links with ultraviolet laser output
US6117349A (en) * 1998-08-28 2000-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Composite shadow ring equipped with a sacrificial inner ring
JP2001044144A (ja) 1999-08-03 2001-02-16 Tokyo Seimitsu Co Ltd 半導体チップの製造プロセス
JP2001110811A (ja) 1999-10-08 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4387007B2 (ja) 1999-10-26 2009-12-16 株式会社ディスコ 半導体ウェーハの分割方法
JP2001144126A (ja) 1999-11-12 2001-05-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
JP2001148358A (ja) 1999-11-19 2001-05-29 Disco Abrasive Syst Ltd 半導体ウェーハ及び該半導体ウェーハの分割方法
US6300593B1 (en) 1999-12-07 2001-10-09 First Solar, Llc Apparatus and method for laser scribing a coated substrate
US6887804B2 (en) 2000-01-10 2005-05-03 Electro Scientific Industries, Inc. Passivation processing over a memory link
WO2001051243A2 (en) 2000-01-10 2001-07-19 Electro Scientific Industries, Inc. Laser system and method for processing a memory link with a burst of laser pulses having ultrashort pulsewidths
TW504425B (en) 2000-03-30 2002-10-01 Electro Scient Ind Inc Laser system and method for single pass micromachining of multilayer workpieces
CN1219319C (zh) 2000-07-12 2005-09-14 电子科学工业公司 用于集成电路熔丝的单脉冲切断的紫外激光***和方法
US6676878B2 (en) 2001-01-31 2004-01-13 Electro Scientific Industries, Inc. Laser segmented cutting
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US6642127B2 (en) 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
JP3910843B2 (ja) 2001-12-13 2007-04-25 東京エレクトロン株式会社 半導体素子分離方法及び半導体素子分離装置
US6706998B2 (en) 2002-01-11 2004-03-16 Electro Scientific Industries, Inc. Simulated laser spot enlargement
KR100451950B1 (ko) 2002-02-25 2004-10-08 삼성전자주식회사 이미지 센서 소자 웨이퍼 소잉 방법
CN1515025A (zh) 2002-02-25 2004-07-21 ������������ʽ���� 半导体片的分割方法
JP2003257896A (ja) 2002-02-28 2003-09-12 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法
JP2005523583A (ja) 2002-04-19 2005-08-04 エグシル テクノロジー リミテッド パルスレーザを用いる、基板のプログラム制御ダイシング
JP2004031526A (ja) 2002-06-24 2004-01-29 Toyoda Gosei Co Ltd 3族窒化物系化合物半導体素子の製造方法
US6582983B1 (en) 2002-07-12 2003-06-24 Keteca Singapore Singapore Method and wafer for maintaining ultra clean bonding pads on a wafer
JP4286497B2 (ja) 2002-07-17 2009-07-01 新光電気工業株式会社 半導体装置の製造方法
JP3908148B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
JP4013753B2 (ja) 2002-12-11 2007-11-28 松下電器産業株式会社 半導体ウェハの切断方法
JP3991872B2 (ja) * 2003-01-23 2007-10-17 松下電器産業株式会社 半導体装置の製造方法
US20040157457A1 (en) 2003-02-12 2004-08-12 Songlin Xu Methods of using polymer films to form micro-structures
JP2004273895A (ja) 2003-03-11 2004-09-30 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
US7087452B2 (en) 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
US20040261946A1 (en) * 2003-04-24 2004-12-30 Tokyo Electron Limited Plasma processing apparatus, focus ring, and susceptor
JP2004322168A (ja) 2003-04-25 2004-11-18 Disco Abrasive Syst Ltd レーザー加工装置
JP4231349B2 (ja) 2003-07-02 2009-02-25 株式会社ディスコ レーザー加工方法およびレーザー加工装置
JP4408361B2 (ja) 2003-09-26 2010-02-03 株式会社ディスコ ウエーハの分割方法
JP4592270B2 (ja) * 2003-10-06 2010-12-01 日東電工株式会社 半導体ウエハの支持材からの剥離方法およびこれを用いた装置
US7128806B2 (en) 2003-10-21 2006-10-31 Applied Materials, Inc. Mask etch processing apparatus
JP4471632B2 (ja) 2003-11-18 2010-06-02 株式会社ディスコ ウエーハの加工方法
JP2005203541A (ja) 2004-01-15 2005-07-28 Disco Abrasive Syst Ltd ウエーハのレーザー加工方法
US7459377B2 (en) 2004-06-08 2008-12-02 Panasonic Corporation Method for dividing substrate
US7804043B2 (en) 2004-06-15 2010-09-28 Laserfacturing Inc. Method and apparatus for dicing of thin and ultra thin semiconductor wafer using ultrafast pulse laser
US7687740B2 (en) 2004-06-18 2010-03-30 Electro Scientific Industries, Inc. Semiconductor structure processing using multiple laterally spaced laser beam spots delivering multiple blows
US7507638B2 (en) 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
JP4018088B2 (ja) 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
US7199050B2 (en) 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device
JP4018096B2 (ja) 2004-10-05 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法、及び半導体素子の製造方法
US20060088984A1 (en) 2004-10-21 2006-04-27 Intel Corporation Laser ablation method
US20060086898A1 (en) 2004-10-26 2006-04-27 Matsushita Electric Industrial Co., Ltd. Method and apparatus of making highly repetitive micro-pattern using laser writer
US20060146910A1 (en) 2004-11-23 2006-07-06 Manoochehr Koochesfahani Method and apparatus for simultaneous velocity and temperature measurements in fluid flow
JP4288229B2 (ja) 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
US7875898B2 (en) 2005-01-24 2011-01-25 Panasonic Corporation Semiconductor device
JP2006253402A (ja) 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
US7361990B2 (en) 2005-03-17 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking of high-lead or lead-free bumps by matching sizes of contact pads and bump pads
JP4478053B2 (ja) 2005-03-29 2010-06-09 株式会社ディスコ 半導体ウエーハ処理方法
JP4285455B2 (ja) 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
JP4599243B2 (ja) 2005-07-12 2010-12-15 株式会社ディスコ レーザー加工装置
JP4769560B2 (ja) 2005-12-06 2011-09-07 株式会社ディスコ ウエーハの分割方法
JP4372115B2 (ja) 2006-05-12 2009-11-25 パナソニック株式会社 半導体装置の製造方法、および半導体モジュールの製造方法
JP4480728B2 (ja) 2006-06-09 2010-06-16 パナソニック株式会社 Memsマイクの製造方法
JP4544231B2 (ja) * 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
JP4840174B2 (ja) 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
JP4840200B2 (ja) 2007-03-09 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US7926410B2 (en) 2007-05-01 2011-04-19 J.R. Automation Technologies, L.L.C. Hydraulic circuit for synchronized horizontal extension of cylinders
US7767557B2 (en) * 2007-05-11 2010-08-03 Micron Technology, Inc. Chilled wafer dicing
JP5205012B2 (ja) 2007-08-29 2013-06-05 株式会社半導体エネルギー研究所 表示装置及び当該表示装置を具備する電子機器
JP4858395B2 (ja) 2007-10-12 2012-01-18 パナソニック株式会社 プラズマ処理装置
US7859084B2 (en) 2008-02-28 2010-12-28 Panasonic Corporation Semiconductor substrate
JP2009260272A (ja) * 2008-03-25 2009-11-05 Panasonic Corp 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
CN101990480A (zh) 2008-04-10 2011-03-23 应用材料股份有限公司 激光刻划平台与杂合书写策略
JP2010010397A (ja) * 2008-06-27 2010-01-14 Hitachi High-Technologies Corp プラズマ処理装置およびプラズマ処理方法
JP5331580B2 (ja) 2008-07-02 2013-10-30 日本碍子株式会社 ウエハ載置装置及びそれに用いる部品
US20100013036A1 (en) 2008-07-16 2010-01-21 Carey James E Thin Sacrificial Masking Films for Protecting Semiconductors From Pulsed Laser Process
US8609512B2 (en) 2009-03-27 2013-12-17 Electro Scientific Industries, Inc. Method for laser singulation of chip scale packages on glass substrates
US8642448B2 (en) 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch
US8946058B2 (en) 2011-03-14 2015-02-03 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US9343365B2 (en) 2011-03-14 2016-05-17 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US9082839B2 (en) 2011-03-14 2015-07-14 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8802545B2 (en) 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US9105705B2 (en) 2011-03-14 2015-08-11 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
JP5528394B2 (ja) * 2011-05-30 2014-06-25 パナソニック株式会社 プラズマ処理装置、搬送キャリア、及びプラズマ処理方法
US8557682B2 (en) * 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-layer mask for substrate dicing by laser and plasma etch
US8912077B2 (en) 2011-06-15 2014-12-16 Applied Materials, Inc. Hybrid laser and plasma etch wafer dicing using substrate carrier
JP6011965B2 (ja) 2012-09-19 2016-10-25 パナソニックIpマネジメント株式会社 プラズマダイシング方法及びプラズマダイシング装置
US9252057B2 (en) * 2012-10-17 2016-02-02 Applied Materials, Inc. Laser and plasma etch wafer dicing with partial pre-curing of UV release dicing tape for film frame wafer application
US9484260B2 (en) * 2012-11-07 2016-11-01 Semiconductor Components Industries, Llc Heated carrier substrate semiconductor die singulation method
KR101317942B1 (ko) * 2013-03-13 2013-10-16 (주)테키스트 반도체 제조용 척의 에지링 냉각모듈
CN106068548B (zh) * 2014-03-07 2020-02-28 等离子瑟姆有限公司 用于对半导体晶圆进行等离子体切片的方法和设备

Also Published As

Publication number Publication date
TWI658538B (zh) 2019-05-01
CN106716602A (zh) 2017-05-24
KR102469595B1 (ko) 2022-11-22
SG11201609530VA (en) 2016-12-29
JP2017518637A (ja) 2017-07-06
KR20170003682A (ko) 2017-01-09
WO2015175267A1 (en) 2015-11-19
TW201603196A (zh) 2016-01-16
US9112050B1 (en) 2015-08-18
CN106716602B (zh) 2020-06-16

Similar Documents

Publication Publication Date Title
JP6903110B2 (ja) プラズマダイシング中のダイシングテープ熱管理のための冷却ペデスタル
US9165812B2 (en) Cooled tape frame lift and low contact shadow ring for plasma heat isolation
JP6556759B2 (ja) プラズマダイシング中にウエハフレーム支持リングを冷却することによるダイシングテープ熱管理
KR102199301B1 (ko) 필름 프레임 웨이퍼 어플리케이션들을 위한 에칭 챔버 쉴드 링을 사용한 레이저 및 플라즈마 에칭 웨이퍼 다이싱
US9117868B1 (en) Bipolar electrostatic chuck for dicing tape thermal management during plasma dicing
US9293304B2 (en) Plasma thermal shield for heat dissipation in plasma chamber
US8912075B1 (en) Wafer edge warp supression for thin wafer supported by tape frame
US20200258780A1 (en) Transfer arm for film frame substrate handling during plasma singulation of wafers
US9159621B1 (en) Dicing tape protection for wafer dicing using laser scribe process
US20150170955A1 (en) Actively-cooled shadow ring for heat dissipation in plasma chamber
US9196498B1 (en) Stationary actively-cooled shadow ring for heat dissipation in plasma chamber
US9478455B1 (en) Thermal pyrolytic graphite shadow ring assembly for heat dissipation in plasma chamber

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190507

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190611

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190710

R150 Certificate of patent or registration of utility model

Ref document number: 6556759

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250