JP6489942B2 - 半導体デバイスの製造方法 - Google Patents

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Description

実施形態は、半導体デバイスの製造方法に関する。
近年、パッケージ基板上に高い密度で半導体デバイス（半導体チップ）を実装するために、半導体デバイスに、ＴＳＶ（貫通電極）が適用されている。
特開２０１３−８９８１６号公報 特開２０１４−２２３９６号公報
信頼性の高い半導体デバイスを提供する技術に関する。
実施形態の半導体デバイスの製造方法は、シリコンを含む半導体基板の第１の面側に、第１の絶縁層を形成する工程と、前記第１の絶縁層上に、導電層を形成する工程と、前記第１の面とは反対側の前記半導体基板の第２の面から前記第１の面に向かって、前記第１の絶縁層に達する第１の開口部を、前記半導体基板内に形成する工程と、前記第１の開口部の形成後、水素を含む第１のガス雰囲気中で、前記第１の開口部の側壁のダングリングボンドを減少させる加熱処理を実行する工程と、前記第１の開口部内における前記半導体基板の側壁上に、第２の絶縁層を形成する工程と、前記導電層に達する第２の開口部を、前記第１の開口部を介して、前記第１の絶縁層内に形成する工程と、前記第１及び第２の開口部内に、前記導電層に接続される第１のビアを、形成する工程と、を含む。
実施形態の半導体デバイスを説明するための模式図。 実施形態の半導体デバイスを説明するための模式図。 実施形態の半導体デバイスを説明するための平面図。 実施形態の半導体デバイスを説明するための断面図。 第１の実施形態の半導体デバイスの製造方法の一工程を示す断面工程図。 第１の実施形態の半導体デバイスの製造方法の一工程を示す断面工程図。 第１の実施形態の半導体デバイスの製造方法の一工程を示す断面工程図。 第１の実施形態の半導体デバイスの製造方法の一工程を示す断面工程図。 第１の実施形態の半導体デバイスの製造方法の一工程を示す断面工程図。 第１の実施形態の半導体デバイスの製造方法の一工程を示す断面工程図。 第１の実施形態の半導体デバイスの製造方法の一工程を示す断面工程図。 本実施形態の半導体デバイスの製造方法の効果を説明するための図。 第２の実施形態の半導体デバイスの製造方法の一工程を示す断面工程図。 第３の実施形態の半導体デバイスの製造方法の一工程を示す断面工程図。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
［実施形態］
図１乃至図１３を参照して、実施形態に係る半導体デバイス及び半導体デバイスの製造方法について、説明する。
（１） 第１の実施形態
図１乃至図１１を参照して、第１の実施形態の半導体デバイス及び半導体デバイスの製造方法について、説明する。
（ａ）構成例
図１は、第１の実施形態の半導体デバイスを説明するための概略図である。
図１に示されるように、ストレージデバイス（メモリシステム）５は、半導体メモリ５０及びメモリコントローラ５５を含む。
ストレージデバイス５は、インターフェイス（ホストインターフェイス）を介して、ストレージデバイス５の外部のホストデバイス（図示せず）に結合されている。
ホストデバイスの要求に応じて、データが、半導体メモリ５０とメモリコントローラ５５との間において、転送される。半導体メモリ５０の動作は、メモリコントローラ５５によって、制御される。メモリコントローラ５５は、ホストデバイスからの要求に基づいて、半導体メモリ５０の動作を制御するためのコマンド及び制御信号を、半導体メモリ５０に出力する。半導体メモリ５０は、半導体メモリ５０の動作状況を、メモリコントローラ５５に通知する。
ストレージデバイス５において、半導体メモリ５０及びメモリコントローラ５５は、パッケージ基板５００上に設けられている。
半導体メモリ（以下では、メモリパッケージ又はパッケージデバイスともよぶ）５０は、１つのパッケージ内に、複数の半導体デバイス（半導体チップ）１を含む。
各半導体デバイス１は、回路エリア９００と、外部接続端子エリア９０９とを有する。図１において、外部接続端子エリア９０９は、回路エリア９００とチップの端部との間に、設けられている。但し、外部接続端子エリア９０９は、２つの回路エリア９００の間に設けられてもよい。
回路エリア９００内に、半導体集積回路（メモリ回路）が設けられている。
外部接続端子エリア９０９内に、複数の外部接続端子５８が、設けられている。外部接続端子５８は、データの入出力のための端子、各種の制御信号の入出力のための端子などである。
半導体メモリ５０において、複数の半導体デバイス１は、パッケージ基板５００の表面に対して垂直方向に積層されている。半導体デバイス１の積層体において、上層の半導体デバイス（半導体チップ）１の外部接続端子エリア９０９が、下層の半導体デバイス１の外部接続端子エリア９０９と重なるように、複数の半導体デバイス１は、パッケージ基板５００上に設けられている。
例えば、外部接続端子５８は、半導体チップ１の表面及び裏面に設けられたバンプ１８、及び、貫通ビア１７を含む。バンプ（又はパッド）１８は、半導体チップ１内の配線及びＴＳＶ（Through Silicon Via）方式の貫通ビア１７を介して、半導体集積回路に接続されている。
尚、図１において、説明の簡略化のために、外部接続端子５８が、半導体チップ１の一辺に沿って設けられた例が図示されている。但し、外部接続端子５８は、半導体チップ１の複数の辺に沿って設けられてもよい。
半導体デバイス１の外部接続端子５８は、パッケージ基板５００上（又はパッケージ基板５００の内部）の配線５９０を介して、メモリコントローラ５５の外部接続端子に接続される。これによって、半導体メモリ５０（半導体デバイス１）及びメモリコントローラ５５は、データ及び各種の制御信号の送受信を、実行する。
図２は、実施形態の半導体デバイスの構造例を模式的に示す断面図である。尚、図２において、本実施形態における半導体デバイスの主要部を抽出して、示している。
半導体基板１１は、例えば、シリコン基板である。半導体基板１１の厚さは、例えば、３０μｍ〜５０μｍの範囲内にある。
半導体基板１１の表面ＦＳ側において、回路エリア９００内に、半導体集積回路が設けられている。半導体デバイス１は、例えば、ＮＡＮＤ型フラッシュメモリである。半導体デバイス１がＮＡＮＤ型フラッシュメモリである場合、メモリセルアレイ１００及び複数の回路（以下では、周辺回路とよばれる）１０１が、半導体集積回路として、半導体基板１１上に設けられている。
メモリセルアレイ１００及び周辺回路１０１内において、素子は、素子分離絶縁膜１９によって区画されたアクティブ領域内に、設けられている。
メモリセルアレイ１００は、１以上のメモリセルＭＣを含む。メモリセルＭＣは、電荷蓄積層２１及び制御ゲート電極２３を含む。電荷蓄積層２１は、半導体基板１１の表面ＦＳ上のトンネル絶縁膜２０を介して、半導体基板１１の上方に、設けられている。電荷蓄積層２１と制御ゲート電極２３との間には、ブロック絶縁層２２が、設けられている。
例えば、電荷蓄積層２１は、浮遊ゲート電極（例えば、ポリシリコン層）及び電荷トラップ膜（例えば、窒化シリコン膜）の少なくとも一方を含む。制御ゲート電極２３は、例えば、金属の単層構造、導電性化合物の単層構造、及び、金属と導電性化合物の積層構造などのうち選択された１つを、有する。例えば、制御ゲート電極２３に用いられる材料は、タングステン（Ｗ）、ニッケルシリサイド（ＮＳｉ）などである。制御ゲート電極２３は、シリサイド（又は金属）とブロック絶縁層２２との間において、ドープトポリシリコン層を含んでいてもよい。
メモリセルアレイ１００は、セレクトトランジスタＳＴを含む。セレクトトランジスタＳＴは、メモリセルＭＣと共通の工程で形成され、メモリセルＭＣに類似した構造を有する。但し、セレクトトランジスタＳＴにおいて、ブロック絶縁層２２Ａ内に設けられた開口部を介して、導電層（ゲート電極層）２３Ａが、ゲート絶縁膜２０Ａ上の層２１Ａに接続されている。
周辺回路１０１は、メモリセルアレイ１００の動作を制御する。周辺回路１０１は、複数の電界効果トランジスタＴｒを含む。電界効果トランジスタＴｒは、セレクトトランジスタＳＴと類似の構造を有する。
トランジスタＴｒは、半導体基板１１の表面ＦＳ上のゲート絶縁膜２９と、ゲート絶縁膜２９上の第１の層２１Ｔと、第１の層２１Ｔ上方の第２の層２３Ｔと、ソース／ドレイン領域２４Ｔを含む。例えば、第１の層２１Ｔと第２の層２３Ｔとの間に、開口部を有する絶縁層２２Ｔが、設けられている。
トランジスタＴｒは、例えば、メモリセルＭＣ及びセレクトトランジスタＳＴと共通の工程で同時に形成される。但し、トランジスタＴｒは、メモリセルアレイ１００内の素子ＭＣ，ＳＴと異なる工程で形成されてもよい。例えば、ゲート絶縁膜２９は、セレクトトランジスタＳＴのゲート絶縁膜と異なる工程で、形成される。
回路エリア９００及び外部接続端子エリア９０９において、半導体基板１１の表面ＦＳ上に、多層配線構造の層間絶縁膜１４及び配線８５（８５Ａ，８５Ｂ，８５Ｃ，８５Ｄ）が設けられている。層間絶縁膜１４上に、第１のパッシベーション層（例えば、窒化シリコン層）９１及び第２のパッシベーション層（例えば、ポリイミド層）９２が、設けられている。
層間絶縁膜１４は、複数の絶縁膜（例えば、窒化シリコン膜及び酸化シリコン膜）の積層構造を有する。層間絶縁膜１４の各層（配線レベル）内に、配線８５がそれぞれ設けられている。互いに異なる配線レベルの配線８５が、ビアプラグＶＰによって互いに接続される。例えば、配線８５は、アルミニウム（Ａｌ）、タングステン（Ｗ）又は銅（Ｃｕ）を含む金属層である。半導体基板１１上の素子ＭＣ，ＳＴ，Ｔｒは、コンタクトプラグＣＰを介して、配線８５Ａに接続される。
これによって、半導体基板１１上の複数の素子（回路）が互いに接続され、所望の機能を有する半導体集積回路（ここでは、ＮＡＮＤ型フラッシュメモリ）が、形成される。このように、回路エリア９００内の半導体集積回路は、複数の素子ＭＣ，ＳＴ，Ｔｒ及び各種の配線８５，ＣＰ，ＶＰを含む。
半導体基板１１の外部接続端子エリア９０９内において、半導体基板１１の表面ＦＳ側及び半導体基板１１の裏面ＢＳ側に、外部接続端子としてのバンプ１８（１８Ａ，１８Ｂ）が設けられている。
本実施形態において、半導体基板１１の表面ＦＳは、メモリセルＭＣなどの素子が設けられた面（素子形成面）である。半導体基板１１の裏面ＢＳは、半導体基板１１の表面ＦＳとは反対側の面である。半導体基板１１の表面ＦＳに対して垂直方向において、半導体基板１１の裏面ＢＳは半導体基板１１の表面ＦＳに対向している。尚、半導体基板の表面と裏面とを区別しない場合において、半導体基板の表面（又は裏面）を、半導体基板の主面とよぶ。
半導体基板１１の表面ＦＳ側において、表面バンプ（表面電極）１８Ａが、パッシベーション層９２上に設けられている。表面バンプ１８Ａは、配線８５及びプラグＶＰ，ＣＰを介して、回路エリア９００内の素子に接続されている。
例えば、表面バンプ１８Ａは、ニッケル（Ｎｉ）、銅（Ｃｕ）、金（Ａｕ）、錫（Ｓｎ）、及び錫合金のうち１つの材料を用いた単層構造である。または、表面バンプは、Ｎｉ、Ｃｕ、Ａｕ、Ｓｎ及びＳｎ合金のうち複数の材料を用いた積層構造でもよい。
半導体基板１１の裏面ＢＳ側において、ＴＳＶ方式の外部接続端子が、設けられている。
半導体基板１１内に、貫通ビア（ＴＳＶ）１７が、設けられている。貫通ビア１７は、半導体基板１１内のビアホールＶＨ１内に埋め込まれている。貫通ビア１７は、半導体基板１１の裏面ＢＳから半導体基板１１の表面ＦＳに向かって延在している。貫通ビア１７は、半導体基板１１の表面側の部材（導電層１３、配線８５又はコンタクトプラグＣＰ）に達する。絶縁層１５は、半導体基板１１と貫通ビア１７との間に設けられている。
裏面バンプ（裏面電極）１８Ｂは、半導体基板１１の裏面ＢＳ側に設けられている。裏面バンプ１８Ｂは、半導体基板１１の内の貫通ビア１７上に設けられている。裏面バンプ１８Ｂは、貫通ビア１７を介して、半導体基板１１の表面側の部材（導電層１３、配線８５、コンタクトプラグＣＰ、及び表面ビア１８Ａ）に接続されている。
また、裏面バンプ１８Ｂは、他の半導体チップの外部接続端子（例えば、表面バンプ１８Ａ）に接続される。
例えば、裏面バンプ１８Ｂは、表面バンプ１８Ａと同様に、Ｎｉ、Ｃｕ、Ａｕ、Ｓｎ、及び錫合金のうち１つの材料を用いた単層構造、又は、Ｎｉ、Ｃｕ、Ａｕ、Ｓｎ及びＳｎ合金のうち複数の材料を用いた積層構造である。
半導体基板１１の裏面ＢＳ上に、第３のパッシベーション層（絶縁層）１６が設けられている。パッシベーション層１６は、裏面バンプ１８Ｂと半導体基板１１とを絶縁する。パッシベーション層１６は、例えば、酸化シリコン膜、窒化シリコン膜、又は、酸化シリコンと窒化シリコンとの積層膜である。
例えば、リング状の絶縁層１２が、半導体基板１１の表面側の外部接続端子エリア９０９内に、設けられている。絶縁層１２は、ＢＳＶ（Back side via）プロセスにおいて半導体基板１１内にビアホールＶＨ１を形成する際のエッチングストッパとして機能する。
図３及び図４を参照して、図１の半導体デバイスの貫通ビア（貫通電極）の構造例について、より具体的に説明する。図３及び図４は、本実施形態の半導体デバイスの貫通ビアの構造の一例を示している。図４は、図３のＩＶ−ＩＶ線に沿う断面図である。
半導体基板１１の表面ＦＳ側において、開口部Ｚ１を有する絶縁層１２、及び、絶縁層１２の開口部Ｚ１上の導電層１３が、設けられている。
絶縁層１２は、第１の開口部Ｚ１を有する。
図３に示されるように、例えば、絶縁層１２及びその開口部Ｚ１は、半導体基板１１の主面（表面／裏面）に対して垂直方向から見て、円形の平面形状を有する。絶縁層１２は、円形のリング状の構造を有している。但し、絶縁層１２及び開口部Ｚ１の平面形状は、多角形状（例えば、四角形状、八角形状）又は楕円形状でもよい。
絶縁層１２は、例えば、酸化シリコン層である。絶縁層１２の厚さは、０．３μｍ程度である。絶縁層１２は、素子分離絶縁膜１９と同じ材料を含む。絶縁層１２は、例えば、素子分離絶縁膜１９と同時に形成される。
導電層１３は、例えば、絶縁層１２の開口部Ｚ１上方に配置されている。導電層１３は、貫通ビア１７（及び裏面バンプ１８Ｂ）の接続対象となる。導電層１３は、半導体基板１１の表面ＦＳ側の配線８５及びビアプラグＶＰなどを介して、表面バンプ１８Ａ又は半導体集積回路に接続されている。導電層１３は、層間絶縁膜１４に覆われる。
導電層１３は、金属層及び導電性化合物層の少なくとも一方を含む単層構造を有する。例えば、導電層１３は、タングステン（Ｗ）又はニッケルシリサイド（ＮｉＳｉ）を含む。導電層１３は、金属層及び導電性化合物層（例えば、シリサイド層）を含む積層構造でもよい。また、導電層１３は、例えば、ドープトポリシリコン層を含む積層構造でよい。
導電層１３は、例えば、トランジスタＴｒのゲート電極２３Ｔ（メモリセルＭＣの制御ゲート電極２３）と同時に形成される。それゆえ、導電層１３のある部分は、トランジスタＴｒのゲート電極２３Ｔと同じ材料を含む。
貫通ビア１７は、絶縁層１２の開口部Ｚ１内を通過して、半導体基板１１の裏面ＢＳ側から表面ＦＳ側に達する。貫通ビア１７は、導電層１３に接続される。
例えば、貫通ビア１７は、積層構造を有してもよい。
積層構造の貫通ビア１７は、第１の金属層１７０を含む。積層構造の貫通ビア１７は、第１の金属層１７０と絶縁層１５との間に、第２の金属層１７９を含む。第２の金属層１７９は、絶縁層１５を介して、ビアホールＶＨ１（半導体基板１１）の側壁上に設けられている。以下では、第２の金属層１７９のことを、側壁金属層１７９とよぶ。例えば、第２の金属層１７９は、バリアメタルとして機能する。
絶縁層１２の開口部Ｚ１内において、側壁金属層１７９が、絶縁層１２の側壁上に設けられている。貫通ビア１７の側部は、絶縁層１２の側壁に接触してもよい。また、貫通ビア１７と絶縁層１２の側壁との間に、絶縁層１５が設けられていてもよい。
金属層１７０は、例えば、Ｎｉ又はＣｕのうち少なくとも１つの材料を用いた金属膜である。側壁金属層１７９は、例えば、Ｔｉ、Ｃｕ及びＷのうち少なくとも１つの材料の単層膜である。但し、側壁金属層１７９は、Ｔｉ、Ｃｕ、Ｗのうち複数の材料の積層膜でもよい。
尚、貫通ビア１７（例えば、金属層１７９）と導電層１３との間に、ドープトポリシリコン層が設けられていてもよい。
半導体基板１１と貫通ビア１７との間の絶縁層１５は、貫通ビア１７を半導体基板１１貫通ビア１７から分離する。絶縁層１５によって、半導体基板１１と貫通ビア１７とが絶縁される。絶縁層１５は、例えば、酸化シリコン層である。以下では、説明の明確化のために、絶縁層１５のことを、スペーサー層（又はスペーサー絶縁層）とよぶ。
本例では、貫通ビア１７は、半導体基板１１の主面に対して垂直方向から見て、円形の平面形状を有する。
また、貫通ビア１７は、例えば、テーパー状の断面形状を有する。半導体基板１１主面に対して平行方向における貫通ビア１７の寸法（例えば、直径）に関して、例えば、半導体基板１１の裏面側におけるビア１７の寸法は、半導体基板１１の表面側におけるビア１７の寸法より大きい。
貫通ビア１７は、半導体基板の主面に対して垂直方向における半導体基板１１の裏面ＢＳから絶縁層１２の底部（絶縁層１２の半導体基板の裏面側の面）までの範囲内において、寸法Ｗ２を有する。寸法Ｗ２は、開口部Ｚ１の寸法Ｗ１以上である。例えば、開口部Ｚ１内における貫通ビア１７の寸法は、例えば、開口部Ｚ１の寸法Ｗ１に等しい。
本実施形態の半導体デバイス１において、後述の半導体デバイスの製造方法のように、ＢＳＶプロセスによる貫通ビア（ＴＳＶ）１７の形成時に、ビアホールＶＨ１内における半導体基板１１の加工面（シリコン基板の側壁）に対する水素雰囲気中のアニール処理、及び、スペーサー層（絶縁層）１５に対する水素雰囲気中のアニール処理が、実行される。
本実施形態の半導体デバイス１において、水素雰囲気中のアニール処理によって、ビアホールＶＨ１内における半導体基板１１とスペーサー層１５との界面において、半導体基板１１におけるシリコンのダングリングボンド（未結合手、表面準位）は、水素と結合している。
これによって、ビアホールＶＨ１内においてスペーサー層１５と半導体基板１１との界面（ビアホールの形成によって生じた半導体基板１１の加工面）は、不活性化する。本実施形態の半導体デバイスは、半導体基板１１とスペーサー層１５との界面におけるシリコンのダングリングボンドが、正孔又は電子をトラップするのを、抑制できる。
この結果として、本実施形態の半導体デバイス１は、正孔又は電子のトラップ（固定電荷）に起因した貫通ビア１７の容量成分（容量特性）の変動を、抑制できる。
また、スペーサー層１５に対するアニール処理によって、スペーサー層１５が含んでいる水分が、除去される。さらに、アニール処理が、水素雰囲気中で実行されることによって、スペーサー層（例えば、酸化シリコン層）１５内のシリコンのダングリングボンドが、水素と結合する。
これによって、本実施形態の半導体デバイスは、スペーサー層１５に含まれる水分及びダングリングボンド（及びダングリングボンドによって生じる固定電荷）に起因した貫通ビアの容量成分の変動を、抑制できる。
尚、本実施形態の半導体デバイスにおいて、例えば、水素雰囲気中のアニール処理が実行されることによって、絶縁層１５を介して貫通ビア１７の側面に対向する半導体基板１１内の領域１１９は、水素を含む場合がある。この場合、半導体基板１１は、水素を含まない領域（以下では、シリコン単結晶領域とよぶ）１１１と、水素を含む領域（以下では、水素含有領域とよぶ）１１９とを含む。
以上のように、本実施形態の半導体デバイス１は、貫通ビアの容量成分の変動を抑制できる結果として、半導体デバイスの動作の安定化を図ることができる。
したがって、本実施形態の半導体デバイスは、高い信頼性を有する半導体デバイスを、提供できる。
（２） 製造方法
図５乃至図１１を参照して、本実施形態の半導体デバイスの製造方法について説明する。尚、ここでは、図５乃至図１１に加えて、図１乃至図４も適宜用いて、本実施形態の半導体デバイスの製造方法を、説明する。
本実施形態の半導体デバイスの製造方法において、半導体基板１１の表面側において、一般的なフロントエンドプロセスにより、半導体基板１１の回路エリア９００及び外部接続端子エリア９０９において、半導体集積回路の素子及び素子分離絶縁膜が、順次形成される。
回路エリア９００内において、半導体集積回路がＮＡＮＤ型フラッシュメモリである場合、半導体集積回路の素子としてのメモリセルＭＣ及び各種のトランジスタＳＴ，Ｔｒ、素子分離絶縁膜などが、形成される。
例えば、半導体基板１１の表面側における外部接続端子エリア９０９内の構成部材は、回路エリアに対する製造工程と実質的に共通のプロセスで、形成されることが好ましい。半導体基板１１の表面側における外部接続端子の構成部材は、以下のように形成される。
図５乃至図１１は、本実施形態の半導体デバイス（例えば、ＮＡＮＤ型フラッシュメモリ）の製造方法における貫通ビア（ＴＳＶ）の形成工程の断面工程図を示している。
図５に示されるように、外部接続端子エリア９０９内において、半導体基板１１の表面上に、絶縁層（マスク層）７０が形成される。フォトレジスト層７１が、絶縁層７０上に、形成される。
フォトレジスト層７１は、リソグラフィ及びエッチングにより、円形状の開口パターンを有するように、パターニングされる。
フォトレジスト層７１をマスクに用いて、異方性エッチング（例えば、ＲＩＥ）により、絶縁層７０及び半導体基板１１がエッチングされる。これによって、半導体基板１１の表面ＦＳ側において、円形状の平面形状を有するトレンチＸ１が、半導体基板１１内に形成される。
尚、トレンチＸ１（フォトレジスト層７１の開口パターン）の平面形状は、多角形状（例えば、八角形状及び四角形状）、又は、楕円形状などでもよい。
トレンチＸ１が形成された後、フォトレジスト層７１は除去される。
図６に示されるように、絶縁層（例えば、酸化シリコン層）１２が、トレンチＸ１内を満たすように、半導体基板１１内に形成される。絶縁層１２は、例えば、ＳＯＧ（Spin On Glasses）法によって、半導体基板１１上に、堆積される。
トレンチ外の絶縁層１２Ｘは、例えば、絶縁層７０をストッパとして、ＣＭＰ(Chemical Mechanical Polishing)により、除去される。これによって、絶縁層１２Ｘが研削され、絶縁層１２の上部が平坦化される。
さらに、絶縁層１２の上部がウェットエッチングによりエッチングされる。このエッチングによって、絶縁層７０間の絶縁層１２Ｘは、除去され、絶縁層１２の上部の位置が、半導体基板１１の表面ＦＳの位置程度に調整される。但し、絶縁層１２の上部の位置を調整するためのエッチングは、省略されてもよい。
このように、円形状の平面形状を有する絶縁層（ＢＳＶプロセスにおけるエッチングストッパ）１２が、半導体基板１１のトレンチ内に、形成される。
尚、外部接続端子エリア９０９内における円形状（又は多角形状）の平面形状を有する絶縁層１２は、例えば、回路エリア９００内の素子分離絶縁膜と、実質的に同時に形成されることが望ましい。
絶縁層１２の形成後、絶縁層７０は、除去される。
図７に示されるように、半導体基板１１の表面ＦＳ側において、絶縁層１２上方に、導電層１３が、形成される。例えば、導電層１３は、絶縁層１２の上部上に、形成される。
尚、外部接続端子エリア９０１内の導電層１３は、回路エリア９００内のメモリセルＭＣの制御ゲート電極２３又はトランジスタＴｒのゲート電極２３Ｔと、共通の工程で、同時に形成されることが好ましい。この場合、導電層１３は、ゲート電極２３，２３Ｔと同じ材料からなる。例えば、導電層１３は、例えば、タングステン層の単層構造、ＮｉＳｉ層の単層構造を有する。
但し、回路エリア９００内の素子の形成プロセス及び材料に応じて、導電層１３は、シリサイド層と金属層との積層構造、又は、ポリシリコン層を含む積層構造を有してもよい。また、回路エリア９００及び外部接続端子エリア９０１におけるプロセスの共通化に伴って、導電層１３と半導体基板１１との間に、電荷蓄積層２１の材料と同じ材料を含む層（例えば、ポリシリコン層）が、形成されていてもよい。
この後、一般的なバックエンドプロセスにより、半導体基板１１の表面ＦＳ側に、層間絶縁膜１４、配線８５、プラグ（ビア及びコンタクト部）ＶＰ（ＣＰ）、及びパッシベーション層（図示せず）が、順次形成される（図１参照）。
これによって、導電層１３は層間絶縁膜１４に覆われ、導電層１３は、プラグ及び配線に接続される。さらに、表面バンプ（図示せず）が、配線８５に接続されるように、パッシベーション層上に形成される。
層間絶縁膜１４（より具体的には、パッシベーション層及び表面バンプ）上に、接着剤が塗布され、支持基板８０が貼り付けられる。
この後、半導体基板１１の裏面ＢＳ側の部分１１Ｘが、ＢＳＧ（Back Side Grinding）などにより、研削される。これによって、半導体基板１１の厚さが、３０μｍ〜５０μｍ程度に、設定される。
図８に示されるように、半導体基板１１の裏面ＢＳ上に、パッシベーション層１６が、形成される。
リソグラフィ及びエッチングにより、外部接続端子エリア９０９内において、円形の開口部を有するフォトレジスト層８９が、パッシベーション層１６上に形成される。フォトレジスト層８９の開口部は、ビアホール（貫通ビア）の形成領域に位置する。
フォトレジスト層８９をマスクに用いて、パッシベーション層１６及び半導体基板（シリコン基板）１１が、異方性エッチング（例えば、ＲＩＥ）３００によって選択的にエッチングされる。
このようなＢＳＶプロセスによって、半導体基板１１内に、ビアホール（第２の開口部）ＶＨ１が、形成される。ビアホールＶＨ１は、絶縁層１２に達する。これによって、ビアホールＶＨ１内において、絶縁層１２の底部が露出する。
ビアホールＶＨ１を形成するためのエッチングは、半導体基板１１と絶縁層１２との間のエッチング選択比が、十分に大きくなる条件により実行される。例えば、ＨＢｒ、ＳＦ６、ＳｉＦ４、Ｏ２などを含むエッチングガスが用いられる。これによって、ビアホールＶＨ１の形成時において、半導体基板１１としてのシリコンのみがエッチングされ、絶縁層１２としての酸化シリコンはほとんどエッチングされない。
例えば、ビアホールＶＨ１のサイズ（半導体基板１１の主面に対して平行方向の寸法）Ｗ２は、半導体基板１１の裏面ＢＳから絶縁層１２までの範囲内において、後の工程で絶縁層１２に形成される開口部のサイズ（半導体基板１１の主面に対して平行方向の寸法）Ｗ１以上の値を有する。
ビアホールＶＨ１の形成のためのエッチング条件は、エッチング中に一定であってもよいし、エッチングの途中で変化させてもよい。
図９に示されるように、半導体基板１１内にビアホールＶＨ１が形成された後、水素雰囲気中のアニール処理４００が実行される。
アニール処理４００の温度は、例えば、１００℃以上２５０℃以下の範囲に、設定される。水素を含むガス４５０が、アニール処理４００中に、ガス供給口を介してアニール装置のチャンバ内に導入される。例えば、水素雰囲気を形成するためのガス４５０は、水素ガスと不活性ガス（例えば、アルゴンガス）とを含む混合ガスである。
水素雰囲気中のアニール処理４００によって、ビアホールＶＨ１内における半導体基板（シリコン基板）１１の露出した側壁において、シリコンのダングリングボンドＤＢは、水素と結合する。それゆえ、ビアホールＶＨ１の形成工程において、半導体基板１１の加工により露出した側壁（以下では、加工面ともよばれる）は、シリコンと結合した水素によって、終端される。これによって、ビアホールＶＨ１内における半導体基板１１の加工面は、非活性化される。
例えば、水素雰囲気中のアニール処理によって、ビアホールＶＨ１内の半導体基板１１の側壁（加工面）の表層において、水素を含むシリコン領域１１９が、形成される場合がある。
尚、アニール処理における水素雰囲気を形成するために水素ラジカルが、用いられてもよい。水素ラジカルが用いられることによって、シリコンのダングリングボンドと水素との結合が促進される。
水素雰囲気中のアニール処理において、水素雰囲気を形成するための水素ガスに、重水素ガスが用いられてもよい。重水素（２Ｈ）の質量は、軽水素（１Ｈ）の質量に比較して重く、重水素は、軽水素に比較して拡散しにくい。それゆえ、重水素とシリコンとの結合が切断されたとしても、重水素は、シリコンの終端（例えば、シリコンと絶縁層との界面）上に残留する傾向が強い。この結果として、重水素はシリコンのダングリングボンドＤＢと再結合し、シリコンの表面準位（界面準位）は低減される。
このような、水素ラジカル及び重水素ガスの利用によって、ビアホールＶＨ１内における半導体基板１１の加工面及び絶縁層１５のダングリングボンド（表面準位）を、低減できる。
図１０に示されるように、ビアホールＶＨ１内における半導体基板１１の側壁（加工面）上に、スペーサー層（例えば、酸化シリコン層）１５が、形成される。例えば、スペーサー層１５は、プラズマＣＶＤ（Chemical Vapor Deposition）法によって、比較的低い温度条件で形成される。
形成されたスペーサー層１５に対するアニール処理４０１が実行される。アニール処理４０１は、例えば、水素雰囲気中で実行される。
アニール処理４０１によって、スペーサー層１５としての酸化シリコン層内の水分（Ｈ２Ｏ）が、除去される。また、アニール処理４０１に導入された水素ガス４５０により、酸化シリコン層内におけるシリコンのダングリングボンドＤＢが、水素と結合する。
スペーサー層１５に対するアニール処理４０１の温度は、例えば、１００℃〜２５０℃程度の範囲のいずれかに設定される。また、スペーサー層１５に対するアニール処理４０１において、水素ラジカル又は重水素ガスが、水素雰囲気を形成するために用いられてもよい。
図１１に示されるように、スペーサー層１５に対するアニール処理の後、ビアホールＶＨ１の底部側（開口部とは反対側の部分）において、絶縁層１２上のスペーサー層１５及び絶縁層１２が、例えば、ＲＩＥによって除去される。これによって、ビアホールＶＨ１内において、開口部Ｚ１が絶縁層１２内に形成され、導電層１３が露出する。このように、半導体基板１１の裏面ＢＳから半導体基板１１の表面ＦＳに達する貫通孔ＶＨ１，Ｚ１が、半導体基板１１内に形成される。
尚、例えば、スペーサー層１５及び絶縁層１２は、酸化シリコン層からなる。それゆえ、実質的に同じエッチング条件によって、スペーサー層１５及び絶縁層１２を、エッチングできる。また、スペーサー層１５のエッチングと絶縁層１２のエッチングとが、別の工程でエッチングされてもよい。スペーサー層１５のエッチングと絶縁層１２のエッチングが、別の工程でエッチングされる場合、ビアホールＶＨ１の形成後において、絶縁層１２のエッチングがアニール処理４００の前に行われてもよい。
また、導電層１３がポリシリコン層を含む場合、又は、導電層１３と半導体基板１１の表面との間にポリシリコン層が形成されている場合、導電層１３と貫通ビア１７との接触抵抗を低減するために、スペーサー層１５及び絶縁層１２の除去後に、ポリシリコン層が除去されることが好ましい。
この後、ビアホールＶＨ１内及び絶縁層１２の開口部Ｚ１内に、導電体（例えば、金属）が埋め込まれ、ＢＳＶ形式の貫通ビア（ＴＳＶ）１７が、導電層１３上及びスペーサー層１５上に形成される。貫通ビア１７は、導電層１３に接触する。
例えば、貫通ビア１７が、複数の導電体の積層構造（例えば、バリアメタル層と金属層）を有する場合、ＰＶＤにより、導電層１３上及びスペーサー層１５上に、例えば、Ｔｉなどの側壁金属層（バリアメタル）１７９が、導電層１３に接触するように、形成される。例えば、Ｎｉ（又はＣｕ）の金属層１７０が、めっき法によって、側壁金属層１７９上に形成される。このように、積層構造の金属層１７０，１７９が、貫通ビア１７として、ビアホールＶＨ１内に充填される。
例えば、貫通ビア１７のサイズ（半導体基板の主面に対して平行方向の寸法）は、半導体基板１１の裏面側から表面側に向かって、段階的に小さくなる（図２参照）。それゆえ、本実施形態によれば、金属をカバレージ良く埋め込むことができる。この結果として、本実施形態において、貫通ビア１７の信頼性を向上できる。
貫通ビア１７が形成された後、半導体基板１１の裏面上に、裏面バンプが、例えば、めっき法によって形成される（図４参照）。その後、リフロー処理が、半導体基板１１に対して実行される。
図５乃至図１１の製造方法によって形成された半導体デバイスを含む半導体基板（ウェハ）は、チップ状にダイシングされた後、ダイシングシート上において支持基板８０が半導体デバイス１から除去される。これによって、図２に示される小片化された半導体デバイス（半導体チップ）１が、形成される。
以上の製造工程によって、本実施形態の半導体デバイス（例えば、ＮＡＮＤ型フラッシュメモリ）が、形成される。
例えば、複数の半導体デバイス１は積層され、パッケージ材によって、パッケージングされる。これによって、図１のパッケージデバイス（メモリパッケージ）５０が、形成される。パッケージデバイス５０は、パッケージ基板５００上に搭載される。
（ｃ） 効果
本実施形態の半導体デバイスの製造方法において、図１０に示される工程のようなビアホール後の水素雰囲気中のアニール処理によって、ビアホールＶＨ１の形成によって生じる半導体基板１１の側壁の表面準位（シリコンのダングリングボンド）は、水素と結合し、半導体基板１１の側壁の表層は水素によって終端される。これによって、半導体基板１１の側壁の加工面（表面準位）は、非活性化される。
このように、本実施形態は、ビアホール内における半導体基板１１とスペーサー層１５との界面におけるシリコンのダングリングボンドを、低減でき、ダングリングボンドにおける正孔又は電子のトラップ（固定電荷の発生）を、抑制できる。
また、本実施形態の半導体デバイスの製造方法において、図１１に示される工程のように、半導体基板１１の側壁上のスペーサー層１５に対するアニール処理によって、スペーサー層１５内の水分が、除去される。
これによって、本実施形態の半導体デバイスは、スペーサー層１５内の水分の除去によって、スペーサー層（絶縁層）１５の誘電率の上昇及び貫通ビア１７の容量成分の変動などのような、スペーサー層１５内の水分に起因した貫通ビア１７の容量成分に対する悪影響が、抑制される。
さらに、スペーサー層１５に対するアニール処理が、水素雰囲気中で実行されることによって、本実施形態は、スペーサー層（例えば、酸化シリコン層）１５に含まれるシリコンのダングリングボンドを、低減できる。この結果として、本実施形態の半導体デバイスは、スペーサー層１５に起因する固定電荷の発生を、低減できる。
それゆえ、本実施形態の半導体デバイス及びその製造方法は、貫通ビア１７の容量成分が、半導体基板１１及びスペーサー層１５の固定電荷、スペーサー層１５の水分に起因して、所望の設計値から変動するのを抑制できる。また、本実施形態の半導体デバイスは、半導体デバイスの動作中に、外部接続端子（貫通ビア１７）に対する電位の印加による固定電荷の発生／消失に起因して、貫通ビアの容量成分が変動するのを、抑制できる。
本実施形態によれば、半導体デバイス内の複数の外部接続端子における、半導体基板１１とスペーサー層１５との界面におけるダングリングボンド（界面準位）及びスペーサー層１５中の水分に起因して、外部接続端子の容量成分が、複数の外部接続端子間でばらつくのを抑制できる。
本実施形態によれば、半導体デバイス（例えば、ＮＡＮＤ型フラッシュメモリ）が高速で信号（例えば、データ）を伝送する場合、信号の伝送速度が、外部接続端子の容量成分の変動に起因して異なる電位（信号レベル）間で異なるのを、抑制できる。
図１２は、本実施形態の半導体デバイスの製造方法の効果を説明するための図である。
図１２の（ａ）及び（ｂ）は、基板電圧と貫通ビア（ＴＳＶ）の容量との関係を示すグラフである。
図１２の（ａ）のグラフは、参考例として、ビアホール形成後に半導体基板の側壁に対する水素雰囲気中のアニール処理が実行されない場合における、基板電圧と貫通ビアの容量との関係を示している。
図１２の（ｂ）のグラフは、本実施形態のように、半導体基板の側壁に対する水素雰囲気中のアニール処理が実行された場合における、基板電圧と貫通ビアの容量成分との関係を示している。尚、図１２の（ｂ）において、水素雰囲気中のアニール処理の温度は、２２５℃に設定されている。
図１２の（ａ）及び（ｂ）のそれぞれにおいて、グラフの横軸は、基板電圧（単位：Ｖ）に対応し、グラフの縦軸は、貫通ビアの容量成分（単位：ｐＦ）に対応する。
また、図１２の（ａ）及び（ｂ）において、ケース１〜ケース５のように、基板電圧の大きさの変化の向きが異なる場合における貫通ビアの容量成分が、それぞれ示されている。
ケース１及び２は、基板電圧が−３０Ｖから＋３０Ｖへ向かって変化された場合における、基板電圧と貫通ビアの容量成分との関係を示している。
ケース３は、基板電圧が＋３０Ｖから−３０Ｖへ向かって変化された場合における、基板電圧と貫通ビアの容量成分との関係を示している。
ケース４は、基板電圧が＋３０Ｖから＋１０Ｖへ向かって変化された場合における、基板電圧と貫通ビアの容量成分との関係を示している。
ケース５は、基板電圧が−１０Ｖから＋３０Ｖへ向かって変化された場合における、基板電圧と貫通ビアの容量成分との関係を示している。
図１２の（ａ）に示される参考例のように、ビアホール内における半導体基板の側壁に対して水素雰囲気中のアニール処理が実行されない場合、ケース１〜５（基板電圧の印加形式）毎に、基板電圧に対する貫通ビアの容量成分の変化特性は、半導体基板と絶縁層（スペーサー層）との界面の固定電荷の影響によって、異なる。
このように、図１２の（ａ）のように、水素雰囲気中のアニール処理が実行されない場合、貫通ビアの容量成分の特性は、不安定である。
図１２の（ｂ）に示されるように、本実施形態のように、ビアホール内における半導体基板の側壁に対して水素雰囲気中のアニール処理が実行された場合、ケース１〜５のような条件で基板電圧が印加される場合であっても、貫通ビアの容量成分は、実質的に同じ特性（変化の傾向）を示す。
このように、本実施形態の半導体デバイスの製造方法によれば、ビアホールの形成後の水素雰囲気中のアニール処理によって、電圧の印加状態（電圧の変化）に対する貫通ビアの容量特性のばらつきを小さくでき、貫通ビアの容量成分を安定化できる。
以上のように、本実施形態の半導体デバイスの製造方法は、動作特性が安定な半導体デバイスを、形成できる。
したがって、本実施形態の半導体デバイス及びその製造方法によれば、高い信頼性の半導体デバイスを提供できる。
（２） 第２の実施形態
図１３を参照して、第２の実施形態の半導体デバイスの製造方法を、説明する。
貫通ビア（ＴＳＶ）の形成工程における水素雰囲気中のアニール処理は、ＲＩＥによるビアホールＶＨ１の形成の直後に実行せずに、スペーサー層（絶縁層）１５の形成後のみに実行されてもよい。
即ち、第２の実施形態の半導体デバイスの製造方法において、ビアホールＶＨ１の形成後における半導体基板１１の側壁に対する水素雰囲気中のアニール処理とスペーサー層１５に対する水素雰囲気中のアニール処理が、共通化される。
図１３は、第２の実施形態の半導体デバイスの製造方法の一工程を示す断面工程図である。
図１３に示されるように、第１の実施形態の半導体デバイスの製造方法と同じ工程で、半導体基板１１内に、ビアホールＶＨ１が形成される。
本実施形態において、ビアホールＶＨ１の形成直後に、水素雰囲気中のアニール処理を実行せずに、スペーサー層１５が、ビアホールＶＨ１内における半導体基板１１上に形成される。例えば、スペーサー層１５は、プラズマＣＶＤ又は熱酸化処理によって、形成される。
スペーサー層１５の形成後において、１００℃〜２５０℃の温度のアニール処理４０２が、水素雰囲気中で実行される。このアニール処理４０２において、スペーサー層１５内のシリコンのダングリングボンドは水素と結合する。また、スペーサー層１５内の水分は、熱によって除去される。
スペーサー層１５の膜厚は比較的薄く、且つ、水素の原子サイズは、小さい。そのため、スペーサー層１５の形成後のアニール処理において、水素は、スペーサー層１５内を通過して、ビアホールＶＨ１における半導体基板１１の側壁の表層（半導体基板１１と絶縁層１５との界面）に到達する。
これによって、水素は、半導体基板（シリコン基板）１１の側壁に存在するシリコンのダングリングボンドＤＢに、結合する。
このように、スペーサー層１５の形成後において、半導体基板１１及びスペーサー層１５に対する共通の水素雰囲気中のアニール処理４０２によって、半導体基板１１とスペーサー層１５との界面におけるシリコンのダングリングボンドは、低減される。
それゆえ、第２の実施形態の半導体デバイスの製造方法は、第１の実施形態と実質的に同様に、貫通ビア（外部接続端子）の容量成分の変動を抑制した半導体デバイスを、形成できる。
したがって、第２の実施形態の半導体デバイスの製造方法によれば、動作特性が安定で信頼性の高い半導体デバイスを、提供できる。
さらに、第２の実施形態の半導体デバイスの製造方法は、アニール処理の共通化によって、水素ガス雰囲気中のアニール処理の回数を削減できる。この結果として、第２の実施形態の半導体デバイスの製造方法によれば、半導体デバイスの製造コストを、低減できる。
（３） 第３の実施形態
図１４を参照して、第３の実施形態の半導体デバイスの製造方法について、説明する。
スペーサー層（絶縁層）１５に対するアニール処理は、水素ガスを含まないガス雰囲気中で実行されてもよい。
図１４は、第３の実施形態の半導体デバイスの製造方法の一工程を示す断面工程図である。
図１４に示されるように、水素を含まないガス４９０を用いて、例えば、１００℃〜２５０℃の温度範囲のアニール処理４０３が、実行される。これによって、スペーサー層１５中の水分が、除去される。
スペーサー層１５の主成分は、シリコン化合物である。それゆえ、スペーサー層１５内のシリコンのダングリングボンドの数は、半導体基板１１とスペーサー層１５との界面におけるシリコンのダングリングボンドの数に比較して、少ない。それゆえ、スペーサー層１５内のシリコンのダングリングボンドが残っていたとしても、そのスペーサー層１５内のシリコンのダングリングボンドに起因した固定電荷の影響は、比較的小さい。
また、スペーサー層１５に起因する貫通ビア１７の容量成分の変動の大部分は、スペーサー層１５内に含まれる水分に起因する。
したがって、スペーサー層１５の水分を除去できる条件のアニール処理４０３がスペーサー層１５に対して実行されることによって、スペーサー層１５に起因する貫通ビア１７の容量成分の変動は、改善される。
このように、スペーサー層１５に対するアニール処理４０３が、水素を含まないガス雰囲気中で実行されたとしても、第３の実施形態の半導体デバイスの製造方法は、第１の実施形態と実質的に同様に、外部接続端子の容量成分の変動を抑制した半導体デバイスを、形成できる。
したがって、第３の実施形態の半導体デバイスの製造方法によれば、動作特性が安定で信頼性の高い半導体デバイスを、提供できる。
さらに、第３の実施形態の半導体デバイスの製造方法によれば、アニール処理に用いられる水素ガスの削減によって、半導体デバイスの製造コストを、削減できる。
尚、本実施形態の半導体デバイスの製造方法の変形例において、形成される半導体デバイスに要求される特性に応じて、例えば、半導体基板の側壁（加工面）に対する水素雰囲気中のアニール処理を実行せずに、水素を含まないガスを用いたアニール処理４０３のみがスペーサー層１５に実行されてもよい場合もある。
（５） その他
本実施形態の半導体デバイス及びその製造方法は、ＢＳＶプロセスによる貫通電極（ＴＳＶ）が適用されるデバイスであれば、半導体デバイスの種類は、限定されない。例えば、本実施形態の半導体デバイスは、ＮＡＮＤ型フラッシュメモリ、３次元構造フラッシュメモリ、ＭＲＡＭ、イメージセンサ、ＦＰＧＡ、及び、ロジック回路を含むグループから選択される。これらの半導体デバイスの製造方法に、第１乃至第３の実施形態で述べられた半導体デバイスの製造方法のうちいずれか１つが、適用される。
半導体基板の表面側における素子の形成工程は、プロセスの整合性が確保される順序であれば、限定されない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：半導体デバイス、１１：半導体基板、１２：絶縁層（ストッパ層）、１３：導電層、１５：絶縁層（スペーサー層）、１７：貫通ビア（ＴＳＶ）。

Claims (5)

  1. シリコンを含む半導体基板の第１の面側に、第１の絶縁層を形成する工程と、
    前記第１の絶縁層上に、導電層を形成する工程と、
    前記第１の面とは反対側の前記半導体基板の第２の面から前記第１の面に向かって、前
    記第１の絶縁層に達する第１の開口部を、前記半導体基板内に形成する工程と、
    前記第１の開口部の形成後、水素を含む第１のガス雰囲気中で、前記第１の開口部の側壁のダングリングボンドを減少させる加熱処理を実行する工程と、
    前記第１の開口部内における前記半導体基板の側壁上に、第２の絶縁層を形成する工程と、
    前記導電層に達する第２の開口部を、前記第１の開口部を介して、前記第１の絶縁層内に形成する工程と、
    前記第１及び第２の開口部内に、前記導電層に接続される第１のビアを、形成する工程と、
    を具備する半導体デバイスの製造方法。
  2. シリコンを含む半導体基板の第１の面側に、第１の絶縁層を形成する工程と、
    前記第１の絶縁層上に、導電層を形成する工程と、
    前記第１の面とは反対側の前記半導体基板の第２の面から前記第１の面に向かって、前記第１の絶縁層に達する第１の開口部を、前記半導体基板内に形成する工程と、
    前記第１の開口部の形成後、水素を含む第１のガス雰囲気中で、アニール処理を実行する工程と、
    前記アニール処理の後、前記第１の開口部内における前記半導体基板の側壁上に、第２の絶縁層を形成する工程と、
    前記導電層に達する第２の開口部を、前記第１の開口部を介して、前記第１の絶縁層内に形成する工程と、
    前記第１及び第２の開口部内に、前記導電層に接続される第１のビアを、形成する工程と、
    を具備する半導体デバイスの製造方法。
  3. 前記アニール処理は、水素ラジカル又は重水素を用いて、実行される、
    請求項２に記載の半導体デバイスの製造方法。
  4. 前記アニール処理によって、前記半導体基板内に、水素を含む第１の領域が形成される、
    請求項２又は３に記載の半導体デバイスの製造方法。
  5. シリコンを含む半導体基板の第１の面側に、第１の絶縁層を形成する工程と、
    前記第１の絶縁層上に、導電層を形成する工程と、
    前記第１の面とは反対側の前記半導体基板の第２の面から前記第１の面に向かって、前記第１の絶縁層に達する第１の開口部を、前記半導体基板内に形成する工程と、
    前記第１の開口部内における前記半導体基板の側壁上に、第２の絶縁層を形成する工程と、
    前記第２の絶縁層の形成の後、水素雰囲気中のアニール処理を実行する工程と、
    前記アニール処理の後、前記導電層に達する第２の開口部を、前記第１の開口部を介して、前記第１の絶縁層内に形成する工程と、
    前記第１及び第２の開口部内に、前記導電層に接続される第１のビアを、形成する工程と、
    を具備する半導体デバイスの製造方法。
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