KR102300121B1 - 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법 - Google Patents

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Abstract

본 기술의 관통 전극을 갖는 반도체 소자는, 제1 면 및 제1 면에 대향하는 제2 면을 갖는 기판; 제1 면과 제2 면 사이를 관통하고 소정 간격만큼 서로 이격하여 배치된 복수 개의 관통 전극들; 제1 면에서 관통 전극들 중 홀수 번째 관통 전극에 연결된 전면 범프; 전면 범프가 형성된 제1면과 대향하는 제2 면에서 관통 전극들 중 짝수 번째 관통 전극에 연결된 후면 범프를 포함하는 반도체 소자를 포함한다.

Description

관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법{Semiconductor device having through silicon via, semiconductor package including the same and the method for manufacturing semiconductor device}
본 출원은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법에 관한 것이다.
최근 전자 제품의 소형화 및 고성능화됨에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 반도체 메모리의 저장용량을 증대시키는 방법가운데 하나로 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장하여 조립하는 방법이 있다. 하나의 패키지 내에 여러 개의 반도체 칩을 실장하는 방법은 패키징하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있는 이점이 있다.
멀티 칩 패키지 기술은 적층되는 칩의 수 및 크기 증가에 따라 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다. 이러한 단점을 개선하기 위하여 관통 전극(TSV: Through Silicon Via)을 이용한 패키지 구조가 제안되었다. 관통 전극(TSV)을 채용한 패키지는, 웨이퍼 단계에서 각 칩 내에 관통 실리콘 비아를 형성한 후, 이 관통 실리콘 비아에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조이다. 관통 전극 기술은 다수의 칩을 하나의 패키지에 적층할 수 있어 고용량 패키지 개발이 가능하면서 적층된 칩 간에 다수의 연결 구현이 가능하여 총 대역폭(bandwidth)을 향상시킬 수 있는 장점이 있다.
본 출원의 실시예는, 미세 피치를 가지는 범프 구조를 형성할 수 있는 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법을 제공한다.
본 출원의 일 실시예에 따른 관통 전극을 갖는 반도체 소자는, 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 기판; 상기 제1 면과 제2 면 사이를 관통하고 소정 간격만큼 서로 이격하여 배치된 복수 개의 관통 전극들; 상기 제1 면에서 상기 관통 전극들 중 홀수 번째 관통 전극에 연결된 전면 범프; 상기 전면 범프가 형성된 제1면과 대향하는 제2 면에서 상기 관통 전극들 중 짝수 번째 관통 전극에 연결된 후면 범프를 포함한다.
본 출원의 일 실시예에 따른 관통 전극을 갖는 반도체 패키지는, 제1 면 및 이에 대향하는 제2 면을 갖는 제1 기판, 상기 제1 기판을 관통하고 소정 간격만큼 서로 이격하여 배치된 복수 개의 제1 관통 전극들; 상기 제1 면에서 상기 제1 관통 전극들 중 홀수 번째 제1 관통 전극에 연결된 제1 전면 범프; 및 상기 제2 면에서 짝수 번째 제1 관통 전극에 연결된 제1 후면 범프를 포함하는 제1 반도체 칩; 제1 면 및 이에 대향하는 제2 면을 갖는 제2 기판, 상기 제2 기판을 관통하고 소정 간격만큼 서로 이격하여 배치된 복수 개의 제2 관통 전극들; 상기 제2 기판의 제1 면에서 상기 제2 관통 전극들 중 홀수 번째 제2 관통 전극에 연결된 제2 전면 범프; 및 상기 제2 기판의 제2 면에서 짝수 번째 제2 관통 전극에 연결된 제2 후면 범프를 포함하는 제2 반도체 칩; 및 상기 제1 기판의 제2 면과 제2 기판의 제1 면이 서로 마주보게 적층된다.
본 출원의 다른 실시예에 따른 반도체 패키지는, 제1 기판의 제1 면과 제2 면 사이를 관통하는 복수 개의 제1 관통 전극들; 상기 제1 면에서 상기 제1 관통 전극들 중 홀수 번째 제1 관통 전극에 연결된 제1 전면 범프를 포함하는 제1 반도체 칩; 제2 기판의 제1 면과 제2 면 사이를 관통하는 복수 개의 제2 관통 전극들; 상기 제2 기판의 제1 면에서 상기 제2 관통 전극들 중 짝수 번째 제2 관통 전극에 연결된 제2 전면 범프를 포함하는 제2 반도체 칩; 및 상기 제1 반도체 칩의 제1 기판의 제1 면과 상기 제2 반도체 칩의 제2 기판의 제1 면이 서로 마주보게 접합된다.
본 출원의 또 다른 실시예에 따른 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상에 배치되고, 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 기판, 상기 기판을 관통하는 복수 개의 관통 전극들; 상기 제1 면에서 상기 관통 전극들 중 홀수 번째 관통 전극의 일 단부에 연결된 전면 범프; 및 상기 제2 면에서 상기 관통 전극들 중 짝수 번째 관통 전극의 타 단부에 연결된 후면 범프를 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상부에 접합된 적어도 하나 이상의 반도체 칩들을 구비하며, 상기 반도체 칩들은 상기 전면 범프와 연결되어 있지 않은 관통 전극들의 일 단부에 연결된다.
본 출원의 일 실시예에 따른 반도체 소자의 제조 방법은, 복수 개의 관통 전극들이 소정 간격을 가지게 배치된 기판을 준비하는 단계; 상기 기판의 적어도 일 면 상에 확산 방지층을 형성하는 단계; 상기 확산 방지층 상에 상기 기판의 일 면에서 상기 관통 전극들 중 홀수 번째 관통 전극의 일 단부에 전기적으로 연결된 전면 범프를 형성하는 단계; 및 상기 기판의 타 면 상에 상기 기판의 타 면에서 상기 관통 전극들 중 짝수 번째 관통 전극의 타 단부에 전기적으로 연결된 후면 범프를 형성하는 단계를 포함한다.
본 출원에 따르면, 반도체 기판의 일 면 상에 형성하는 전면 범프 또는 후면 범프를 홀수 번째 또는 짝수 번째 관통 전극에 연결된 콘택 패드에 연결함으로써, 콘택 패드의 피치가 줄어들더라도 미세한 피치 크기를 가지는 범프 구조를 구현할 수 있는 이점이 있다.
또한, 콘택 패드에 대한 마진이 증가하여 상, 하부 반도체 칩의 접합을 용이하게 수행할 수 있다.
도 1은 일 예에 따른 관통 전극을 갖는 반도체 소자를 나타내보인 도면이다.
도 2는 다른 예에 따른 관통 전극을 갖는 반도체 소자를 나타내보인 도면이다.
도 3은 도 2의 반도체 소자를 포함하는 반도체 패키지를 나타내보인 도면이다.
도 4는 다른 예에 따른 반도체 패키지를 나타내보인 도면이다.
도 5 내지 도 16은 일 예에 따른 관통 전극을 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 17은 본 기술의 일 예에 따른 관통 전극을 갖는 반도체 소자를 이용하여 제조된 반도체 패키지를 나타내보인 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 일 예에 따른 관통 전극을 갖는 반도체 소자를 나타내보인 도면이다. 도 1을 참조하면, 본 실시예에 따른 반도체 소자(101)는 제1 면(100a)과 제1 면(100a)과 대향하는 제2 면(100b)을 포함하는 기판(100)과, 기판(100)을 관통하고 소정 간격만큼 서로 이격하여 배치된 복수 개의 관통 전극(120)과, 기판(100)의 제1 면(100a)에서 복수 개의 관통 전극(120) 중 홀수 번째 관통 전극(120x)에 연결된 전면 범프(front-side bump, 150)와, 기판(100)의 제2 면(100b)에서 관통 전극(120) 중 짝수 번째 관통 전극(120y)에 연결된 후면 범프(back-side bump, 170)을 포함하여 구성될 수 있다.
기판(100)의 제1 면(100a)은 활성 영역이 존재하는 전면부(front-side)이고, 제2 면(100b)은 전면부에 반대되는 면인 후면부(back-side)로 정의될 수 있다. 기판(100)의 제1 면(100a) 상에는 게이트 및 소스/드레인을 포함하는 트랜지스터(미도시함) 및 비트라인 등의 회로 패턴(미도시함)을 포함하여 구성될 수 있다.
관통 전극(120)은 기판(100)의 제1 면(100a)으로부터 제2 면(100b)까지 관통하여 형성되어 있다. 관통 전극(120)은 구리(Cu)를 포함하여 구성될 수 있다. 관통 전극(120)은 기판(100)의 제1 면(100a) 방향으로 배치된 제1 단부 표면(120a)과 기판의 제2 면(100b) 방향으로 배치된 제2 단부 표면(120b)을 포함한다.
기판(100)의 제1 면(100a) 상에는 콘택 패드(135)가 구비된 절연층(130)이 배치된다. 콘택 패드(135)는 관통 전극(120)의 제1 단부 표면(120a)과 전기적으로 연결되도록 배치되어 있다. 콘택 패드(135)는 제1 콘택 패드(135a) 및 제2 콘택 패드(135b)가 서로 교번하여 배치된다. 제1 및 제2 콘택 패드(135a, 135b)는 관통 전극(120)과 전면 범프(150) 사이의 전기적인 연결을 위해 전도성 물질, 예를 들어 구리(Cu)나 알루미늄(Al)과 같은 금속 재질을 포함하여 구성될 수 있다.
콘택 패드(135) 가운데 제1 콘택 패드(135a)는 홀수 번째 관통 전극(120x)에 연결되어 있는 전면 범프(150)와 전기적으로 연결될 수 있다. 전면 범프(150)는 제1 시드 금속 패턴 (141), 제1 금속층(140) 및 제1 금속층(140) 상에 형성된 제1 접속 금속층(145)을 포함하여 구성된다. 제1 시드 금속 패턴(141) 및 제1 금속층(140)은 기둥(pillar) 형상으로 형성되고 구리(Cu) 재질을 포함할 수 있다. 제1 접속 금속층(145)은 은(Ag) 또는 주석(Sn)을 포함할 수 있다.
콘택 패드(135) 상부에는 확산 방지 패턴(139)을 더 포함하여 배치될 수 있다. 확산 방지 패턴(139)은 전면 범프(150)의 구리(Cu) 성분이 이동하는 것을 방지하는 역할을 한다. 확산 방지 패턴(139)은 니켈(Ni)을 포함할 수 있다.
전면 범프(150)가 제1 콘택 패드(135a)에만 선택적으로 연결됨에 따라, 전면 범프(150)는 도 1에 도시한 바와 같이, 홀수 번째 관통 전극(120x)의 위에만 형성된 구조를 가진다.
기판(100)의 제2 면(100b)에는 후면 범프(170)가 관통 전극(120)의 타 단부에 연결되어 있다. 여기서 후면 범프(170)는 관통 전극(120) 중 짝수 번째 관통 전극(120y)에만 연결되어 있다. 다시 말해, 후면 범프(170)는 기판(100)의 제1 면(100a)에서 전면 범프(150)가 연결되어 있지 않은 짝수 번째 관통 전극(120y)에 연결된다. 이에 따라 후면 범프(170)가 연결되지 않은 홀수 번째 관통 전극(120x)의 제2 단부 표면(120b)은 표면이 외부에 노출될 수 있다. 후면 범프(170)는 제2 금속층(160) 및 제2 접속 금속층(165)을 포함하여 구성된다. 제2 금속층(160)은 기둥(pillar) 형상으로 형성되고, 구리(Cu)를 포함하는 재질로 구성될 수 있다. 또한 제2 접속 금속층(165)은 은(Ag) 또는 주석(Sn)을 포함하여 구성될 수 있다. 비록 도면에 도시하지는 않았지만, 후면 범프(170)는 제2 금속층(160)과 관통 전극(120) 사이에 구리(Cu)를 포함하는 제2 시드 금속 패턴을 더 포함하여 구성될 수 있다.
콘택 패드(135)의 피치(pitch, a1)는 콘택 패드(135)의 폭(b1) 및 인접하는 콘택 패드 사이의 스페이스 폭(c1)을 포함하는 간격으로 이해될 수 있다. 그런데 반도체 소자의 집적도가 높아질수록 콘택 패드의 피치(a1)는 줄어들게 된다. 이 경우, 전면 범프 또는 후면 범프를 형성하기 위해 범프 공정을 진행하는 공정에서 식각 공정을 적용하는데 한계가 발생하게 된다. 일 예에서, 전면 범프 또는 후면 범프를 형성하기 위해서는, 콘택 패드가 형성된 기판 상에 구리(Cu) 재질의 시드(seed) 금속층을 형성하고 그 위에 콘택 패드와 연결되는 구리 재질의 전면 범프 또는 후면 범프를 도금 방식으로 형성한 다음, 전면 범프 또는 후면 범프가 형성된 영역을 제외한 나머지 영역의 시드 금속층을 제거하는 공정을 수행하고 있다. 여기서 시드 금속층을 제거하는 공정은 습식 식각용액을 이용한 습식 식각 방법으로 진행하고 있다. 그런데 콘택 패드의 피치가 줄어들면 인접하는 전면 범프들 사이의 간격 또한 좁아지게 된다. 그러면 습식 식각 용액이 스며들어 퍼지기가 어려워짐에 따라 타겟 영역의 시드 금속층이 완전히 제거되지 않는 문제가 발생하게 된다. 시드 금속층이 제거되지 않으면 범프들 사이에 단락이 발생하고, 불량이 발생함에 따라 반도체 소자의 신뢰성이 저하될 수 있다.
본 기술에 따른 반도체 소자는 기판(100)의 제1 면(100a)에서 전면 범프(150)가 제1 콘택 패드(135a)를 매개로 홀수 번째 관통 전극(120x)의 위에만 전기적으로 연결되고, 기판(100)의 제2 면(100b)에서 후면 범프(170)가 짝수 번째 관통 전극(120y)에 연결된 구조로 형성된다. 이에 기판(100)의 제1 면(100a)에서 제2 콘택 패드(135b)는 전면 범프(150)에 연결되어 있지 않고 노출되어 있으므로, 인접하는 전면 범프(150)들 사이에는 소정 간격의 제1 공간(d1)이 확보될 수 있다. 여기서 인접하는 전면 범프(150)들 사이에 확보되는 제1 공간(d1)은 콘택 패드(135)의 폭(b1)보다 넓은 공간을 가진다. 따라서 반도체 소자의 집적도가 높아져 콘택 패드의 피치가 작아지는 경우에도 콘택 패드의 폭보다 넓은 제1 공간(d1)이 확보될 수 있다. 이에 따라, 전면 범프들 사이에 배치되는 시드 금속층을 균일하게 제거할 수 있는 이점이 있다.
또한 기판(100)의 제2 면(100b)에 형성된 후면 범프(170)들 사이에도 소정 간격의 제2 공간(d2)이 확보될 수 있다. 인접하는 후면 범프(170)들 사이에 확보되는 제2 공간(d2)은 후면 범프(170)의 폭보다 넓은 공간을 가진다. 이에 따라, 후면 범프(170) 사이에 배치되는 불필요한 시드 금속층을 균일하게 제거할 수 있다.
도 2는 다른 예에 따른 관통 전극을 갖는 반도체 소자를 나타내보인 도면이다. 여기서 도 1에서 설명한 내용은 간단히 설명하거나 생략하기로 한다.
도 2를 참조하면, 반도체 소자(101)는 기판(100)의 제1 면(100a)으로부터 제2 면(100b)까지 관통하여 형성된 복수 개의 관통 전극(120)을 포함한다. 기판(100)의 제1 면(100a)에는 관통 전극(120) 중 홀수 번째 관통 전극(120x)에 연결된 전면 범프(150)가 배치되어 있다.
기판(100)의 제1 면(100a) 상에는 제1 콘택 패드(135a) 및 제2 콘택 패드(135b)를 포함하는 콘택 패드(135)가 구비된 절연층(130)이 배치될 수 있다. 제1 및 제2 콘택 패드(135a, 135b)는 관통 전극(120)과 전면 범프(150) 사이의 전기적인 연결을 위해 구리(Cu)를 포함하여 구성될 수 있다. 제1 콘택 패드(135a)는 홀수 번째 관통 전극(120x)의 위에만 형성된 전면 범프(150)와 전기적으로 연결될 수 있다.
콘택 패드(135) 상부에는 제1 확산 방지 패턴(139a)이 더 포함하여 배치될 수 있다. 제1 확산 방지 패턴(139a)은 전면 범프(150)의 구리(Cu) 성분이 이동하는 것을 방지하는 역할을 하며, 니켈(Ni)을 포함할 수 있다.
기판(100)의 제2 면(100b)에는 관통 전극(120) 중 짝수 번째 관통 전극(120y)에 연결된 후면 범프(170)가 배치되어 있다. 후면 범프(170)는 관통 전극(120) 중 짝수 번째 관통 전극(120y)에만 연결되어 있다. 후면 범프(170)는 기판(100)의 제1 면(100a)에서 전면 범프(150)가 연결되어 있지 않은 짝수 번째 관통 전극(120y)에 연결된다.
후면 범프(170)가 연결되지 않은 홀수 번째 관통 전극(120x)의 제2 단부 표면(120b) 상에는 제2 확산 방지 패턴(139b)이 배치될 수 있다. 제2 확산 방지 패턴(139b)은 홀수 번째 관통 전극(120x)이 이후 솔더와 접합될 경우, 관통 전극의 구리(Cu) 성분이 솔더로 확산되는 것을 억제하는 역할을 한다.
도 3은 도 2의 반도체 소자를 포함하는 반도체 패키지를 나타내보인 도면이다. 도 3을 참조하면, 반도체 패키지는 제1 반도체 소자(101)와 제2 반도체 소자(102)가 접합된 구조를 포함한다. 여기서 제1 반도체 소자(101)는 도 1의 반도체 소자(101)를 도입할 수 있으며, 도 1의 반도체 소자를 제1 반도체 소자(101)로 지칭하도록 한다. 이에 도 1에서 설명한 내용은 간단히 설명하거나 생략하기로 한다.
제2 반도체 소자(102)는 제1 면(200a)과 제1 면(200a)과 대향하는 제2 면(200b)을 포함하는 기판(200)과, 기판(200)을 관통하고 소정 간격만큼 서로 이격하여 배치된 복수 개의 관통 전극(220)과, 기판(200)의 제1 면(200a)에서 복수 개의 관통 전극(220) 중 홀수 번째 관통 전극(220x)에 전기적으로 연결된 전면 범프(250)와, 기판(200)의 제2 면(200b)에서 관통 전극(220) 중 짝수 번째 관통 전극(220y)에 연결된 후면 범프(270)을 포함하여 구성될 수 있다. 여기서 제2 반도체 소자(102)는 기판(200)의 제1 면(200a) 방향에서 제1 확산 방지 패턴(239a)이 배치되어 있고, 기판(200)의 제2 면(200b) 방향에서는 홀수 번째 관통 전극(220x)의 제2 단부 표면(220b)과 연결된 제2 확산 방지 패턴(239b)이 배치되어 있다. 제2 반도체 소자(102)의 전면 범프(250)는 제1 금속층(240) 및 제1 금속층(240) 상에 형성된 제1 접속 금속층(245)을 포함하고, 제2 반도체 소자(102)의 후면 범프(270)는 제2 금속층(260) 및 제2 금속층(260) 상에 형성된 제2 접속 금속층(265)을 포함하여 구성할 수 있다.
제2 반도체 소자(102)는 제1 반도체 소자(101)의 상부에 배치되며, 외부로 노출되어 있는 제1 반도체 소자(101)의 제1 확산 방지 패턴(139a)에 제2 반도체 소자(102)의 후면 범프(270)가 접합하게 구성될 수 있다. 이에 따라, 본 출원의 반도체 패키지는 제1 반도체 소자(101)의 전면 범프(150)와 제2 반도체 소자(102)의 후면 범프(270)가 교번하여 접합하고 있는 구조를 가진다. 그리고 제1 반도체 소자(101)의 전면 범프(150) 또는 후면 범프(170)들 사이에 확보되는 공간(d1, d2 도 1 참조)들이 콘택 패드(135)의 폭보다 넓은 폭을 가지게 형성됨에 따라, 제1 반도체 소자(101) 및 제2 반도체 소자(102)를 접합하기가 용이한 이점이 있다.
도 4는 다른 예에 따른 반도체 패키지를 나타내보인 도면이다.
도 4를 참조하면, 본 출원의 다른 예에 따른 반도체 패키지는 제3 반도체 소자(301)와 제4 반도체 소자(302)가 접합된 구조를 포함한다. 여기서 제3 반도체 소자(301)는 제1 면(300a)과 제1 면(300a)과 대향하는 제2 면(300b)을 포함하는 기판(300)과, 기판(300)을 관통하는 복수 개의 관통 전극(320)을 포함한다. 여기서 제3 반도체 소자(301)의 홀수 번째 관통전극(320x)은 제1 콘택 패드(335a)와 연결되고, 짝수 번째 관통전극(320y)은 제2 콘택 패드(335b)와 연결된다. 제3 반도체 소자(301)는 기판(300)의 제1 면(300a)에서 제2 콘택 패드(335b)를 매개로 복수 개의 관통 전극(320) 중 짝수 번째 관통 전극(320y)에 전기적으로 연결된 전면 범프(350)를 포함하여 구성할 수 있다.
제4 반도체 소자(302)는 제1 면(400a)과 제1 면(400a)과 대향하는 제2 면(400b)을 포함하는 기판(400)과, 기판(400)을 관통하는 복수 개의 관통 전극(420)을 포함한다. 여기서 제4 반도체 소자(302)의 홀수 번째 관통전극(420x)은 제1 콘택 패드(435a)와 연결되고, 짝수 번째 관통전극(420y)은 제2 콘택 패드(435b)와 연결된다. 제4 반도체 소자(302)는 기판(400)의 제1 면(400a)에서 제1 콘택 패드(435a)를 매개로 복수 개의 관통 전극(420) 중 홀수 번째 관통 전극(420x)에 연결된 전면 범프(450)를 포함하여 구성할 수 있다. 제3 반도체 소자(301) 또는 제4 반도체 소자(302)의 전면 범프(350, 450)는 제1 금속층(340, 440) 및 제1 금속층(340, 440) 상에 형성된 제1 접속 금속층(345, 445)을 포함한다.
제3 반도체 소자(301) 및 제4 반도체 소자(302)는 각각의 제1 면(300a, 400a)이 서로 마주보는 형태로 접합된 구조로 형성된다. 이에 따라, 제3 반도체 소자(301)의 제1 콘택 패드(335a)에 제4 반도체 소자(302)의 전면 범프(450)가 접합되고, 제4 반도체 소자(302)의 제2 콘택 패드(435b)에 제3 반도체 소자(301)의 전면 범프(350)가 접합된 구조를 가진다.
도 5 내지 도 16은 일 예에 따른 관통 전극을 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 5를 참조하면, 내부에 관통 전극(520)이 형성된 반도체 기판(500)을 준비한다.
반도체 기판(500)은 제1 면(500a)과 제1 면(500a)과 대향하는 제2 면(500b)을 가진다. 반도체 기판(500)의 제1 면(500a)은 전면부(front-side)이고, 제2 면(500b)은 후면부(back-side)로 정의될 수 있다. 본 실시예에서 '전면부'는 능동 소자 또는 수동 소자 등의 반도체 소자가 형성되는 면(활성 영역이 존재하는 면)을 가리키는 용어로 사용하며, '후면부'는 전면부와 반대되는 면을 가리키는 용어로 사용하기로 한다. 반도체 기판(500)은 반도체 메모리 소자, 로직 소자, 광소자 또는 디스플레이 소자 등을 제조하기 위한 기판일 수 있다. 메모리 소자인 경우 반도체 기판(500)은 실리콘 기판일 수 있으나, 이에 제한되는 것은 아니다.
반도체 기판(500)의 제1 면(500a)에 공지의 반도체 제조기술을 사용하여 게이트 및 소스/드레인을 포함하는 트랜지스터(미도시함) 및 비트라인 등의 회로 패턴(미도시함)을 포함하여 형성할 수 있다.
반도체 기판(500) 내에는 관통 전극(TSV: Through silicon via, 520)이 형성될 수 있다. 관통 전극(520)은 반도체 기판(500)의 제1 면(500a)에서 제2 면(500b) 방향으로 형성된 트렌치 및 트렌치를 채우는 금속 물질로 이루어질 수 있다. 일 예에서, 트렌치는 레이저 드릴(laser drill) 등의 방법을 이용하여 형성할 수 있다. 트렌치를 형성한 다음, 트렌치 내에 시드 금속막(seed metal, 미도시함)을 형성한 다음 전해 도금 방식을 통해 금속 물질로 트렌치를 매립하여 관통 전극(520)을 형성할 수 있다. 트렌치를 채우는 금속 물질은 구리(Cu), 은(Ag) 또는 주석(Sn)을 포함하는 물질을 이용할 수 있다. 관통 전극(520)은 적어도 2개 이상의 관통 전극(520)들이 소정 거리만큼 이격하여 배열된 형상을 가지게 배치될 수 있다. 관통 전극(520)은 반도체 기판(500)의 제1 면(500a) 방향으로 배치된 제1 단부 표면(520a)을 포함한다. 관통 전극(520)은 홀수 번째 관통 전극(520x) 및 짝수 번째 관통 전극(520y)을 포함한다.
반도체 기판(500)의 제1 면(500a) 상에는 콘택 패드(535)가 구비된 절연층(530)이 배치되어 있다. 콘택 패드(535)는 관통 전극(520)의 제1 단부 표면(520a)과 전기적으로 연결되도록 배치될 수 있다. 일 예에서, 콘택 패드(535)는 반도체 기판(500)의 제1 면(500a) 상에 절연층(530)을 형성하고 절연층(530)을 선택적으로 식각하여 관통 전극(520)의 제1 단부 표면(520a)을 포함하는 개구부를 형성한 다음, 개구부를 도전성 물질로 채움으로써 형성할 수 있다. 도전성 물질은 구리(Cu)를 포함하는 물질을 이용할 수 있다. 콘택 패드(535)는 관통 전극(520)들 가운데 홀수 번째 관통 전극(520x)과 연결된 제1 콘택 패드(535a) 및 짝수 번째 관통 전극(520y)과 연결된 제2 콘택 패드(535b)를 포함한다.
여기서 콘택 패드(535)의 피치(pitch, a2)는 콘택 패드(535)의 폭(b2) 및 인접하는 콘택 패드 사이의 스페이스 폭(c2)을 포함하는 간격으로 이해될 수 있다. 반도체 패키지의 크기가 감소할수록 이 콘택 패드(535)의 피치(a2)가 감소될 수 있다.
도 6을 참조하면, 반도체 기판(500)의 제1 면(500a) 상에 확산 방지층(538)을 형성한다. 다른 반도체 칩과 접합하는 경우, 콘택 패드(520)들 가운데 일부는 다른 반도체 칩의 후면 범프의 솔더 부분과 접합하게 된다. 여기서 콘택 패드(520)가 구리(Cu)로 형성되어 있는 경우, 솔더와 접합하면서 구리(Cu) 성분이 과도하게 확산될 수 있다. 이에 확산 방지층(538)은 구리가 솔더와 접합하여 확산되는 것을 방지하는 역할을 한다.
확산 방지층(538)은 니켈(Ni)을 포함하여 형성할 수 있다. 확산 방지층(538)은 절연층(530), 제1 콘택 패드(535a) 및 제2 콘택 패드(535b) 상에 형성될 수 있다.
확산 방지층(538) 상에 제1 시드(seed) 금속층(540)을 형성한다. 도시하지는 않았으나, 제1 시드 금속층(540)을 형성하기 이전에 접착층(adhesion layer)을 형성할 수 있다. 접착층은 제1 시드 금속층(540)의 접착성을 향상시키기 위해 도입하며, 티타늄(Ti), 텅스텐(W) 또는 티타늄-텅스텐(TiW)으로 이루어진 그룹에서 단일 물질 또는 하나 이상의 물질을 선택하여 사용할 수 있다. 접착층을 형성한 다음, 접착층 상에 제1 시드 금속층(540)을 형성한다. 제1 시드 금속층(540)은 화학기상증착(CVD) 방식이나 물리화학적기상증착(PVD) 방식으로 구리(Cu)층을 형성할 수 있다.
다음에 전면 범프(front-side bump)가 형성될 영역을 정의하는 제1 개구부(545a)를 포함하는 제1 마스크 패턴(545)을 형성한다. 이를 위해 제1 시드 금속층(540) 전면에 포토레지스트 물질을 도포한다. 다음에 포토레지스트 물질 상에 노광 및 현상 공정을 진행하여 개구부(545a)를 포함하는 제1 마스크 패턴(545)을 형성한다. 제1 마스크 패턴(545)은 이후 전면 범프가 형성될 영역의 제1 시드 금속층(540)을 개구부(545a)를 통해 선택적으로 노출시킨다. 여기서 제1 마스크 패턴(545)의 개구부(545a)에 의해 노출된 부분의 제1 시드 금속층(540) 하부에는 제1 콘택 패드(535a)이 배치되어 있다.
도 7을 참조하면, 제1 시드 금속층(540)의 노출면 상에 제1 금속층(550) 및 제1 접속 금속층(555)을 형성한다. 제1 금속층(550) 및 제1 접속 금속층(555)은 전해 도금 공정으로 형성할 수 있다. 도금 공정을 수행하면 제1 시드 금속층(540)이 노출된 부분에서 선택적으로 금속막이 성장하여 제1 금속층(550)이 형성될 수 있다. 제1 금속층(550)은 구리(Cu)를 포함하는 물질로 이루어질 수 있고, 제1 접속 금속층(555)은 은(Ag), 주석(Sn)을 포함하는 물질로 이루어질 수 있다.
도 8을 참조하면, 제1 마스크 패턴(545, 도 7 참조)을 애싱(ashing) 또는 스트립(strip) 공정을 통해 제거한다. 그러면 제1 마스크 패턴(545)에 의해 덮여 있던 부분의 제1 시드 금속층이 노출된다. 계속해서 노출된 부분의 제1 시드 금속층을 제거하는 식각 공정을 수행하여 제1 시드 금속 패턴(541)을 형성한다. 식각 공정은 별도의 포토 마스크를 형성하지 않는 블랭킷 식각(blanket etch) 공정으로 진행할 수 있다. 식각 공정은 습식 식각 방식으로 진행할 수 있다. 식각 공정은 제1 금속층(550) 및 제1 접속 금속층(555)이 덮여 있는 부분을 제외한 나머지 부분의 제1 시드 금속층을 제거하도록 진행할 수 있다. 다시 말해, 제1 마스크 패턴(545) 하부에 배치되어 있던 시드 금속층을 제거하도록 진행한다. 그러면 제1 시드 금속 패턴(541), 제1 금속층(550) 및 제1 접속 금속층(555)으로 이루어진 전면 범프(560)가 형성된다. 전면 범프(560)가 형성되지 않은 부분에는 확산 방지층(538)이 노출된다. 여기서 콘택 패드의 피치가 작아지는 경우에도 전면 범프(560)들 사이에 제1 공간(S1)이 확보됨에 따라, 불필요한 영역의 시드 금속층을 균일하게 제거할 수 있는 이점이 있다.
전면 범프(560)는 제2 콘택 패드(535b)에는 연결되지 않고 제1 콘택 패드(535a)에만 전기적으로 연결되게 형성된다. 이에 따라, 전면 범프(560)는 관통 전극(520)들 가운데 홀수 번째 관통 전극(520x)에 전기적으로 연결된다.
도 9를 참조하면, 노출된 확산 방지층(538)을 선택적으로 차단하는 제2 마스크 패턴(546)을 형성한다. 제2 마스크 패턴(546)은 포토레지스트 물질을 도포하고, 노광 및 현상 공정을 포함하는 리소그래피 공정을 이용하여 형성할 수 있다. 제2 마스크 패턴(546)은 제2 콘택 패드(535b) 상부에 배치된 확산 방지층(538)을 선택적으로 차단한다.
다음에 제2 마스크 패턴(546)을 식각배리어막으로 확산 방지층(538)의 노출 부분을 식각하여 도 10에 도시한 바와 같이, 확산 방지 패턴(539)을 형성한다. 확산 방지 패턴(539)은 제1 콘택 패드(535a) 및 제2 콘택 패드(535b)의 노출면을 덮도록 형성될 수 있다.
도 11을 참조하면, 반도체 기판(500)의 제2 면(500b, 도 4 참조)을 표면으로부터 소정 두께만큼 제거하여 관통 전극(520)의 단부 표면을 노출시킨다. 이를 위해 반도체 기판(500)의 제2 면(500b)을 그라인딩(grinding)을 통해 표면으로부터 소정 두께만큼 제거한다. 일 예에서, 반도체 기판(500)의 제2 면(500b)을 제거하는 공정은 그라인딩, 화학적기계적연마(CMP: Chemical mechanical polishing)중에서 하나 또는 둘 이상을 결합하여 수행할 수 있다. 그러면 리세스된 제2 면(500c)에서 관통 전극(520)의 제2 단부 표면(520b)이 노출될 수 있다.
도 12를 참조하면, 반도체 기판(500)의 리세스된 제2 면(500c) 상에 제2 시드 금속층(570)을 형성한다. 제2 시드 금속층(570)은 화학기상증착(CVD) 방식이나 물리화학적기상증착(PVD) 방식을 이용하여 구리(Cu)층으로 형성할 수 있다. 다음에 후면 범프가 형성될 영역을 정의하는 개구부(565a)를 포함하는 마스크 패턴(565)을 형성한다. 마스크 패턴(565)은 포토레지스트 물질을 이용한 리소그래피 공정으로 형성할 수 있다. 마스크 패턴(565)은 이후 후면 범프가 형성될 영역의 제2 시드 금속층(570)을 개구부(565a)를 통해 선택적으로 노출시킨다. 여기서 마스크 패턴(565)의 개구부(565a)에 의해 노출된 부분의 제2 시드 금속층(570) 상부에는 짝수 번째 관통 전극(520y)의 제2 단부 표면(520b)이 배치되어 있다.
도 13을 참조하면, 제2 시드 금속층(570)의 노출면 상에 제2 금속층(575) 및 제2 접속 금속층(580)을 형성한다. 제2 금속층(575) 및 제2 접속 금속층(580)은 전해 도금 공정으로 형성할 수 있다. 도금 공정을 수행하면 제2 시드 금속층(570)이 노출된 부분에서 선택적으로 금속막이 성장하여 제2 금속층(575)이 형성될 수 있다. 제2 금속층(575)은 구리(Cu)를 포함하는 물질로 이루어질 수 있고, 제2 접속 금속층(580)은 은(Ag), 주석(Sn)을 포함하는 물질로 이루어질 수 있다.
도 14를 참조하면, 마스크 패턴(565, 도 10 참조)을 제거한다. 그러면 마스크 패턴(565)에 의해 덮여 있던 부분의 제2 시드 금속층이 노출된다. 계속해서 노출된 부분의 제2 시드 금속층을 제거하는 식각 공정을 수행하여 제2 시드 금속 패턴(571)을 형성한다. 식각 공정은 제2 금속층(575) 및 제2 접속 금속층(580)이 덮여 있는 부분을 제외한 나머지 부분의 제2 시드 금속층을 제거하도록 진행할 수 있다. 그러면 제2 시드 금속 패턴(571), 제2 금속층(575) 및 제2 접속 금속층(580)으로 이루어진 후면 범프(585)가 형성된다.
후면 범프(585)는 관통 전극(520)들 가운데 짝수 번째 관통 전극(520y)의 제2 단부 표면(520b)에 전기적으로 연결된다. 이와 같이, 후면 범프(585)가 짝수 번째 관통 전극(520y)의 위에만 연결됨에 따라, 후면 범프(585)들 사이에 배치된 홀수 번째 관통 전극(520x)의 제2 단부 표면(520b)이 노출될 수 있다. 이에 따라, 인접하는 후면 범프(585)들 사이에는 소정 간격의 제2 공간(S2)이 확보될 수 있다.
이러한 공정 단계를 진행함에 따라, 반도체 기판(500)의 제1 면(500a) 상에는 홀수 번째 관통 전극(520x)과 전기적으로 연결된 전면 범프(560)가 배치되고, 반도체 기판(500)의 제2 면(500b) 상에는 짝수 번째 관통 전극(520y)의 제2 단부 표면(520b)에 연결된 후면 범프(585)가 배치되어 있는 제1 반도체 칩(C1)이 구성될 수 있다. 여기서 반도체 기판(500)의 제1 면(500a) 상에 전면 범프(560)가 형성되어 있는 부분에서의 반도체 기판(500)의 제2 면(500b)에는 후면 범프(585)가 형성되어 있지 않고, 반대로 제2 면(500a) 상에 후면 범프(585)가 형성되어 있는 부분의 제1 면(500a) 상에는 전면 범프(560)가 형성되어 있지 않다.
한편, 본 발명의 실시예에서는 전면 범프(560)를 형성한 다음에 후면 범프(585)를 형성하는 공정 방식으로 설명하였으나, 이에 제한되는 것은 아니다. 예를 들어, 반도체 기판(500)의 제1 면(500a) 및 제2 면(500b) 상에 시드 금속층을 형성한 다음, 전면 범프(560) 및 후면 범프(585)가 형성될 위치를 지정하는 마스크 패턴을 형성하고, 제1 금속층, 제1 접속 금속층, 제2 금속층, 제2 접속 금속층을 전해 도금 방식으로 형성한 다음, 마스크 패턴을 제거한다. 그러면 반도체 기판(500)의 제1 면(500a) 및 제2 면(500b) 상에 전면 범프(560) 및 후면 범프(585)가 형성될 수 있다. 또한, 후면 범프(585)를 형성한 다음에, 홀수 번째 관통 전극(520x)의 제2 단부 표면(520b)의 노출 표면에 확산 방지 패턴(미도시함)을 추가로 형성할 수 있다. 반도체 기판(500)의 제2 면(500b) 상에 형성되는 확산 방지 패턴은 제1 면(500a) 상에 형성된 확산 방지 패턴(539)과 동일한 물질, 예를 들어, 니켈(Ni)을 포함하여 형성할 수 있다.
도 15를 참조하면, 제2 반도체 칩(C2)을 준비한다. 제2 반도체 칩(C2)의 제조 공정은 전술한 제1 반도체 칩(C1)의 제조 공정과 동일하며, 이에 제조 공정에 대한 설명은 생략하기로 한다. 제2 반도체 칩(C2)은 제1 면(600a)과 제1 면(600a)과 대향하는 제2 면(600c)을 포함하는 반도체 기판(600)과, 반도체 기판(600)을 관통하는 복수 개의 관통 전극(620)과, 반도체 기판(600)의 제1 면(600a)에서 홀수 번째 관통 전극(620x)에 연결된 전면 범프(670)와, 반도체 기판(600)의 제2 면(600b)에서 짝수 번째 관통 전극(620y)의 노출면에 연결된 후면 범프(685)을 포함하여 구성될 수 있다.
제2 반도체 칩(C2)의 반도체 기판(600)의 제1 면(600a) 상에는 제1 콘택 패드(635a) 및 제2 콘택 패드(635b)를 포함하는 콘택 패드(635)가 구비된 절연층(630)이 배치되어 있고, 전면 범프(670)는 제1 콘택 패드(635a)와 연결되어 홀수 번째 관통 전극(620x)과 전기적으로 연결될 수 있다. 여기서 전면 범프(670)는 제1 시드 금속패턴(641), 제1 금속층(650) 및 제1 접속 금속층(655)이 적층된 구조로 이루어지며, 후면 범프(685)는 제2 시드 금속패턴(671), 제2 금속층(675) 및 제2 접속 금속층(680)이 적층된 구조로 이루어질 수 있다. 전면 범프(670)는 홀수 번째 관통 전극(620x)에만 선택적으로 배치됨에 따라, 인접하는 전면 범프(670)들 사이에 소정 간격의 제1 공간(S3)이 확보될 수 있다. 또한, 제2 반도체 칩(C2)의 후면 범프(685)는 짝수 번째 관통 전극(620y)에만 선택적으로 배치됨에 따라, 인접하는 후면 범프(685)들 사이에 소정 간격의 제2 공간(S4)이 확보될 수 있다.
다음에 제1 반도체 칩(C1) 상에 제2 반도체 칩(C2)을 배치한다. 제2 반도체 칩(C2)은 리세스된 제2 면(600c)이 제1 반도체 칩(C1)의 제1 면(500a)과 마주보도록 배치한다. 그러면 제2 반도체 칩(C2)의 리세스된 제2 면(600c) 방향에서 홀수 번째 관통 전극(620x)의 노출된 제2 단부 표면(620b)은 제1 반도체 칩(C1)의 전면 범프(560)과 마주보고, 제2 반도체 칩(C2)의 후면 범프(685)는 제1 반도체 칩(C1)의 제2 콘택 패드(535b)와 마주보게 배치된다. 다시 말해, 제1 반도체 칩(C1)의 전면 범프(560)들 사이에 배치된 제1 공간(S1) 사이에 제2 반도체 칩(C2)의 후면 범프(685)가 위치하게 된다.
그리고 도 16에 도시한 바와 같이, 제1 반도체 칩(C1)과 제2 반도체 칩(C2)을 접합시킨다. 그러면 제1 반도체 칩(C1)의 전면 범프(570)는 제2 반도체 칩(C2)의 홀수 번째 관통 전극(620y)의 제2 단부 표면(620b)에 접합되고, 제2 반도체 칩(C2)의 후면 범프(685)는 제1 반도체 칩(C1)의 확산 방지 패턴(539)에 접합된 구조로 형성될 수 있다. 이러한 확산 방지 패턴(539)이 사이에 배치됨에 따라, 제2 반도체 칩(C2) 후면 범프(685)의 솔더로 이루어진 제2 접속 금속층(680)은 제1 반도체 칩(C1)의 관통 전극(620y)의 구리(Cu)와 직접 접합되는 것을 방지할 수 있다.
본 기술에 따른 반도체 소자는 범프 구조물이 홀수 번째 관통 전극 또는 짝수 번째 관통 전극에 하나씩 연결함에 따라, 전면 범프들 사이에 습식 식각 공정에 필요한 공간을 확보할 수 있어 불필요한 영역의 시드 금속층을 균일하게 제거할 수 있는 이점이 있다. 또한, 관통 전극의 구리와 솔더가 직접 접합되는 것을 방지하여 관통 전극의 구리 성분이 확산되는 것을 방지할 수 있다.
다음에, 본 기술의 적층형 반도체 패키지를 설명한다. 본 기술의 적층형 반도체 패키지는 하나 이상의 반도체 칩이 적층된 구조일 수 있으며, 이하에서는 예시적으로 네 개의 반도체 칩이 적층된 구조를 설명하기로 한다.
도 17은 본 기술의 실시예에 따른 관통 전극을 갖는 반도체 소자를 이용하여 제조된 반도체 패키지를 나타내보인 도면이다.
도 17을 참조하면, 본 발명의 반도체 패키지는 패키지 기판(800) 상에 적어도 2개 이상의 반도체 칩들(700-1, 700-2, 700-3, 700-4)이 적층된 구조를 포함할 수 있다. 반도체 칩들(700-1, 700-2, 700-3, 700-4)은 제1 반도체 칩(700-1), 제2 반도체 칩(700-2), 제3 반도체 칩(700-3) 및 제4 반도체 칩(700-4)을 포함하며, 수직 방향으로 적층될 수 있다. 가장 하부에 위치한 제4 반도체 칩(700-4)은 연결 부재(750)를 통해 패키지 기판(800)의 패드(805)상에 부착될 수 있다. 또한, 도시하지는 않았지만, 패키지 기판(800)은 다수의 배선들을 포함하여 형성될 수 있다.
반도체 칩들(700-1, 700-2, 700-3, 700-4)은 각각 관통 전극(720-1, 720-2, 720-3, 720-4)이 배치된 반도체 기판(705-1, 705-2, 705-3, 705-4)의 적어도 일면에서 관통 전극(720-1, 720-2, 720-3, 720-4)과 전기적으로 연결되는 전면 범프(745-2, 745-3, 745-4) 또는 후면 범프(731-1, 731-2, 731-3)가 배치되는 구조를 포함한다. 관통 전극(720-1, 720-2, 720-3, 720-4)의 일 단부 표면은 콘택 패드(715-1, 715-2, 715-3, 715-4)에 전기적으로 연결된 구조로 형성될 수 있다. 콘택 패드(715-1, 715-2, 715-3, 715-4)는 홀수 번째 관통 전극에 연결된 제1 콘택 패드(715a-2, 715a-3, 715a-4) 및 짝수 번째 관통 전극에 연결된 제2 콘택 패드(715b-2, 715b-3, 715b-4)가 교번하여 배치된 구조로 형성된다. 여기서 도면에서 미설명된 부분은 콘택 패드들 사이를 절연시키는 절연층(710-1, 710-2, 710-3, 710-4) 및 밀봉재(810)이다.
관통 전극(720-1, 720-2, 720-3, 720-4)과 전기적으로 연결되는 전면 범프(745-2, 745-3, 745-4)는 제1 금속층(735-2, 735-3, 735-4) 및 제1 금속 접속층(740-2, 740-3, 740-4)이 적층된 구조로 이루어질 수 있다. 또한, 후면 범프(731-1, 731-2, 731-3)는 제2 금속층(725-1, 725-2, 725-3) 및 제2 금속 접속층(730-1, 730-2, 730-3)이 적층된 구조로 이루어질 수 있다.
본 발명의 반도체 패키지는 하부 반도체 칩의 전면 범프들 사이에 상부 반도체 칩의 후면 범프들이 배치된 구조로 형성될 수 있다. 예를 들어, 제3 반도체 칩(700-3)의 관통 전극(720-3)은 제1 콘택 패드(715a-3) 및 제2 콘택 패드(715b-3)를 포함하는 콘택 패드(715-3)와 연결되어 있다. 여기서 제3 반도체 칩(700-3)의 전면 범프(745-3)는 홀수 번째 관통 전극에 연결된 제1 콘택 패드(715a-3) 상에 연결된다. 제3 반도체 칩(700-3)의 제2 콘택 패드(715b-3)에는 제3 반도체 칩(700-3)의 상부에 배치된 제2 반도체 칩(700-2)의 후면 범프(731-2)가 연결된다. 그리고 제3 반도체 칩(700-3)의 전면 범프(745-3)가 연결된 관통 전극(720-2)의 타 단부 표면에는 제4 반도체 칩(700-4)의 전면 범프(745-4)가 전기적으로 연결될 수 있다.
100, 200, 300, 400 : 기판
120, 220, 320, 420 : 관통 전극
135a, 235a, 335a, 435a : 제1 콘택 패드
135b, 235b, 335b, 435b : 제2 콘택 패드
150, 250, 350, 450 : 전면 범프
170, 270 : 후면 범프

Claims (39)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제1 면 및 이에 대향하는 제2 면을 갖는 제1 기판, 상기 제1 기판을 관통하고 소정 간격만큼 서로 이격하여 배치된 복수 개의 제1 관통 전극들; 상기 제1 면에서 상기 제1 관통 전극들 중 홀수 번째 제1 관통 전극에 연결된 제1 전면 범프; 및 상기 제2 면에서 짝수 번째 제1 관통 전극에 연결된 제1 후면 범프를 포함하는 제1 반도체 칩;
    제1 면 및 이에 대향하는 제2 면을 갖는 제2 기판, 상기 제2 기판을 관통하고 소정 간격만큼 서로 이격하여 배치된 복수 개의 제2 관통 전극들; 상기 제2 기판의 제1 면에서 상기 제2 관통 전극들 중 홀수 번째 제2 관통 전극에 연결된 제2 전면 범프; 및 상기 제2 기판의 제2 면에서 짝수 번째 제2 관통 전극에 연결된 제2 후면 범프를 포함하는 제2 반도체 칩; 및
    상기 제1 기판의 제2 면과 제2 기판의 제1 면이 서로 마주보게 적층된 반도체 패키지.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1 반도체 칩의 상기 제1 후면 범프는 상기 제2 관통 전극의 일 단부에 전기적으로 연결되고, 상기 제2 반도체 칩의 상기 제2 전면 범프는 상기 제1 관통 전극의 일 단부에 전기적으로 연결된 반도체 패키지.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1 전면 범프는 상기 홀수 번째 제1 관통 전극과 전기적으로 연결되는 제1 금속층 및 상기 제1 금속층을 통해 상기 제1 관통 전극과 전기적으로 연결되는 제1 접속 금속층을 포함하는 반도체 패키지.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제2 후면 범프는 상기 짝수 번째 제2 관통 전극과 전기적으로 연결되는 제2 금속층 및 상기 제2 금속층을 통해 상기 제2 관통 전극과 전기적으로 연결되는 제2 접속 금속층을 포함하는 반도체 패키지.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 반도체 칩의 상기 제1 전면 범프는 상기 제1 접속 금속층을 통해 상기 제2 반도체 칩과 접하고, 제2 반도체 칩의 상기 제2 후면 범프는 상기 제2 접속 금속층을 통해 상기 제1 반도체 칩과 접하는 반도체 패키지.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 반도체 칩의 상기 제1 전면 범프는 상기 제1 접속 금속층을 통해 상기 제2 관통 전극의 일 단부와 접하고, 상기 제2 반도체 칩의 상기 제2 후면 범프는 상기 제2 접속 금속층을 통해 상기 제1 관통 전극의 일 단부와 접하는 반도체 패키지.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1 기판 및 제2 기판의 상기 제1 면은 활성 영역이 존재하는 전면부이고, 상기 제2 면은 전면부에 대향하는 후면부이며,
    상기 제1 기판 또는 제2 기판은 각각의 상기 전면부 상에 전도성 물질로 이루어진 콘택 패드가 구비된 절연층을 더 포함하고,
    상기 제1 반도체 칩의 제1 전면 범프 및 제2 반도체 칩의 제2 전면 범프는 상기 콘택 패드 위에 배치된 반도체 패키지.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 콘택 패드는 각각의 제1 또는 제2 반도체 칩에서 짝수 번째 관통 전극과 전기적으로 연결되는 제1 콘택 패드 및 홀수 번째 관통 전극과 전기적으로 연결되는 제2 콘택 패드가 교번하여 배치된 반도체 패키지.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1 반도체 칩 또는 제2 반도체 칩은 각각의 콘택 패드의 상부에 배치된 제1 확산 방지 패턴을 더 포함하는 반도체 패키지.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 제2 반도체 칩의 상기 제2 후면 범프는 상기 제2 접속 금속층을 통해 상기 제1 반도체 칩의 제1 확산 방지 패턴과 접하는 반도체 패키지.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1 및 제 2 반도체 칩은 각각의 상기 제2 면에서 홀수 번째 관통 전극의 일 단부 표면 상에 제2 확산 방지 패턴을 더 포함하여 형성된 반도체 패키지.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1 반도체 칩의 상기 제1 전면 범프는 상기 제1 접속 금속층을 통해 상기 제2 반도체 칩의 제2 확산 방지 패턴과 접하는 반도체 패키지.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 제1 확산 방지 패턴은 니켈(Ni)을 포함하여 형성된 반도체 패키지.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제2 확산 방지 패턴은 니켈(Ni)을 포함하여 형성된 반도체 패키지.
  25. 제1 기판의 제1 면과 제2 면 사이를 관통하는 복수 개의 제1 관통 전극들; 상기 제1 면에서 상기 제1 관통 전극들 중 홀수 번째 제1 관통 전극에 연결된 제1 전면 범프를 포함하는 제1 반도체 칩;
    제2 기판의 제1 면과 제2 면 사이를 관통하는 복수 개의 제2 관통 전극들; 상기 제2 기판의 제1 면에서 상기 제2 관통 전극들 중 짝수 번째 제2 관통 전극에 연결된 제2 전면 범프를 포함하는 제2 반도체 칩; 및
    상기 제1 반도체 칩의 제1 기판의 제1 면과 상기 제2 반도체 칩의 제2 기판의 제1 면이 서로 마주보게 접합된 반도체 패키지.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제25항에 있어서,
    상기 제1 전면 범프는 상기 제1 관통 전극과 전기적으로 연결되는 제1 금속층 및 상기 제1 금속층을 통해 상기 제1 관통 전극과 전기적으로 연결되는 제1 접속 금속층을 포함하며,
    상기 제2 전면 범프는 상기 제2 관통 전극과 전기적으로 연결되는 제2 금속층 및 상기 제2 금속층을 통해 상기 제2 관통 전극과 전기적으로 연결되는 제2 접속 금속층을 포함하는 반도체 패키지.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 제1 반도체 칩의 상기 제1 전면 범프는 상기 제1 접속 금속층을 통해 상기 제2 반도체 칩과 접하고, 제2 반도체 칩의 상기 제2 전면 범프는 상기 제2 접속 금속층을 통해 상기 제1 반도체 칩과 접하는 반도체 패키지.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제25항에 있어서,
    상기 기판의 제1 면은 활성 영역이 존재하는 전면부이고, 상기 제2 면은 상기 제1 면에 반대되는 후면부이며,
    상기 제1 기판 또는 제2 기판은 상기 제1 면 상부에 전도성 물질로 이루어진 콘택 패드가 구비된 절연층을 각각 더 포함하고, 상기 제1 전면 범프 또는 제2 전면 범프는 상기 콘택 패드 위에 배치된 반도체 패키지.
  29. 패키지 기판;
    상기 패키지 기판 상에 배치되고, 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 기판, 상기 기판을 관통하는 복수 개의 관통 전극들; 상기 제1 면에서 상기 관통 전극들 중 홀수 번째 관통 전극의 일 단부에 연결된 전면 범프; 및 상기 제2 면에서 상기 관통 전극들 중 짝수 번째 관통 전극의 타 단부에 연결된 후면 범프를 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 상부에 접합된 적어도 하나 이상의 반도체 칩들을 구비하며,
    상기 반도체 칩들은 상기 전면 범프와 연결되어 있지 않은 관통 전극들의 일 단부에 연결되는 반도체 패키지.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 전면 범프는 상기 홀수 번째 관통 전극과 전기적으로 연결되는 제1 금속층 및 상기 제1 금속층을 통해 상기 관통 전극과 전기적으로 연결되는 제1 접속 금속층을 포함하며,
    상기 후면 범프는 상기 짝수 번째 관통 전극과 전기적으로 연결되는 제2 금속층 및 상기 제2 금속층을 통해 상기 관통 전극과 전기적으로 연결되는 제2 접속 금속층을 포함하는 반도체 패키지.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 기판의 제1 면은 활성 영역이 존재하는 전면부이고, 상기 제2 면은 상기 제1 면에 반대되는 후면부이며,
    상기 기판은 상기 제1 면 상부에 전도성 물질로 이루어진 콘택 패드가 구비된 절연층을 각각 더 포함하고, 상기 전면 범프는 상기 콘택 패드 위에 배치된 반도체 패키지.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 전면 범프는 상기 관통 전극과 전기적으로 연결되는 제1 금속층 및 상기 제1 금속층을 통해 상기 관통 전극과 전기적으로 연결되는 제1 접속 금속층을 포함하는 반도체 패키지.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107923987B (zh) * 2015-09-08 2020-05-15 深圳帧观德芯科技有限公司 用于制作x射线检测器的方法
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
KR102530754B1 (ko) * 2018-08-24 2023-05-10 삼성전자주식회사 재배선층을 갖는 반도체 패키지 제조 방법
US10971409B2 (en) 2018-12-27 2021-04-06 Micron Technology, Inc. Methods and systems for measuring semiconductor devices
JP7175187B2 (ja) * 2018-12-28 2022-11-18 株式会社荏原製作所 めっき方法
US11239204B2 (en) 2019-11-25 2022-02-01 Sandisk Technologies Llc Bonded assembly containing laterally bonded bonding pads and methods of forming the same
KR20220016365A (ko) * 2020-07-30 2022-02-09 삼성전자주식회사 반도체 패키지

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004087992A (ja) * 2002-08-28 2004-03-18 Kyocera Corp 積層型電子部品の製法
JP2009239185A (ja) 2008-03-28 2009-10-15 Toppan Printing Co Ltd ビルドアップ多層配線基板およびその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2953424B2 (ja) * 1997-03-31 1999-09-27 日本電気株式会社 フェイスダウンボンディング用リードフレーム
JP3920399B2 (ja) * 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
JP3777840B2 (ja) * 1998-12-03 2006-05-24 ソニー株式会社 半導体装置の実装方法
US20060125092A1 (en) * 2000-07-18 2006-06-15 Marshall Paul N High density integrated circuit package architecture
JP4528715B2 (ja) * 2005-11-25 2010-08-18 株式会社東芝 半導体装置及びその製造方法
US7994622B2 (en) * 2007-04-16 2011-08-09 Tessera, Inc. Microelectronic packages having cavities for receiving microelectric elements
US8044497B2 (en) * 2007-09-10 2011-10-25 Intel Corporation Stacked die package
JP5372382B2 (ja) * 2008-01-09 2013-12-18 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US20100065949A1 (en) * 2008-09-17 2010-03-18 Andreas Thies Stacked Semiconductor Chips with Through Substrate Vias
US8698276B2 (en) * 2009-07-10 2014-04-15 Hynix Semiconductor Inc. Semiconductor device having a plurality of repair fuse units
JP2011029535A (ja) * 2009-07-29 2011-02-10 Elpida Memory Inc 半導体装置
JP2011061004A (ja) * 2009-09-10 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
JP4472023B1 (ja) * 2009-12-11 2010-06-02 有限会社ナプラ 電子デバイス用基板、電子デバイス用積層体、電子デバイス及びそれらの製造方法
KR101703747B1 (ko) * 2009-12-30 2017-02-07 삼성전자주식회사 적층 구조의 반도체 칩들을 구비하는 반도체 메모리 장치, 반도체 패키지 및 시스템
KR101095373B1 (ko) * 2010-04-22 2011-12-16 재단법인 서울테크노파크 장벽층을 갖는 범프를 포함하는 반도체칩 및 그 제조방법
US8080445B1 (en) * 2010-09-07 2011-12-20 Stats Chippac, Ltd. Semiconductor device and method of forming WLP with semiconductor die embedded within penetrable encapsulant between TSV interposers
US20120193788A1 (en) * 2011-01-31 2012-08-02 Advanced Micro Devices, Inc. Stacked semiconductor chips packaging
KR20130042938A (ko) * 2011-10-19 2013-04-29 에스케이하이닉스 주식회사 반도체 칩, 이를 포함하는 반도체 패키지 및 적층형 반도체 패키지 제조방법
JP2013138177A (ja) * 2011-11-28 2013-07-11 Elpida Memory Inc 半導体装置の製造方法
US9240381B2 (en) * 2013-09-24 2016-01-19 Nanya Technology Corporation Chip package and method for forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004087992A (ja) * 2002-08-28 2004-03-18 Kyocera Corp 積層型電子部品の製法
JP2009239185A (ja) 2008-03-28 2009-10-15 Toppan Printing Co Ltd ビルドアップ多層配線基板およびその製造方法

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