CN106206417B - 半导体器件的制造方法 - Google Patents

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Abstract

本发明的实施方式提供一种动作特性稳定的半导体器件的制造方法。本实施方式的半导体器件的制造方法包含如下步骤：在所述半导体基板内形成从与所述第1面为相反侧的所述半导体基板的第2面朝向所述第1面并到达至所述第1绝缘层的第1开口部；形成所述第1开口部后，在含有氢气的第1气体氛围中执行第1退火处理；在所述第1开口部内的所述半导体基板的侧壁上形成第2绝缘层；介隔所述第1开口部在所述第1绝缘层内形成到达至所述导电层的第2开口部；以及在所述第1及第2开口部内形成连接于所述导电层的第1通孔。

Description

半导体器件的制造方法
相关申请
本申请享受以日本专利申请2015-110739号(申请日：2015年5月29日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体器件的制造方法。
背景技术
近年来，为了在封装基板上以高密度安装半导体器件(半导体芯片)，而对半导体器件应用硅穿孔(TSV，Through Silicon Via)方式的贯通电极。
发明内容
本发明的实施方式提供一种高可靠性的半导体器件的制造方法。
实施方式的半导体器件的制造方法包含如下步骤：在包含硅的半导体基板的第1面侧形成第1绝缘层；在所述第1绝缘层上形成导电层；在所述半导体基板内形成从与所述第1面为相反侧的所述半导体基板的第2面朝向所述第1面并到达至所述第1绝缘层的第1开口部；形成所述第1开口部后，在含有氢气的第1气体氛围中，执行第1退火处理；在所述第1开口部内的所述半导体基板的侧壁上形成第2绝缘层；介隔所述第1开口部在所述第1绝缘层内形成到达至所述导电层的第2开口部；及在所述第1及第2开口部内形成连接于所述导电层的第1通孔。
附图说明
图1是用来对实施方式的半导体器件进行说明的示意图。
图2是用来对实施方式的半导体器件进行说明的示意图。
图3是用来对实施方式的半导体器件进行说明的俯视图。
图4是用来对实施方式的半导体器件进行说明的剖视图。
图5是表示第1实施方式的半导体器件的制造方法的一步骤的剖视步骤图。
图6是表示第1实施方式的半导体器件的制造方法的一步骤的剖视步骤图。
图7是表示第1实施方式的半导体器件的制造方法的一步骤的剖视步骤图。
图8是表示第1实施方式的半导体器件的制造方法的一步骤的剖视步骤图。
图9是表示第1实施方式的半导体器件的制造方法的一步骤的剖视步骤图。
图10是表示第1实施方式的半导体器件的制造方法的一步骤的剖视步骤图。
图11是表示第1实施方式的半导体器件的制造方法的一步骤的剖视步骤图。
图12(a)及(b)是用来对本实施方式的半导体器件的制造方法的效果进行说明的图。
图13是表示第2实施方式的半导体器件的制造方法的一步骤的剖视步骤图。
图14是表示第3实施方式的半导体器件的制造方法的一步骤的剖视步骤图。
具体实施方式
以下，一边参照附图，一边对本实施方式详细地进行说明。在以下的说明中，对具有相同的功能及构成的要素标注相同的符号。
[实施方式]
参照图1至图13，对实施方式的半导体器件及半导体器件的制造方法进行说明。
(1)第1实施方式
参照图1至图11，对第1实施方式的半导体器件及半导体器件的制造方法进行说明。
(a)构成例
图1是用来对第1实施方式的半导体器件进行说明的概略图。
如图1所示，存储器件(存储器***)5包含半导体存储器50及存储器控制器55。
存储器件5经由接口(主机接口)而与存储器件5的外部的主机器件(未图示)结合。
根据主机器件的要求，在半导体存储器50与存储器控制器55之间传输数据。半导体存储器50的动作由存储器控制器55控制。存储器控制器55根据来自主机器件的要求，将用来控制半导体存储器50的动作的指令及控制信号输出至半导体存储器50。半导体存储器50将半导体存储器50的动作状况通知给存储器控制器55。
在存储器件5中，半导体存储器50及存储器控制器55设置在封装基板500上。
半导体存储器(以下，也称为存储器封装或封装器件)50在一个封装内包含多个半导体器件(半导体芯片)1。
各半导体器件1包含电路区900与外部连接端子区909。在图1中，外部连接端子区909设置在电路区900与芯片的端部之间。但是，外部连接端子区909也可以设置在两个电路区900之间。
在电路区900内设置着半导体集成电路(存储器电路)。
在外部连接端子区909内设置着多个外部连接端子58。外部连接端子58是用来输入输出数据的端子、用来输入输出各种控制信号的端子等。
在半导体存储器50中，多个半导体器件1积层在相对于封装基板500的表面垂直的方向上。以在半导体器件1的积层体中上层的半导体器件(半导体芯片)1的外部连接端子区909与下层的半导体器件1的外部连接端子区909重叠的方式，将多个半导体器件1设置在封装基板500上。
例如，外部连接端子58包含设置在半导体芯片1的正面及背面的凸块18及贯通通孔17。凸块(或焊垫)18是经由半导体芯片1内的配线及TSV方式的贯通通孔17而连接于半导体集成电路。
另外，在图1中，为了简化说明，而图示外部连接端子58沿着半导体芯片1的一边设置的例子。但是，外部连接端子58也可以沿着半导体芯片1的多条边设置。
半导体器件1的外部连接端子58是经由封装基板500上(或封装基板500的内部)的配线590而连接于存储器控制器55的外部连接端子。由此，半导体存储器50(半导体器件1)及存储器控制器55执行数据及各种控制信号的收发。
图2是示意性地表示实施方式的半导体器件的构造例的剖视图。另外，在图2中，抽取本实施方式中的半导体器件的主要部分而加以表示。
半导体基板11例如为硅基板。半导体基板11的厚度例如处于30μm～50μm的范围内。
在半导体基板11的正面FS侧，在电路区900内设置着半导体集成电路。半导体器件1例如为与非(NAND，Not AND)型闪存。在半导体器件1为NAND型闪存的情况下，存储器单元阵列100及多个电路(以下，称为周边电路)101作为半导体集成电路而设置在半导体基板11上。
在存储器单元阵列100及周边电路101内，元件设置在由元件分离绝缘膜19划分的有源区(active region)内。
存储器单元阵列100包含一个以上的存储器单元MC。存储器单元MC包含电荷存储层21及控制栅极电极23。电荷存储层21是介隔半导体基板11的正面FS上的隧道绝缘膜20而设置在半导体基板11的上方。在电荷存储层21与控制栅极电极23之间设置着阻挡绝缘层22。
例如，电荷存储层21包含浮栅电极(例如多晶硅层)及电荷捕获膜(例如氮化硅膜)的至少一者。控制栅极电极23例如具有从金属的单层构造、导电性化合物的单层构造、及金属与导电性化合物的积层构造等中选择的一个。例如，用于控制栅极电极23的材料为钨(W)、硅化镍(NSi)等。控制栅极电极23也可以在硅化物(或金属)与阻挡绝缘层22之间包含掺杂多晶硅层。
存储器单元阵列100包含选择晶体管ST。选择晶体管ST由与存储器单元MC共通的步骤形成，具有与存储器单元MC类似的构造。但是，在选择晶体管ST中，经由设置在阻挡绝缘层22A内的开口部，将导电层(栅极电极层)23A连接于栅极绝缘膜20A上的层21A。
周边电路101控制存储器单元阵列100的动作。周边电路101包含多个场效应晶体管Tr。场效应晶体管Tr具有与选择晶体管ST类似的构造。
晶体管Tr包含半导体基板11的正面FS上的栅极绝缘膜29、栅极绝缘膜29上的第1层21T、第1层21T上方的第2层23T、及源极/漏极区域24T。例如，在第1层21T与第2层23T之间设置着具有开口部的绝缘层22T。
晶体管Tr例如由与存储器单元MC及选择晶体管ST共通的步骤同时形成。但是，晶体管Tr也可以由与存储器单元阵列100内的元件MC、ST不同的步骤形成。例如，栅极绝缘膜29由与选择晶体管ST的栅极绝缘膜不同的步骤形成。
在电路区900及外部连接端子区909，在半导体基板11的正面FS上设置着多层配线构造的层间绝缘膜14及配线85(85A、85B、85C、85D)。在层间绝缘膜14上设置着第1钝化层(例如氮化硅层)91及第2钝化层(例如聚酰亚胺层)92。
层间绝缘膜14具有多层绝缘膜(例如氮化硅膜及氧化硅膜)的积层构造。在层间绝缘膜14的各层(配线电平)内分别设置着配线85。互不相同的配线电平的配线85通过通孔插塞VP而相互连接。例如，配线85为包含铝(Al)、钨(W)或铜(Cu)的金属层。半导体基板11上的元件MC、ST、Tr经由接触插塞CP而连接于配线85A。
由此，半导体基板11上的多个元件(电路)相互连接，而形成具有所期望的功能的半导体集成电路(此处为NAND型闪存)。这样一来，电路区900内的半导体集成电路包含多个元件MC、ST、Tr及各种配线85、CP、VP。
在半导体基板11的外部连接端子区909内，在半导体基板11的正面FS侧及半导体基板11的背面BS侧设置着作为外部连接端子的凸块18(18A、18B)。
在本实施方式中，半导体基板11的正面FS为设置着存储器单元MC等元件的面(元件形成面)。半导体基板11的背面BS为半导体基板11的与正面FS为相反侧的面。在相对于半导体基板11的正面FS垂直的方向上，半导体基板11的背面BS与半导体基板11的正面FS对向。另外，在不区别半导体基板的正面与背面的情况下，将半导体基板的正面(或背面)称为半导体基板的主面。
在半导体基板11的正面FS侧，正面凸块(正面电极)18A设置在钝化层92上。正面凸块18A经由配线85及插塞VP、CP而连接于电路区900内的元件。
例如，正面凸块18A为使用镍(Ni)、铜(Cu)、金(Au)、锡(Sn)、及锡合金中的一种材料的单层构造。或者，正面凸块也可以是使用Ni、Cu、Au、Sn及Sn合金中的多种材料的积层构造。
在半导体基板11的背面BS侧，设置着TSV方式的外部连接端子。
在半导体基板11内设置着贯通通孔(TSV方式)17。贯通通孔17埋入在半导体基板11内的导孔VH1内。贯通通孔17从半导体基板11的背面BS朝向半导体基板11的正面FS延伸。贯通通孔17到达至半导体基板11的正面侧的部件(导电层13、配线85或接触插塞CP)。绝缘层15设置在半导体基板11与贯通通孔17之间。
背面凸块(背面电极)18B设置在半导体基板11的背面BS侧。背面凸块18B设置在半导体基板11内的贯通通孔17上。背面凸块18B经由贯通通孔17而连接于半导体基板11的正面侧的部件(导电层13、配线85、接触插塞CP、及正面凸块18A)。
另外，背面凸块18B连接于其他半导体芯片的外部连接端子(例如正面凸块18A)。
例如，背面凸块18B与正面凸块18A同样地，为使用Ni、Cu、Au、Sn、及锡合金中的一种材料的单层构造、或使用Ni、Cu、Au、Sn及Sn合金中的多种材料的积层构造。
在半导体基板11的背面BS上设置着第3钝化层(绝缘层)16。钝化层16将背面凸块18B与半导体基板11绝缘。钝化层16例如为氧化硅膜、氮化硅膜、或氧化硅与氮化硅的积层膜。
例如，在半导体基板11的正面侧的外部连接端子区909内设置着环状的绝缘层12。绝缘层12在背面钻孔(BSV，Back Side Via)工艺中作为在半导体基板11内形成导孔VH1时的蚀刻阻挡层发挥功能。
参照图3及图4，对图1的半导体器件的贯通通孔(贯通电极)的构造例更具体地进行说明。图3及图4表示本实施方式的半导体器件的贯通通孔的构造的一例。图4是沿着图3的IV-IV线的剖视图。
在半导体基板11的正面FS侧，设置着具有开口部Z1的绝缘层12、及绝缘层12的开口部Z1上的导电层13。
绝缘层12具有第1开口部Z1。
如图3所示，例如，绝缘层12及其开口部Z1从相对于半导体基板11的主面(正面/背面)垂直的方向观察时具有圆形的平面形状。绝缘层12具有圆形的环状构造。但是，绝缘层12及开口部Z1的平面形状也可以为多边形状(例如四边形状、八边形状)或椭圆形状。
绝缘层12例如为氧化硅层。绝缘层12的厚度为0.3μm左右。绝缘层12包含与元件分离绝缘膜19相同的材料。绝缘层12例如与元件分离绝缘膜19同时形成。
导电层13例如配置在绝缘层12的开口部Z1上方。导电层13成为贯通通孔17(及背面凸块18B)的连接对象。导电层13经由半导体基板11的正面FS侧的配线85及通孔插塞VP等而连接于正面凸块18A或半导体集成电路。导电层13被层间绝缘膜14覆盖。
导电层13具有包含金属层及导电性化合物层的至少一者的单层构造。例如，导电层13包含钨(W)或硅化镍(NiSi)。导电层13也可以为包含金属层及导电性化合物层(例如硅化物层)的积层构造。另外，导电层13可以为例如包含掺杂多晶硅层的积层构造。
导电层13例如与晶体管Tr的栅极电极23T(存储器单元MC的控制栅极电极23)同时形成。因此，具有导电层13的部分包含与晶体管Tr的栅极电极23T相同的材料。
贯通通孔17通过绝缘层12的开口部Z1内，从半导体基板11的背面BS侧到达至正面FS侧。贯通通孔17连接于导电层13。
例如，贯通通孔17也可以具有积层构造。
积层构造的贯通通孔17包含第1金属层170。积层构造的贯通通孔17在第1金属层170与绝缘层15之间包含第2金属层179。第2金属层179介隔绝缘层15而设置在导孔VH1(半导体基板11)的侧壁上。以下，将第2金属层179称为侧壁金属层179。例如，第2金属层179作为障壁金属发挥功能。
在绝缘层12的开口部Z1内，侧壁金属层179设置在绝缘层12的侧壁上。贯通通孔17的侧部也可以接触于绝缘层12的侧壁。另外，也可以在贯通通孔17与绝缘层12的侧壁之间设置绝缘层15。
金属层170例如为使用Ni或Cu中的至少一种材料的金属膜。侧壁金属层179例如为Ti、Cu及W中的至少一种材料的单层膜。但是，侧壁金属层179也可以是Ti、Cu、W中的多种材料的积层膜。
此外，也可以在贯通通孔17(例如金属层179)与导电层13之间设置掺杂多晶硅层。
半导体基板11与贯通通孔17之间的绝缘层15将贯通通孔17与半导体基板11分离。通过绝缘层15将半导体基板11与贯通通孔17绝缘。绝缘层15例如为氧化硅层。以下，为了使说明明确，而将绝缘层15称为间隔层(或间隔绝缘层)。
在本例中，贯通通孔17从相对于半导体基板11的主面垂直的方向观察时具有圆形的平面形状。
另外，贯通通孔17具有例如锥状的截面形状。关于相对于半导体基板11的主面平行的方向上的贯通通孔17的尺寸(例如直径)，例如，半导体基板11的背面侧的通孔17的尺寸大于半导体基板11的正面侧的通孔17的尺寸。
贯通通孔17在相对于半导体基板的主面垂直的方向上的半导体基板11的背面BS至绝缘层12的底部(绝缘层12的半导体基板的背面侧的面)为止的范围内具有尺寸W2。尺寸W2为开口部Z1的尺寸W1以上。例如，开口部Z1内的贯通通孔17的尺寸例如与开口部Z1的尺寸W1相等。
在本实施方式的半导体器件1中，如下述的半导体器件的制造方法那样，利用BSV工艺形成贯通通孔(TSV方式)17时，执行在氢气氛围中对导孔VH1内的半导体基板11的加工面(硅基板的侧壁)进行的退火处理、以及在氢气氛围中对间隔层(绝缘层)15进行的退火处理。
在本实施方式的半导体器件1中，通过氢气氛围中的退火处理，在导孔VH1内的半导体基板11与间隔层15的界面，半导体基板11中的硅的悬键(未键结键、表面能阶)与氢键结。
由此，在导孔VH1内间隔层15与半导体基板11的界面(因形成导孔而产生的半导体基板11的加工面)未活化。本实施方式的半导体器件能够抑制半导体基板11与间隔层15的界面处的硅的悬键捕获电洞或电子。
其结果，本实施方式的半导体器件1能够抑制因电洞或电子的捕获(固定电荷)所引起的贯通通孔17的电容成分(电容特性)的变动。
另外，通过对间隔层15进行退火处理，而将间隔层15所含的水分去除。此外，通过在氢气氛围中执行退火处理，间隔层(例如氧化硅层)15内的硅的悬键与氢键结。
由此，本实施方式的半导体器件能够抑制因间隔层15中所含的水分及悬键(及由悬键产生的固定电荷)所引起的贯通通孔的电容成分的变动。
此外，在本实施方式的半导体器件中，例如通过执行氢气氛围中的退火处理，介隔绝缘层15与贯通通孔17的侧面对向的半导体基板11内的区域119有时含有氢。在该情况下，半导体基板11包含不含氢的区域(以下，称为单晶硅区域)111、以及含氢的区域(以下，称为含氢区域)119。
如上所述，本实施方式的半导体器件1能够抑制贯通通孔的电容成分的变动，其结果，能够谋求半导体器件的动作的稳定化。
因此，本实施方式的半导体器件能够提供具有高可靠性的半导体器件。
(2)制造方法
参照图5至图11，对本实施方式的半导体器件的制造方法进行说明。另外，此处，除图5至图11以外，也适当利用图1至图4，对本实施方式的半导体器件的制造方法进行说明。
在本实施方式的半导体器件的制造方法中，在半导体基板11的正面侧，通过一般的前道工艺，在半导体基板11的电路区900及外部连接端子区909，依次形成半导体集成电路的元件及元件分离绝缘膜。
在电路区900内，在半导体集成电路为NAND型闪存的情况下，形成作为半导体集成电路的元件的存储器单元MC及各种晶体管ST、Tr、元件分离绝缘膜等。
例如，半导体基板11的正面侧的外部连接端子区909内的构成部件优选利用与对于电路区的制造步骤实质上共通的工艺形成。半导体基板11的正面侧的外部连接端子的构成部件以如下方式形成。
图5至图11表示本实施方式的半导体器件(例如，NAND型闪存)的制造方法中的贯通通孔(TSV方式)的形成步骤的剖视步骤图。
如图5所示，在外部连接端子区909内，在半导体基板11的正面上形成绝缘层(掩模层)70。在绝缘层70上形成光阻层71。
光阻层71通过光刻及蚀刻以具有圆形状的开口图案的方式被图案化。
将光阻层71用作掩模，通过各向异性蚀刻(例如反应离子蚀刻(RIE，Reactive IonEtching))，对绝缘层70及半导体基板11进行蚀刻。由此，在半导体基板11内形成在半导体基板11的正面FS侧具有圆形状的平面形状的沟槽X1。
另外，沟槽X1(光阻层71的开口图案)的平面形状也可以为多边形状(例如八边形状及四边形状)或椭圆形状等。
形成沟槽X1后，将光阻层71去除。
如图6所示，绝缘层(例如氧化硅层)12以将沟槽X1内填满的方式形成在半导体基板11内。绝缘层12例如利用旋涂式玻璃(SOG，Spin On Glasses)法堆积在半导体基板11上。
沟槽外的绝缘层12X例如将绝缘层70作为阻挡层，通过化学机械抛光(CMP，Chemical Mechanical Polishing)而去除。由此，绝缘层12X被研磨而绝缘层12的上部平坦化。
此外，绝缘层12的上部通过湿式蚀刻而被蚀刻。通过该蚀刻，绝缘层70间的绝缘层12X被去除，绝缘层12的上部的位置被调整为半导体基板11的正面FS的位置程度。但是，用来调整绝缘层12的上部的位置的蚀刻也可以省略。
这样一来，在半导体基板11的沟槽内形成具有圆形状的平面形状的绝缘层(BSV工艺中的蚀刻阻挡层)12。
此外，外部连接端子区909内的具有圆形状(或多边形状)的平面形状的绝缘层12理想的是例如与电路区900内的元件分离绝缘膜实质上同时形成。
形成绝缘层12后，将绝缘层70去除。
如图7所示，在半导体基板11的正面FS侧，在绝缘层12上方形成导电层13。例如，导电层13形成在绝缘层12的上部上。
此外，外部连接端子区901内的导电层13优选利用与电路区900内的存储器单元MC的控制栅极电极23或晶体管Tr的栅极电极23T共通的步骤同时形成。在该情况下，导电层13包含与栅极电极23、23T相同的材料。例如，导电层13具有例如钨层的单层构造、NiSi层的单层构造。
但是，根据电路区900内的元件的形成工艺及材料，导电层13也可以具有硅化物层与金属层的积层构造、或包含多晶硅层的积层构造。另外，随着电路区900及外部连接端子区901中的工艺的共通化，也可以在导电层13与半导体基板11之间形成包含与电荷存储层21的材料相同的材料的层(例如多晶硅层)。
然后，通过一般的后道工艺，在半导体基板11的正面FS侧依次形成层间绝缘膜14、配线85、插塞(通孔及接触部)VP(CP)、及钝化层(未图示)(参照图1)。
由此，导电层13被层间绝缘膜14覆盖，导电层13连接于插塞及配线。此外，以连接于配线85的方式在钝化层上形成正面凸块(未图示)。
在层间绝缘膜14(更具体来说为钝化层及正面凸块)上涂布粘接剂而贴附支撑基板80。
然后，通过背面研磨(BSG，Back Side Grinding)等对半导体基板11的背面BS侧的部分11X进行研磨。由此，将半导体基板11的厚度设定为30μm～50μm左右。
如图8所示，在半导体基板11的背面BS上形成钝化层16。
通过光刻及蚀刻，在外部连接端子区909内，在钝化层16上形成具有圆形的开口部的光阻层89。光阻层89的开口部位于导孔(贯通通孔)的形成区域。
将光阻层89用作掩模，通过各向异性蚀刻(例如RIE)300对钝化层16及半导体基板(硅基板)11选择性地进行蚀刻。
通过这种BSV工艺，在半导体基板11内形成导孔(第2开口部)VH1。导孔VH1到达至绝缘层12。由此，在导孔VH1内，绝缘层12的底部露出。
用来形成导孔VH1的蚀刻是根据半导体基板11与绝缘层12之间的蚀刻选择比变得足够大的条件而执行。例如，使用含有HBr、SF6、SiF4、O2等的蚀刻气体。由此，形成导孔VH1时，仅作为半导体基板11的硅被蚀刻，而作为绝缘层12的氧化硅几乎未被蚀刻。
例如，导孔VH1的大小(相对于半导体基板11的主面平行的方向的尺寸)W2在从半导体基板11的背面BS至绝缘层12的范围内具有通过后续步骤形成在绝缘层12的开口部的大小(相对于半导体基板11的主面平行的方向的尺寸)W1以上的值。
用来形成导孔VH1的蚀刻条件可以在蚀刻过程中固定，也可以在蚀刻的途中变化。
如图9所示，在半导体基板11内形成导孔VH1之后，执行氢气氛围中的退火处理400。
退火处理400的温度设定为例如100℃以上250℃以下的范围。在退火处理400中，将含有氢气的气体450经由气体供给口导入至退火装置的腔室内。例如，用来形成氢气氛围的气体450为含有氢气与惰性气体(例如氩气)的混合气体。
通过氢气氛围中的退火处理400，在导孔VH1内的半导体基板(硅基板)11的露出的侧壁，硅的悬键DB与氢结合。因此，在导孔VH1的形成步骤中，半导体基板11的因加工而露出的侧壁(以下，也称为加工面)通过与硅键结的氢而终止。由此，导孔VH1内的半导体基板11的加工面被钝化。
例如，通过氢气氛围中的退火处理，有时在导孔VH1内的半导体基板11的侧壁(加工面)的表层形成含氢的硅区域119。
此外，为了形成退火处理中的氢气氛围，也可以使用氢自由基。通过使用氢自由基，促进硅的悬键与氢的键结。
在氢气氛围中的退火处理中，也可以在用来形成氢气氛围的氢气中使用氘气。氘(2H)的质量比氕(1H)的质量重，而氘与氕相比难以扩散。因此，即使氘与硅的键结被切断，氘残留在硅的终端(例如，硅与绝缘层的界面)上的倾向也较强。其结果，氘与硅的悬键DB再次键结，而硅的表面能阶(界面能阶)降低。
通过利用这种氢自由基及氘气，能够减少导孔VH1内的半导体基板11的加工面及绝缘层15的悬键(表面能阶)。
如图10所示，在导孔VH1内的半导体基板11的侧壁(加工面)上形成间隔层(例如氧化硅层)15。例如，间隔层15是利用等离子体化学气相沉积(CVD，Chemical VaporDeposition)法，以相对较低的温度条件形成。
对所形成的间隔层15执行退火处理401。退火处理401例如在氢气氛围中执行。
通过退火处理401，将作为间隔层15的氧化硅层内的水分(H2O)去除。另外，通过导入至退火处理401的氢气450，氧化硅层内的硅的悬键DB与氢键结。
对于间隔层15的退火处理401的温度例如设定为100℃～250℃左右的范围内的任一温度。另外，在对于间隔层15的退火处理401中，氢自由基或氘气也可以用来形成氢气氛围。
如图11所示，在对于间隔层15的退火处理后，在导孔VH1的底部侧(与开口部为相反侧的部分)，通过例如RIE而去除绝缘层12上的间隔层15及绝缘层12。由此，在导孔VH1内，开口部Z1形成在绝缘层12内，导电层13露出。这样一来，在半导体基板11内形成从半导体基板11的背面BS到达至半导体基板11的正面FS的贯通孔VH1、Z1。
此外，例如，间隔层15及绝缘层12包含氧化硅层。因此，能够利用实质上相同的蚀刻条件对间隔层15及绝缘层12进行蚀刻。另外，间隔层15的蚀刻与绝缘层12的蚀刻也可以通过不同的步骤进行蚀刻。在间隔层15的蚀刻与绝缘层12的蚀刻通过不同的步骤进行蚀刻的情况下，也可以在形成导孔VH1之后，在退火处理400之前进行绝缘层12的蚀刻。
另外，在导电层13包含多晶硅层的情况下或者在导电层13与半导体基板11的表面之间形成有多晶硅层的情况下，为了降低导电层13与贯通通孔17的接触电阻，优选在去除间隔层15及绝缘层12之后将多晶硅层去除。
然后，在导孔VH1内及绝缘层12的开口部Z1内埋入导电体(例如金属)，在导电层13上及间隔层15上形成BSV形式的贯通通孔(TSV方式)17。贯通通孔17与导电层13接触。
在例如贯通通孔17具有多个导电体的积层构造(例如，障壁金属层与金属层)的情况下，通过物理气相沉积(PVD，Physical Vapor Deposition)，在导电层13上及间隔层15上例如以与导电层13接触的方式形成Ti等的侧壁金属层(障壁金属)179。例如，利用镀敷法在侧壁金属层179上形成Ni(或Cu)的金属层170。这样一来，积层构造的金属层170、179被填充至作为贯通通孔17的导孔VH1内。
例如，贯通通孔17的大小(相对于半导体基板的主面平行的方向的尺寸)从半导体基板11的背面侧朝向正面侧逐渐变小(参照图2)。因此，根据本实施方式，能够覆盖性良好地将金属埋入。其结果，在本实施方式中，能够提高贯通通孔17的可靠性。
形成贯通通孔17之后，在半导体基板11的背面上，利用例如镀敷法形成背面凸块(参照图4)。然后，对半导体基板11执行回焊处理。
包含利用图5至图11的制造方法形成的半导体器件的半导体基板(晶片)被切割为芯片状之后，在切割片上将支撑基板80从半导体器件1去除。由此，形成图2所示的成为小块的半导体器件(半导体芯片)1。
通过以上的制造步骤，形成本实施方式的半导体器件(例如NAND型闪存)。
例如，将多个半导体器件1积层，并利用封装材料封装。由此，形成图1的封装器件(存储器封装)50。封装器件50搭载在封装基板500上。
(c)效果
在本实施方式的半导体器件的制造方法中，通过如图10所示的步骤般的导孔后的氢气氛围中的退火处理，由形成导孔VH1而产生的半导体基板11的侧壁的表面能阶(硅的悬键)与氢键结，半导体基板11的侧壁的表层通过氢而终止。由此，半导体基板11的侧壁的加工面(表面能阶)被钝化。
这样一来，本实施方式能够减少导孔内的半导体基板11与间隔层15的界面处的硅的悬键，而能够抑制悬键中的电洞或电子的捕获(固定电荷的产生)。
另外，在本实施方式的半导体器件的制造方法中，如图11所示的步骤般，通过对半导体基板11的侧壁上的间隔层15进行的退火处理，而将间隔层15内的水分去除。
由此，本实施方式的半导体器件是通过去除间隔层15内的水分而抑制例如间隔层(绝缘层)15的介电常数的上升及贯通通孔17的电容成分的变动等的因间隔层15内的水分引起的对贯通通孔17的电容成分的不良影响。
此外，通过在氢气氛围中对间隔层15执行退火处理，本实施方式能够减少间隔层(例如氧化硅层)15中所含的硅的悬键。其结果，本实施方式的半导体器件能够减少因间隔层15引起的固定电荷的产生。
因此，本实施方式的半导体器件及其制造方法能够抑制贯通通孔17的电容成分因半导体基板11及间隔层15的固定电荷、间隔层15的水分而从所期望的设计值变动。另外，本实施方式的半导体器件能够抑制在半导体器件的动作中，贯通通孔的电容成分因由对外部连接端子(贯通通孔17)施加电位所致的固定电荷的产生/消失而变动。
根据本实施方式，能够抑制因半导体器件内的多个外部连接端子中的半导体基板11与间隔层15的界面处的悬键(界面能阶)及间隔层15中的水分而导致外部连接端子的电容成分在多个外部连接端子间产生偏差。
根据本实施方式，在半导体器件(例如NAND型闪存)快速地传送信号(例如数据)的情况下，能够抑制信号的传送速度因外部连接端子的电容成分的变动而在不同的电位(信号电平)间产生差异。
图12是用来对本实施方式的半导体器件的制造方法的效果进行说明的图。
图12(a)及(b)是表示基板电压与贯通通孔(TSV方式)的电容的关系的曲线图。
图12(a)的曲线图是作为参考例而表示形成导孔后未对半导体基板的侧壁执行氢气氛围中的退火处理的情况下的基板电压与贯通通孔的电容的关系。
图12(b)的曲线图表示如本实施方式那样对半导体基板的侧壁执行氢气氛围中的退火处理的情况下的基板电压与贯通通孔的电容成分的关系。此外，在图12(b)中，氢气氛围中的退火处理的温度设定为225℃。
在图12(a)及(b)的各图中，曲线图的横轴与基板电压(单位：V)对应，曲线图的纵轴与贯通通孔的电容成分(单位：pF)对应。
另外，在图12(a)及(b)中，如实例1～实例5般分别表示基板电压的大小的变化方向不同的情况下的贯通通孔的电容成分。
实例1及2表示基板电压从-30V向+30V变化的情况下的基板电压与贯通通孔的电容成分的关系。
实例3表示基板电压从+30V向-30V变化的情况下的基板电压与贯通通孔的电容成分的关系。
实例4表示基板电压从+30V向+10V变化的情况下的基板电压与贯通通孔的电容成分的关系。
实例5表示基板电压从-10V向+30V变化的情况下的基板电压与贯通通孔的电容成分的关系。
如图12(a)所示的参考例般未对导孔内的半导体基板的侧壁执行氢气氛围中的退火处理的情况下，在实例1～5(基板电压的施加形式)中的每一个实例中，贯通通孔的电容成分相对于基板电压的变化特性因半导体基板与绝缘层(间隔层)的界面的固定电荷的影响而有所不同。
像这样如图12(a)般未执行氢气氛围中的退火处理的情况下，贯通通孔的电容成分的特性不稳定。
如图12(b)所示，如本实施方式那样对导孔内的半导体基板的侧壁执行氢气氛围中的退火处理的情况下，即使在以如实例1～5般的条件施加基板电压的情况下，贯通通孔的电容成分也表现实质上相同的特性(变化的倾向)。
这样一来，根据本实施方式的半导体器件的制造方法，通过形成导孔后的氢气氛围中的退火处理，能够减小贯通通孔的电容特性相对于电压的施加状态(电压的变化)的偏差，而能使贯通通孔的电容成分稳定化。
如所述般，本实施方式的半导体器件的制造方法能够形成动作特性稳定的半导体器件。
因此，根据本实施方式的半导体器件及其制造方法，能够提供一种高可靠性的半导体器件。
(2)第2实施方式
参照图13，对第2实施方式的半导体器件的制造方法进行说明。
贯通通孔(TSV方式)的形成步骤中的氢气氛围中的退火处理也可以不在刚通过RIE形成导孔VH1后执行而仅在形成间隔层(绝缘层)15后执行。
也就是说，在第2实施方式的半导体器件的制造方法中，形成导孔VH1后对半导体基板11的侧壁在氢气氛围中进行的退火处理与对间隔层15在氢气氛围中进行的退火处理共通化。
图13是表示第2实施方式的半导体器件的制造方法的一步骤的剖视步骤图。
如图13所示，通过与第1实施方式的半导体器件的制造方法相同的步骤，在半导体基板11内形成导孔VH1。
在本实施方式中，在刚形成导孔VH1后，不执行氢气氛围中的退火处理，而在导孔VH1内的半导体基板11上形成间隔层15。例如，间隔层15通过等离子体CVD或热氧化处理而形成。
形成间隔层15后，在氢气氛围中执行温度为100℃～250℃的退火处理402。在该退火处理402中，间隔层15内的硅的悬键与氢键结。另外，间隔层15内的水分通过热而去除。
间隔层15的膜厚相对较薄且氢的原子大小较小。因此，在形成间隔层15后的退火处理中，氢通过间隔层15内并到达至导孔VH1内的半导体基板11的侧壁的表层(半导体基板11与绝缘层15的界面)。
由此，氢与存在于半导体基板(硅基板)11的侧壁的硅的悬键DB键结。
这样一来，在形成间隔层15后，通过对半导体基板11及间隔层15进行共通的氢气氛围中的退火处理402，而减少半导体基板11与间隔层15的界面处的硅的悬键。
因此，第2实施方式的半导体器件的制造方法能够与第1实施方式实质上同样地形成抑制了贯通通孔(外部连接端子)的电容成分的变动的半导体器件。
因此，根据第2实施方式的半导体器件的制造方法，能够提供动作特性稳定且高可靠性的半导体器件。
此外，第2实施方式的半导体器件的制造方法能够通过退火处理的共通化而削减氢气氛围中的退火处理的次数。其结果，根据第2实施方式的半导体器件的制造方法，能够降低半导体器件的制造成本。
(3)第3实施方式
参照图14，对第3实施方式的半导体器件的制造方法进行说明。
对间隔层(绝缘层)15进行的退火处理也可以在不包含氢气的气体氛围中执行。
图14是表示第3实施方式的半导体器件的制造方法的一步骤的剖视步骤图。
如图14所示，使用不包含氢气的气体490，执行例如温度范围为100℃～250℃的退火处理403。由此，将间隔层15中的水分去除。
间隔层15的主成分为硅化合物。因此，间隔层15内的硅的悬键的数量比半导体基板11与间隔层15的界面处的硅的悬键的数量少。因此，即使间隔层15内的硅的悬键剩余，因该间隔层15内的硅的悬键引起的固定电荷的影响也相对较小。
另外，因间隔层15引起的贯通通孔17的电容成分的变动的大部分是因间隔层15内所含的水分引起的。
因此，通过对间隔层15执行能够将间隔层15的水分去除的条件的退火处理403，而改善因间隔层15引起的贯通通孔17的电容成分的变动。
即使像这样在不包含氢气的气体氛围中对间隔层15执行退火处理403，第3实施方式的半导体器件的制造方法能够与第1实施方式实质上同样地形成抑制了外部连接端子的电容成分的变动的半导体器件。
因此，根据第3实施方式的半导体器件的制造方法，能够提供动作特性稳定且高可靠性的半导体器件。
此外，根据第3实施方式的半导体器件的制造方法，通过削减用于退火处理的氢气，而能够削减半导体器件的制造成本。
此外，在本实施方式的半导体器件的制造方法的变化例中，还存在如下情况：根据形成的半导体器件所要求的特性，例如也可以不对半导体基板的侧壁(加工面)执行氢气氛围中的退火处理，而对间隔层15仅执行使用不包含氢气的气体的退火处理403。
(5)其他
本实施方式的半导体器件及其制造方法只要是应用利用BSV工艺的贯通电极(TSV方式)的器件，则半导体器件的种类并无限定。例如，本实施方式的半导体器件是从包含NAND型闪存、三维构造闪存、磁阻式随机存取存储器(MRAM，Magnetic Random AccessMemory)、图像传感器、现场可编程门阵列(FPGA，Field-Programmable Gate Array)、及逻辑电路的群组中选择。对这些半导体器件的制造方法应用第1至第3实施方式中叙述的半导体器件的制造方法中的任一种。
半导体基板的正面侧的元件的形成步骤只要为确保工艺的匹配性的顺序，则并无限定。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出来的，并不意图限定发明的范围。这些新颖的实施方式能以其他多种方式实施，可以在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 半导体器件
11 半导体基板
12 绝缘层(阻挡层)
13 导电层
15 绝缘层(间隔层)
17 贯通通孔(TSV方式)

Claims (5)

1.一种半导体器件的制造方法，其特征在于具备如下步骤：
在包含硅的半导体基板的第1面侧形成第1绝缘层；
在所述第1绝缘层上形成导电层；
在所述半导体基板内形成从与所述第1面为相反侧的所述半导体基板的第2面朝向所述第1面并到达至所述第1绝缘层的第1开口部；
形成所述第1开口部后，在含有氢气的第1气体氛围中执行第1退火处理；
在所述第1开口部内的所述半导体基板的侧壁上形成第2绝缘层；
经由所述第1开口部在所述第1绝缘层内形成到达至所述导电层的第2开口部；以及
在所述第1及第2开口部内形成连接于所述导电层的第1通孔。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于还包含如下步骤：
形成所述第2绝缘层后，在含有氢气的第2气体氛围中执行第2退火处理。
3.根据权利要求1或2所述的半导体器件的制造方法，其特征在于：
所述第1及第2退火处理使用氢自由基或氘而执行。
4.根据权利要求1或2所述的半导体器件的制造方法，其特征在于：
通过所述第1退火处理在所述半导体基板内形成含氢的第1区域。
5.一种半导体器件的制造方法，其特征在于具备如下步骤：
在包含硅的半导体基板的第1面侧形成第1绝缘层；
在所述第1绝缘层上形成导电层；
在所述半导体基板内形成从与所述第1面为相反侧的所述半导体基板的第2面朝向所述第1面并到达至所述第1绝缘层的第1开口部；
在所述第1开口部内的所述半导体基板的侧壁上形成第2绝缘层；
形成所述第2绝缘层后，执行氢气氛围中的退火处理；
经由所述第1开口部在所述第1绝缘层内形成到达至所述导电层的第2开口部；以及
在所述第1及第2开口部内形成连接于所述导电层的第1通孔。
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