CN117894775A - Tsv-凸块结构、半导体装置及其形成方法 - Google Patents

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Abstract

本申请涉及TSV‑凸块结构、半导体装置及其形成方法。根据本公开的一或多个实施例，提供一种穿硅通路TSV‑凸块结构。所述TSV‑凸块结构包括半导体衬底中的TSV及所述TSV上的凸块。所述凸块包含导电插塞部分及所述导电插塞部分下方的台阶结构部分。所述台阶结构经配置以将所述TSV与所述导电插塞部分彼此电耦合。

Description

TSV-凸块结构、半导体装置及其形成方法
技术领域
本申请涉及TSV-凸块结构、半导体装置及其形成方法。
背景技术
半导体***可包含相互堆叠以形成例如三维集成电路或三维半导体芯片封装的多个半导体装置。所述堆叠式半导体装置可通过穿硅通路(下文中被称为“TSV”)彼此电连接。所述TSV是延伸穿过半导体衬底(例如硅晶片或裸片)的竖直电连接件。还可在相应TSV上设置导电凸块以将所述TSV与布置在所述TSV上方的半导体装置的接触电极、布线或类似者电连接。
发明内容
本公开的实施例提供一种TSV-凸块结构，其包括：TSV，其在半导体衬底中；及凸块，其在所述TSV上，其中所述凸块包含导电插塞部分及所述导电插塞部分下方的台阶结构部分，且所述台阶结构部分经配置以将所述TSV与所述导电插塞部分彼此电耦合。
本公开的另一实施例提供一种半导体装置，其包括：半导体衬底；及TSV-凸块结构，其包括：TSV，其在所述半导体衬底中；及凸块，其在所述TSV上，其中所述凸块包含导电插塞部分及所述导电插塞部分下方的台阶结构部分，且所述台阶结构部分经配置以将所述TSV与所述导电插塞部分彼此电耦合。
本公开的又一实施例提供一种形成TSV-凸块结构的方法，所述方法包括：在半导体衬底中形成通路孔，所述通路孔包含至少第一底部分；将绝缘膜沉积到所述通路孔，所述绝缘膜包含所述通路孔的所述第一底部分上面的至少第二底部分；执行退火以致使所述绝缘膜的至少部分熔化并向下滑动且积累在所述第二底部分处以增加所述第二底部分的厚度；向所述绝缘膜的开口设置导电膜以形成TSV；及在所述TSV上设置凸块以形成所述TSV-凸块结构。
附图说明
图1以横截面视图描绘根据本公开的实施例的半导体装置的示意性配置。
图2描绘根据本公开的实施例的形成TSV-凸块结构的方法的部分。
图3描绘根据本公开的实施例的形成TSV-凸块结构的方法的部分。
图4描绘根据本公开的实施例的形成TSV-凸块结构的方法的部分。
图5描绘根据本公开的实施例的形成TSV-凸块结构的方法的部分。
图6描绘根据本公开的实施例的形成TSV-凸块结构的方法的部分。
图7以横截面视图描绘根据本公开的实施例的半导体***的示意性配置。
具体实施方式
下文将参考附图详细地描述本公开的各种实例实施例。以下详细描述参考以说明的方式展示其中可实践本公开的实施例的特定方面的附图。足够详细地描述这些实施例以使所属领域的技术人员能够实践本公开。可利用其它实施例，且可在不脱离本公开的范围的情况下进行结构改变、逻辑改变及电改变。本文中所公开的各种实施例不一定相互排斥，因为一些所公开实施例可与一或多个其它所公开实施例组合以形成新实施例。
在所述描述中，共同或相关元件及基本上相同的元件用相同符号表示，且可减少或省略其描述。在图式中，每一单元的尺寸及尺寸比率不一定与所述实施例中的实际尺寸及尺寸比率匹配。
图1以横截面视图描绘根据本公开的实施例的半导体装置1的示意性配置的实例。半导体装置1包含半导体衬底10以及多个TSV-凸块结构11A及11B。半导体衬底10可为硅(Si)晶片或裸片。半导体衬底10可为Si层，例如硅外延层。例如，半导体衬底10含有单晶硅。
TSV-凸块结构11A及11B设置到半导体衬底10且分别包含TSV 12A及12B以及凸块13A及13B。设置到半导体衬底10的TSV-凸块结构11A及11B的数目不限于图式中所展示的数目。TSV 12A及12B设置在形成为在半导体衬底10中沿竖直方向延伸的相应孔(或开口)14A及14B内侧。此类孔可被称为通路孔。本文中，在其中半导体装置1或半导体衬底10的背面如图式中所描绘那样安置在底部处的情况下，竖直方向是指上下方向。通路孔14A及14B可通过蚀刻半导体衬底10来形成。蚀刻可通过例如波希(Bosch)工艺来执行。波希工艺包含使用蚀刻气体对半导体衬底进行各向同性蚀刻以形成孔以及使用沉积气体在孔的内侧壁及内底壁上沉积保护膜，且交替地重复蚀刻工艺及沉积工艺直到实现预定大小的孔。
在通路孔14A及14B中，TSV 12A及12B分别包含绝缘膜15A及15B以及导电膜16A及16B。绝缘膜15A及15B设置在通路孔14A及14B的相应内壁上。绝缘膜15A及15B可为在半导体衬底10与导电膜16A及16B之间形成衬垫以提供与周围的半导体衬底10的电隔离的介电层。绝缘膜15A及15B中的每一者可为氧化物层、氮化物层或其组合。例如，可使用二氧化硅(SiO2)或氮化硅(Si3N4)。绝缘膜15A及15B可通过例如在通路孔14A及14B的整个内壁上沉积硼磷硅酸盐玻璃(BPSG)或旋涂玻璃(SOG)来形成。如此形成的绝缘膜15A及15B具有孔(或开口)，每一孔具有与通路孔14A及14B的形状基本上相同或类似的形状。
导电膜16A及16B分别设置在绝缘膜15A及15B的开口中。导电膜16A及16B提供TSV12A及12B的导电部分。导电膜16A及16B含有导电材料，例如铜(Cu)。导电材料填充绝缘膜15A及15B的开口。导电膜16A及16B中的每一者具有柱状形状。TSV 12A及12B中的每一者具有带有沿竖直方向朝向其上部分的锥形或倾斜侧壁的圆柱形形状。导电膜16A及16B两者从相应TSV 12A及12B的上部分突出或凸出。导电膜16A的突出或凸出量大于导电膜16B的突出或凸出量。导电膜16A的突出部分(也可被称为凸出部分)在半导体衬底10的表面上方延伸且暴露在所述表面上方。导电膜16B的突出部分至少从绝缘膜15B的上表面突出，但保持在半导体衬底10的表面下方。突出量可取决于相应TSV 12A及12B(或TSV-凸块结构11A及11B)中的每一者根据例如它们到包含多个堆叠式半导体装置(例如存储器装置)的某个半导体***的应用所需的预定规格。
在TSV-凸块结构11A及11B中，凸块13A及13B在对应于导电膜16A及16B的位置处设置在半导体衬底10上。凸块13A及13B包含导电插塞(也可被称为导电插塞部分)17A及17B以及导电垫(也可被称为导电垫部分)18A及18B，所述导电插塞及导电垫中的每一者含有导电材料，例如金属或金属合金，包含例如铜(Cu)、锡(Sn)、镍(Ni)、银(Ag)等。导电插塞17A及17B以及导电垫18A及18B形成凸块13A及13B的主体及上表面部分。导电垫18A及18B覆盖导电插塞17A及17B的上表面的整体或至少相当大的部分。
导电插塞17A及17B电耦合到TSV 12A及12B的导电膜16A及16B。导电插塞17A具有平坦底表面171A，且底表面171A的至少部分与导电膜16A的突出部分的上表面161A接触。接触部分或位置在半导体衬底10的表面上方。导电插塞17B在底表面171B下方具有底子部分172。底子部分172可形成为在宽度上窄于导电插塞17B的底表面171B。底子部分172可形成为在高度上短于导电插塞17B。底子部分172从导电插塞17B的底表面171B向下突出。底子部分172的至少部分掩埋在半导体衬底10的一部分或开口中。在一个例子中，底子部分172的相当大的部分可埋掩在半导体衬底10中形成的开口中。在另一例子中，整个底子部分172可掩埋在半导体衬底10中形成的开口中。底子部分172接触导电膜16B的突出部分的上表面161B。底子部分172与导电膜16B之间的接触部分或位置在半导体衬底10的表面下方且在半导体衬底10的开口中。通过底子部分172，分别在TSV 12A及12B的导电膜16A及16B与凸块13A及13B的导电插塞17A及17B之间形成导电路径。凸块13A及13B提供TSV-凸块结构11A及11B与堆叠在半导体装置1上的另一半导体装置(未单独地描绘)的接触电极、布线或类似者之间的电连接。
在TSV 12A及12B与凸块13A及13B之间还设置绝缘膜19A及19B。绝缘膜19A基本上嵌入在TSV 12A的绝缘膜15A的上表面与凸块13A的导电插塞17A的底表面171A之间的空间中。绝缘膜19A至少环绕TSV 12A的导电膜16A的突出部分的外侧表面。绝缘膜19B基本上嵌入在TSV 12B的绝缘膜15B的上表面与凸块13B的导电插塞17B的底表面171B之间的空间中。绝缘膜19B至少环绕TSV 12B的导电膜16B的突出部分的外侧表面。绝缘膜19B还环绕导电插塞17B的底子部分172的外侧表面及底表面的部分。绝缘膜19A及19B在TSV 12A及12B的导电膜16A及16B与凸块13A及13B的导电插塞17A及17B之间的连接区域处提供与周围的硅衬底10的电绝缘。
此外，在其中未设置TSV-凸块结构11A及11B的区域中，在半导体衬底10的上表面上设置绝缘膜(或保护膜)20。绝缘膜19可为氧化物层、氮化物层或其组合。
如图1中所展示，在本实施例的TSV-凸块结构11B中，TSV 12B的导电膜16B从半导体衬底10的表面更深地形成。导电膜16B的上表面161B低于半导体衬底10的表面且在半导体衬底10的开口中。如上文所描述，凸块13B的导电插塞17B在底表面171B下方具有底子部分172。这个底子部分172提供台阶结构(也可被称为台阶结构部分)170。在所述实例中，在横截面视图中，从底表面171B向下突出或延伸的底子部分172的至少侧表面及所述侧表面之间的底子部分172的底表面形成台阶结构170的外台阶形状。在所述实例中，侧表面在图式中沿竖直方向稍微倾斜而底表面沿水平方向平坦或基本上平坦。台阶结构170也是导电的，且与导电插塞17B是一体的。台阶结构170及导电插塞17B以一体方式或作为单个整体一起形成凸块13B。台阶结构170或台阶结构170的至少部分在半导体衬底10的开口中。半导体衬底10的开口设置在其中导电插塞17B与导电膜16B相遇且接触导电膜16B的区域中。这个区域是导电路径的至少部分形成在导电插塞17B与导电膜16B之间的地方。台阶结构170经配置以将TSV 12B的导电膜16B与凸块13B的导电插塞17B彼此耦合。台阶结构170提供TSV-凸块结构11B中的TSV 12B与凸块13B之间的进一步稳定连接。由于台阶结构170设置在半导体衬底10的开口中且还被绝缘膜19B环绕，所以台阶结构170保持不暴露于半导体衬底10的外侧且因此提供导电膜16B与导电插塞18B之间的进一步稳定电耦合且实现更可靠的TSV-凸块结构。
图2到5描绘根据本公开的实施例的形成半导体装置1的TSV-凸块结构11A及11B的方法的实例。
图2描绘根据本实施例的形成TSV 12的实例。图2中的TSV 12包含形成在半导体衬底10中的通路孔14、形成在通路孔14的内壁上的绝缘膜15及绝缘膜15的开口中的导电膜16。通路孔14、绝缘膜15及导电膜16分别对应于图1的实例中的通路孔14A及14B、绝缘膜15A及15B以及导电膜16A及16B。
如图2中所展示，首先，在半导体衬底10中形成通路孔14，且在通路孔14的内侧壁及内底壁上设置绝缘膜15(S21)。在所述实例中，通路孔14具有朝向其底表面141的锥形或倾斜侧壁，且绝缘膜15具有沿着通路孔14的锥形侧壁形成的锥形侧壁。半导体衬底10的上表面上的绝缘膜15的一部分可包含称为块30的一部分。块30是防止用于TSV 12的导电膜16的金属材料(例如Cu)扩散的膜。块30可由例如氮化硅碳(SiCN)形成。块30可通过等离子体化学气相沉积来设置。
半导体衬底10可为硅(Si)晶片或裸片。半导体衬底10可为Si层，例如硅外延层。例如，半导体衬底10含有单晶硅。
与通路孔14A及14B的情况一样，可通过蚀刻半导体衬底10的一部分来形成通路孔14。蚀刻可通过例如波希工艺来执行，所述波希工艺交替地重复使用蚀刻气体(例如六氟化硫(SF6)气体)对半导体衬底10进行各向同性蚀刻以形成孔，且使用沉积气体(例如八氟环丁烷(C4F8)气体)在孔的内侧壁及内底壁上沉积保护膜。一个波希循环包含蚀刻及沉积，且重复多个波希循环。这个交替工艺或多个波希循环逐渐挖掘通路孔14，直到在半导体衬底10中实现一定深度。波希工艺是一个实例，且在适当的情况下可使用其它工艺(例如使用电感耦合等离子体(ICP)的反应离子蚀刻(RIE))来形成通路孔14。可通过以适当方式调整波希工艺或其它蚀刻工艺的条件来形成通路孔14的锥形侧壁。
与绝缘膜15A及15B的情况一样，绝缘膜15可为在硅衬底10与待在后续阶段形成的TSV的导电膜之间形成衬垫的介电层。绝缘膜15可为氧化物层、氮化物层或其组合。例如，可使用二氧化硅(SiO2)或氮化硅(Si3N4)。绝缘膜15可通过例如沉积BPSG、SOG或其它适当材料来形成。
在形成通路孔14及绝缘膜15之后，对绝缘膜15应用退火以致使绝缘膜15的至少部分(例如其侧壁)熔化且向下滑动到绝缘膜15的底部分151(S22)。这致使绝缘膜15的一定量的材料积累在底部分151处且增加底部分151的厚度。图2中的A1指示退火前的初始底部分151(S21)与退火后的底部分151(S22)之间的厚度差。为了实现预定厚度，以适当方式调整退火条件，其包含但不限于温度及时间。可设定所述条件以实现底部分151的预定厚度，同时维持绝缘膜15的侧壁部分的预定厚度以便不暴露通路孔14的下伏侧壁。
随后，为进一步增加绝缘膜15的底部分151的厚度，可对已形成的绝缘膜15应用补充或额外绝缘膜的沉积(S23)。额外绝缘膜可为补充或额外间隔物。额外绝缘膜的沉积可使用与已形成的绝缘膜15的材料相同的材料来执行。图2中的A2指示初始底部分151(S21)与最终底部分151(S23)之间的厚度差。在进一步增加底部分151的厚度的同时，这个工艺还可根据需要将绝缘膜15的侧壁部分的厚度增加到预定水平。
在其中TSV的直径变小的情况下，TSV的宽高比变高。较高宽高比可能在通过电镀用导电材料填充孔以形成TSV的导电膜时造成一些困难。根据本实施例的形成TSV的工艺可增加通路孔14的底部处的绝缘膜15的厚度以降低TSV的宽高比。这促进到绝缘膜15的孔或开口中的导电材料掩埋工艺。在本实施例中，绝缘膜15可具有相对强的回流性质以通过退火工艺进一步增加底部厚度。
最后，用导电材料(例如Cu)填充绝缘膜15的开口以形成导电膜(或导电部分)16(S24)。具有如此形成的导电膜16的TSV 12经历一些后工艺，例如背侧研磨工艺及背侧回蚀工艺，以具有对应于图1的实例中的TSV 12A及12B的最终形状及结构。
根据本实施例，绝缘膜15的底部分151的厚度通过退火(S23)及(在适当的情况下)额外沉积(S24)来增加。厚度充分增加使得导电膜16至少在回蚀工艺期间保持在绝缘膜15内(参见图4)。即，即使执行回蚀工艺，导电膜16也不会暴露于绝缘膜15的外侧，而是保持被绝缘膜15覆盖及保护。因此，退火(23)及(在适当的情况下)额外沉积(S24)在使得绝缘膜15的所得底部分151具有可在回蚀工艺期间维持绝缘膜15对导电膜16A的覆盖及保护的条件下执行。
图3描绘根据本实施例的形成TSV 12的另一实例。如图3中所展示，在半导体衬底10中形成通路孔14，且在通路孔14的内侧表面及内底表面上形成绝缘膜15(S31)。在图3的实例中，通路孔14的底(或下)部分142形成为窄于图2的实例中的通路孔14的底部分(S21)。底部分142的侧壁比底部分142上方的一部分(也可被称为侧部分或上部分)143更朝向底表面141渐缩或倾斜。底部分142的侧壁具有比侧部分143的锥角更大的锥角。底部分142的锥形侧壁越靠近底表面141，底部分142的直径越小。因此，通路孔14具有两级锥形形状，其中底部分142与侧或上部分143具有彼此不同的锥角。在图3的实例中，通路孔14的底部分142也可比图2的实例中的通路孔14的底部分更深地形成在半导体衬底10中。
在通过使用SF6作为蚀刻气体且使用C4F8作为保护膜沉积气体的波希工艺进行各向同性蚀刻的情况下，形成通路孔14的进一步锥形底部分142的工艺条件可包含例如：在第一波希循环期间处于250到300V的范围内到在第二波希循环期间处于200到230V的范围内的偏置电压；及对于SF6，在第一波希循环期间处于450到550sccm的范围内到在第二波希循环期间处于600到700sccm的范围内的气体流速，及对于C4F8，在第一波希循环期间处于300到400sccm的范围内到在第二波希循环期间处于190到290sccm的范围内的气体流速。第一波希循环的条件用于形成通路孔14的侧或上部分143，且第一波希循环之后的第二波希循环的条件用于形成通路孔14的底部分142，由此提供通路孔14的两级锥形形状。此外，在BPSG或SOG的沉积工艺的情况下，在通路孔14的侧壁及底部上形成绝缘膜15的工艺条件可包含例如：在50到200nm的范围内的沉积量；及在200到600摄氏度的范围内的热处理温度。如果将形成多个通路孔14以在半导体衬底10中设置多个TSV 12，那么可在适当的情况下调整形成通路孔14的工艺条件，例如波希工艺。如此形成的通路孔14可在半导体衬底10中具有彼此不同的深度，从而导致在同一半导体衬底10中具有各种深度的多个TSV 12。
随后，以与图2中的工艺(S22、S23)类似的方式，应用退火(S32)及额外沉积(S33)以增加绝缘膜15的底部分151的厚度。由于底部分151形成为更窄或进一步渐缩，所以如果通过退火熔化与图2的实例中的绝缘膜15的量相同量的绝缘膜15，那么距离通路孔14的底表面141的厚度或高度变得大于图2的实例的厚度或高度。在图3中，A1’及A2’分别指示退火前的初始底部分151(S31)与退火后的底部分151(S32)之间的厚度差及初始底部分151(S31)与最终底部分151(S33)之间的厚度差。图3中的A1’及A2’两者大于图2中的A1及A2。作为工艺条件的一个实例，对于额外沉积(S33)，沉积400到600nm的原硅酸四乙酯(TEOS)。绝缘膜15的底部分151的所得厚度可在例如0.5到2.0μm的范围内。
最后，在绝缘膜15的开口中嵌入导电膜16(S34)。图3的实例中的导电膜16可具有与图2的实例中的导电膜16不同的深度或竖直长度，这是由于例如所述两个实例之间的绝缘膜15的底部分151的厚度差，从而导致各种大小的TSV 12。
图4描绘根据本实施例的在图3中的处理之后形成TSV 12(12A、12B)的实例。一旦在半导体衬底10中形成预定数目个TSV 12(所述TSV 12中的每一者至少包含通路孔14、绝缘膜15及导电膜16)，包含半导体衬底10的晶片40就经历背侧研磨工艺。随后，颠倒半导体衬底10以进行下一处理。例如，翻转包含半导体衬底10的晶片40以面朝下位于支撑晶片41上(S41/S41’)。晶片40的背侧表面现在面朝上。图3中所展示的绝缘膜15的底部分151现在是绝缘膜15的顶部分。本文中为了便于描述，顶部分151(晶片翻转后)使用与底部分151(晶片翻转前)相同的参考编号。图4的实例展示包含通路孔14A及14B、绝缘膜15A及15B以及导电膜16A及16B的TSV 12A及12B。在所述实例中，TSV 12A与12B在半导体衬底10中具有彼此不同的高度(或深度)。TSV 12A的高度大于TSV 12B的高度。通过在同一半导体衬底10中比TSV 12B的通路孔14B更深地蚀刻半导体衬底10的对应部分来形成TSV 12A的通路孔14A，从而导致半导体衬底10中的深度或高度差。
随后，经翻转晶片40经历背侧回蚀工艺(S42)以移除半导体衬底10的上部分(其在晶片翻转之前是下部分)。在这个工艺期间，TSV 12A及12B的顶部分151A及151B(其在晶片翻转之前是底部分)暴露且凸出到半导体衬底10上方，所述半导体衬底10的表面高度已由于上部分移除而下降。此外，由于绝缘膜15A的顶部分151A具有比绝缘膜15B的顶部分151B的厚度更大的厚度，所以回蚀工艺移除顶部分151A的一部分(为了展示经移除部分，参见图式中的虚梯形)。在回蚀工艺之后，顶部分151A及151B的上表面距离半导体衬底10的上表面可具有彼此相同的高度水平(参见水平虚线)。所得顶部分151A可具有与顶部分151B相同的厚度。而且，顶部分151A内的TSV 12A的导电膜16A突出或凸出到半导体衬底10的上表面上方，而TSV 12B的导电膜16B保持掩埋在半导体衬底10的上表面下方。
在本实施例中，由于顶部分151A的厚度已通过包含退火(S22、S32)及(在适当的情况下)额外沉积(S23、S33)的先前工艺来增加，所以导电膜16A保持在绝缘膜15A的顶部分151A内。即，即使在回蚀工艺之后，导电膜16A也不会暴露于绝缘膜15A的外侧，而是保持被绝缘膜15A覆盖及保护。这有效地降低了导电膜16A被污染的可能性，如果导电膜16A暴露在绝缘膜15A的外侧，那么可能会引起所述污染。因此，有缺陷的TSV的出现得到缓解且良好的、令人满意的TSV的良率提高。
图5描绘根据本实施例的在图4中所展示的处理之后形成凸块13A及13B以及TSV-凸块结构11A及11B的实例。如图5中所展示，在形成TSV 12A及12B之后，在半导体衬底10上形成绝缘膜20以覆盖半导体衬底10的表面以及暴露在半导体衬底10上方的绝缘膜15A及15B的顶部分151A及151B(S51)。绝缘膜20可通过例如化学气相沉积(CVD)来形成。绝缘膜20可为例如氮化硅(SiN)膜或适当绝缘材料的任何其它膜。在绝缘膜20上，还沉积氧化物膜21(S51)。绝缘膜20及氧化物膜21具有覆盖绝缘膜15A及15B的顶部分151A及151B的凸出部分201A、201B、211A、211B。
接着应用平坦化工艺以制成基本上平坦的上表面(S52)。平坦化可通过例如化学机械抛光(CMP)来执行。其它抛光技术可在适当的情况下应用。平坦化移除整个氧化物膜21以及其平坦部分上方的绝缘膜20的凸出部分201A及201B。还移除绝缘膜15A及15B的位于绝缘膜20的平坦表面上方的顶部分151A及151B中的至少一些。此外，移除顶部分151A内的导电膜16A的突出部分连同顶部分151A(参见水平虚线)。导电膜16A可具有暴露且稍微凸出到周围的平坦表面上方的上表面161A。导电膜16B的上表面161B在绝缘膜15B内保持未暴露。
接下来，执行蚀刻工艺以移除绝缘膜15A及15B的上部分(S53)。这个蚀刻可为湿式蚀刻或干式蚀刻。通过这个移除，形成在半导体衬底10的上表面下方的用于TSV 12A及12B的开口22A及22B，且在开口22A及22B内暴露导电膜16A及16B的顶部分。在其中绝缘膜15A及15B的蚀刻速率高于绝缘膜20的蚀刻速率的条件下执行蚀刻，使得绝缘膜20保持在半导体衬底10上。执行蚀刻直到移除绝缘膜15A及15B的上部分以形成各自具有预定深度的开口22A及22B。
在蚀刻工艺之后的经暴露表面上，沉积另一绝缘膜23(S54)。绝缘膜23覆盖绝缘膜20的经暴露平坦表面、开口22A及22B的经暴露表面以及至少包含上表面161A及161B的导电膜16A及16B的经暴露表面。在所述实例中，绝缘膜23完全填充TSV 12A上的开口22A，同时其留下TSV 12B上的开口22B。接着，在绝缘膜23的上表面上沉积光致抗蚀剂层24，且通过光刻在光致抗蚀剂层24中对应于下伏TSV 12A及12B的位置处形成开口241A及241B(S54)。
在开口241A及241B中，通过形成导电插塞17A及17B以及导电垫18A及18B来提供凸块13A及13B(S55)。导电插塞17A及17B可通过使用导电材料(例如金属或金属合金)进行电镀来形成。还通过电镀或通过其它适当工艺，分别在导电插塞17A及17B的上表面上添加导电垫18A及18B。接着，移除剩余的光致抗蚀剂层24。在导电插塞17B的电镀工艺期间，由于开口241B包含开口22B或至少具有与开口22B(其内表面被绝缘膜23环绕)基本上相同的形状(参见S54)，所以在开口22B中形成底子部分172，所述底子部分172从导电插塞17B的底表面171B延伸，基本上填充开口22B，且接触导电膜16B的上表面161B(参见S55)。底子部分172的底表面可穿透到绝缘膜23中达一定量以接触导电膜16B的上表面161B。如此形成的底子部分172在其中导电插塞17B与接触导电膜16B相遇且接触导电膜16B的区域中提供台阶结构170(也参见图1)。至于导电插塞17A，其底表面171A穿透到绝缘膜23中达一定量且接触导电膜16A的上表面161A。
最后，通过另一蚀刻工艺，移除凸块13A及13B的导电插塞17A及17B周围的下伏绝缘膜20的平坦表面上的绝缘膜23的经暴露部分或层(S56)。在其中绝缘膜23的蚀刻速率高于绝缘膜20的蚀刻速率的条件下执行蚀刻，使得仅移除绝缘膜23的经暴露部分。执行蚀刻直到暴露绝缘膜20的上表面。绝缘膜23的剩余部分在导电插塞17A及17B的底表面171A及171B下方基本上未暴露且环绕导电插塞17B的底子部分172。这些剩余部分在TSV 12A及12B与凸块13A及13B之间形成绝缘膜19A及19B(也参见图1)。如此形成的TSV 12A及12B以及凸块13A及13B分别形成本实施例的TSV-凸块结构11A及11B。
图6描绘根据本实施例的形成凸块13A及13B以及TSV-凸块结构11A及11B的另一实例。在图6的实例中，TSV 12A及12B(S61)具有与图5的实例中的TSV 12A及12B(S51)的大小不同的大小。例如，TSV 12A使绝缘膜15的顶部分151A及绝缘膜15内的导电膜16A两者比图5中的顶部分151A及导电膜16A更高地凸出到半导体衬底10的上表面上方。因此，顶部分151A上面的绝缘膜20及氧化物膜21的凸出部分201A及211A也比图5中的凸出部分201A及211A更凸出。此外，例如，TSV 12B的绝缘膜15B内的导电膜16B形成为高于图5中的导电膜16B。图5与图6之间的这些差异是由于例如图2及图3中所展示的处理及/或图4中所展示的处理的条件的差异。例如，在图2及3中的处理期间，可在半导体衬底10中更深地形成通路孔14，及/或可在通路孔14内侧更深地形成绝缘膜15的开口，及/或可在绝缘膜15内侧更深地形成导电膜16。例如，在图4中的处理期间，可执行背侧回蚀工艺以在较小程度上移除衬底及/或绝缘膜15A及15B的顶部分(在晶片翻转之前是底部分)151A及151B。因此，通过调整相关工艺的条件，可根据需要或在适当的情况下改变所得TSV 16、16A及16B中的每一者的大小。除了大小差异之外，以与图5中的实例类似的方式形成图6中的绝缘膜20及氧化物膜21(S51、S61)。
以与图5中的实例类似的方式(S52)，接着应用平坦化以制成基本上平坦的上表面(S62)。在图6的实例中，与导电膜16A的上表面161A一样，导电膜16B具有暴露且稍微凸出到周围的平坦表面上方的上表面161B。在回蚀工艺之后，上表面161A及161B距离半导体衬底10的上表面可具有彼此相同的高度水平(参见水平虚线)。在图6的实例中，如由水平虚线所指示，移除导电膜16A的顶部分中的一些，而导电膜16B的顶部保持未被移除。在其中导电膜16B的顶部形成为更高的情况下，与导电膜16A的顶部分一样，也可移除导电膜16B的顶部分中的一些。
接下来，与图5中的实例不同，图6中的实例中的处理移动到绝缘膜23的沉积(S63)，而无需额外蚀刻工艺(图5中的S53)。这是因为导电膜16B的上表面161B已暴露在绝缘膜15B上方且不需要进一步蚀刻绝缘膜15B。绝缘膜23覆盖绝缘膜20的经暴露平坦表面、绝缘膜15A及15B的经暴露上表面以及导电膜16A及16的经暴露上表面161A及161B。接着，在绝缘膜23上沉积光致抗蚀剂层24，且通过光刻在光致抗蚀剂层24中对应于下伏TSV 12A及12B的位置处形成开口241A及241B(S63)。
以与图5中的实例类似的方式(S55)，在开口241A及241B中，通过电镀或其它适当方法设置导电插塞17A及17B以及导电垫18A及18B以形成凸块13A及13B(S64)。接着，移除剩余的光致抗蚀剂层24。与图5中的实例不同，导电插塞17A及17B的底表面171A及171B两者保持基本上平坦，穿透到绝缘膜23中达一定深度，且与导电膜16A及16B的上表面161A及161B相遇且接触导电膜16A及16B的上表面161A及161B。
最后，以与图5中的实例类似的方式(S56)，在其中绝缘膜23的蚀刻速率高于绝缘膜20的蚀刻速率的条件下执行另一蚀刻工艺，使得仅移除绝缘膜23的经暴露部分(S65)。绝缘膜23的剩余部分在TSV 12A及12B与凸块13A及13B之间形成绝缘膜19A及19B(也参见图1)。如此形成的TSV 12A及12B以及凸块13A及13B分别形成本实施例的TSV-凸块结构11A及11B。
图7以横截面视图描绘根据本公开的实施例的半导体***100的示意性配置的实例。半导体***100包含设备，所述设备在本公开的实施例中是半导体存储器装置101。半导体存储器装置101是半导体装置1的一个实例或半导体装置1的至少部分。半导体***100还可包含封装衬底108上的中介层105上的中央处理单元(CPU)及存储器控制器104，所述中央处理单元及存储器控制器104可为控制器芯片。中介层105可包含可从封装衬底108供应电力供应电压的一或多条电力线110。中介层105可包含可互连CPU及存储器控制器104与半导体存储器装置101的多个通道111。例如，半导体存储器装置101可为动态随机存取存储器(DRAM)。存储器控制器104可提供时钟信号、命令信号，且可进一步传输及接收数据信号。多个通道111可在所述存储器控制器与半导体存储器装置101之间传输数据信号。半导体存储器装置101可包含多个芯片102，所述多个芯片102包含接口(I/F)芯片103及相互堆叠的多个存储器核心芯片106。存储器核心芯片106的数目可不限于4个且在适当的情况下可更多或更少。存储器核心芯片106中的每一者可包含多个存储器单元及存取所述存储器单元的电路***。例如，所述存储器单元可为动态随机存取存储器(DRAM)存储器单元。半导体存储器装置101可包含通过穿透I/F芯片103及存储器核心芯片106来耦合I/F芯片103与存储器核心芯片106的导电通路107(例如TSV-凸块结构11A及11B的TSV 12A及12B)。I/F芯片103可经由互连件109(例如TSV-凸块结构11A及11B的凸块13A及13B)耦合到中介层105。例如，互连件109可为具有小于约或小于一百微米的凸块节距且暴露在I/F芯片103的外侧上的微凸块。互连件109中的每一者的部分可耦合到一或多条电力线110。互连件109中的每一者的另一部分可耦合到通道111中的一或多者。
DRAM仅仅是半导体存储器装置101或半导体装置1的一个实例，且实施例及其上述描述并不意在限于DRAM。除DRAM之外的存储器装置(例如静态随机存取存储器(SRAM)、快闪存储器、可擦除可编程只读存储器(EPROM)、磁阻式随机存取存储器(MRAM)及相变存储器)也可被应用为半导体存储器装置101或半导体装置1。此外，除存储器之外的装置(包含逻辑IC，例如微处理器及专用集成电路(ASIC))也可被应用为根据本实施例的半导体装置。
尽管已详细地描述本公开的各种实施例，但所属领域的技术人员将理解，本公开的实施例可超出具体描述的实施例而延伸到其它替代实施例及/或用途、修改及其等效物。另外，基于所描述实施例，在本公开范围内的其它修改对于所属领域的技术人员来说将是显而易见的。还经考虑，可对所述实施例的特定特征及方面进行各种组合或子组合且仍然落入本公开的范围内。应理解，所述实施例的各种特征及方面可彼此组合或置换以便形成所述实施例的不同模式。因此，意图是本公开的范围不应受上文所描述的特定实施例的限制。

Claims (20)

1.一种穿硅通路TSV-凸块结构，其包括：
TSV，其在半导体衬底中；及
凸块，其在所述TSV上，其中
所述凸块包含导电插塞部分及所述导电插塞部分下方的台阶结构部分，且
所述台阶结构部分经配置以将所述TSV与所述导电插塞部分彼此电耦合。
2.根据权利要求1所述的TSV-凸块结构，其中
所述导电插塞部分在所述半导体衬底的表面上方，且
所述台阶结构部分的至少部分在所述半导体衬底的开口中。
3.根据权利要求2所述的TSV-凸块结构，其中所述台阶结构部分在所述开口中将所述凸块电耦合到所述TSV。
4.根据权利要求1所述的TSV-凸块结构，其中所述台阶结构部分在宽度上窄于所述导电插塞部分。
5.根据权利要求1所述的TSV-凸块结构，其中所述台阶结构部分是导电的，且与所述导电插塞部分是一体的。
6.根据权利要求1所述的TSV-凸块结构，其中所述台阶结构部分的至少部分被绝缘膜环绕，所述绝缘膜经配置以提供至少从所述周围的半导体衬底到所述台阶结构部分的绝缘。
7.根据权利要求1所述的TSV-凸块结构，其中所述台阶结构部分将所述凸块电耦合到所述TSV的导电膜的经暴露上表面以在所述凸块与所述TSV的所述导电膜之间提供电路径。
8.一种半导体装置，其包括：
半导体衬底；及
穿硅通路TSV-凸块结构，其包括：
穿硅通路TSV，其在所述半导体衬底中；及
凸块，其在所述TSV上，其中
所述凸块包含导电插塞部分及所述导电插塞部分下方的台阶结构部分，且所述台阶结构部分经配置以将所述TSV与所述导电插塞部分彼此电耦合。
9.根据权利要求8所述的半导体装置，其中
所述导电插塞部分在所述半导体衬底的表面上方，且
所述台阶结构部分的至少部分在所述半导体衬底的开口中。
10.根据权利要求9所述的半导体装置，其中所述台阶结构部分经配置以在所述开口中将所述凸块电耦合到所述TSV。
11.根据权利要求8所述的半导体装置，其中所述台阶结构部分在宽度上窄于所述导电插塞部分。
12.根据权利要求8所述的半导体装置，其中所述台阶结构部分是导电的，且与所述导电插塞部分是一体的。
13.根据权利要求8所述的半导体装置，其中所述台阶结构部分的至少部分被绝缘膜环绕，所述绝缘膜经配置以提供至少从所述周围的半导体衬底到所述台阶结构部分的绝缘。
14.根据权利要求8所述的半导体装置，其中所述台阶结构部分将所述凸块电耦合到所述TSV的导电膜的经暴露上表面以在所述凸块与所述TSV的所述导电膜之间提供电路径。
15.一种形成穿硅通路TSV-凸块结构的方法，所述方法包括：
在半导体衬底中形成通路孔，所述通路孔包含至少第一底部分；
将绝缘膜沉积到所述通路孔，所述绝缘膜包含所述通路孔的所述第一底部分上面的至少第二底部分；
执行退火以致使所述绝缘膜的至少部分熔化并向下滑动且积累在所述第二底部分处以增加所述第二底部分的厚度；
向所述绝缘膜的开口设置导电膜以形成TSV；及
在所述TSV上设置凸块以形成所述TSV-凸块结构。
16.根据权利要求15所述的方法，其进一步包括：
沉积额外绝缘膜以进一步增加所述第二底部分的所述厚度。
17.根据权利要求15所述的方法，其进一步包括：
形成所述通路孔以使其侧壁朝向所述第一底部分渐缩；及
使所述第一底部分比所述侧壁进一步渐缩。
18.根据权利要求17所述的方法，其中所述第一底部分的第一锥角大于所述侧壁的第二锥角。
19.根据权利要求15所述的方法，其进一步包括：
颠倒包含所述TSV的所述半导体衬底；及
对所述半导体衬底执行回蚀工艺以移除所述半导体衬底的至少部分及所述绝缘膜的至少部分，其中
所述绝缘膜的至少另一部分暴露在所述半导体衬底的表面上方，同时覆盖所述绝缘膜中的所述导电膜。
20.根据权利要求15所述的方法，其进一步包括：
蚀刻所述绝缘膜以在所述半导体衬底中设置开口，其中所述导电膜的上表面暴露在所述绝缘膜的上表面上方；及
在所述开口中在所述导电膜的所述经暴露上表面上设置所述凸块的至少部分以将所述凸块电耦合到所述导电膜。
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