TWI604547B - Semiconductor device manufacturing method - Google Patents

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TWI604547B
TWI604547B TW104138823A TW104138823A TWI604547B TW I604547 B TWI604547 B TW I604547B TW 104138823 A TW104138823 A TW 104138823A TW 104138823 A TW104138823 A TW 104138823A TW I604547 B TWI604547 B TW I604547B
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insulating layer
semiconductor device
semiconductor
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Satoshi Tsukiyama
Motoshi Seto
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Toshiba Memory Corp
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Description

半導體裝置之製造方法 [相關申請案]
本申請案享受以日本專利申請案2015-110739號(申請日：2015年5月29日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
實施形態係關於一種半導體裝置之製造方法。
近年來，為了於封裝基板上以較高之密度安裝半導體裝置(半導體晶片)，而對半導體裝置應用TSV(貫通電極)。
本發明之實施形態提供一種可靠性較高之半導體裝置之製造方法。
實施形態之半導體裝置之製造方法包含如下步驟：於包含矽之半導體基板之第1面側形成第1絕緣層；於上述第1絕緣層上形成導電層；於上述半導體基板內形成自與上述第1面為相反側之上述半導體基板之第2面朝向上述第1面而到達至上述第1絕緣層的第1開口部；形成上述第1開口部後，於含有氫氣之第1氣體氛圍中，執行第1退火處理；於上述第1開口部內之上述半導體基板之側壁上形成第2絕緣層；經由上述第1開口部而於上述第1絕緣層內形成到達至上述導電層之第2開口部；及於上述第1及第2開口部內形成連接於上述導電層之第1通孔。
1‧‧‧半導體裝置
5‧‧‧儲存裝置
11‧‧‧半導體基板
11X‧‧‧部分
12‧‧‧絕緣層(阻擋層)
12X‧‧‧絕緣層
13‧‧‧導電層
14‧‧‧層間絕緣膜
15‧‧‧絕緣層(間隔層)
16‧‧‧鈍化層
17‧‧‧貫穿孔(TSV)
18‧‧‧凸塊
18A‧‧‧正面凸塊
18B‧‧‧背面凸塊
19‧‧‧元件分離絕緣膜
20‧‧‧隧道絕緣膜
20A‧‧‧閘極絕緣膜
21‧‧‧電荷儲存層
21A‧‧‧層
21T‧‧‧第1層
22‧‧‧阻擋絕緣層
22A‧‧‧阻擋絕緣層
22T‧‧‧絕緣層
23‧‧‧控制閘極電極
23A‧‧‧導電層
23T‧‧‧第2層
24T‧‧‧源極/汲極區域
29‧‧‧閘極絕緣膜
50‧‧‧半導體記憶體
55‧‧‧記憶體控制器
58‧‧‧外部連接端子
70‧‧‧絕緣層
71‧‧‧光阻層
80‧‧‧支持基板
85‧‧‧配線
85A‧‧‧配線
85B‧‧‧配線
85C‧‧‧配線
85D‧‧‧配線
89‧‧‧光阻層
91‧‧‧第1鈍化層
92‧‧‧第2鈍化層
100‧‧‧記憶胞陣列
101‧‧‧周邊電路
111‧‧‧區域
119‧‧‧區域
170‧‧‧第1金屬層
179‧‧‧第2金屬層
300‧‧‧各向異性蝕刻
400‧‧‧退火處理
401‧‧‧退火處理
402‧‧‧退火處理
403‧‧‧退火處理
450‧‧‧氣體
490‧‧‧氣體
500‧‧‧封裝基板
590‧‧‧配線
900‧‧‧電路區
909‧‧‧外部連接端子區
BS‧‧‧背面
CP‧‧‧接觸插塞
DB‧‧‧矽之懸鍵
FS‧‧‧正面
MC‧‧‧記憶胞
ST‧‧‧選擇電晶體
Tr‧‧‧場效電晶體
VH1‧‧‧導孔
VP‧‧‧通孔插塞
W1‧‧‧尺寸
W2‧‧‧尺寸
X1‧‧‧溝槽
Z1‧‧‧開口部
圖1係用於對實施形態之半導體裝置進行說明之模式圖。
圖2係用於對實施形態之半導體裝置進行說明之模式圖。
圖3係用於對實施形態之半導體裝置進行說明之俯視圖。
圖4係用於對實施形態之半導體裝置進行說明之剖視圖。
圖5係表示第1實施形態之半導體裝置之製造方法之一步驟之剖視步驟圖。
圖6係表示第1實施形態之半導體裝置之製造方法之一步驟之剖視步驟圖。
圖7係表示第1實施形態之半導體裝置之製造方法之一步驟之剖視步驟圖。
圖8係表示第1實施形態之半導體裝置之製造方法之一步驟之剖視步驟圖。
圖9係表示第1實施形態之半導體裝置之製造方法之一步驟之剖視步驟圖。
圖10係表示第1實施形態之半導體裝置之製造方法之一步驟之剖視步驟圖。
圖11係表示第1實施形態之半導體裝置之製造方法之一步驟之剖視步驟圖。
圖12(a)及(b)係用於對本實施形態之半導體裝置之製造方法之效果進行說明之圖。
圖13係表示第2實施形態之半導體裝置之製造方法之一步驟之剖視步驟圖。
圖14係表示第3實施形態之半導體裝置之製造方法之一步驟之剖視步驟圖。
以下，一面參照圖式，一面對本實施形態詳細地進行說明。於以下之說明中，對具有相同之功能及構成之要素標註相同之符號。
[實施形態]
參照圖1至圖13，對實施形態之半導體裝置及半導體裝置之製造方法進行說明。
(1)第1實施形態
參照圖1至圖11，對第1實施形態之半導體裝置及半導體裝置之製造方法進行說明。
(a)構成例
圖1係用於對第1實施形態之半導體裝置進行說明之概略圖。
如圖1所示，儲存裝置(記憶體系統)5包含半導體記憶體50及記憶體控制器55。
儲存裝置5經由介面(主機介面)而與儲存裝置5之外部之主機裝置(未圖示)結合。
根據主機裝置之要求，於半導體記憶體50與記憶體控制器55之間傳輸資料。半導體記憶體50之動作由記憶體控制器55控制。記憶體控制器55根據來自主機裝置之要求，將用於控制半導體記憶體50之動作之指令及控制信號輸出至半導體記憶體50。半導體記憶體50將半導體記憶體50之動作狀況通知給記憶體控制器55。
於儲存裝置5中，半導體記憶體50及記憶體控制器55設置於封裝基板500上。
半導體記憶體(以下，亦稱為記憶體封裝或封裝裝置)50於1個封裝內包含複數個半導體裝置(半導體晶片)1。
各半導體裝置1包含電路區900與外部連接端子區909。於圖1中，外部連接端子區909設置於電路區900與晶片之端部之間。但是，外部連接端子區909亦可設置於2個電路區900之間。
於電路區900內設置有半導體積體電路(記憶體電路)。
於外部連接端子區909內設置有複數個外部連接端子58。外部連接端子58係用以輸入輸出資料之端子、用以輸入輸出各種控制信號之端子等。
於半導體記憶體50中，複數個半導體裝置1積層於相對於封裝基板500之表面垂直之方向上。以於半導體裝置1之積層體中上層之半導體裝置(半導體晶片)1之外部連接端子區909與下層之半導體裝置1之外部連接端子區909重疊的方式，將複數個半導體裝置1設置於封裝基板500上。
例如，外部連接端子58包含設置於半導體晶片1之正面及背面之凸塊18及貫穿孔17。凸塊(或焊墊)18係經由半導體晶片1內之配線及TSV(Through Silicon Via，矽穿孔)方式之貫穿孔17而連接於半導體積體電路。
再者，於圖1中，為了簡化說明，而圖示外部連接端子58沿著半導體晶片1之一邊設置之例。但是，外部連接端子58亦可沿著半導體晶片1之複數條邊設置。
半導體裝置1之外部連接端子58係經由封裝基板500上(或封裝基板500之內部)之配線590而連接於記憶體控制器55之外部連接端子。藉此，半導體記憶體50(半導體裝置1)及記憶體控制器55執行資料及各種控制信號之收發。
圖2係模式性地表示實施形態之半導體裝置之構造例之剖視圖。再者，於圖2中，抽取本實施形態中之半導體裝置之主要部分而加以表示。
半導體基板11例如為矽基板。半導體基板11之厚度例如處於30μm~50μm之範圍內。
於半導體基板11之正面FS側，於電路區900內設置有半導體積體 電路。半導體裝置1例如為NAND(Not AND，反及)型快閃記憶體。於半導體裝置1為NAND型快閃記憶體之情形時，記憶胞陣列100及複數個電路(以下，稱為周邊電路)101作為半導體積體電路而設置於半導體基板11上。
於記憶胞陣列100及周邊電路101內，元件設置於由元件分離絕緣膜19劃分之工作區域(active region)內。
記憶胞陣列100包含1個以上之記憶胞MC。記憶胞MC包含電荷儲存層21及控制閘極電極23。電荷儲存層21係隔著半導體基板11之正面FS上之隧道絕緣膜20而設置於半導體基板11之上方。於電荷儲存層21與控制閘極電極23之間設置有阻擋絕緣層22。
例如，電荷儲存層21包含浮閘電極(例如多晶矽層)及電荷捕獲膜(例如氮化矽膜)之至少一者。控制閘極電極23例如具有自金屬之單層構造、導電性化合物之單層構造、及金屬與導電性化合物之積層構造等中選擇之1個。例如，用於控制閘極電極23之材料為鎢(W)、矽化鎳(NSi)等。控制閘極電極23亦可於矽化物(或金屬)與阻擋絕緣層22之間包含摻雜多晶矽層。
記憶胞陣列100包含選擇電晶體ST。選擇電晶體ST由與記憶胞MC共通之步驟形成，具有與記憶胞MC類似之構造。但是，於選擇電晶體ST中，經由設置於阻擋絕緣層22A內之開口部，而將導電層(閘極電極層)23A連接於閘極絕緣膜20A上之層21A。
周邊電路101控制記憶胞陣列100之動作。周邊電路101包含複數個場效電晶體Tr。場效電晶體Tr具有與選擇電晶體ST類似之構造。
電晶體Tr包含半導體基板11之正面FS上之閘極絕緣膜29、閘極絕緣膜29上之第1層21T、第1層21T上方之第2層23T、及源極/汲極區域24T。例如，於第1層21T與第2層23T之間設置有具有開口部之絕緣層22T。
電晶體Tr例如利用與記憶胞MC及選擇電晶體ST共通之步驟同時形成。但是，電晶體Tr亦可利用與記憶胞陣列100內之元件MC、ST不同之步驟形成。例如，閘極絕緣膜29利用與選擇電晶體ST之閘極絕緣膜不同之步驟形成。
於電路區900及外部連接端子區909，於半導體基板11之正面FS上設置有多層配線構造之層間絕緣膜14及配線85(85A、85B、85C、85D)。於層間絕緣膜14上設置有第1鈍化層(例如氮化矽層)91及第2鈍化層(例如聚醯亞胺層)92。
層間絕緣膜14具有複數層絕緣膜(例如氮化矽膜及氧化矽膜)之積層構造。於層間絕緣膜14之各層(配線位準)內分別設置有配線85。配線位準互不相同之配線85藉由通孔插塞VP而相互連接。例如，配線85為包含鋁(Al)、鎢(W)或銅(Cu)之金屬層。半導體基板11上之元件MC、ST、Tr經由接觸插塞CP而連接於配線85A。
藉此，半導體基板11上之複數個元件(電路)相互連接，而形成具有所期望之功能之半導體積體電路(此處為NAND型快閃記憶體)。如此一來，電路區900內之半導體積體電路包含複數個元件MC、ST、Tr及各種配線85、CP、VP。
於半導體基板11之外部連接端子區909內，於半導體基板11之正面FS側及半導體基板11之背面BS側設置有作為外部連接端子之凸塊18(18A、18B)。
於本實施形態中，半導體基板11之正面FS為設置有記憶胞MC等元件之面(元件形成面)。半導體基板11之背面BS為半導體基板11之與正面FS為相反側之面。於相對於半導體基板11之正面FS垂直之方向上，半導體基板11之背面BS與半導體基板11之正面FS對向。再者，於不區別半導體基板之正面與背面之情形時，將半導體基板之正面(或背面)稱為半導體基板之主面。
於半導體基板11之正面FS側，正面凸塊(正面電極)18A設置於鈍化層92上。正面凸塊18A經由配線85及插塞VP、CP而連接於電路區900內之元件。
例如，正面凸塊18A為使用鎳(Ni)、銅(Cu)、金(Au)、錫(Sn)、及錫合金中之1種材料之單層構造。或者，正面凸塊亦可為使用Ni、Cu、Au、Sn及Sn合金中之複數種材料之積層構造。
於半導體基板11之背面BS側，設置有TSV方式之外部連接端子。
於半導體基板11內設置有貫穿孔(TSV)17。貫穿孔17埋入至半導體基板11內之導孔VH1內。貫穿孔17自半導體基板11之背面BS朝向半導體基板11之正面FS延伸。貫穿孔17到達至半導體基板11之正面側之構件(導電層13、配線85或接觸插塞CP)。絕緣層15設置於半導體基板11與貫穿孔17之間。
背面凸塊(背面電極)18B設置於半導體基板11之背面BS側。背面凸塊18B設置於半導體基板11內之貫穿孔17上。背面凸塊18B經由貫穿孔17而連接於半導體基板11之正面側之構件(導電層13、配線85、接觸插塞CP、及正面凸塊18A)。
又，背面凸塊18B連接於其他半導體晶片之外部連接端子(例如正面凸塊18A)。
例如，背面凸塊18B與正面凸塊18A同樣地，為使用Ni、Cu、Au、Sn、及錫合金中之1種材料之單層構造、或使用Ni、Cu、Au、Sn及Sn合金中之複數種材料之積層構造。
於半導體基板11之背面BS上設置有第3鈍化層(絕緣層)16。鈍化層16將背面凸塊18B與半導體基板11絕緣。鈍化層16例如為氧化矽膜、氮化矽膜、或氧化矽與氮化矽之積層膜。
例如，於半導體基板11之正面側之外部連接端子區909內設置有 環狀之絕緣層12。絕緣層12於BSV(Back Side Via，背面鑽孔)製程中作為於半導體基板11內形成導孔VH1時之蝕刻阻擋層發揮功能。
參照圖3及圖4，對圖1之半導體裝置之貫穿孔(貫通電極)之構造例更具體地進行說明。圖3及圖4表示本實施形態之半導體裝置之貫穿孔之構造之一例。圖4係沿著圖3之IV-IV線之剖視圖。
於半導體基板11之正面FS側，設置有具有開口部Z1之絕緣層12、及絕緣層12之開口部Z1上之導電層13。
絕緣層12具有第1開口部Z1。
如圖3所示，例如，絕緣層12及其開口部Z1自相對於半導體基板11之主面(正面/背面)垂直之方向觀察時具有圓形之平面形狀。絕緣層12具有圓形之環狀構造。但是，絕緣層12及開口部Z1之平面形狀亦可為多邊形狀(例如四邊形狀、八邊形狀)或橢圓形狀。
絕緣層12例如為氧化矽層。絕緣層12之厚度為0.3μm左右。絕緣層12包含與元件分離絕緣膜19相同之材料。絕緣層12例如與元件分離絕緣膜19同時形成。
導電層13例如配置於絕緣層12之開口部Z1上方。導電層13成為貫穿孔17(及背面凸塊18B)之連接對象。導電層13經由半導體基板11之正面FS側之配線85及通孔插塞VP等而連接於正面凸塊18A或半導體積體電路。導電層13由層間絕緣膜14覆蓋。
導電層13具有包含金屬層及導電性化合物層之至少一者之單層構造。例如，導電層13包含鎢(W)或矽化鎳(NiSi)。導電層13亦可為包含金屬層及導電性化合物層(例如矽化物層)之積層構造。又，導電層13可為例如包含摻雜多晶矽層之積層構造。
導電層13例如與電晶體Tr之閘極電極23T(記憶胞MC之控制閘極電極23)同時形成。因此，具有導電層13之部分包含與電晶體Tr之閘極電極23T相同之材料。
貫穿孔17通過絕緣層12之開口部Z1內，自半導體基板11之背面BS側到達至正面FS側。貫穿孔17連接於導電層13。
例如，貫穿孔17亦可具有積層構造。
積層構造之貫穿孔17包含第1金屬層170。積層構造之貫穿孔17於第1金屬層170與絕緣層15之間包含第2金屬層179。第2金屬層179隔著絕緣層15而設置於導孔VH1(半導體基板11)之側壁上。以下，將第2金屬層179稱為側壁金屬層179。例如，第2金屬層179作為障壁金屬發揮功能。
於絕緣層12之開口部Z1內，側壁金屬層179設置於絕緣層12之側壁上。貫穿孔17之側部亦可接觸於絕緣層12之側壁。又，亦可於貫穿孔17與絕緣層12之側壁之間設置絕緣層15。
金屬層170例如為使用Ni或Cu中之至少1種材料之金屬膜。側壁金屬層179例如為Ti、Cu及W中之至少1種材料之單層膜。但是，側壁金屬層179亦可為Ti、Cu、W中之複數種材料之積層膜。
再者，亦可於貫穿孔17(例如金屬層179)與導電層13之間設置摻雜多晶矽層。
半導體基板11與貫穿孔17之間之絕緣層15將貫穿孔17與半導體基板11分離。藉由絕緣層15將半導體基板11與貫穿孔17絕緣。絕緣層15例如為氧化矽層。以下，為了明確說明，而將絕緣層15稱為間隔層(或間隔絕緣層)。
於本例中，貫穿孔17自相對於半導體基板11之主面垂直之方向觀察時具有圓形之平面形狀。
又，貫穿孔17具有例如錐狀之剖面形狀。關於相對於半導體基板11之主面平行之方向上之貫穿孔17之尺寸(例如直徑)，例如，半導體基板11之背面側之通孔17之尺寸大於半導體基板11之正面側之通孔17之尺寸。
貫穿孔17於自相對於半導體基板之主面垂直之方向上之半導體基板11之背面BS至絕緣層12之底部(絕緣層12之半導體基板之背面側之面)之範圍內具有尺寸W2。尺寸W2為開口部Z1之尺寸W1以上。例如，開口部Z1內之貫穿孔17之尺寸例如與開口部Z1之尺寸W1相等。
於本實施形態之半導體裝置1中，如下述之半導體裝置之製造方法般，利用BSV製程形成貫穿孔(TSV)17時，執行對於導孔VH1內之半導體基板11之加工面(矽基板之側壁)之氫氣氛圍中之退火處理、以及對於間隔層(絕緣層)15之氫氣氛圍中之退火處理。
於本實施形態之半導體裝置1中，藉由氫氣氛圍中之退火處理，於導孔VH1內之半導體基板11與間隔層15之界面，半導體基板11中之矽之懸鍵(未鍵結鍵、表面能階)與氫鍵結。
藉此，於導孔VH1內間隔層15與半導體基板11之界面(因形成導孔而產生之半導體基板11之加工面)未活化。本實施形態之半導體裝置可抑制半導體基板11與間隔層15之界面處之矽之懸鍵捕獲電洞或電子。
其結果，本實施形態之半導體裝置1可抑制因電洞或電子之捕獲(固定電荷)所引起之貫穿孔17之電容成分(電容特性)之變動。
又，藉由對於間隔層15之退火處理，而將間隔層15所含之水分去除。進而，藉由在氫氣氛圍中執行退火處理，間隔層(例如氧化矽層)15內之矽之懸鍵與氫鍵結。
藉此，本實施形態之半導體裝置可抑制因間隔層15中所含之水分及懸鍵(及由懸鍵產生之固定電荷)所引起之貫穿孔之電容成分之變動。
再者，於本實施形態之半導體裝置中，例如藉由執行氫氣氛圍中之退火處理，隔著絕緣層15與貫穿孔17之側面對向之半導體基板11內之區域119有時會含有氫。於該情形時，半導體基板11包含不含氫 之區域(以下，稱為單晶矽區域)111、以及含氫之區域(以下，稱為含氫區域)119。
如上所述，本實施形態之半導體裝置1可抑制貫穿孔之電容成分之變動，其結果，可謀求半導體裝置之動作之穩定化。
因此，本實施形態之半導體裝置可提供具有較高之可靠性之半導體裝置。
(2)製造方法
參照圖5至圖11，對本實施形態之半導體裝置之製造方法進行說明。再者，此處，除圖5至圖11以外，亦適當利用圖1至圖4，對本實施形態之半導體裝置之製造方法進行說明。
於本實施形態之半導體裝置之製造方法中，於半導體基板11之正面側，藉由一般之前端製程，於半導體基板11之電路區900及外部連接端子區909，依次形成半導體積體電路之元件及元件分離絕緣膜。
於電路區900內，於半導體積體電路為NAND型快閃記憶體之情形時，形成作為半導體積體電路之元件之記憶胞MC及各種電晶體ST、Tr、元件分離絕緣膜等。
例如，半導體基板11之正面側之外部連接端子區909內之構成構件較佳為利用與對於電路區之製造步驟實質上共通之製程形成。半導體基板11之正面側之外部連接端子之構成構件以如下方式形成。
圖5至圖11表示本實施形態之半導體裝置(例如，NAND型快閃記憶體)之製造方法中之貫穿孔(TSV)之形成步驟之剖視步驟圖。
如圖5所示，於外部連接端子區909內，於半導體基板11之正面上形成絕緣層(遮罩層)70。於絕緣層70上形成光阻層71。
光阻層71藉由微影術及蝕刻而以具有圓形狀之開口圖案之方式圖案化。
將光阻層71用作遮罩，藉由各向異性蝕刻(例如RIE(Reactive Ion Etching，反應式離子蝕刻))，對絕緣層70及半導體基板11進行蝕刻。藉此，於半導體基板11內形成於半導體基板11之正面FS側具有圓形狀之平面形狀之溝槽X1。
又，溝槽X1(光阻層71之開口圖案)之平面形狀亦可為多邊形狀(例如八邊形狀及四邊形狀)或橢圓形狀等。
形成溝槽X1後，將光阻層71去除。
如圖6所示，絕緣層(例如氧化矽層)12以將溝槽X1內填滿之方式形成於半導體基板11內。絕緣層12例如利用SOG(Spin On Glasses，旋塗式玻璃)法堆積於半導體基板11上。
溝槽外之絕緣層12X例如將絕緣層70作為阻擋層，藉由CMP(Chemical Mechanical Polishing，化學機械拋光)而去除。藉此，絕緣層12X被研磨而絕緣層12之上部平坦化。
進而，絕緣層12之上部藉由濕式蝕刻而進行蝕刻。藉由該蝕刻，將絕緣層70間之絕緣層12X去除，而將絕緣層12之上部之位置調整為半導體基板11之正面FS之位置程度。但是，用於調整絕緣層12之上部之位置之蝕刻亦可省略。
如此一來，於半導體基板11之溝槽內形成具有圓形狀之平面形狀之絕緣層(BSV製程中之蝕刻阻擋層)12。
再者，外部連接端子區909內之具有圓形狀(或多邊形狀)之平面形狀之絕緣層12理想的是例如與電路區900內之元件分離絕緣膜實質上同時形成。
形成絕緣層12後，將絕緣層70去除。
如圖7所示，於半導體基板11之正面FS側，於絕緣層12上方形成導電層13。例如，導電層13形成於絕緣層12之上部上。
再者，外部連接端子區901內之導電層13較佳為利用與電路區900內之記憶胞MC之控制閘極電極23或電晶體Tr之閘極電極23T共通 之步驟同時形成。於該情形時，導電層13包含與閘極電極23、23T相同之材料。例如，導電層13具有例如鎢層之單層構造、NiSi層之單層構造。
但是，根據電路區900內之元件之形成製程及材料，導電層13亦可具有矽化物層與金屬層之積層構造、或包含多晶矽層之積層構造。又，隨著電路區900及外部連接端子區901中之製程之共通化，亦可於導電層13與半導體基板11之間形成包含與電荷儲存層21之材料相同之材料之層(例如多晶矽層)。
其後，藉由一般之後端製程，於半導體基板11之正面FS側依次形成層間絕緣膜14、配線85、插塞(通孔及接觸部)VP(CP)、及鈍化層(未圖示)(參照圖1)。
藉此，導電層13由層間絕緣膜14覆蓋，導電層13連接於插塞及配線。進而，以連接於配線85之方式於鈍化層上形成正面凸塊(未圖示)。
於層間絕緣膜14(更具體而言為鈍化層及正面凸塊)上塗佈接著劑而貼附支持基板80。
其後，藉由BSG(Back Side Grinding，背面研磨)等對半導體基板11之背面BS側之部分11X進行研磨。藉此，將半導體基板11之厚度設定為30μm~50μm左右。
如圖8所示，於半導體基板11之背面BS上形成鈍化層16。
藉由微影術及蝕刻，於外部連接端子區909內，於鈍化層16上形成具有圓形之開口部之光阻層89。光阻層89之開口部位於導孔(貫穿孔)之形成區域。
將光阻層89用作遮罩，藉由各向異性蝕刻(例如RIE)300對鈍化層16及半導體基板(矽基板)11選擇性地進行蝕刻。
藉由此種BSV製程，於半導體基板11內形成導孔(第2開口 部)VH1。導孔VH1到達至絕緣層12。藉此，於導孔VH1內，絕緣層12之底部露出。
用於形成導孔VH1之蝕刻係根據半導體基板11與絕緣層12之間之蝕刻選擇比變得足夠大之條件而執行。例如，使用含有HBr、SF6、SiF4、O2等之蝕刻氣體。藉此，形成導孔VH1時，僅作為半導體基板11之矽被蝕刻，而作為絕緣層12之氧化矽幾乎未被蝕刻。
例如，導孔VH1之大小(相對於半導體基板11之主面平行之方向之尺寸)W2於自半導體基板11之背面BS至絕緣層12之範圍內具有利用後續步驟形成於絕緣層12之開口部之大小(相對於半導體基板11之主面平行之方向之尺寸)W1以上之值。
用於形成導孔VH1之蝕刻條件可於蝕刻過程中固定，亦可於蝕刻之途中變化。
如圖9所示，於半導體基板11內形成導孔VH1之後，執行氫氣氛圍中之退火處理400。
退火處理400之溫度設定為例如100℃以上且250℃以下之範圍。於退火處理400中，將含有氫氣之氣體450經由氣體供給口導入至退火裝置之腔室內。例如，用於形成氫氣氛圍之氣體450為含有氫氣與惰性氣體(例如氬氣)之混合氣體。
藉由氫氣氛圍中之退火處理400，於導孔VH1內之半導體基板(矽基板)11之露出之側壁，矽之懸鍵DB與氫鍵結。因此，於導孔VH1之形成步驟中，半導體基板11之因加工而露出之側壁(以下，亦稱為加工面)藉由與矽鍵結之氫而終止。藉此，將導孔VH1內之半導體基板11之加工面非活化。
例如，藉由氫氣氛圍中之退火處理，有時會於導孔VH1內之半導體基板11之側壁(加工面)之表層形成含氫之矽區域119。
再者，為了形成退火處理中之氫氣氛圍，亦可使用氫自由基。 藉由使用氫自由基，而促進矽之懸鍵與氫之鍵結。
於氫氣氛圍中之退火處理中，亦可於用於形成氫氣氛圍之氫氣中使用氘氣。氘(2H)之質量比氕(1H)之質量重，而氘與氕相比較難擴散。因此，即便氘與矽之鍵結被切斷，氘殘留於矽之終端(例如，矽與絕緣層之界面)上之傾向仍較強。其結果，氘與矽之懸鍵DB再次鍵結，而將矽之表面能階(界面能階)降低。
藉由此種氫自由基及氘氣之利用，可減少導孔VH1內之半導體基板11之加工面及絕緣層15之懸鍵(表面能階)。
如圖10所示，於導孔VH1內之半導體基板11之側壁(加工面)上形成間隔層(例如氧化矽層)15。例如，間隔層15係利用電漿CVD(Chemical Vapor Deposition，化學氣相沈積)法，以相對較低之溫度條件形成。
對所形成之間隔層15執行退火處理401。退火處理401例如於氫氣氛圍中執行。
藉由退火處理401，將作為間隔層15之氧化矽層內之水分(H2O)去除。又，藉由導入至退火處理401之氫氣450，氧化矽層內之矽之懸鍵DB與氫鍵結。
對於間隔層15之退火處理401之溫度例如設定為100℃~250℃左右之範圍內之任何溫度。又，於對於間隔層15之退火處理401中，氫自由基或氘氣亦可用於形成氫氣氛圍。
如圖11所示，於對於間隔層15之退火處理後，於導孔VH1之底部側(與開口部為相反側之部分)，藉由例如RIE而將絕緣層12上之間隔層15及絕緣層12去除。藉此，於導孔VH1內，於絕緣層12內形成開口部Z1，而導電層13露出。如此一來，於半導體基板11內形成自半導體基板11之背面BS到達至半導體基板11之正面FS之貫通孔VH1、Z1。
再者，例如，間隔層15及絕緣層12包含氧化矽層。因此，可利 用實質上相同之蝕刻條件對間隔層15及絕緣層12進行蝕刻。又，間隔層15之蝕刻與絕緣層12之蝕刻亦可利用不同之步驟進行蝕刻。於間隔層15之蝕刻與絕緣層12之蝕刻利用不同之步驟進行蝕刻之情形時，亦可於形成導孔VH1之後，於退火處理400之前進行絕緣層12之蝕刻。
又，於導電層13包含多晶矽層之情形時或者於導電層13與半導體基板11之表面之間形成有多晶矽層之情形時，為了降低導電層13與貫穿孔17之接觸電阻，較佳為於去除間隔層15及絕緣層12之後將多晶矽層去除。
其後，於導孔VH1內及絕緣層12之開口部Z1內埋入導電體(例如金屬)，於導電層13上及間隔層15上形成BSV形式之貫穿孔(TSV)17。貫穿孔17與導電層13接觸。
於例如貫穿孔17具有複數個導電體之積層構造(例如，障壁金屬層與金屬層)之情形時，藉由PVD(Physical Vapor Deposition，物理氣相沈積)，於導電層13上及間隔層15上，例如以與導電層13接觸之方式形成Ti等之側壁金屬層(障壁金屬)179。例如，利用鍍敷法於側壁金屬層179上形成Ni(或Cu)之金屬層170。如此一來，積層構造之金屬層170、179被填充至作為貫穿孔17之導孔VH1內。
例如，貫穿孔17之大小(相對於半導體基板之主面平行之方向之尺寸)自半導體基板11之背面側朝向正面側逐漸變小(參照圖2)。因此，根據本實施形態，可覆蓋性良好地將金屬埋入。其結果，於本實施形態中，可提高貫穿孔17之可靠性。
形成貫穿孔17之後，於半導體基板11之背面上，利用例如鍍敷法形成背面凸塊(參照圖4)。其後，對半導體基板11執行回焊處理。
包含利用圖5至圖11之製造方法形成之半導體裝置之半導體基板(晶片)被切割為晶片狀之後，於切割片上將支持基板80自半導體裝置1去除。藉此，形成圖2所示之小片化之半導體裝置(半導體晶片)1。
藉由以上之製造步驟，形成本實施形態之半導體裝置(例如NAND型快閃記憶體)。
例如，將複數個半導體裝置1積層，並利用封裝材料封裝。藉此，形成圖1之封裝裝置(記憶體封裝)50。封裝裝置50搭載於封裝基板500上。
(c)效果
於本實施形態之半導體裝置之製造方法中，藉由如圖10所示之步驟般之導孔後之氫氣氛圍中之退火處理，由形成導孔VH1而產生之半導體基板11之側壁之表面能階(矽之懸鍵)與氫鍵結，半導體基板11之側壁之表層藉由氫而終止。藉此，半導體基板11之側壁之加工面(表面能階)非活化。
如此一來，本實施形態可減少導孔內之半導體基板11與間隔層15之界面處之矽之懸鍵，而可抑制懸鍵中之電洞或電子之捕獲(固定電荷之產生)。
又，於本實施形態之半導體裝置之製造方法中，如圖11所示之步驟般，藉由對於半導體基板11之側壁上之間隔層15之退火處理，而將間隔層15內之水分去除。
藉此，本實施形態之半導體裝置係藉由去除間隔層15內之水分而抑制例如間隔層(絕緣層)15之介電常數之上升及貫穿孔17之電容成分之變動等之因間隔層15內之水分引起之對貫穿孔17之電容成分之不良影響。
進而，藉由在氫氣氛圍中對間隔層15執行退火處理，本實施形態可減少間隔層(例如氧化矽層)15中所含之矽之懸鍵。其結果，本實施形態之半導體裝置可減少因間隔層15引起之固定電荷之產生。
因此，本實施形態之半導體裝置及其製造方法可抑制貫穿孔17之電容成分因半導體基板11及間隔層15之固定電荷、間隔層15之水分 而自所期望之設計值變動。又，本實施形態之半導體裝置可抑制在半導體裝置之動作中，貫穿孔之電容成分因由對外部連接端子(貫穿孔17)施加電位所致之固定電荷之產生/消失而變動。
根據本實施形態，可抑制因半導體裝置內之複數個外部連接端子中之半導體基板11與間隔層15之界面處之懸鍵(界面能階)及間隔層15中之水分而導致外部連接端子之電容成分於複數個外部連接端子間產生偏差。
根據本實施形態，於半導體裝置(例如NAND型快閃記憶體)快速地傳送信號(例如資料)之情形時，可抑制信號之傳送速度因外部連接端子之電容成分之變動而於不同之電位(信號位準)間產生差異。
圖12係用於對本實施形態之半導體裝置之製造方法之效果進行說明之圖。
圖12(a)及(b)係表示基板電壓與貫穿孔(TSV)之電容之關係之曲線圖。
圖12(a)之曲線圖係作為參考例而表示形成導孔後未對半導體基板之側壁執行氫氣氛圍中之退火處理之情形時之基板電壓與貫穿孔之電容之關係。
圖12(b)之曲線圖表示如本實施形態般對半導體基板之側壁執行氫氣氛圍中之退火處理之情形時之基板電壓與貫穿孔之電容成分之關係。再者，於圖12(b)中，氫氣氛圍中之退火處理之溫度設定為225℃。
於圖12(a)及(b)之各圖中，曲線圖之橫軸與基板電壓(單位：V)對應，曲線圖之縱軸與貫穿孔之電容成分(單位：pF)對應。
又，於圖12(a)及(b)中，如實例1~實例5般分別表示基板電壓之大小之變化方向不同之情形時之貫穿孔之電容成分。
實例1及2表示基板電壓自-30V向+30V變化之情形時之基板電壓 與貫穿孔之電容成分之關係。
實例3表示基板電壓自+30V向-30V變化之情形時之基板電壓與貫穿孔之電容成分之關係。
實例4表示基板電壓自+30V向+10V變化之情形時之基板電壓與貫穿孔之電容成分之關係。
實例5表示基板電壓自-10V向+30V變化之情形時之基板電壓與貫穿孔之電容成分之關係。
如圖12(a)所示之參考例般未對導孔內之半導體基板之側壁執行氫氣氛圍中之退火處理之情形時，於實例1~5(基板電壓之施加形式)中之每一個實例中，貫穿孔之電容成分相對於基板電壓之變化特性因半導體基板與絕緣層(間隔層)之界面之固定電荷之影響而有所不同。
如此般如圖12(a)般未執行氫氣氛圍中之退火處理之情形時，貫穿孔之電容成分之特性不穩定。
如圖12(b)所示，如本實施形態般對導孔內之半導體基板之側壁執行氫氣氛圍中之退火處理之情形時，即便於以如實例1~5般之條件施加基板電壓之情形時，貫穿孔之電容成分亦表現實質上相同之特性(變化之傾向)。
如此一來，根據本實施形態之半導體裝置之製造方法，藉由形成導孔後之氫氣氛圍中之退火處理，可減小貫穿孔之電容特性相對於電壓之施加狀態(電壓之變化)之偏差，而可使貫穿孔之電容成分穩定化。
如上述般，本實施形態之半導體裝置之製造方法可形成動作特性穩定之半導體裝置。
因此，根據本實施形態之半導體裝置及其製造方法，可提供一種可靠性較高之半導體裝置。
(2)第2實施形態
參照圖13，對第2實施形態之半導體裝置之製造方法進行說明。
貫穿孔(TSV)之形成步驟中之氫氣氛圍中之退火處理亦可不於剛利用RIE形成導孔VH1後執行而僅於形成間隔層(絕緣層)15後執行。
即，於第2實施形態之半導體裝置之製造方法中，形成導孔VH1後之對於半導體基板11之側壁之氫氣氛圍中之退火處理與對於間隔層15之氫氣氛圍中之退火處理共通化。
圖13係表示第2實施形態之半導體裝置之製造方法之一步驟之剖視步驟圖。
如圖13所示，利用與第1實施形態之半導體裝置之製造方法相同之步驟，於半導體基板11內形成導孔VH1。
於本實施形態中，於剛形成導孔VH1後，不執行氫氣氛圍中之退火處理，而於導孔VH1內之半導體基板11上形成間隔層15。例如，間隔層15藉由電漿CVD或熱氧化處理而形成。
形成間隔層15後，於氫氣氛圍中執行溫度為100℃~250℃之退火處理402。於該退火處理402中，間隔層15內之矽之懸鍵與氫鍵結。又，間隔層15內之水分藉由熱而去除。
間隔層15之膜厚相對較薄且氫之原子大小較小。因此，於形成間隔層15後之退火處理中，氫通過間隔層15內並到達至導孔VH1內之半導體基板11之側壁之表層(半導體基板11與絕緣層15之界面)。
藉此，氫與存在於半導體基板(矽基板)11之側壁之矽之懸鍵DB鍵結。
如此一來，於形成間隔層15後，藉由對於半導體基板11及間隔層15之共通之氫氣氛圍中之退火處理402，而半導體基板11與間隔層15之界面處之矽之懸鍵減少。
因此，第2實施形態之半導體裝置之製造方法可與第1實施形態實質上同樣地形成貫穿孔(外部連接端子)之電容成分之變動得以抑制 之半導體裝置。
因此，根據第2實施形態之半導體裝置之製造方法，可提供動作特性穩定且可靠性較高之半導體裝置。
進而，第2實施形態之半導體裝置之製造方法可藉由退火處理之共通化而削減氫氣氛圍中之退火處理之次數。其結果，根據第2實施形態之半導體裝置之製造方法，可降低半導體裝置之製造成本。
(3)第3實施形態
參照圖14，對第3實施形態之半導體裝置之製造方法進行說明。
對於間隔層(絕緣層)15之退火處理亦可於不包含氫氣之氣體氛圍中執行。
圖14係表示第3實施形態之半導體裝置之製造方法之一步驟之剖視步驟圖。
如圖14所示，使用不包含氫氣之氣體490，執行例如溫度範圍為100℃~250℃之退火處理403。藉此，將間隔層15中之水分去除。
間隔層15之主成分為矽化合物。因此，間隔層15內之矽之懸鍵之數量比半導體基板11與間隔層15之界面處之矽之懸鍵之數量少。因此，即便間隔層15內之矽之懸鍵剩餘，因該間隔層15內之矽之懸鍵引起之固定電荷之影響亦相對較小。
又，因間隔層15引起之貫穿孔17之電容成分之變動之大部分係因間隔層15內所含之水分引起。
因此，藉由對間隔層15執行可將間隔層15之水分去除之條件之退火處理403，而因間隔層15引起之貫穿孔17之電容成分之變動得到改善。
即便如此般於不包含氫氣之氣體氛圍中執行對於間隔層15之退火處理403，第3實施形態之半導體裝置之製造方法亦可與第1實施形態實質上同樣地形成外部連接端子之電容成分之變動得以抑制之半導 體裝置。
因此，根據第3實施形態之半導體裝置之製造方法，可提供動作特性穩定且可靠性較高之半導體裝置。
進而，根據第3實施形態之半導體裝置之製造方法，藉由削減用於退火處理之氫氣，而可削減半導體裝置之製造成本。
再者，於本實施形態之半導體裝置之製造方法之變化例中，亦存在如下情形：根據形成之半導體裝置所要求之特性，例如亦可不執行對於半導體基板之側壁(加工面)之氫氣氛圍中之退火處理，而對間隔層15僅執行使用不包含氫氣之氣體之退火處理403。
(5)其他
本實施形態之半導體裝置及其製造方法只要為應用利用BSV製程之貫通電極(TSV)之裝置，則半導體裝置之種類並無限定。例如，本實施形態之半導體裝置係自包含NAND型快閃記憶體、三維構造快閃記憶體、MRAM(Magnetic Random Access Memory，磁性隨機存取記憶體)、影像感測器、FPGA(Field-Programmable Gate Array，現場可程式化閘陣列)、及邏輯電路之群組中選擇。對該等半導體裝置之製造方法應用第1至第3實施形態中敍述之半導體裝置之製造方法中之任一種。
半導體基板之正面側之元件之形成步驟只要為確保製程之匹配性之順序，則並無限定。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能以其他多種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
11‧‧‧半導體基板
12‧‧‧絕緣層(阻擋層)
13‧‧‧導電層
14‧‧‧層間絕緣膜
16‧‧‧鈍化層
80‧‧‧支持基板
85‧‧‧配線
111‧‧‧區域
119‧‧‧區域
400‧‧‧退火處理
450‧‧‧氣體
BS‧‧‧背面
CP‧‧‧接觸插塞
DB‧‧‧矽之懸鍵
FS‧‧‧正面
VH1‧‧‧導孔
VP‧‧‧通孔插塞

Claims (7)

  1. 一種半導體裝置之製造方法，其具備如下步驟：於包含矽之半導體基板之第1面側形成第1絕緣層；於上述第1絕緣層上形成導電層；於上述半導體基板內，形成自與上述第1面為相反側之上述半導體基板之第2面朝向上述第1面而到達至上述第1絕緣層、且使該第1絕緣層之底部露出之第1開口部；形成上述第1開口部後，於含有氫氣之第1氣體氛圍中執行第1退火處理；於上述第1開口部內之上述半導體基板之側壁上形成第2絕緣層；經由上述第1開口部而於上述第1絕緣層內形成到達至上述導電層、且使該導電層之底部露出之第2開口部；以及於上述第1及第2開口部內形成連接於上述導電層之第1通孔。
  2. 如請求項1之半導體裝置之製造方法，其進而包含如下步驟：形成上述第2絕緣層後，於含有氫氣之第2氣體氛圍中執行第2退火處理。
  3. 如請求項1或2之半導體裝置之製造方法，其中上述第1及第2退火處理係使用氫自由基或氘而執行。
  4. 如請求項1或2之半導體裝置之製造方法，其中藉由上述第1退火處理，於上述半導體基板內形成含氫之第1區域。
  5. 如請求項1之半導體裝置之製造方法，其中與上述第1通孔之上述主面平行之方向之尺寸自上述第2面側朝向上述第1面逐漸變小。
  6. 一種半導體裝置之製造方法，其具備如下步驟：於包含矽之半導體基板之第1面側形成第1絕緣層；於上述第1絕緣層上形成導電層；於上述半導體基板內，形成自與上述第1面為相反側之上述半導體基板之第2面朝向上述第1面而到達至上述第1絕緣層、且使該第1絕緣層之底部露出之第1開口部；於上述第1開口部內之上述半導體基板之側壁上形成第2絕緣層；形成上述第2絕緣層後，執行氫氣氛圍中之退火處理；經由上述第1開口部而於上述第1絕緣層內形成到達至上述導電層、且使該導電層之底部露出之第2開口部；以及於上述第1及第2開口部內形成連接於上述導電層之第1通孔。
  7. 如請求項6之半導體裝置之製造方法，其中與上述第1通孔之上述主面平行之方向之尺寸自上述第2面側朝向上述第1面逐漸變小。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170011366A (ko) * 2015-07-22 2017-02-02 삼성전자주식회사 반도체 칩 및 이를 가지는 반도체 패키지
EP3364454B1 (en) * 2017-02-15 2022-03-30 ams AG Semiconductor device
JP6593369B2 (ja) 2017-02-21 2019-10-23 株式会社村田製作所 半導体チップが実装されたモジュール、及び半導体チップ実装方法
JP6697411B2 (ja) * 2017-03-29 2020-05-20 キオクシア株式会社 半導体装置の製造方法
JP2018170363A (ja) * 2017-03-29 2018-11-01 東芝メモリ株式会社 半導体装置の製造方法及び半導体装置
EP3659177B1 (en) 2017-08-25 2023-10-25 Huawei Technologies Co., Ltd. Semiconductor module and method for manufacturing the same
JP2019054199A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体装置
JP2019057634A (ja) * 2017-09-21 2019-04-11 東芝メモリ株式会社 半導体装置の製造方法
US10163758B1 (en) * 2017-10-30 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method for the same
CN107946239A (zh) * 2017-12-06 2018-04-20 德淮半导体有限公司 硅通孔互连结构及其形成方法
EP3564994A1 (en) * 2018-05-03 2019-11-06 ams AG Semiconductor device with through-substrate via
US10622253B2 (en) * 2018-06-12 2020-04-14 United Microelectronics Corp. Manufacturing method of semiconductor device
JP2020150037A (ja) * 2019-03-11 2020-09-17 キオクシア株式会社 半導体装置およびその製造方法
TWI725820B (zh) * 2020-04-15 2021-04-21 瑞峰半導體股份有限公司 具有矽穿孔結構的半導體元件及其製作方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225656B1 (en) * 1998-12-01 2001-05-01 Symetrix Corporation Ferroelectric integrated circuit with protective layer incorporating oxygen and method for fabricating same
JP4729881B2 (ja) 2004-08-04 2011-07-20 ソニー株式会社 薄膜半導体装置の製造方法および薄膜半導体装置
JP4139803B2 (ja) * 2004-09-28 2008-08-27 シャープ株式会社 半導体装置の製造方法
JP2006108318A (ja) * 2004-10-04 2006-04-20 Elpida Memory Inc 半導体装置の製造方法
US7271482B2 (en) * 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7534722B2 (en) * 2005-06-14 2009-05-19 John Trezza Back-to-front via process
US20080264477A1 (en) * 2006-10-09 2008-10-30 Soltaix, Inc. Methods for manufacturing three-dimensional thin-film solar cells
WO2009111874A1 (en) * 2008-03-11 2009-09-17 The Royal Institution For The Advancement Of Learning/ Mcgiil University Low-temperature wafer level processing for mems devices
US8097964B2 (en) * 2008-12-29 2012-01-17 Texas Instruments Incorporated IC having TSV arrays with reduced TSV induced stress
CN101969041A (zh) * 2009-07-28 2011-02-09 联华电子股份有限公司 半导体制作工艺
CN101724911B (zh) * 2009-11-30 2012-04-11 有研半导体材料股份有限公司 一种用于p型硅外延片电阻率测量前的表面热处理工艺
JP5802515B2 (ja) 2011-10-19 2015-10-28 株式会社東芝 半導体装置及びその製造方法
JP2013115289A (ja) * 2011-11-30 2013-06-10 Sony Corp 半導体装置、半導体装置の製造方法、および電子機器
JP5917321B2 (ja) 2012-07-12 2016-05-11 株式会社東芝 半導体装置及びその製造方法
KR20140011137A (ko) * 2012-07-17 2014-01-28 삼성전자주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
JP6034095B2 (ja) * 2012-08-21 2016-11-30 株式会社東芝 半導体装置およびその製造方法
JP2014082351A (ja) * 2012-10-17 2014-05-08 Ps4 Luxco S A R L 半導体装置の製造方法
JP2014103137A (ja) * 2012-11-16 2014-06-05 Ps4 Luxco S A R L 半導体装置及びその製造方法
US20160118391A1 (en) * 2014-10-22 2016-04-28 SanDisk Technologies, Inc. Deuterium anneal of semiconductor channels in a three-dimensional memory structure

Also Published As

Publication number Publication date
JP6489942B2 (ja) 2019-03-27
CN106206417B (zh) 2019-05-03
US9773697B2 (en) 2017-09-26
CN106206417A (zh) 2016-12-07
US20160351441A1 (en) 2016-12-01
JP2016225470A (ja) 2016-12-28
TW201642370A (zh) 2016-12-01

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