JP4139803B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に、貫通電極を形成するためのＳｉ孔形成プロセスを含む、半導体装置およびその半導体装置の製造方法に関するものである。
近年、ますます半導体装置の小型・薄型化の要求が高まっている。さらに、複数の半導体装置を積層することで実装密度を高める手法が広く行なわれるようになってきている。このような要求に応えるものとして、半導体装置の表面に形成された電極パッドから、半導体ウエハを貫通し、半導体装置裏面にまで接続された貫通電極の形成技術が注目されている。
例えば、特許文献１では、半導体基板の裏面から半導体基板表面に形成された電極まで達する貫通孔を形成し、この貫通孔内壁を絶縁膜で覆った後、孔内部に金属を充填することで貫通電極を形成している。この貫通電極は、半導体基板裏面に突出するバンプを形成している。また、このようにして作製した貫通電極を有する半導体チップを複数積層することで高密度化をはかったマルチチップモジュールが開示されている。
また、特許文献２には、貫通電極を有するＢＧＡ（Ball Grid Array）型の半導体装置の製造方法が開示されている。特許文献２では、半導体基板の裏面から半導体基板表面に形成された電極まで達する貫通孔を形成し、この貫通孔内壁および電極裏面にＣＶＤにて酸化膜を形成した後、異方性エッチングによって電極裏面に付着した酸化膜のみをエッチングし、側壁の酸化膜は残すようにしている。その後、孔内部に金属層を形成し、半導体基板の表裏を接続する貫通電極を形成している。
さらに近年では、携帯電話に代表される小型のカメラモジュールにおいて、更なる小型薄型化の要求が高まっている。例えば特許文献３には、貫通電極を備えた小型の固体撮像素子（受光センサ）の実装構造が考案されている。
上記特許文献３の開示技術における第１のポイントは、受光センサ素子形成面における外部との入出力のための電極を、Ｓｉ基板を貫通する貫通電極によって裏面に取り出していることである。これにより、従来必要であったワイヤーボンディングなどが不要となり、実装エリアが半導体チップサイズに収まることになり小型化が図られる。
上記特許文献３の第２のポイントは、光透過性保護部材を受光センサ上に形成することで、これ以降の工程で受光センサ上にゴミなどの異物が付着することを防止できることである。これにより、光透過性部材形成後のプロセスを低クリーン度の環境で行うことが可能となる。
このように貫通電極形成プロセスは、メモリだけでなく撮像素子など幅広いデバイスの小型・薄型化を実現するために注目されている。
特許第３１８６９４１号公報（公開日平成８年８月２０日） 特開２００３−３０９２２１号公報（公開日平成１５年１０月３１日） 特開２００１−３５１９９７号公報（公開日平成１３年１２月２１日）
しかしながら、上記従来の貫通電極形成技術においては次のような問題がある。これを説明するために、先ずは、貫通電極が設けられた半導体装置の構成例を図９に示す。
図９は、貫通電極を備えた半導体装置の電極部付近の断面構造図である。通常、半導体ウエハ１０１の第１面（基板おもて面に相当する）には第１の絶縁膜１０２が形成されており、その上に多層構造の金属配線層が形成されている。金属配線層には半導体チップの信号入出力を行うための電極パッド１０３が形成されており、貫通電極はこの電極パッド１０３の領域に形成される。さらに金属配線層の上に、酸化膜や窒化膜からなる保護膜１０４が形成されている。
半導体ウエハ１０１において、電極パッド１０３直下には貫通孔が形成され、該貫通孔内壁と半導体ウエハ１０１の第２面（基板裏面に相当する）とを覆うように第２の絶縁膜１０５が形成されている。また、貫通孔の内壁から半導体ウエハ１０１の第２面にかけて導体層１０６が形成され、貫通孔内壁の導体層１０６が貫通電極の機能を有する。半導体ウエハ１０１の第２面における導体層１０６は、外部入出力端子１０７と接続され、半導体ウエハ１０１の第２面は、保護膜１０８によって外部入出力端子１０７のみが開口される。これにより、半導体ウエハ１０１の第１面に存在する電極パッド１０３と、第２面に存在する外部入出力端子１０７とが導体層１０６によって導通する。
図９に示す構成の半導体装置を作成するにあたって、第２の絶縁膜１０５は、第１の絶縁膜１０２、電極パッド１０３、および保護膜１０４が形成された状態の半導体ウエハ１０１に対して、第２面側から、例えばＣＶＤ（Chemical Vapor Deposition）法などによって形成される。
しかしながら、この場合、図１０（ａ）に示すように、第２の絶縁膜１０５は、上記貫通電極によって導通を取るべき電極パッド１０３の裏面にまで形成されてしまう。このため、導体層１０６の形成前に、図１０（ｂ）に示すように、貫通孔内壁に形成された第２の絶縁膜１０５を残し、電極パッド１０３裏面に形成された第２の絶縁膜１０５のみを除去する必要がある。ここで、電極パッド１０３裏面に形成された第２の絶縁膜１０５を除去する手法はいくつか考えられる。
第１の手法としては、半導体ウエハの裏面にレジストを塗布した後、貫通孔内部のレジストをフォト工程にて開口し、ドライエッチングによって電極パッド裏面の絶縁膜をエッチング除去することが考えられる。
第２の手法としては、異方性のドライエッチングを用いることにより、貫通孔側壁の絶縁膜をエッチングせずに、電極裏面の絶縁膜のみをエッチングすることが考えられる。特許文献１や特許文献３では、この第２の手法が用いられている。
しかしながら、上記第１の手法では、貫通孔の開いた半導体ウエハの裏面にレジストを均一に塗布する際、貫通孔内部にまで均一にレジストを埋め込むことが困難である。特に、貫通電極が微細になればなるほど、貫通孔内部にレジストを埋め込み、かつ、貫通孔内部のレジストを現像により開口させることは極めて困難となる。
通常、半導体装置の電極は、１００μｍ角程度かそれ以下のものが多い。半導体ウエハの厚みは様々であるが、１００〜７００μｍ程度で取り扱われることが多い。例えば、７０μｍ角の貫通孔を１００μｍ厚の半導体ウエハに形成した場合、この微細孔の内部にレジストを均一に塗布することは困難である。さらに電極が微細化し、φ１０μｍで深さ５０μｍ程度の孔ともなると、さらに困難を極めることになる。
また、上記微細な貫通孔内部にレジストを均一に埋め込むことができたとしても、このアスペクト比の孔では、孔内に入った現像液の循環が生じにくいため、上記レジストを現像することによって開口させることは難しい。
また、第２の手法を用いた場合には、第１の手法に比較すると、電極パッド裏面の絶縁膜を開口することが容易に行えると考えられる。
しかしながら、上記貫通孔内にＣＶＤ法で酸化膜を成膜することで上記第２の絶縁膜を形成する場合、半導体ウエハ裏面における絶縁膜の膜厚に比べ、貫通孔内壁における絶縁膜の膜厚の方が薄くなる。また、異方性エッチングにより電極パッド裏面の絶縁膜をエッチングする際、孔の底部にある電極パッド裏面の絶縁膜に比べて半導体ウエハ裏面の絶縁膜のエッチングレートの方が早く、半導体ウエハ裏面の絶縁膜までもがエッチングされてしまう。また、異方性とはいえ、貫通孔内壁における絶縁膜がエッチングにより減少することも避けられない。
したがって、半導体ウエハ裏面にはあらかじめ厚めの絶縁膜を形成しておくか、あるいは、電極パッド裏面の絶縁膜をエッチング除去した後に、再度、半導体ウエハ裏面の絶縁膜形成が必要となるなど、製造コストが高くなるといった欠点がある。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、信頼性の高い貫通電極を、容易に低コストで形成することにある。
本発明に係る半導体装置の製造方法は、上記課題を解決するために、半導体基板の第１面に第１の絶縁膜を介して形成された電極パッドを有し、上記電極パッドと上記半導体基板の第２面に存在する外部接続用端子とを接続する貫通電極を有する半導体装置の製造方法において、第１面に上記第１の絶縁膜と上記電極パッドとが形成された上記半導体基板に対し、上記電極パッドの直下にて、上記半導体基板に貫通孔を形成する第１の工程と、上記半導体基板に形成された貫通孔の内壁、および上記半導体基板の第２面に、上記半導体基板を陰極とする電着によって第２の絶縁膜を形成する第２の工程と、上記第２の絶縁膜をマスクとして、上記第１の絶縁膜をエッチングし、上記電極パッド裏面を上記半導体基板の第２面側に露出させる第３の工程と、上記貫通孔内に、上記貫通電極となる導電層を形成する第４の工程とを含むことを特徴としている。
ここで、半導体基板の第１面に形成された電極パッドと、半導体基板の第２面に存在する外部接続用端子とを接続する貫通電極を形成するにあたっては、半導体基板と貫通電極とを絶縁するために、半導体基板に形成される貫通孔の内壁に絶縁膜（第２の絶縁膜）を形成する必要がある。
この第２の絶縁膜の形成においては、従来では、スパッタやＣＶＤ等の成膜技術が用いられていたが、これらの手法では、電極パッドの裏面においても第２の絶縁膜が形成される。このため、電極パッドと貫通電極との導通を得るためには、電極パッド裏面に形成された第２の絶縁膜を除去する必要があるが、上記貫通孔が微細である場合には、この第２の絶縁膜の除去において非常な困難を伴っていた。
これに対し、上記の構成によれば、上記第２の絶縁膜の形成において、半導体基板を陰極とする電着が使用される。このため、上記第２の絶縁膜は、半導体基板の表面（すなわち、上記半導体基板に形成された貫通孔の内壁、および上記半導体基板の第２面）にのみ形成され、電極パッドの裏面には第２の絶縁膜が形成されない。したがって、電極パッド裏面に形成された第２の絶縁膜を除去する工程が不要となり、信頼性の高い貫通電極の形成が可能となると共に、製造コストを低減できる。
また、上記半導体装置の製造方法においては、上記第１の工程において、上記半導体基板の破損を防止するための補強板が、上記第１面側に接着層を介して貼り合わされている上記半導体基板が用いられることが好ましい。
上記の構成によれば、上記半導体基板に上記補強板を貼り合わせることにより、研磨等によって基板厚を薄くした半導体基板を使用し易くなる。半導体基板の基板厚が厚いと、半導体基板に貫通孔を形成する際、エッチング時間が長くなることでコストアップが生じたり、孔の形状をコントロールすることが困難となるが、基板厚を薄くすることで上記不具合を回避できる。
また、上記半導体装置の製造方法においては、上記第２の工程において、電着材料がポリイミドあるいはエポキシであることが好ましい。
また、上記半導体装置の製造方法においては、上記半導体基板の第１面に形成された第１の絶縁膜が酸化膜であることが好ましい。
また、本発明に係る半導体装置は、上記課題を解決するために、半導体基板の第１面に第１の絶縁膜を介して形成された電極パッドを有し、上記電極パッドと上記半導体基板の第２面に存在する外部接続用端子とを接続する貫通電極を有する半導体装置において、第１面に上記第１の絶縁膜と上記電極パッドとが形成された上記半導体基板に対し、上記電極パッドの直下にて、上記半導体基板に貫通孔が形成されており、上記貫通孔の内壁、および上記半導体基板の第２面には第２の絶縁膜が形成されていると共に、上記電極パッドの直下の第１の絶縁膜においても、上記電極パッド裏面を上記半導体基板の第２面側に露出させるように開口されており、上記第１の絶縁膜の開口部の側面は、上記貫通孔の内壁にて露出していることを特徴としている。
上記の構成によれば、上述の製造方法を用いて半導体を製造することが可能となる。すなわち、第２の絶縁膜を電着によって形成することで、該第２の絶縁膜は半導体基板に形成された貫通孔の内壁、および半導体基板の第２面にのみ形成され、電極パッドの直下の第１の絶縁膜は、上記第２の絶縁膜をマスクとするエッチングによって開口されるため、上記第１の絶縁膜の開口部側面は上記貫通孔の内壁にて露出する。
また、このような構成により、上記半導体装置では、第１の絶縁膜を開口する際のエッチングにおいて第１の絶縁膜のサイドエッチングが生じ難く、第１の絶縁膜のサイドエッチングに起因するリークやカバレジ不良が抑制される。
また、半導体基板にエッチング等で貫通孔を形成する際、上記エッチングが第１の絶縁膜に達したところで横方向にエッチングが進行し、ノッチが入る現象が見られる。貫通孔の内壁面全体が第２の絶縁膜で絶縁される従来の構成では、上記ノッチ部に第２の絶縁膜が十分に形成されず、リークの恐れが生じる。
これに対し、上記の構成では、上述のようなノッチが生じた場合であっても、貫通孔の内壁面においては、上記ノッチ部分で、第１の絶縁膜の露出面と第２の絶縁膜の露出面とが接触し、この接触部分は良好となるため、上記リークの恐れが生じない。
また、上記半導体装置では、上記半導体基板の破損を防止するための補強板が、上記半導体基板の第１面側に接着層を介して貼り合わされていることが好ましい。
また、上記半導体装置では、上記半導体装置は、上記補強板が光透過性部材であり、上記半導体基板と上記補強板との間にはＣＣＤセンサが配置された固体撮像素子である構成とすることができる。
本発明に係る半導体装置、および半導体装置の製造方法では、上記第２の絶縁膜の形成において、半導体基板を陰極とする電着が使用される。このため、上記第２の絶縁膜は、半導体基板の表面（すなわち、上記半導体基板に形成された貫通孔の内壁、および上記半導体基板の第２面）にのみ形成され、電極パッドの裏面には第２の絶縁膜が形成されない。したがって、電極パッド裏面に形成された第２の絶縁膜を除去する工程が不要となり、信頼性の高い貫通電極の形成が可能となると共に、製造コストを低減できるといった効果を奏する。
本発明の一実施形態について図１ないし図８に基づいて説明すると以下の通りである。先ずは、本実施の形態に係る半導体装置において、貫通電極を備えた半導体装置の電極部付近の断面構造を図１に示す。
図１に示す半導体装置では、半導体ウエハ（例えばＳｉウエハ）１の第１面（基板おもて面に相当する）に、第１の絶縁膜２を介して、その上に単層もしくは多層構造（通常は多層構造）の金属配線層が形成されている。この金属配線層上の所定の端子には図示しない半導体素子が接続されており、この半導体素子の信号入出力を行うための電極パッド３が形成されている。図１においては、上記金属配線層において電極パッド３のみを記載している。さらに金属配線層の上には、酸化膜や窒化膜からなる保護膜４が形成されている。尚、半導体ウエハ１としては、Ｓｉ以外の半導体基板、例えばＧａＡｓなども使用可能である。また、第１の絶縁膜２としては、例えば、Ｓｉ酸化膜等の酸化膜を用いることができる。
上記半導体装置において、貫通電極は電極パッド３の領域に形成される。このため、半導体ウエハ１において、電極パッド３直下には貫通孔が形成され、該貫通孔内壁と半導体ウエハ１の第２面（基板裏面に相当する）とを覆うように第２の絶縁膜５が形成されている。そして、貫通孔の内壁から半導体ウエハ１の第２面にかけて導体層６が形成され、貫通孔内壁の導体層６が貫通電極の機能を有する。このとき、電極パッド３および導体層６は、第１の絶縁膜２および第２の絶縁膜５によって、半導体ウエハ１に対する絶縁性が保たれる。
半導体ウエハ１の第２面における導体層６は、外部入出力端子７と接続され、半導体ウエハ１の第２面は、保護膜８によって外部入出力端子７のみが開口される。これにより、半導体ウエハ１の第１面に存在する電極パッド３と、第２面に存在する外部入出力端子７とが導体層６によって導通する。
上記図１に示す半導体装置において、貫通電極の形成プロセスを図２（ａ）〜（ｃ）および図３（ａ）〜（ｃ）を参照して以下に説明する。
図２（ａ）は、半導体ウエハ１の電極パッド３部分の断面構造を示した模式図であり、半導体ウエハ１の第１面において、第１の絶縁膜２、電極パッド３を含む金属配線層、および保護膜４までが形成された状態を示している。
図２（ａ）の状態において、半導体ウエハ１は裏面研磨により３００μｍに研削されている。これは、後工程で半導体ウエハ１に貫通孔を形成する際、半導体ウエハ１が大きいと（貫通孔が深いと）エッチング時間が長くなりコストアップとなることや、孔の形状をコントロールすることが困難となるためである。すなわち、半導体ウエハ１の基板厚をある程度薄くすることで、エッチング深さを浅くしている。また逆に、半導体ウエハ１をあまりに薄くしすぎると、後工程での取り扱いが難しくなり、破損の危険性が高まることや、反りが発生してしまうため、本実施の形態では３００μｍとした。
次に、半導体ウエハ１の裏面研磨面にレジスト１１を塗布し、第１面の電極パッド３に対応した位置を開口するようにレジスト１１の露光・現像を行う。レジスト１１は、半導体ウエハ１に貫通孔を形成するためのドライエッチングにおいてマスクとなるものである。この状態までが図２（ａ）に示される。
次に、図２（ｂ）に示すように、レジスト１１をマスクとして、半導体ウエハ１をドライエッチングする。半導体ウエハ１がエッチングされ、電極パッド３直下の第１の絶縁膜２が露出するとエッチングの進行が止まる。エッチング後は、レジスト１１を剥離しておく。
次に、図２（ｃ）に示すように、半導体ウエハ１を陰極として電着を実施し、電着レジストによって第２の絶縁膜５を上記貫通孔の内壁および半導体ウエハ１の第２面（裏面）に形成する。上記電着レジストの材料としては、ポリイミドまたはエポキシ等が利用可能である。尚、この時、半導体ウエハ１と電気的に接続されている電極パッド３が電着液に対して露出していると、その部分にまで電着レジストが形成されてしまう。このため、半半導体ウエハ１表面をあらかじめ別のレジストや保護フィルムで覆っておくか、半導体ウエハ１表面が電着液に触れない構造の装置を用いる必要がある。
上記電着レジストは導電性を有する部分、すなわち、陰極である半導体ウエハ１露出面のみに形成される。このため、上記電着レジストによって形成される第２の絶縁膜５は、半導体ウエハ１の第２面および貫通孔の内壁のみに析出し、電極パッド３直下の第１の絶縁膜２裏面には析出しない。これにより、従来のように、第２の絶縁膜５形成後に、第１の絶縁膜２裏面の絶縁膜を除去するために特別なパターニングなどの処理は必要でなく、第２の絶縁膜５によって容易に貫通孔の内壁絶縁を取ることが可能である。
ここでは、市販の電着レジスト溶液を用いて、所定の膜厚まで電着を行った後、洗浄、硬化を行うことで第２の絶縁膜５が形成される。この時、電着レジストのピンホールや貫通孔の肩口で膜厚が薄くなることなどを考慮し、１５μｍ程度の膜厚まで電着を実施するとよい。
次に、図３（ａ）に示すように、第２の絶縁膜５をマスクとして、電極パッド３直下の第１の絶縁膜２をドライエッチングし、電極パッド３の裏面を露出させる。この時、電極パッド３裏面の第１の絶縁膜２をエッチングするために、新たに特別なマスク形成などの処理は全く不要である。つまり、貫通孔の形成された半導体ウエハ１にレジストを塗布し、パターニングしたり、複数回のＣＶＤによる絶縁膜形成などの処理は不要であり、アライメントなどの作業がまったく入らないため、非常に容易に電極パッド３を開口させることが可能である。
次に、図３（ｂ）に示すように、半導体ウエハ１裏面から電解メッキのためのシードメタル層をＣＶＤにより形成する。このシードメタル層の形成においては、もちろんスパッタなど、ＣＶＤ以外の手法を用いても良い。ここでは、貫通孔内部にまでシードメタル層を形成する必要があり、かつこの孔が深いため、狭い空間にまで良好に膜形成が可能なＣＶＤ法を選択している。上記シードメタル層としては、例えば、ＴｉＮを０．１μｍ、Ｃｕを０．５μｍ形成する。
次に、電極パッド３裏面と後に形成される外部入出力端子７とを電気的に接続する再配線パターンとなる導電層６を、上記シードメタル層の上に電解銅メッキ等で形成する。このため、まずは半導体ウエハ１裏面にレジスト１２を塗布し、該レジスト１２において再配線パターンを露光・現像などの通常のフォトリソ工程により形成する。尚、孔の設けられた半導体ウエハ１に対して、液状のレジストを塗布するのが困難な場合には、レジスト１２としてドライフィルムレジストなどを用いることも可能である。
続いて、上記シードメタル層を陰極として電解銅メッキを行うことで、上記レジスト１２の開口部分にあたる再配線パターンの膜厚を増加させ、導電層６とする。導体層６の膜厚は、後工程で外部入出力端子７として半田ボールを搭載するため、厚みは１０μｍとした。
次に、図３（ｃ）に示すように、レジスト１２を除去し、不要なシードメタル層をエッチング除去する。さらに、半導体ウエハ１の裏面全体に感光性絶縁樹脂によって保護膜８を形成する。保護膜８では、露光・現像などのフォトリソ工程によって外部入出力端子７の形成部が開口される。そして、保護膜８の開口部に、外部入出力端子７となる半田ボールを搭載し、個別の半導体チップにダイシングすることで図１に示す半導体装置が完成する。
続いて、本発明による貫通電極を備えた半導体装置を用いてなるＣＣＤ（Charge Coupled Device）パッケージの構造例を、図４を参照して以下に説明する。尚、図４において、図１に示す半導体装置と同様な構成および作用を有する部材については、同一の部材番号を付して説明を行う。
図４に示すＣＣＤパッケージでは、半導体ウエハ１の第１面に形成された電極パッド３の直下に貫通孔が形成され、第１面に形成された電極パッド３と半導体ウエハ１の第２面に形成された外部入出力端子７とが銅メッキからなる導体層６により電気的に接続されている。
この時、電極パッド３および導体層６と半導体ウエハ１とは電気的に絶縁されている。つまり、半導体ウエハ１の第１面に形成された第１の絶縁膜２と貫通孔内壁および半導体ウエハ１の第２面に形成されている第２の絶縁膜５とにより上記絶縁性が保たれていることが分る。
また、半導体ウエハ１の第１面には接着剤２１を用いてガラス板２２が接着されている。接着剤２１は、半導体ウエハ１の第１面に形成されているＣＣＤセンサ部２３を避けるように形成されている。
上記ＣＣＤパッケージの製造プロセスを図５（ａ）〜（ｃ）および図６（ａ），（ｂ）を参照して以下に説明する。
まず、図５（ａ）に示すように、第１の絶縁膜２、電極パッド３を含み金属配線層、およびＣＣＤセンサ部２３が形成されている半導体ウエハ１の第１面に、接着剤２１の層を形成する。接着剤２１は、ＣＣＤセンサ部２３の形成領域を避けるように形成される。これは、ＣＣＤセンサ部２３上に接着剤２１を形成すると、ＣＣＤセンサ部２３が光学的に劣化するためである。接着剤２１は、ディスペンスや印刷法など既知の手段により半導体ウエハ１上に形成する。また、場合によっては半導体ウエハ１と貼り合わされるガラス板２２側に形成しても良い。
マイクロレンズなどを備えたＣＣＤセンサ部２３の保護のため、所定の厚みに形成された接着剤２１を介して、半導体ウエハ１にガラス板２２を貼り合わせる。このガラス板２２は、ＣＣＤセンサ部２３の保護と、薄くした半導体ウエハ１の補強のために用いられるものである。今回は０．５ｍｍ厚のガラス板２２を用いた。
次に、半導体ウエハ１の裏面を研磨し、半導体ウエハ１を１００μｍの厚さに研削する。これは、半導体ウエハ１をできるだけ薄くすることでＣＣＤパッケージの厚みを小さくすることを目的としている。但し、ＣＣＤセンサ部２３の領域には接着剤２１がないため空間となっており、このような空間のある状態であまり薄く裏面研磨すると半導体ウエハ１を破損する恐れがある。もちろん、通常の裏面研磨法により１００μｍ以下に半導体ウエハ１をあらかじめ研磨しておき、接着剤２１を形成したガラス板２２に半導体ウエハ１貼り合わせるなどの手法によりこの課題を解決することも可能である。
次に、半導体ウエハ１の裏面研磨面にレジスト１１を塗布し、第１面の電極パッド３に対応した位置を開口するようにレジスト１１の露光・現像を行う。レジスト１１は、半導体ウエハ１のドライエッチングにおいてマスクとなる。この状態までが図５（ａ）に示される。
次に、図５（ｂ）に示すように、レジスト１１をマスクとして半導体ウエハ１をドライエッチングする。半導体ウエハ１がエッチングされ、電極パッド３直下の第１の絶縁膜２が露出すると、エッチングの進行が止まる。上記エッチング後は、レジスト１１を剥離しておく。
次に、図５（ｃ）に示すように、半導体ウエハ１を陰極として電着を実施し、電着レジスト（例えば、電着ポリイミド）によって第２の絶縁膜５を半導体ウエハ１における貫通孔の内壁および第２面（裏面）に形成する。上記第２の絶縁膜５は、所定の膜厚まで電着を行った後、洗浄、硬化を行うことで、図５（ｃ）のような状態が得られる。電着レジストのピンホールやＳｉ孔の肩口で膜厚が薄くなることなどを考慮し、１０μｍ程度の膜厚まで電着を実施した。
電着レジストからなる第２の絶縁膜５は、陰極である半導体ウエハ１の露出面のみに形成されるため、アライメントやパターンニングなどを行うことなく容易に半導体ウエハ１の内壁絶縁が可能となる。
次に、図６（ａ）に示すように、前述の第２の絶縁膜５をマスクに、電極パッド３直下の第１の絶縁膜２をドライエッチングし、電極パッド３の裏面を露出させる。このように、電着レジストをマスクとするドライエッチングにより酸化膜（第１の絶縁膜２）をエッチングするため、新たに特別なマスク形成などの処理は全く不要である。
次に、半導体ウエハ１裏面から電解メッキのためのシードメタル層をスパッタにより形成する。もちろん蒸着やＣＶＤなど、スパッタ以外の手法でシードメタル層を形成しても良い。今回は、逆スパッタを０．５ｋｗで５分行い、続いてＴｉを０．１μｍ、Ｃｕを０．５μｍスパッタした。この条件で、半導体ウエハ１の貫通孔内壁には０．２から０．３μｍ程度の金属膜が形成されたことを確認した。
次に、電極パッド３裏面と外部入出力端子７とを電気的に接続する再配線パターンとなる導電層６を電解銅メッキで形成する。そのためには、まず半導体ウエハ１裏面にレジストを塗布する。孔の開いた半導体ウエハ１に液状のレジストを塗布するのが困難な場合はドライフィルムレジストなどを用いてもよい。上記レジストにおいて、再配線パターンを露光・現像などの通常のフォト工程により形成し、上記シードメタル層を陰極として電解銅メッキを行い、導電層６を形成する。後工程で、入出力端子として半田ボールを搭載するため、導電層６の厚みは１０μｍとした。電解メッキが終了すれば、レジストを除去し、不要なシードメタル層をエッチング除去することで図６（ａ）の状態が得られる。
再配線パターンとなる導電層６は、これを電解メッキで形成する以外にも、導電性ペーストをパターン印刷することで配線を形成することも可能であるし、金属を蒸着やスパッタにより形成し、パターンエッチングすることで形成するなど、他の手法を用いることも可能である。例えば、Ｔｉを０．２μｍ、ＣｕＮｉ合金を０．６μｍスパッタし、レジストパターンを形成後にウエットエッチングすることでも導電層６を形成することができた。
次に、半導体ウエハ１裏面全体に感光性絶縁樹脂を塗布し、外部入出力端子７である半田ボール搭載部を開口することで、保護膜８を形成した。さらに、上記開口部に外部入出力端子７である半田ボールを搭載し、個別の半導体チップにダイシングすることで図４に示すＣＣＤパッケージが完成する。
以上のように、本実施の形態に係る半導体装置は、半導体ウエハ１に設けられた貫通孔の内壁および第２面を絶縁するための第２の絶縁膜５の形成において、電着レジストを用いることを特徴としている。これにより、図１に示す半導体装置における第１の絶縁膜２および第２の絶縁膜５の構造的な関係は、図９に示すような従来の構成における第１の絶縁膜１０２および第２の絶縁膜１０５の構造的な関係とは、幾分異なるものとなっている。
すなわち、図１に示す本発明の構成では、電極パッド３直下の第１の絶縁膜２において、エッチングによる開口部の側面は、半導体ウエハ１に設けられる貫通孔の内壁にて露出している。これは、上述したように、第２の絶縁膜５の電着による形成後、該第２の絶縁膜５自体をマスクとして、第１の絶縁膜２のエッチングを実施しているためである。
一方、図９に示す従来の構成では、半導体ウエハ１０１に設けられる貫通孔の内壁には第２の絶縁膜１０５のみが露出する。これは、半導体ウエハ１０１および第１の絶縁膜１０２をエッチングして、電極パッド３の裏面にまで達する貫通孔を形成した後、第２の絶縁膜１０５を形成しているためである。
このような構造上の違いによる、本発明と従来構成との様々な相違点を以下に説明する。
図７（ａ）は、従来構成において、半導体ウエハ１０１の貫通孔内部での第１の絶縁膜１０２および第２の絶縁膜１０５の形成状態を示す図である。
上記従来の構成では、先に半導体ウエハ１０１に貫通孔が形成され、この半導体ウエハ１０１をマスクとして第１の絶縁膜１０２をエッチングするが、第１の絶縁膜１０２のエッチングの際には、第１の絶縁膜１０２にサイドエッチングが進行し、オーバーハング部が発生する。
そして、上記オーバーハング部が生じている状態で、下方向からＣＶＤ等により第２の絶縁膜１０５を形成すると、上記オーバーハング部で第２の絶縁膜１０５が薄くなり、場合によっては切れてしまうため、リークの危険がある。また、上記オーバーハング部による段差が残っていると、後工程で金属膜を形成する際にもカバレジが悪くなり、金属膜が切れてしまう不具合にもつながる。もちろん、オーバーハング量や第２の絶縁膜１０５の膜厚等により、上記不具合の発生の危険性は変るが、このような問題になる場合もありえる。
上記不具合は、第２の絶縁膜１０５の膜厚を厚くすることでその危険を回避できる。しかしながら、例えば、０．５μｍのオーバーハングを回避するために０．５μｍ以上の絶縁膜を側壁に形成するには、Ｓｉ上面（底面）では１〜５μｍ程度の膜厚を形成する必要があり、膜厚を厚くするにはコストアップとなる。
また後工程で、電極パッド１０３下部に形成された第２の絶縁膜１０５をエッチング除去する必要があるので、むやみに膜厚を厚くしておくと、このエッチングにも時間がかかりコストアップとなる。
これに対し、図７（ｂ）は、本発明の構成において、半導体ウエハ１の貫通孔内部での第１の絶縁膜２および第２の絶縁膜５の形成状態を示す図である。
本発明のように、電着によって第２の絶縁膜５を形成する場合、半導体ウエハ１の貫通孔内壁にも、半導体ウエハ１の第２面（裏面）にも均一に膜形成が行なわれる。また１０μｍ程度の絶縁膜を形成することは容易である。
さらに、電着後の第２の絶縁膜５の形状は、図７（ｂ）に示すように、第１の絶縁膜２との接合部で多少のダレが発生してしまう。このダレの部分が第１の絶縁膜２に対するマスクとなり、第１の絶縁膜２のサイドエッチングを防ぐ効果がある。これらのことにより、本発明の構成では、第１の絶縁膜２のサイドエッチングに起因するリークやカバレジ不良が抑制される利点がある。
また、従来の構成では、図８（ａ）に示すように、半導体ウエハ１０１をドライエッチングして貫通孔を形成する際、上記エッチングが第１の絶縁膜１０２に達したところで横方向にエッチングが進行し、ノッチが入る現象が見られる。このノッチは、エッチングレートを下げるなどにより小さくすることが可能であるが、この場合は、プロセス時間が長くなり生産性を落とすことになる。
半導体ウエハ１０１と第１の絶縁膜１０２との間に上記ノッチが生じている場合に、ＣＶＤ等により第２の絶縁膜１０５を形成すると、図８（ｂ）に示すように、上記ノッチ部に第２の絶縁膜１０５が十分に形成されず、場合によってはリークの危険がある。
一方、本発明の構成においても、半導体ウエハ１をドライエッチングして貫通孔を形成する際、従来と同様に、半導体ウエハ１と第１の絶縁膜２との間にノッチが入る可能性がある。しかしながら、本発明の場合は、上述のようなノッチが生じた場合であっても、電着による第２の絶縁膜５の形成の際に、半導体ウエハ１の露出面に第２の絶縁膜５が電着されるため問題ない。
すなわち、本発明の構成では、上述のようなノッチが生じた場合であっても、貫通孔の内壁面においては、上記ノッチ部分で、第１の絶縁膜２の露出面と第２の絶縁膜５の露出面とが接触し、この接触部分は良好となるため、上記リークの恐れが生じない。
本発明の実施形態を示すものであり、半導体装置の要部構成を示す断面図である。 図２（ａ）〜（ｃ）は、上記半導体装置の製造プロセスの一部を示す断面図である。 図３（ａ）〜（ｃ）は、上記半導体装置の製造プロセスの一部を示す断面図である。 上記半導体装置を用いたＣＣＤパッケージの要部構成を示す断面図である。 図５（ａ）〜（ｃ）は、上記ＣＣＤパッケージの製造プロセスの一部を示す断面図である。 図６（ａ），（ｂ）は、上記ＣＣＤパッケージの製造プロセスの一部を示す断面図である。 図７（ａ）は従来の半導体装置において第１の絶縁膜および第２の絶縁膜の形成状態の一例を示す断面図であり、図７（ｂ）は本発明の半導体装置において第１の絶縁膜および第２の絶縁膜の形成状態の一例を示す断面図である。 図８（ａ）は従来の半導体装置の製造過程において、半導体ウエハの貫通孔形成直後を示す断面図であり、図８（ｂ）は従来の半導体装置の製造過程において、第２の絶縁膜の形成状態を示す断面図である。 従来の半導体装置の要部構成を示す断面図である。 図１０（ａ），（ｂ）は、従来の半導体装置において、第２の絶縁膜の製造過程を示す断面図である。
符号の説明
１ 半導体ウエハ（半導体基板）
２ 第１の絶縁膜
３ 電極パッド
５ 第２の絶縁膜
６ 導体層
７ 外部入出力端子（外部接続用端子）
２１ 接着剤（接着層）
２２ ガラス板（補強板）
２３ ＣＣＤセンサ部（ＣＣＤセンサ）

Claims (4)

  1. 半導体基板の第１面に第１の絶縁膜を介して形成された電極パッドを有し、上記電極パッドと上記半導体基板の第２面に存在する外部接続用端子とを接続する貫通電極を有する半導体装置の製造方法において、
    第１面に上記第１の絶縁膜と上記電極パッドとが形成された上記半導体基板に対し、上記電極パッドの直下にて、上記半導体基板に貫通孔を形成する第１の工程と、
    上記半導体基板に形成された貫通孔の内壁、および上記半導体基板の第２面に、上記半導体基板を陰極とする電着によって第２の絶縁膜を形成する第２の工程と、
    上記第２の絶縁膜をマスクとして、上記第１の絶縁膜をエッチングし、上記電極パッド裏面を上記半導体基板の第２面側に露出させる第３の工程と、
    上記貫通孔内に、上記貫通電極となる導電層を形成する第４の工程とを含むことを特徴とする半導体装置の製造方法。
  2. 上記第１の工程において、上記半導体基板の破損を防止するための補強板が、上記第１面側に接着層を介して貼り合わされている上記半導体基板が用いられることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 上記第２の工程において、電着材料がポリイミドあるいはエポキシであることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 上記半導体基板の第１面に形成された第１の絶縁膜が酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8154105B2 (en) * 2005-09-22 2012-04-10 International Rectifier Corporation Flip chip semiconductor device and process of its manufacture
JP4593427B2 (ja) * 2005-09-30 2010-12-08 株式会社フジクラ 半導体装置及び半導体装置の製造方法
JP2007305960A (ja) * 2006-04-14 2007-11-22 Sharp Corp 半導体装置およびその製造方法
US7626269B2 (en) * 2006-07-06 2009-12-01 Micron Technology, Inc. Semiconductor constructions and assemblies, and electronic systems
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7935568B2 (en) * 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US7679167B2 (en) * 2007-01-08 2010-03-16 Visera Technologies Company, Limited Electronic assembly for image sensor device and fabrication method thereof
US8405196B2 (en) * 2007-03-05 2013-03-26 DigitalOptics Corporation Europe Limited Chips having rear contacts connected by through vias to front contacts
JP5010948B2 (ja) * 2007-03-06 2012-08-29 オリンパス株式会社 半導体装置
EP2186134A2 (en) 2007-07-27 2010-05-19 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
US7932179B2 (en) * 2007-07-27 2011-04-26 Micron Technology, Inc. Method for fabricating semiconductor device having backside redistribution layers
CN101802990B (zh) 2007-07-31 2013-03-13 数字光学欧洲有限公司 使用穿透硅通道的半导体封装方法
WO2009020572A2 (en) 2007-08-03 2009-02-12 Tessera Technologies Hungary Kft. Stack packages using reconstituted wafers
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
JP4799543B2 (ja) 2007-12-27 2011-10-26 株式会社東芝 半導体パッケージ及びカメラモジュール
US20090212381A1 (en) * 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
US20100053407A1 (en) * 2008-02-26 2010-03-04 Tessera, Inc. Wafer level compliant packages for rear-face illuminated solid state image sensors
JP5639052B2 (ja) 2008-06-16 2014-12-10 テッセラ，インコーポレイテッド ウェハレベルでの縁部の積重ね
JP5313601B2 (ja) * 2008-07-17 2013-10-09 ローム株式会社 半導体装置ユニット
JP5537016B2 (ja) * 2008-10-27 2014-07-02 株式会社東芝 半導体装置および半導体装置の製造方法
WO2010070826A1 (ja) * 2008-12-17 2010-06-24 パナソニック株式会社 貫通電極の形成方法及び半導体装置
US9142586B2 (en) * 2009-02-24 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for backside illuminated image sensor
CN102422412A (zh) 2009-03-13 2012-04-18 德塞拉股份有限公司 具有穿过结合垫延伸的通路的堆叠式微电子组件
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
KR101059490B1 (ko) 2010-11-15 2011-08-25 테세라 리써치 엘엘씨 임베드된 트레이스에 의해 구성된 전도성 패드
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
JP5733990B2 (ja) 2011-01-12 2015-06-10 キヤノン株式会社 半導体装置の製造方法
JP6489942B2 (ja) * 2015-05-29 2019-03-27 東芝メモリ株式会社 半導体デバイスの製造方法
TWI685922B (zh) * 2019-02-22 2020-02-21 勝麗國際股份有限公司 晶片級感測器封裝結構

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3186941B2 (ja) 1995-02-07 2001-07-11 シャープ株式会社 半導体チップおよびマルチチップ半導体モジュール
JP2001351997A (ja) 2000-06-09 2001-12-21 Canon Inc 受光センサーの実装構造体およびその使用方法
US20020124398A1 (en) * 2001-03-08 2002-09-12 Sturni Lance C. Multi-layer circuit assembly and process for preparing the same
JP2003289073A (ja) 2002-01-22 2003-10-10 Canon Inc 半導体装置および半導体装置の製造方法
JP4212293B2 (ja) 2002-04-15 2009-01-21 三洋電機株式会社 半導体装置の製造方法
US6790775B2 (en) 2002-10-31 2004-09-14 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
JP4130158B2 (ja) * 2003-06-09 2008-08-06 三洋電機株式会社 半導体装置の製造方法、半導体装置
JP4439976B2 (ja) * 2004-03-31 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP4376715B2 (ja) 2004-07-16 2009-12-02 三洋電機株式会社 半導体装置の製造方法

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