JP6426642B2 - 半導体装置 - Google Patents
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Description
前記第2半導体領域は、前記第1半導体領域の上に設けられている。
前記第3半導体領域は、前記第2半導体領域の上に選択的に設けられている。
前記第1電極は、前記第1半導体領域に囲まれている。
前記第1絶縁部は、前記第1電極と前記第1半導体領域との間に設けられている。
前記第2絶縁部は、前記第1電極と前記第1半導体領域との間に設けられている。前記第2絶縁部は、前記第1絶縁部の上に位置する。前記第2絶縁部の誘電率は、前記第1絶縁部よりも高い。
前記ゲート電極は、前記第1電極の上に設けられている。
前記ゲート絶縁部は、前記第2半導体領域と前記ゲート電極との間に設けられている。
前記第1絶縁部は空隙を有する。
前記第1絶縁部は、前記第1半導体領域から前記第2半導体領域に向かう第1方向において、前記第1半導体領域と前記第1電極との間に設けられた第3絶縁層をさらに有する。前記第3絶縁層は、前記第1半導体領域および前記第1電極に接する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、XYZ直交座標系を用いる。n−形半導体領域1からp形ベース領域2に向かう方向をZ方向(第1方向)とし、Z方向に対して垂直であり相互に直交する2方向をX方向(第2方向)及びY方向(第3方向)とする。
以下の説明において、n+、n−及びp+、pの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「+」が付されている表記は、「+」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のp形とn形を反転させて各実施形態を実施してもよい。
図1〜図5を用いて、第1実施形態に係る半導体装置の一例について説明する。
図1〜図3は、第1実施形態に係る半導体装置100の平面図である。
図4(a)は、図3のA−A’断面図であり、図4(b)は、図3のB−B’断面図である。
図5は、図3のC−C’断面図である。
同様に、図3では、フィールドプレート電極(以下、FP電極という)10を表すために、絶縁層25、ソース電極32、およびゲートパッド33の一部を透過させている。
図1〜図5に表すように、半導体装置100は、n+形(第1導電形)ドレイン領域5、n−形半導体領域1(第1半導体領域)、p形(第2導電形)ベース領域2(第2半導体領域)、n+形ソース領域3(第3半導体領域)、p+形コンタクト領域4、FP電極10(第1電極)、第1絶縁部11、第2絶縁部12、ゲート電極20、ゲート絶縁部21、絶縁層25、ドレイン電極31、ソース電極32、およびゲートパッド33を有する。
n+形ドレイン領域5は、ドレイン電極31の上に設けられ、ドレイン電極31と電気的に接続されている。
n−形半導体領域1は、n+形ドレイン領域5の上に設けられている。
なお、半導体装置100において、第1絶縁部11は、空隙である。
p形ベース領域2は、n−形半導体領域1の上であって、ゲート電極20同士の間に設けられている。
n+形ソース領域3およびp+形コンタクト領域4は、p形ベース領域2の上に選択的に設けられている。
ゲート絶縁部21は、p形ベース領域2とゲート電極20との間に設けられている。
図5に表すように、FP電極10は、第1電極部分10aおよび第2電極部分10bを有する。
第1電極部分10aは、Y方向に延びている。
第2電極部分10bは、Z方向に延び、ソース電極32の接続部C2と接している。
このため、FP電極10のY方向における長さは、ゲート電極20のY方向における長さよりも長い。
このため、第1絶縁部11のX方向における長さは、FP電極10のX方向における長さよりも長い。また、第1絶縁部11のY方向における長さは、FP電極10のY方向における長さよりも長い。
図5に表すように、第1絶縁部11の一部は、X方向において、第2電極部分10bおよび第2絶縁部12を介してゲート電極20と並んでいてもよい。
ドレイン電極31に、ソース電極32に対して正の電圧が印加された状態で、ゲート電極20に閾値以上の電圧が印加されると、MOSFETがオン状態となる。このとき、p形ベース領域2のゲート絶縁部21近傍の領域にチャネル(反転層)が形成される。
その後、ゲート電極20に印加される電圧が閾値未満になると、MOSFETがオフ状態となる。MOSFETがオン状態からオフ状態に切り替わった際、n−形半導体領域1とp形ベース領域2のpn接合面からn−形半導体領域1に向けて空乏層が広がる。同時に、FP電極10とドレイン電極31との間の電位差により、第1絶縁部11とn−形半導体領域1との界面および第2絶縁部12とn−形半導体領域1との界面からもn−形半導体領域1に向けて空乏層が広がる。FP電極10によってn−形半導体領域1の空乏化が促進されることで、半導体装置の耐圧を向上させることができる。あるいは、半導体装置の耐圧が向上した分、n−形半導体領域1のn形不純物濃度を高めることができ、半導体装置のオン抵抗を低減することができる。
n−形半導体領域1、p形ベース領域2、n+形ソース領域3、p+形コンタクト領域4、およびn+形ドレイン領域5は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。
半導体材料としてシリコンが用いられる場合、n形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。p形不純物としては、ボロンを用いることができる。
FP電極10およびゲート電極20は、ポリシリコンなどの導電材料を含む。
第2絶縁部12、ゲート絶縁部21、および絶縁層25は、酸化シリコンなどの絶縁材料を含む。第2絶縁部12の絶縁材料は、第2絶縁部12の誘電率が、第1絶縁部11の誘電率よりも高くなるように選択される。
ドレイン電極31、ソース電極32、およびゲートパッド33は、アルミニウムなどの金属を含む。
図6〜図8は、第1実施形態に係る半導体装置の製造工程を表す工程断面図である。
なお、図6(a)〜図8(d)の各図において、左側は、図3のA−A’線が付された位置の一部における製造工程を表し、右側は、図3のB−B’線が付された位置の一部における製造工程を表している。
以上の工程により、図1〜図5に表す半導体装置100が得られる。
また、各絶縁層および各導電層のエッチングには、特に説明の無い限り、ウェットエッチングや、RIE(Reactive Ion Etching)法、CDE(Chemical Dry Etching)法などを適宜選択して用いることができる。
既に述べた通り、半導体装置がオン状態からオフ状態に切り替わった際、FP電極10の周りに設けられた絶縁部とn−形半導体領域1との界面およびpn接合面からn−形半導体領域1に向けて、空乏層が広がる。そして、n−形半導体領域1に空乏層が十分に広がると、絶縁部とn−形半導体領域1との界面およびpn接合面における電界強度が上昇していく。このとき、絶縁部の厚みが薄いと、電界強度がn−形半導体領域1の臨界電界を超え、ブレークダウンが発生し、半導体装置の耐圧が低下してしまう。その一方で、絶縁部の厚みが厚いと、n−形半導体領域1に向けて空乏層が広がりにくくなり、半導体装置の耐圧が低下する。従って、絶縁部は、n−形半導体領域1におけるブレークダウンが生じない範囲で、可能な限り薄いことが望ましい。
図9は、第1絶縁部11および第2絶縁部12の各点におけるn−形半導体領域1中の電界強度を表す模式図である。
なお、図9の右側のグラフにおいて、横軸は電界強度を表し、縦軸はそれぞれの絶縁部中のZ方向における位置を表している。また、当該グラフにおいて、実線は、本実施形態に係る半導体装置における電界強度分布を表している。破線は、FP電極10とn−形半導体領域1との間に酸化シリコン層が一様に設けられた、従来技術に係る半導体装置の電界強度分布を表している。
以下では、図10〜図13を用いて、本実施形態の変形例に係る半導体装置を説明する。以下の変形例に係る半導体装置では、FP電極10やゲート電極20、ソース電極32、ゲートパッド33などの配置は、例えば半導体装置100と同様である。各図において、(a)は、図3のA−A’断面図に相当し、(b)は、図3のB−B’断面図に相当する。
図10は、第1実施形態の第1変形例に係る半導体装置110の一部を表す断面図である。
半導体装置110では、第1絶縁部11は、絶縁材料を含む絶縁層である。このため、第1絶縁部11の絶縁破壊を抑制するために求められる第1絶縁部11の厚みは、第1絶縁部11が空隙である場合に比べて増加する。
ただし、第1絶縁部11の誘電率は、第2絶縁部12の誘電率よりも低い。このため、本変形例によれば、図9に表したように、第1絶縁部11と第2絶縁部12との間の電界強度を高めることができる。すなわち、本変形例によっても、従来技術に係る半導体装置に比べて、半導体装置の耐圧を向上させることが可能である。
図11は、第1実施形態の第2変形例に係る半導体装置120の一部を表す断面図である。
半導体装置120では、第1絶縁部11が、絶縁層11a(第1絶縁層)と、絶縁層11b(第2絶縁層)と、空隙11cと、を有する。絶縁層11aは、n−形半導体領域1と空隙11cとの間に設けられている。絶縁層11bは、FP電極10と空隙11cとの間に設けられている。絶縁層11aは、空隙11cに面したn−形半導体領域1の表面を覆っており、絶縁層11bは、空隙11cに面したFP電極10の表面を覆っている。
図12は、第1実施形態の第3変形例に係る半導体装置130の一部を表す断面図である。
半導体装置130では、第1絶縁部11が、空隙11cと、絶縁層11d(第3絶縁層)と、を有する。絶縁層11dは、Z方向においてn−形半導体領域1とFP電極10との間に設けられ、これらに接している。すなわち、FP電極10は、絶縁層11dを介してn−形半導体領域1の上に載置されている。
より具体的には、絶縁層11dの比誘電率をki、空隙11cの比誘電率をk0としたとき、T1>D1×ki/k0の関係であることが望ましい。
図13は、第1実施形態の第4変形例に係る半導体装置140の一部を表す断面図である。
半導体装置100〜120では、FP電極10がソース電極32と電気的に接続されていた。これに対して、半導体装置130では、FP電極10とゲート電極20が一体に設けられており、FP電極10にはゲート電圧が印加される。
半導体装置130の構造においても、半導体装置がオン状態からオフ状態に切り替わった際、ゲート電極20とドレイン電極31との間の電位差により、第1絶縁部11とn−形半導体領域1との界面からn−形半導体領域1に向けて空乏層が広がる。
このため、本変形例によれば、半導体装置100と同様に、第1絶縁部11を薄くすることができ、半導体装置のオン抵抗を低減することが可能となる。また、第1絶縁部11と第2絶縁部12との間の電界強度を高め、半導体装置の耐圧を向上させることができる。
図14〜図17を用いて、第2実施形態に係る半導体装置の一例について説明する。
半導体装置200は、主にFP電極10の構造について、半導体装置100と差異を有する。
図16(a)は、図15のA−A’断面図であり、図16(b)は、図15のB−B’断面図である。
図17は、図15のC−C’断面図である。
同様に、図15では、FP電極10を表すために、絶縁層25、ソース電極32、およびゲートパッド33の一部を透過させている。また、図15では、第1電極部分10aおよび第2電極部分10bの図示のために、接続部C2の一部が省略されている。
図17に表すように、第2電極部分10bの一部は、X方向において、ゲート電極20同士の間に位置している。
図18〜図20は、第2実施形態に係る半導体装置の製造工程を表す工程断面図である。
なお、図18(a)〜図20(b)の各図において、左側は、図15のC−C’線が付された位置の一部における製造工程を表し、右側は、図15のB−B’線が付された位置の一部における製造工程を表している。
以上の工程により、図14〜図17に表す半導体装置200が得られる。
すなわち、本実施形態に係る半導体装置の製造方法によれば、第1実施形態に係る半導体装置の製造方法に比べて、より容易に、n−形半導体領域1とFP電極10との間に空隙を形成することが可能となる。
また、各半導体領域における不純物濃度については、例えば、SIMS(二次イオン質量分析法)により測定することが可能である。
Claims (4)
- 第1導電形の第1半導体領域と、
前記第1半導体領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の上に選択的に設けられた第1導電形の第3半導体領域と、
前記第1半導体領域に囲まれた第1電極と、
前記第1電極と前記第1半導体領域との間に設けられた第1絶縁部と、
前記第1電極と前記第1半導体領域との間に設けられ、前記第1絶縁部の上に位置し、前記第1絶縁部よりも高い誘電率を有する第2絶縁部と、
前記第1電極の上に設けられたゲート電極と、
前記第2半導体領域と前記ゲート電極との間に設けられたゲート絶縁部と、
を備え、
前記第1絶縁部は空隙を有し、
前記第1絶縁部は、前記第1半導体領域から前記第2半導体領域に向かう第1方向において前記第1半導体領域と前記第1電極との間に設けられた第3絶縁層をさらに有し、
前記第3絶縁層は、前記第1半導体領域および前記第1電極に接する半導体装置。 - 前記第1絶縁部は、前記第1半導体領域と前記空隙との間に設けられた第1絶縁層をさらに有する請求項1記載の半導体装置。
- 前記第1絶縁部は、前記第1電極と前記空隙との間に設けられた第2絶縁層をさらに有する請求項1または2に記載の半導体装置。
- 前記第1電極は、第1部分および第2部分を有し、
前記第2部分の上端は、前記第1部分の上端よりも上方に位置し、
前記第1部分は、前記第1半導体領域から前記第2半導体領域に向かう第1方向に対して垂直な第2方向において複数設けられ、
前記複数の第1部分のそれぞれは、前記第1方向に対して垂直であり、前記第2方向と交差する第3方向に延び、
前記第2部分は、前記第2方向において前記第1部分同士の間に設けられた請求項1〜3のいずれか1つに記載の半導体装置。
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