JP2014146666A - 半導体装置 - Google Patents

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Abstract

【課題】本発明が解決しようとする課題は、トレンチ間の空乏層形成を容易にすることが可能である半導体装置を提供することである。
【解決手段】実施形態の半導体装置は、第１導電型のドリフト層と、前記ドリフト層上に設けられた第２導電型のベース層と、前記ベース層に設けられた第１導電型のソース層と、複数のトレンチと、前記ソース層に隣接し、第１絶縁膜を介して前記トレンチ内に設けられたゲート電極と、前記トレンチ内において、前記ゲート電極の下に、前記第１絶縁膜よりも高い誘電率を有する第２絶縁膜を介して設けられたフィールドプレート電極とを有する。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
上下電極構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、スイッチングオフ時の素子耐圧を維持するために、ドリフト層の不純物濃度及び膜厚が所定の範囲に調整されている。ドリフト層の不純物濃度及び膜厚は、ドリフト層を構成する半導体材料の物性限界で制限される。このため、素子耐圧とオン抵抗の間にはトレードオフの関係が生じる。
トレンチ型のゲート電極の下に、ソース電極あるいはゲート電極に電気的に接続させたフィールドプレート電極を設けるＭＯＳＦＥＴがある。ゲート電極の下にフィールドプレート電極を設けることにより、ドレイン電極に電圧が印加された際、トレンチ間に空乏層が広がる。これにより、素子耐圧が低下せずに、ドリフト層の不純物濃度を上げることができ、その結果、フィールドプレート電極を備えたＭＯＳＦＥＴでは、オン抵抗を下げることができる。
オン抵抗を下げるには、例えばドリフト層の不純物濃度を上げる必要がある。しかしながら、ドリフト層の不純物濃度を一定以上まで上げると、トレンチ間での空乏層形成を阻害する可能性があり、ＭＯＳＦＥＴの耐圧を確保することが難しくなる。
特開２００８−２０５４８４号公報
本発明が解決しようとする課題は、トレンチ間の空乏層形成を容易にすることが可能である半導体装置を提供することである。
実施形態の半導体装置は、第１導電型のドレイン層と、前記ドレイン層上に設けられた第１導電型のドリフト層と、前記ドリフト層上に設けられた第２導電型のベース層と、前記ベース層の表面に選択的に設けられた第１導電型のソース層と、前記ソース層の表面から前記ドリフト層まで達するように設けられた複数のトレンチと、前記ソース層に隣接し、第１絶縁膜を介して前記トレンチ内に設けられたゲート電極と、前記トレンチ内において、前記ゲート電極の下に、前記第１絶縁膜よりも高い誘電率を有する第２絶縁膜を介して設けられたフィールドプレート電極と、前記ドレイン層に接続されたドレイン電極と、前記ベース層及び前記ソース層に接続されたソース電極とを有する。
第１の実施形態に係る半導体装置１ａの要部断面図。 第１の実施形態に係る半導体装置１ａの製造プロセス毎を示す断面図。 比較例に係る半導体装置１ｂの要部断面図。 第２の実施形態に係る半導体装置１ｃの要部断面図。 第２の実施形態に係る半導体装置１ｃの製造プロセス毎を示す断面図。
以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電型をｎ型、第２導電型をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコン（Ｓｉ）を一例に説明するが、炭化シリコン（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコン、アルミナ（Ａｌ２Ｏ３）などの他の絶縁体を用いることも可能である。また、ｎ型の導電型をｎ＋、ｎで表記した場合は、この順にｎ型不純物濃度が低いものとする。ｐ型においても同様に、ｐ＋、ｐの順にｐ型不純物濃度が低いものとする。
［第１の実施形態］
（半導体装置１ａの構造）
図１を用いて、本発明の第１の実施形態に係る半導体装置１ａを説明する。図１は、第１の実施形態に係る半導体装置１ａの要部断面図を示している。
半導体装置１ａは、ｎ＋型ドレイン層１０（ドレイン層）、ｎ型ドリフト層１１（ドリフト層）、ｐ型ベース層１２（ベース層）、ｐ＋型コンタクト層１３、ｎ＋型ソース層１４（ソース層）、トレンチ１５、フィールドプレート電極１６、ゲート電極１７、第１絶縁膜１８、第２絶縁膜１９、ドレイン電極３０、及びソース電極３１を有する。
ｎ＋型ドレイン層１０は、例えばシリコン基板である。ｎ＋型ドレイン層１０よりも低いｎ型の不純物濃度を有するｎ型ドリフト層１１が、ｎ＋型ドレイン層１０上に設けられる。ｎ型ドリフト層１１は、例えば、ＣＶＤ法（Chemical Vapor Deposition法）によりエピタキシャル成長されたｎ型エピタキシャル層である。
ｎ型ドリフト層１１上にはｐ型ベース層１２が設けられている。そのｐ型ベース層１２上には、ｐ型ベース層１２よりも高いｐ型の不純物濃度を有するｐ＋型コンタクト層１３が設けられている。そして、そのｐ＋型コンタクト層１３を挟むように、ｎ型ドリフト層１１よりも高いｎ型の不純物濃度を有するｎ＋型ソース層１４がｐ型ベース層１２上に設けられている。
複数のトレンチ１５が、ｐ＋型コンタクト層１３及びｎ＋型ソース層の表面から、ｎ型ドリフト層１１まで達するように設けられている。なお、トレンチ１５の上部側面はｎ＋型ソース層１４に接している。言い換えれば、トレンチ１５はｎ＋型ソース層１４と、隣接するｎ＋型ソース層１４の間に設けられている。
トレンチ１５の底部には第１絶縁膜１８が設けられ、その第１絶縁膜１８には、フィールドプレート電極１６が設けられている。フィールドプレート電極１６の側面には第２絶縁膜１９が設けられ、フィールドプレート電極１６の頂上部には第１絶縁膜が１８設けられている。第２絶縁膜１９はフィールドプレート電極１６及びトレンチ１５の側壁に接している。すなわち、フィールドプレート電極１６は第１絶縁膜１８及び第２絶縁膜１９を介して、トレンチ１５内に配置されている。ここで、フィールドプレート電極１６には、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）が用いられる。また、第２絶縁膜の誘電率が第１絶縁膜の誘電率よりも高くなるように、第１絶縁膜及び第２絶縁膜の材料は選択される。例えば、第１絶縁膜には酸化シリコン（ＳｉＯ２；誘電率は３．９）、第２絶縁膜には窒化シリコン（ＳｉＮ；誘電率は７．５）が用いられる。また、フィールドプレート電極１６は後述するソース電極３１と電気的に接続されており、ソース電位を有する。
フィールドプレート電極１６の上であり、ｐ型ベース層１２と隣接するｐ型ベース層１２の間にゲート電極１７が設けられている。ゲート電極１７はトレンチ１５内において、第１絶縁膜１８を介して設けられている。なお、ゲート電極１７の側面の第１絶縁膜１８の厚さ（ゲート電極１７とｐ型ベース層１２の間に設けられた第１絶縁膜１８の厚さ）は、フィールドプレート電極１６の側面の第２絶縁膜１９の厚さ（フィールドプレート電極１６とｎ型ドリフト層１１の間に設けられた第２絶縁膜１９の厚さ）よりも薄い。なお、ゲート電極１７には、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）が用いられる。
ｎ＋ドレイン層１０と電気的に接続するようにドレイン電極３０が設けられる。そして、ｐ＋型コンタクト層１３及びｎ＋型ソース層１４と電気的に接続するようにソース電極３１が設けられる。ドレイン電極３０及びソース電極３１には、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属が用いられる。第１の実施形態に係る半導体装置１ａは、以上のような構成を有する。
なお、本実施形態ではＭＯＳＦＥＴ構造で説明しているが、それに限定されず例えば絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；ＩＧＢＴ）構造であっても実施は可能である。その場合、ｎ＋型ドレイン層１０とドレイン電極３０の間にｐ型コレクタ領域が設けられる。
（半導体装置１ａの動作）
半導体装置１ａの動作について説明する。
例えば、ソース電極３１に対して、ドレイン電極３０に正電位を印加した状態で、ゲート電極１７に閾値電圧よりも大きな正の電圧を印加する。この場合、トレンチ１５側面近傍に位置するｐ型ベース層１２に反転層が形成される。これにより、半導体装置１ａがオン状態になり、電子電流が流れる。
この電子電流は、ｎ＋型ソース層１４、ｐ型ベース領域１２に形成されたｎ型の反転層（すなわち半導体装置１ａのチャネル）、ｎ型ドリフト層１１、及びｎ＋型ドレイン層１０を経て、ソース電極３１からドレイン電極３０へ流れる。すなわち、オン状態において、電流はドレイン電極３０からソース電極３１へ流れる。
一方、ゲート電極１７の印加電圧をゼロ、または負の電圧を印加することにより、電子の通路である反転層が無くなり、ソース電極３１からの電子電流が遮断され、半導体装置１ａはオフ状態（逆バイアス印加状態）となる。
半導体装置１ａをオフ状態にした際、ソース電極３１とドレイン電極３０の間に印加されている電圧により、ｎ型ドリフト層１１とｐ型ベース層１２との界面からｎ型ドリフト層１１に向かって空乏層が広がる。また、フィールドプレート電極１６はドレイン電極３０に対して負電位であり、ｎ型ドリフト層１１はドレイン電極３０と同電位でありキャリアは主に電子である。よって、フィールドプレート電極１６近くでは電子が排出され空乏化するため、ｎ型ドリフト層１１と第２絶縁膜１９との界面（ｎ型ドリフト層１１とフィールドプレート電極１６近傍のトレンチ１５側壁との界面）から、ｎ型ドリフト層１１に向かっても空乏層が広がる。すなわち、トレンチ１５間のｎ型ドリフト層１１にはｐ型ベース層１２側からと、２つのトレンチ１５の側面からの合計３方向から空乏層が形成される。
このようにトレンチ１５内に第２絶縁膜１９を介してフィールドプレート電極１６を形成することにより、上記のようにｎ型ドリフト層１１に対して３方向から空乏層を形成することにより、半導体装置１ａの耐圧をさせることが可能になる効果をフィールドプレート効果と呼ぶ。
以上のように、半導体装置１ａは、ゲート電極１７の電圧を制御することにより、オン状態とオフ状態とを切り替えて動作している。
（半導体装置１ａの製造方法）
次に、第１の実施形態の半導体装置１ａの製造方法について説明する。図２Ａ〜図２Ｃは第１の実施形態に係る半導体装置１ａの製造プロセス毎を示す要部断面図を示している。
まず、前述したようにｎ＋型ドレイン層１０である半導体基板上に、ｎ型ドリフト層１１がエピタキシャル成長により形成される。そして、ｎ型ドリフト層１１に対してフォトリソグラフィー及び反応性イオンエッチング法（Reactive Ion Etching；ＲＩＥ）を行うことにより、トレンチ１５が形成される。次に、熱酸化処理またはＣＶＤ法等を用いることにより、フィールドプレート電極１６を形成する部分以外のトレンチ１５内（トレンチ１５内部側壁）、及びｎ型ドリフト層１１の表面を酸化し、図２Ａに示すように、第１絶縁膜１８（酸化シリコン）が形成される。
次に、第１絶縁膜１８上にポリシリコンまたはアモルファスシリコンをＣＶＤ法等により堆積する。そのポリシリコンまたはアモルファスシリコンに例えばリン（Ｐ）を注入し、拡散させることにより、トレンチ１５内にフィールドプレート電極１６を形成する。そして、フィールドプレート電極１６を所望の位置までエッチングする。さらに、第１絶縁膜１８を所望の位置までエッチングする。具体的には、フィールドプレート電極１６の底部のみに第１絶縁膜１８が存在し、フィールドプレート電極１６の側面は露出するように第１絶縁膜１８をエッチングする。すなわち、フィールドプレート電極１６の側面とトレンチ１５の内部側壁の間には空間が形成される。
フィールドプレート電極１６の側面とトレンチ１５の内部側壁の間を埋め込むように、第１絶縁膜１８の誘電率よりも高い誘電率を有する、窒化シリコンまたはアルミナ（Ａｌ２Ｏ３）等がＣＶＤ法等で堆積され、図２Ｂに示すように、第２絶縁膜１９が形成される。
そして、塩化水素（ＨＣｌ）等の酸化剤雰囲気中にて熱処理を行い、フィールドプレート電極１６及び第２絶縁膜１９上に、ゲート絶縁膜となる第１絶縁膜１８を形成する。その第１絶縁膜１８上にポリシリコンまたはアモルファスシリコンをＣＶＤ法等により堆積する。そのポリシリコンまたはアモルファスシリコンに例えばリン（Ｐ）を注入し、拡散させることにより、トレンチ１５内にゲート電極１７を形成する。
その後、トレンチ１５間のｎ型ドリフト層１１にボロン（Ｂ）等のｐ型不純物をイオン注入法により所望の深さまで注入することにより、ｐ型ベース層１２を形成する。次に、ｎ型ドリフト層１１の表面に位置するように、ホウ素（Ｐ）等のｎ型不純物をイオン注入法により所望の深さまで注入し、ｎ＋型ソース層１４を形成する。
さらに、ＣＶＤ法等により、ｎ＋型ソース層１４と、ゲート電極１７の側面及び上部に第１絶縁膜１８を形成する。なお、この際、ゲート電極１７の側面に設けられる第１絶縁膜１８の厚さが、フィールドプレート電極１６の側面に設けられる第２絶縁膜１８の厚さよりも薄くなるよう、第１絶縁膜１８は形成される。ｎ＋型ソース層１４上の第１絶縁膜１７はフォトリソグラフィー及びＲＩＥ法等により、適宜エッチングされる。そして、ｐ型ベース層１２とオーミックコンタクトを取るために、トレンチ１５間のｎ型ドリフト層１１の表面にｐ型不純物をイオン注入法により所望の深さまで注入し、ｐ＋型コンタクト層１３を形成する。この際、ｐ＋型コンタクト層１３はｎ＋型ソース層１４に挟まれるように形成される。その後、注入した各不純物の活性化等のために熱処理を行い、図３Ｃに示されるような構造となる。
図示はしないが、ソース電極３１がスパッタ法等により、ｐ＋型コンタクト層１３、ｎ＋型ソース層１４、及び第１絶縁膜１８上に形成される。同じくスパッタ法等により、ドレイン電極３０がｎ＋型ドレイン層１０と電気的に接続するように形成される。以上の工程により、図１に示すような第１の実施形態の半導体装置１ａは形成される。
上記説明した製造方法はあくまで一例であり、例えば成膜方法についてはＣＶＤ法の他に、原子層単体での成長制御が可能な原子層成長（Atomic Layer Deposition；ＡＬＤ）法や、スパッタ法、物理気相成長（Physical Vapor Deposition；ＰＶＤ）法、塗布法、及び噴霧法等でも実施は可能である。
（半導体装置１ａの効果）
第１の実施形態の半導体装置１ａの効果について、比較例を参照して説明する。図３は、比較例に係る半導体装置１ｂの要部断面図を示している。
比較例に係る半導体装置１ｂと第１の実施形態の半導体装置１ａとが異なる点は、フィールドプレート電極１６の側面に第２絶縁膜１９が設けられていない点である。すなわち、半導体装置１ｂにおけるトレンチ１５内には、第１絶縁膜１８を介してフィールドプレート電極１６とゲート電極１７とが設けられる。その他の構成及び基本的な動作については半導体装置１ａと同様であるので省略する。
前述したように、半導体装置１ａをオフ状態にすると、ｎ型ドリフト層１１とｐ型ベース層１２との界面からｎ型ドリフト層１１に向かって広がる空乏層と、ｎ型ドリフト層１１と第２絶縁膜１９との界面（ｎ型ドリフト層１１とフィールドプレート電極１６近傍のトレンチ１５側壁との界面）からｎ型ドリフト層１１に向かって広がる空乏層とが発生する。
第１の実施形態の場合、フィールドプレート電極１６の側面に、第１絶縁膜１８の誘電率よりも高い誘電率を有する第２絶縁膜１９が設けられている。一般に、空乏層の幅は誘電率の大きさに比例するため、半導体装置１ａにおけるｎ型ドリフト層１１と第２絶縁膜１９との界面からｎ型ドリフト層１１に向かって広がる空乏層は、半導体装置１ｂの場合よりも空乏層が形成されやすい。よって、フィールドプレート効果を促進することが可能となり、半導体装置１ａの耐圧向上が可能となる。
また、半導体装置１ａの場合、空乏層が形成されやすいため、第２絶縁膜１９の厚さを比較例に係る半導体装置１ｂにおけるフィールドプレート電極１６の側面に形成される第１絶縁膜１８の厚さよりも厚くすることが可能となる。第２絶縁膜１９の厚さを大きくすることにより、半導体装置１ａの絶縁破壊耐量を向上させることが可能となる。
ここで、半導体装置１ａの第２絶縁膜１９がトレンチ１５の底部から離れて形成される、すなわち、フィールドプレート電極１６の側面のみに形成されている理由について説明する。図面では矩形で示してあるが、トレンチ１５の底部は曲率を有しやすい。曲率を有することにより、トレンチ１５の底部では電界集中が生じやすいため、トレンチ１５の底部に誘電率の高い第２絶縁膜１９を形成すると、トレンチ１５底部でのブレークダウンが生じやすくなってしまう。よって、第２絶縁膜１９は、フィールドプレート電極１６の側面のみに形成される。
上述した第２絶縁膜１９による空乏層形成促進の効果をさらに向上させるためには、第２絶縁膜１９の誘電率を高くすればよい。第２の絶縁膜１９には例えば窒化シリコンが用いられており、窒化シリコン中の窒化物濃度を上昇させれば、第２絶縁膜１９の誘電率は上昇する。その場合の製造工程は、例えば、トレンチ１５内に第１絶縁膜１８を熱酸化等で形成後、トレンチ１５の側面に形成された第１絶縁膜１８に注入されるように、斜め方向から窒素イオンのイオン注入を行い、高窒素濃度の第２絶縁膜１９を形成する工程となる。
［第２の実施形態］
以下に、図４を用いて第２の実施形態に係る半導体装置１ｃについて説明する。なお、第２の実施形態について、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
（半導体装置１ｃの構造）
図４は、第２の実施形態に係る半導体装置１ｃの要部断面図を示している。第２の実施形態に係る半導体装置１ｃと、第１の実施形態に係る半導体装置１ａとが異なる点は、第２絶縁膜１９が第１絶縁膜１８に囲まれて形成されている点である。すなわち、第２絶縁膜１９はフローティングされて設けられている。
具体的には、第２絶縁膜１９とトレンチ１５の内部側壁との間、及び第２絶縁膜１９とフィールドプレート電極１６との間に第１絶縁膜１８が形成されている。上述したように、例えば、第１絶縁膜１８には酸化シリコン、第２絶縁膜１９には窒化シリコンが用いられるため、酸化シリコンと窒化シリコンの積層構造を示すＯＮＯ（Oxide-Nitride-Oxide）膜構造とも呼ばれる。
なお、半導体装置１ｃの動作については半導体装置１ａと同様であるため省略する。
（半導体装置１ｃの製造方法）
次に、第１の実施形態の半導体装置１ａの製造方法について説明する。図５Ａ〜図５Ｃは第２の実施形態に係る半導体装置１ｃの製造プロセス毎を示す要部断面図を示している。
まず、前述したようにｎ＋型ドレイン層１０である半導体基板上に、ｎ型ドリフト層１１がエピタキシャル成長により形成される。そして、ｎ型ドリフト層１１に対してフォトリソグラフィー及びＲＩＥ法を行うことにより、トレンチ１５が形成される。次に、熱酸化処理またはＣＶＤ法等を用いることにより、フィールドプレート電極１６を形成する部分以外のトレンチ１５内（トレンチ１５内部側壁）、及びｎ型ドリフト層１１の表面を酸化し、第１絶縁膜１８（酸化シリコン）が形成される。
次に、第１絶縁膜１８上にポリシリコンまたはアモルファスシリコンをＣＶＤ法等により堆積する。そのポリシリコンまたはアモルファスシリコンに例えばリン（Ｐ）を注入し、拡散させることにより、トレンチ１５内にフィールドプレート電極１６を形成する。そして、フィールドプレート電極１６を所望の位置までエッチングする。さらに、図５Ａに示すように、第１絶縁膜１８を所望の位置までエッチングする。具体的には、フィールドプレート電極１６の底部のみに第１絶縁膜１８が存在し、フィールドプレート電極１６の側面は露出するように第１絶縁膜１８をエッチングする。すなわち、フィールドプレート電極１６の側面とトレンチ１５の内部側壁の間には空間が形成される。
次に、熱酸化処理またはＣＶＤ法等を用いることにより、ｎ型ドリフト層１１、トレンチ１５、及びフィールドプレート電極１６の表面に第１絶縁膜１８が形成される。その際、フィールドプレート電極１６の側面位置に第２絶縁膜１９を埋め込むための空間が確保されるように、第１絶縁膜１８は形成される（図５Ｂ）。
そして、フィールドプレート電極１６の側面位置の空間を埋め込むように、第１絶縁膜１８の誘電率よりも高い誘電率を有する、窒化シリコンまたはアルミナ（Ａｌ２Ｏ３）等がＣＶＤ法等で堆積され、図５Ｃに示すように、第２絶縁膜１９が形成される。
以降の製造工程については、半導体装置１ａの製造方法と同様であるため省略する。以上の工程により、図１に示すような第１の実施形態の半導体装置１ａは形成される。
上記説明した製造方法はあくまで一例であり、例えば成膜方法についてはＣＶＤ法の他に、ＡＬＤ法や、スパッタ法、ＰＶＤ法、塗布法、及び噴霧法等でも実施は可能であることは言うまでもない。
（半導体装置１ｃの効果）
第２の実施形態の半導体装置１ｃの効果について説明する。
第２の実施形態の場合も、フィールドプレート電極１６の側面に、第１絶縁膜１８の誘電率よりも高い誘電率を有する第２絶縁膜１９が設けられている。そのため、オフ動作時、半導体装置１ｃにおけるｎ型ドリフト層１１と第２絶縁膜１９との界面からｎ型ドリフト層１１に向かって広がる空乏層は、半導体装置１ｂの場合よりも空乏層が形成されやすい。よって、フィールドプレート効果を促進することが可能となり、半導体装置１ｃの耐圧向上が可能となる。
また、第２の実施形態のように、第２絶縁膜１９をＯＮＯ膜構造にしてフローティングさせることにより得られる効果について説明する。第１の実施形態に係る半導体装置１ａのように、ｎ型ドレイン層１１及びフィールドプレート電極１６の側面に接するように、誘電率の高い第２絶縁膜１９を設けた場合、半導体装置１ａの耐圧が低下される可能性がある。これは、高誘電率を有する絶縁膜はバンドギャップが狭いために、ｎ型ドリフト層２とフィールドプレート電極１６との界面で強い電界が発生した際、フィールドプレート電極１６内へのキャリア注入が起こる可能性があるためである。
第２の実施形態の半導体装置１ｃのように、第２絶縁膜１９を第１絶縁膜１８で囲い、フローティングさせることにより、上述したフィールドプレート電極１６内へのキャリア注入を抑制し、第２絶縁膜１９を設けたことによる半導体装置１ｃの耐圧向上という効果を確実に得ることが可能となる。
上記説明では、第２の実施形態に係る半導体装置１ｃの第２絶縁膜１９は、フィールドプレート電極１６の各側面に１つだけ設けられているように説明したが、その数は特に限定されない。第２絶縁膜１９が第１絶縁膜１８に挟まれている構造であれば、複数形成されていても実施は可能である。
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ａ，１ｂ…半導体装置、１０…ｎ＋型ドレイン層（ドレイン層）、１１…ｎ型ドリフト層（ドリフト層）、１２…ｐ型ベース層（ベース層）、１３…ｐ＋型コンタクト層、１４…ｎ＋型ソース層（ソース層）、１５…トレンチ、１６…フィールドプレート電極、１７…ゲート電極、１８…第１絶縁膜、１９…第２絶縁膜、３０…ドレイン電極、３１…ソース電極

Claims (4)

  1. 第１導電型のドレイン層と、
    前記ドレイン層上に設けられた第１導電型のドリフト層と、
    前記ドリフト層上に設けられた第２導電型のベース層と、
    前記ベース層の表面に選択的に設けられた第１導電型のソース層と、
    前記ソース層の表面から前記ドリフト層まで達するように設けられた複数のトレンチと、
    前記ベース層に隣接し、第１絶縁膜を介して前記トレンチ内に設けられたゲート電極と、
    前記トレンチ内において、前記ゲート電極の下に、前記第１絶縁膜よりも高い誘電率を有する第２絶縁膜を介して設けられたフィールドプレート電極と、
    前記ドレイン層に接続されたドレイン電極と、
    前記ベース層及び前記ソース層に接続されたソース電極と、
    を有する半導体装置。
  2. 前記第２絶縁膜は前記フィールドプレート電極の側面に位置する前記トレンチ内に設けられた請求項１に記載の半導体装置。
  3. 前記第２絶縁膜は前記第１絶縁膜に囲まれた請求項１または２に記載の半導体装置。
  4. 前記フィールドプレート電極の側面に位置する前記第２絶縁膜の厚さは、前記ゲート電極と前記ソース電極との間の前記第１絶縁膜の厚さよりも厚い請求項１乃至３のいずれか１に記載の半導体装置。
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