JP5714455B2 - 半導体集積回路 - Google Patents

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Description

本発明は、半導体集積回路及びそれを備えた駆動装置に関し、特に絶縁素子を介して信号伝達を行う半導体集積回路及びそれを備えた駆動装置に関する。
電源電圧の異なる複数の半導体チップ間で信号を伝達する手段として、フォトカプラ、インダクタ結合型アイソレータ、容量結合型アイソレータ、ＧＭＲ素子（巨大磁気抵抗効果素子：Giant Magneto Resistive）型アイソレータ等の絶縁素子が用いられている。
フォトカプラは、例えば、あるチップにて電気信号を光信号に変換し、別チップにて当該光信号を電気信号に変換することにより、２つの半導体チップ間の絶縁を行っている。インダクタ結合型アイソレータは、一方のコイルを用いて電気信号を磁気に変換し、他方のコイルを用いて磁気を電気信号に変換することにより、２つの半導体チップ間の絶縁を行っている。容量結合型アイソレータは、容量素子の一方の電極を用いて電気信号を電界に変換し、容量素子の他方の電極を用いて電界を電気信号に変換することにより、２つの半導体チップ間の絶縁を行っている。ＧＭＲ素子型アイソレータは、コイルを用いて電気信号を磁気に変換し、ＧＭＲ素子を用いて磁気を電気信号に変換することにより、２つの半導体チップ間の絶縁を行っている。
近年のインバータ装置やコンバータ装置等の電力制御回路には、上記した絶縁素子が用いられている。具体的には、近年の電力制御回路は、マイコンから出力される制御信号を絶縁素子を介して他の電源系のチップに伝達することにより、当該制御信号の電圧レベルを変換する。そして、この電力制御回路は、電圧レベルの変換された制御信号をゲートドライバにて増幅し、負荷に流れる電流を制御するパワートランジスタ（出力トランジスタ）の制御端子に供給する。
関連する技術が特許文献１〜特許文献５に開示されている。
特許文献１に開示された昇降圧コンバータ用インテリジェントパワーモジュールは、ＣＰＵと、絶縁トランスと、保護機能付きゲートドライバＩＣと、ＩＧＢＴ（Insulated Gate Bipolar Transistor）と、を備える。ＣＰＵは、ＩＧＢＴの導通又は非導通を指示するゲートドライブ用ＰＷＭ信号を生成し、絶縁トランスを介して保護機能付きゲートドライバＩＣに絶縁伝送する。そして、保護機能付きゲートドライバＩＣは、ゲートドライブ用ＰＷＭ信号に基づいてゲート信号を生成し、ＩＧＢＴの制御端子に供給することにより、ＩＧＢＴをスイッチング動作させる。なお、ＩＧＢＴの形成されたチップには、温度センサ及び電流センサが設けられている。
保護機能付きゲートドライバＩＣは、温度センサから出力された過熱検知信号及び電流センサから出力された過電流検知信号に基づきＩＧＢＴが破壊する閾値を超過したと判定した場合、ＣＰＵにアラーム信号を伝送する。ＣＰＵは、保護機能付きゲートドライバＩＣからアラーム信号を受け取ると、ゲートドライブ用ＰＷＭ信号の生成を停止することにより、ＩＧＢＴに流れる電流を遮断する。
特許文献２に開示されたスイッチング回路用制御装置は、オンオフ動作を繰り返すスイッチング回路からスイッチングノイズが発せられている間だけ、温度信号や電流信号等の情報信号にマスクを掛けるマスク回路を備える。このスイッチング回路用制御装置は、スイッチング回路の内部又はスイッチングノイズが影響するスイッチング回路の隣接電気回路において前記情報信号を検出し、マスク期間を除く期間に当該情報信号に基づき温度等に異常があると診断すると、ゲート回路にスイッチング停止指令またはスイッチング低減指令等のゲート制御信号を供給する。
それにより、このスイッチング回路用制御装置は、スイッチング素子のノイズ影響を回避し誤判定せずに高速に情報信号を検出することができる、と特許文献２には記載されている。
特許文献３には、センス電流をセンス抵抗によって検出して得られるセンス電圧にノイズが発生しても誤判定を生じさせることなく、真に過電流状態が発生したのを確実に検出して過電流状態からパワートランジスタを確実に保護する電力用半導体装置が開示されている。
特許文献４に開示されたゲート駆動装置は、電力変換装置の主半導体素子をゲート駆動するためのゲート駆動装置であって、電圧検出部と、波形調整回路と、基準電源と、電圧比較器と、を備える。電圧検出部は、主半導体素子のコレクタ端子に接続され、当該主半導体素子のコレクタ電圧を検出する。波形調整回路は、電圧検出部に電気的に並列に接続され、電圧検出部により検出されたコレクタ電圧を微分するように調整する。基準電源は基準電圧を生成する。電圧比較器は、基準電源の基準電圧と波形調整回路により調整されたコレクタ電圧とを比較し、比較結果に基づいて、異常検知信号を出力する。
それにより、このゲート駆動装置は、主半導体素子を短絡や過電流から迅速に保護できる、と特許文献４には記載されている。
特許文献５に開示された出力バッファ回路は、出力バッファと、電源ノイズ検出回路と、グランドノイズ検出回路と、を備える。出力バッファは、電源端子と出力端子ＯＵＴとの間に並列接続された第１及び第２ＰＭＯＳトランジスタと、グランド端子と出力端子ＯＵＴとの間に並列接続された第１及び第２ＮＭＯＳトランジスタと、を有する。
電源ノイズ検出回路は、出力信号ＯＵＴの電位レベルが変化することにより電源端子の電位が降下した場合に、この電位降下を検出し、この電位降下の期間第２ＰＭＯＳトランジスタを遮断状態とするように動作する。グランドノイズ検出回路は、出力信号ＯＵＴの電位レベルが変化することによりグランド端子の電位が上昇した場合に、この電位上昇を検出し、この電位上昇の期間第２ＮＭＯＳトランジスタを遮断状態とするように動作する。
それにより、この出力バッファ回路は、電源電位及びグランド電位の変化の間だけ駆動能力を小さくすることにより、同一のチップ上の他の回路が誤動作を起こすのを防ぐことができる、と特許文献５には記載されている。
特開２００９−４９０３５号公報 特開平９−３１２５５５号公報 特開２００２−８４１７３号公報 特開２００４−２２２３６７号公報 特開平５−２９９１４号公報
特許文献１に開示された構成は、ＩＧＢＴが破壊するのを防止するために当該ＩＧＢＴに流れる過電流及び当該ＩＧＢＴの過熱を検出するものであり、絶縁トランスを介した信号伝達に誤動作を生じさせ得る異常を検出するものではない。
特許文献２に開示された構成は、スイッチング回路の内部又はスイッチングノイズが影響するスイッチング回路の隣接電気回路において温度信号や電流信号等の情報信号を検出するものであり、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出するものではない。そもそも、特許文献２に開示された構成は、絶縁素子を介して信号伝達を行う構成を有していないため、当然に、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出するものではない。
特許文献３に開示された構成は、パワートランジスタに流れる過電流を検出するものであり、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出するものではない。そもそも、特許文献３に開示された構成は、絶縁素子を介して信号伝達を行う構成を有していないため、当然に、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出するものではない。
特許文献４に開示された構成は、主半導体素子のコレクタ電圧を検出することにより当該主半導体素子を短絡や過電流から保護するものであり、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出するものではない。そもそも、特許文献４に開示された構成は、絶縁素子を介して信号伝達を行う構成を有していないため、当然に、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出するものではない。
特許文献５に開示された構成は、出力バッファを駆動する電源電位及びグランド電位の変化を検出し、当該出力バッファの駆動能力を制御するものであり、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出するものではない。そもそも、特許文献５に開示された構成は、絶縁素子を介して信号伝達を行う構成を有していないため、当然に、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出するものではない。
以上のように、関連する技術では、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出することができないという問題があった。そのため、関連する技術では、絶縁素子を介した信号伝達に誤動作が生じた場合、後段の制御対象が誤動作してしまう可能性があった。例をあげると、関連する技術では、絶縁素子を介した信号伝達に誤動作が生じた場合、負荷に流れる電流を制御する出力トランジスタが意図せずにオンしてしまい、負荷が誤動作してしまう可能性があった。
本発明にかかる半導体集積回路は、外部から供給される第１データ信号に応じた第１送信信号を生成し出力する第１送信回路と、第１受信信号に基づいて前記第１データ信号を再生する第１受信回路と、前記第１送信回路と前記第１受信回路とを絶縁するとともに、前記第１送信信号を前記第１受信信号として伝達する第１絶縁素子と、前記第１絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出する異常検出部と、前記異常検出部により異常が検出された場合には、外部から前記第１送信回路に供給される第１データ信号に関わらず停止信号を出力する制御部と、を備える。
上述のような回路構成により、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出して制御対象に停止信号を出力することができるため、制御対象の誤動作を防止することができる。
本発明により、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出して制御対象に停止信号をすることにより、当該制御対象の誤動作を防止することが可能な半導体集積回路を提供することができる。
本発明の実施の形態１にかかる半導体集積回路の構成例を示す図である。 本発明の実施の形態１にかかる半導体集積回路の実装状態を示す模式図である。 本発明の実施の形態１にかかる半導体集積回路の動作の一例を示すタイミングチャートである。 本発明の実施の形態１にかかる半導体集積回路の動作の一例を示すタイミングチャートである。 本発明の実施の形態１にかかる異常検出部の構成例を示す図である。 本発明の実施の形態１にかかる制御部の構成例及びその周辺回路を示す図である。 本発明の実施の形態１にかかる磁場変化検出回路の構成例を示す図である。 本発明の実施の形態１にかかる磁場変化検出回路の動作を示すタイミングチャートである。 本発明の実施の形態１にかかる磁場変化検出回路の配置例を示す図である。 本発明の実施の形態１にかかる磁場変化検出回路の配置例を示す図である。 本発明の実施の形態１にかかるパルス幅検出回路の構成例を示す図である。 本発明の実施の形態１にかかるパルス幅検出回路の動作を示すタイミングチャートである。 本発明の実施の形態１にかかるパルス幅検出回路の変形例を示す図である。 本発明の実施の形態１にかかるパルス幅検出回路の他の構成例を示す図である。 図１３Ａに示すパルス幅検出回路の動作を示すタイミングチャートである。 本発明の実施の形態１にかかるコモンモードノイズ検出回路の構成例を示す図である。 本発明の実施の形態１にかかるコモンモードノイズ検出回路の動作を示すタイミングチャートである。 本発明の実施の形態１にかかるコモンモードノイズ検出回路の変形例を示す図である。 本発明の実施の形態１にかかるコモンモードノイズ検出回路の他の構成例を示す図である。 本発明の実施の形態１にかかるコモンモードノイズ検出回路の配置例を示す図である。 本発明の実施の形態１にかかるコモンモードノイズ検出回路の配置例を示す図である。 本発明の実施の形態１にかかるコモンモードノイズ検出回路の他の構成例を示す図である。 図１９Ａに示すコモンモードノイズ検出回路の動作を示すタイミングチャートである。 本発明の実施の形態１にかかる半導体集積回路の変形例の一部を示す図である。 本発明の実施の形態１にかかる半導体集積回路の変形例の一部を示す図である。 本発明の実施の形態１にかかるパワーオンリセット回路の構成例を示す図である。 本発明の実施の形態１にかかるパワーオンリセット回路の動作を示すタイミングチャートである。 本発明の実施の形態１にかかる低電圧検出回路の構成例を示す図である。 本発明の実施の形態１にかかる低電圧検出回路の動作を説明するための図である。 本発明の実施の形態１にかかる低電圧検出回路の動作を示すタイミングチャートである。 本発明の実施の形態１にかかる電源ノイズ検出回路の構成例を示す図である。 本発明の実施の形態１にかかる電源ノイズ検出回路の動作を示すタイミングチャートである。 本発明にかかる半導体集積回路の実装状態を示す模式図である。 本発明にかかる半導体集積回路の実装状態を示す模式図である。 本発明にかかる半導体集積回路の実装状態を示す模式図である。 本発明にかかる半導体集積回路の実装状態を示す模式図である。 本発明にかかる半導体集積回路の実装状態を示す模式図である。 本発明にかかる半導体集積回路の実装状態を示す模式図である。 本発明にかかる半導体集積回路の実装状態を示す模式図である。 本発明にかかる半導体集積回路の実装状態を示す模式図である。 本発明にかかる半導体集積回路の実装状態を示す模式図である。 本発明にかかる半導体集積回路の実装状態を示す模式図である。 本発明にかかる半導体集積回路の実装状態を示す模式図である。 本発明にかかる半導体集積回路の実装状態を示す模式図である。 本発明の実施の形態２にかかる半導体集積回路の動作の一例を示すタイミングチャートである。 本発明の実施の形態２にかかる半導体集積回路の動作の一例を示すタイミングチャートである。 本発明の実施の形態３にかかる半導体集積回路の動作の一例を示すタイミングチャートである。 本発明の実施の形態４にかかる半導体集積回路の構成例を示す図である。 本発明の実施の形態４にかかるコモンモードノイズ検出回路の構成例を示す図である。 本発明の実施の形態４にかかる半導体集積回路の他の構成例を示す図である。 図４６に示す半導体集積回路の動作を示すタイミングチャートである。 本発明の実施の形態５にかかる半導体集積回路の構成例を示す図である。 本発明の実施の形態６にかかる半導体集積回路の構成例を示す図である。 本発明の実施の形態６にかかる半導体集積回路とマイコンとの接続関係を説明するための図である。 本発明の実施の形態７にかかる半導体集積回路の構成例を示す図である。 本発明の実施の形態７にかかる半導体集積回路の実装状態を示す図である。 本発明の実施の形態７にかかる半導体集積回路の実装状態を示す図である。 本発明の実施の形態７にかかる半導体集積回路の実装状態を示す図である。 本発明の実施の形態７にかかる半導体集積回路の実装状態を示す図である。 本発明の実施の形態７にかかる半導体集積回路の実装状態を示す図である。 本発明の実施の形態７にかかる半導体集積回路の実装状態を示す図である。 本発明の実施の形態７にかかる半導体集積回路の実装状態を示す図である。 本発明の実施の形態７にかかる半導体集積回路の配置例を示す図である。 本発明の実施の形態７にかかる半導体集積回路の配置例を示す図である。 本発明の実施の形態７にかかる半導体集積回路の動作を示すタイミングチャートである。 本発明が適用されるインバータ装置を示す図である。 本発明が適用されるインバータ装置の動作を示すタイミングチャートである。
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
実施の形態１
図１は、本発明の実施の形態１にかかる半導体集積回路１の構成例を示す図である。本実施の形態にかかる半導体集積回路１は、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出し、異常が検出された場合に制御対象であるパワートランジスタを強制的にオフにする機能を有する。なお、以下では、受信回路によって再生されたデータ信号によりパワートランジスタのオンオフを制御する場合を例に説明するが、受信回路によって再生されるデータ信号の制御対象はこれに限られるものではない。
図１に示す半導体集積回路１は、送信回路（第１送信回路）Ｔｘ１と、受信回路（第２受信回路）Ｒｘ１と、絶縁素子（第１絶縁素子）ＩＳＯ１と、ゲートドライバＧＤ１と、異常検出部ＤＴ１と、制御部ＣＴ１と、を備える。また、図１には、受信回路Ｒｘ１によって再生される送信データＶＩＮ（第１データ信号）の制御対象として、パワートランジスタ（出力トランジスタ）ＰＴｒ１が示されている。パワートランジスタＰＴｒ１は、電源電圧ＨＶＤＤの供給される電源電圧端子（以下、単に電源電圧端子ＨＶＤＤと称す）と負荷（不図示）との間に設けられ、ゲート（制御端子）に供給されるゲート制御信号（後述）ＯＵＴによって導通状態が制御される。パワートランジスタＰＴｒ１は、導通状態の場合、負荷に対して負荷駆動信号Ｖｃｍを出力する。
送信回路Ｔｘ１は、半導体チップ（第１半導体チップ）ＣＨＰ０に形成される。半導体チップＣＨＰ０は、第１の電源系に属する第１の電源（電源電圧ＶＤＤ０、接地電圧ＧＮＤ０）によって駆動される。
絶縁素子ＩＳＯ１と、受信回路Ｒｘ１と、ゲートドライバＧＤ１と、異常検出部ＤＴ１と、制御部ＣＴ１とは、半導体チップ（第２半導体チップ）ＣＨＰ１に形成される。半導体チップＣＨＰ１は、半導体チップＣＨＰ０とは異なる第２の電源系に属する第２の電源（電源電圧ＶＤＤ１、接地電圧ＧＮＤ１）によって駆動される。
以下では、絶縁素子ＩＳＯ１が一次側コイルＬ１１と二次側コイルＬ１２とからなるインダクタ型アイソレータ（以下、単にトランスフォーマと称す）である場合を例に説明するが、これに限られない。絶縁素子ＩＳＯ１として、容量結合型アイソレータ（以下、単にコンデンサと称す）、ＧＭＲ素子型アイソレータ、フォトカプラ等が用いられても良い。これは、後述する絶縁素子ＩＳＯ１以外の絶縁素子（絶縁素子ＩＳＯ２〜ＩＳＯ４）についても同様である。トランスフォーマは、一次側コイルＬ１１を用いて電気信号を磁気に変換し、二次側コイルＬ１２を用いて磁気を電気信号に変換することにより、交流信号を一次側コイルＬ１１から二次側コイルＬ１２に伝達する交流結合素子である。
なお、一次側コイルＬ１１と二次側コイルＬ１２との間には、寄生結合容量Ｃｃが形成される。この寄生結合容量Ｃｃは、一次側コイルＬ１１を構成する金属配線と、二次側コイルＬ１２を構成する金属配線と、の間に充填される絶縁体を誘電体膜とするコンデンサである。
送信回路Ｔｘ１から正振幅のパルス信号が送信信号として出力された場合、二次側コイルＬ１２の一端には正振幅のパルス信号が発生し、二次側コイルＬ１２の他端には負振幅のパルス信号が発生する。一方、送信回路Ｔｘ１から負振幅のパルス信号が送信信号として出力された場合、二次側コイルＬ１２の一端には負振幅のパルス信号が発生し、二次側コイルＬ１２の他端には正振幅のパルス信号が発生する。つまり、二次側コイルＬ１２の両端には、互いに振幅方向の異なるパルス信号が発生する。換言すると、二次側コイルＬ１２の両端には、振幅中心電位に対して互いに反転したパルス信号が発生する。それに対し、二次側コイルＬ１２の両端には、同相のコモンモード電圧が重畳される。以下では、二次側コイルＬ１２の両端のうち一端側の振幅状況のみを指して説明する場合がある。
図２は、半導体集積回路１の実装状態の一例を示す。なお、図２は、主として送信回路、受信回路及びこれらの間に設けられた絶縁素子ＩＳＯ１の実装状態を説明するものであるため、制御部ＣＴ１及び異常検出部ＤＴ１を図示していない。
図２に示す実装状態は、半導体パッケージＰＫＧ０に半導体チップＣＨＰ０及び半導体チップＣＨＰ１が搭載される。半導体チップＣＨＰ０及び半導体チップＣＨＰ１は、それぞれパッドＰｄを有する。そして、半導体チップＣＨＰ０及び半導体チップＣＨＰ１のそれぞれのパッドＰｄは、図示しないボンディングワイヤを介して半導体パッケージＰＫＧ０に設けられた複数のリード端子（外部端子）Ｔに接続される。
図２に示すように、半導体チップＣＨＰ０には送信回路Ｔｘ１が形成される。半導体チップＣＨＰ１には、受信回路Ｒｘ１と、一次側コイルＬ１１及び二次側コイルＬ１２と、ゲートドライバＧＤ１と、が形成される。また、半導体チップＣＨＰ０には、送信回路Ｔｘ１の出力に接続されるパッドが形成され、半導体チップＣＨＰ１には、一次側コイルＬ１１の両端にそれぞれ接続されるパッドが形成される。そして、送信回路Ｔｘ１は、これらパッドとボンディングワイヤＷとを介して、半導体チップＣＨＰ１に形成された一次側コイルＬ１１と接続される。
なお、図２に示す例では、一次側コイルＬ１１及び二次側コイルＬ１２が、それぞれ１つの半導体チップ内において上下方向に積層される第１の配線層及び第２の配線層に形成されている。
続いて、半導体集積回路１の構成例の詳細について図１を用いて説明する。送信回路Ｔｘ１は、第１の電源系に属する第１の電源に基づき動作する。一方、受信回路Ｒｘ１と、ゲートドライバＧＤ１と、異常検出部ＤＴ１と、制御部ＣＴ１とは、それぞれ第２の電源系に属する第２の電源に基づき動作する。
送信回路Ｔｘ１は、送信データＶＩＮをパルス信号に変換して送信信号として出力する。絶縁素子ＩＳＯ１は、送信回路Ｔｘ１から出力された送信信号を、受信信号として受信回路Ｒｘ１に伝達する。具体的には、送信回路Ｔｘ１から出力された送信信号は、一次側コイルＬ１１によって磁気信号に変換される。二次側コイルＬ１２は、一次側コイルＬ１１の磁界変化に応じた電圧レベルの受信信号を生成し、受信回路Ｒｘ１に出力する。このようにして、送信回路Ｔｘ１から出力された送信信号は、絶縁素子ＩＳＯ１を介して、受信信号として受信回路Ｒｘ１に伝達される。
受信回路Ｒｘ１は、絶縁素子ＩＳＯ１からの受信信号に基づいて送信データＶＩＮを再生し出力データＶＯＵＴとして出力する。
異常検出部ＤＴ１は、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常を検出し、検出結果ＥＲ１を出力する。例えば、異常検出部ＤＴ１は、異常を検出した場合にＨレベルの検出結果ＥＲ１を出力し、異常を検出しない場合にＬレベルの検出結果ＥＲ１を出力する。異常検出部ＤＴ１の詳細については、後述する。
制御部ＣＴ１は、異常検出部ＤＴ１によって異常が検出された場合に、受信回路Ｒｘ１から出力される出力データＶＯＵＴに関わらず、パワートランジスタＰＴｒ１をオフするための停止信号を出力する。換言すると、制御部ＣＴ１は、異常検出部ＤＴ１によって異常が検出された場合に、外部から送信回路Ｔｘ１に供給される送信データＶＩＮに関わらず、パワートランジスタＰＴｒ１をオフするための停止信号を出力する。例えば、検出結果ＥＲ１がＨレベルの場合、制御部ＣＴ１は、出力データＶＯＵＴに関わらず（送信データＶＩＮに関わらず）Ｌレベルの停止信号を出力する。一方、検出結果ＥＲ１がＬレベルの場合、制御部ＣＴ１は、出力データＶＯＵＴをそのまま出力する。
ゲートドライバＧＤ１は、制御部ＣＴ１の出力信号を駆動してゲート制御信号ＯＵＴとして出力する。パワートランジスタＰＴｒ１では、コレクタに電源電圧ＶＤＤ１より高い電圧値の電源電圧ＨＶＤＤが供給され、ゲートにゲートドライバＧＤ１から出力されるゲート制御信号ＯＵＴが供給され、エミッタから負荷駆動信号Ｖｃｍが出力される。
したがって、異常検出部ＤＴ１の検出結果ＥＲ１がＬレベルの場合、即ち、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が検出されない場合、パワートランジスタＰＴｒ１の導通状態は、受信回路Ｒｘ１の出力データＶＯＵＴに基づいて制御されることとなる。このとき、例えば、パワートランジスタＰＴｒ１は、出力データＶＯＵＴがＨレベルの場合にオンし、出力データＶＯＵＴがＬレベルの場合にオフする。
一方、異常検出部ＤＴ１の検出結果ＥＲ１がＨレベルの場合、即ち、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が検出された場合、パワートランジスタＰＴｒ１は出力データＶＯＵＴに関わらず強制的にオフに制御されることとなる。
（タイミングチャート）
次に、本実施の形態にかかる半導体集積回路の動作について、図３を用いて説明する。図３は、半導体集積回路１の動作の一例を示すタイミングチャートである。なお、図３に示す信号伝達方式は、絶縁素子ＩＳＯ１としてトランスフォーマ、コンデンサ、ＧＭＲ素子型アイソレータ等の交流結合素子が用いられた場合に採用することができる。また、図３に示す信号伝達方式は、絶縁素子ＩＳＯ１を介した信号伝達に用いられるだけでなく、後述する他の絶縁素子を介した信号伝達にも用いられる。
図３の例では、送信回路Ｔｘ１は、送信データＶＩＮの立ち上がりに同期して正振幅のパルス信号を送信信号として出力し、送信データＶＩＮの立ち下がりに同期して負振幅のパルス信号を送信信号として出力する。絶縁素子ＩＳＯ１は、送信回路Ｔｘ１からの送信信号を受信信号として受信回路Ｒｘ１に伝達する。受信回路Ｒｘ１は、正振幅のパルス信号を受信信号として受信した場合に、出力データＶＯＵＴを立ち上げ、負振幅のパルス信号を受信信号として受信した場合に、出力データＶＯＵＴを立ち下げる。このようにして、受信回路Ｒｘ１は、送信データＶＩＮを再生し、出力データＶＯＵＴとして出力する。
図３に示す信号伝達方式では、受信回路Ｒｘ１は、例えば、出力段の回路としてヒステリシスコンパレータを有する。このヒステリシスコンパレータは、受信信号（又はそれに相当する信号）の電圧レベルが高レベル側の閾値電圧Ｖｔｈ＋よりも高い場合にＨレベルの出力データＶＯＵＴを出力し、受信信号（又はそれに相当する信号）の電圧レベルが低レベル側の閾値電圧Ｖｔｈ−よりも低い場合にＬレベルの出力データＶＯＵＴを出力する。したがって、このヒステリシスコンパレータは、正振幅のパルス信号を受信信号として受信した場合に、出力データＶＯＵＴを立ち上げ、負振幅のパルス信号を受信信号として受信した場合に、出力データＶＯＵＴを立ち下げる。
図３に示すように、送信データＶＩＮは、時刻ｔ１にてＬレベルからＨレベルに切り替わる。それにより、送信回路Ｔｘ１は、正振幅のパルス信号を送信信号として出力する（時刻ｔ１）。受信回路Ｒｘ１は、正振幅のパルス信号を受信信号として受信することにより、出力データＶＯＵＴを立ち上げる（時刻ｔ１）。このとき、絶縁素子ＩＳＯ１を介した信号伝達により誤動作を生じさせ得る異常は発生していないため、異常検出部ＤＴ１は、Ｌレベルの検出結果ＥＲ１を出力している。したがって、制御部ＣＴ１は、受信回路Ｒｘ１の出力データＶＯＵＴをそのまま出力する。出力データＶＯＵＴはＨレベルであるため、ゲート制御信号ＯＵＴもＨレベルとなり、パワートランジスタＰＴｒ１はオンする。
その後、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が発生したとする。このとき、異常検出部ＤＴ１は、その異常が発生している期間中、Ｈレベルの検出結果ＥＲ１を出力する（時刻ｔ２〜ｔ３）。したがって、制御部ＣＴ１は、出力データＶＯＵＴに関わらず（送信データＶＩＮに関わらず）Ｌレベルの停止信号を出力する。それにより、ゲート制御信号ＯＵＴもＬレベルとなり、パワートランジスタＰＴｒ１は強制的にオフに制御される。
異常が無くなると、異常検出部ＤＴ１は、検出結果ＥＲ１をＨレベルからＬレベルに切り替える（時刻ｔ３）。したがって、制御部ＣＴ１は、再び受信回路Ｒｘ１の出力データＶＯＵＴをそのまま出力し始める。つまり、制御部ＣＴ１は停止信号を解除する。出力データＶＯＵＴはＨレベルであるため、ゲート制御信号ＯＵＴもＨレベルとなり、パワートランジスタＰＴｒ１はオンする（時刻ｔ３〜ｔ４）。
その後、送信データＶＩＮは、時刻ｔ４にてＨレベルからＬレベルに切り替わる。それにより、送信回路Ｔｘ１は、負振幅のパルス信号を送信信号として出力する（時刻ｔ４）。受信回路Ｒｘ１は、負振幅のパルス信号を受信信号として受信することにより、出力データＶＯＵＴを立ち下げる（時刻ｔ４）。このとき、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常は発生していないため、異常検出部ＤＴ１は、Ｌレベルの検出結果ＥＲ１を出力している。したがって、制御部ＣＴ１は、受信回路Ｒｘ１の出力データＶＯＵＴをそのまま出力する。出力データＶＯＵＴはＬレベルであるため、ゲート制御信号ＯＵＴもＬレベルとなり、パワートランジスタＰＴｒ１はオフする。
その後、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が発生したとする。このとき、異常検出部ＤＴ１は、その異常が発生している期間中、Ｈレベルの検出結果ＥＲ１を出力する（時刻ｔ５〜ｔ６）。したがって、制御部ＣＴ１は、出力データＶＯＵＴに関わらず（送信データＶＩＮに関わらず）Ｌレベルの停止信号を出力する。それにより、ゲート制御信号ＯＵＴもＬレベルとなり、パワートランジスタＰＴｒ１は強制的にオフに制御される。即ち、パワートランジスタＰＴｒ１はオフを維持する。
異常が無くなると、異常検出部ＤＴ１は、検出結果ＥＲ１をＨレベルからＬレベルに切り替える（時刻ｔ６）。したがって、制御部ＣＴ１は、再び受信回路Ｒｘ１の出力データＶＯＵＴをそのまま出力し始める。つまり、制御部ＣＴ１は停止信号を解除する。出力データＶＯＵＴはＬレベルであるため、ゲート制御信号ＯＵＴもＬレベルとなり、パワートランジスタＰＴｒ１はオフを維持する（時刻ｔ６）。
このように、本実施の形態にかかる半導体集積回路１は、半導体チップＣＨＰ１側において、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常を検出した場合に、制御対象であるパワートランジスタＰＴｒ１を強制的にオフする。それにより、本実施の形態にかかる半導体集積回路１は、パワートランジスタＰＴｒ１が意図せずにオンすることを防止することができるため、負荷の誤動作を防止することができる。
なお、本記実施の形態では、制御部ＣＴ１が受信回路Ｒｘ１とは別に設けられた場合を例に説明したが、これに限られない。制御部ＣＴ１は、受信回路Ｒｘ１の一部として組み込まれても良い。これは、後述する他の制御部と受信回路との関係においても同様である。例えば、制御部ＣＴ１は、受信回路Ｒｘ１に設けられたヒステリシスコンパレータに組み込まれる。このヒステリシスコンパレータは、検出結果ＥＲ１に立ち上がりに同期してＬレベルの出力データＶＯＵＴを出力するように構成される。この場合、受信回路Ｒｘ１は、異常が無くなって検出結果ＥＲ１がＨレベルからＬレベルに切り替わった場合でも、送信データＶＩＮが次に論理値変化するまではＬレベルの出力データＶＯＵＴを出力し続ける（図４参照）。換言すると、この受信回路Ｒｘ１は、異常検出部により検出されていた異常が検出されなくなった後、送信データＶＩＮの最初の論理値変化に同期して、停止信号を解除する。
（異常検出部ＤＴ１及び制御部ＣＴ１の構成例）
図５は、異常検出部ＤＴ１の具体的な構成例を示す図である。図５に示すように、異常検出部ＤＴ１は、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常を検出する検出回路を複数有する。具体的には、異常検出部ＤＴ１は、磁場変化検出回路１０１と、パルス幅検出回路１０２と、コモンモードノイズ検出回路１０３と、これらの検出結果の論理和を検出結果ＥＲ１として出力する論理和回路１０４と、を有する。異常検出部ＤＴ１は、これら複数の検出回路のうち少なくとも一つの検出回路によって異常が検出された場合に、Ｈレベルの検出結果ＥＲ１を出力し、いずれの検出回路によっても異常が検出されない場合に、Ｌレベルの検出結果ＥＲ１を出力する。
図６は、制御部ＣＴ１の具体的な構成例及びその周辺回路を示す図である。図６に示すように、制御部ＣＴ１は、受信回路Ｒｘ１の出力データＶＯＵＴと、異常検出部ＤＴ１の検出結果ＥＲ１の反転値と、の論理積を出力する論理積回路１１２を有する。
例えば、検出結果ＥＲ１がＬレベルの場合、即ち、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が検出されない場合、論理積回路１１２は、出力データＶＯＵＴをそのままゲートドライバＧＤ１に出力する。それにより、パワートランジスタＰＴｒ１の導通状態は、受信回路Ｒｘ１の出力データＶＯＵＴに応じて制御されることとなる。一方、検出結果ＥＲ１がＨレベルの場合、即ち、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が検出された場合、論理積回路１１２は、出力データＶＯＵＴに関わらず（送信データＶＩＮに関わらず）、Ｌレベルの停止信号をゲートドライバＧＤ１に出力する。それにより、パワートランジスタＰＴｒ１は強制的にオフに制御されることとなる。
続いて、異常検出部ＤＴ１に設けられた各検出回路の具体的な構成例及び動作について説明する。
（磁場変化検出回路１０１）
磁場変化検出回路１０１は、磁場の変化が予め定められた閾値の範囲を超えたことを検出する回路である。絶縁素子ＩＳＯ１として用いられるトランスフォーマには、磁場の変化に応じた誘導起電力が発生する。そのため、磁場の変化が大きくなり誘導起電力が大きくなると、絶縁素子ＩＳＯ１を介した信号伝達に誤動作が生じる可能性がある。そこで、磁場変化検出回路１０１は、磁場の変化により誘導起電力が閾値の範囲を超えた場合に、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が発生したと判定する。
図７は、磁場変化検出回路１０１の構成例を示す図である。また、図８は、磁場変化検出回路１０１の動作を示すタイミングチャートである。図７に示すように、磁場変化検出回路１０１は、コイル１０１１と、コンパレータ１０１２〜１０１４と、論理和回路１０１５と、を有する。なお、コイル１０１１には、磁場の変化に応じた誘導起電力が発生する。それにより、コイル１０１１の両端には、磁場の変化に応じた電位差が発生する。コンパレータ１０１２は、コイル１０１１の両端に生じる電位差に応じた比較結果を出力する。
コンパレータ１０１３は、高レベル側の閾値電圧Ｖｔｈ＋と、コンパレータ１０１２の比較結果と、を比較し比較結果を出力する。コンパレータ１０１４は、低レベル側の閾値電圧Ｖｔｈ−と、コンパレータ１０１２の比較結果と、を比較し比較結果を出力する。そして、論理和回路１０１５は、コンパレータ１０１３の比較結果とコンパレータ１０１４の比較結果との論理和を、検出結果Ｅ１として出力する。
磁場の変化によりコイルに生じる誘導起電力が予め定められた閾値（Ｖｔｈ−〜Ｖｔｈ＋）の範囲内である場合、磁場変化検出回路１０１は、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常は発生していないと判定し、Ｌレベルの検出結果Ｅ１を出力する。一方、磁場の変化によりコイルに生じる誘導起電力が予め定められた閾値の範囲を超える場合、磁場変化検出回路１０１は、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が発生したと判定し、Ｈレベルの検出結果Ｅ１を出力する。
なお、磁場変化検出回路１０１は、磁場の影響を受けやすい絶縁素子ＩＳＯ１に対して効果的に異常を検出する。具体的には、磁場変化検出回路１０１は、絶縁素子ＩＳＯ１としてトランスフォーマやＧＭＲ素子型アイソレータが用いられる場合に、効果的に異常を検出する。
図９及び図１０は、磁場変化検出回路１０１の配置例を示す図である。図９及び図１０に示すように、磁場変化検出回路１０１のコイルは、絶縁素子ＩＳＯ１の受ける磁場と同等レベルの磁場の影響を受けるように、絶縁素子ＩＳＯ１に近接して配置されることが好ましい。なお、図１０は、絶縁素子ＩＳＯ１が半導体チップＣＨＰ０側に形成された場合の配置例である。
（パルス幅検出回路１０２）
パルス幅検出回路１０２は、再生される送信データＶＩＮ（即ち、出力データＶＯＵＴ）の論理値変化の間隔が予め定められた間隔より大きくなったことを検出する回路である。換言すると、パルス幅検出回路１０２は、出力データＶＯＵＴのパルス幅が予め定められた幅より大きくなったことを検出する回路である。通常、パワートランジスタＰＴｒ１を制御する信号はＰＷＭ変調されたものであり、そのパルス幅が所定幅より大きくなることはない。つまり、パワートランジスタＰＴｒ１は、所定期間より長い期間オンし続けることはない。したがって、仮に、出力データＶＯＵＴのパルス幅が所定幅より大きい場合には、絶縁素子ＩＳＯ１を介した信号伝達に誤動作が生じている可能性がある。そこで、パルス幅検出回路１０２は、出力データＶＯＵＴのパルス幅が所定幅より大きくなった場合に、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が発生したと判定する。
図１１Ａは、パルス幅検出回路１０２の構成例を示す図である。また、図１１Ｂは、パルス幅検出回路１０２の動作を示すタイミングチャートである。図１１Ａに示すように、パルス幅検出回路１０２は、絶縁部１０２１と、パルス検出部１０２２と、論理和回路１０２３と、タイマ１０２４と、を有する。パルス検出部１０２２は、コンパレータ１０２５〜１０２７を有する。
絶縁部１０２１は、絶縁素子ＩＳＯ１と同様の構成をしており、送信回路Ｔｘ１から出力された送信信号を受信信号（Ｓｉｇ＋，Ｓｉｇ−）としてパルス検出部１０２２に伝達する。
パルス検出部１０２２において、コンパレータ１０２５は、絶縁部１０２１からの受信信号（Ｓｉｇ＋，Ｓｉｇ−）の電位差に応じた比較結果を出力する。コンパレータ１０２６は、高レベル側の閾値電圧Ｖｔｈ＋と、コンパレータ１０２５の比較結果と、を比較し比較結果を出力する。コンパレータ１０２７は、低レベル側の閾値電圧Ｖｔｈ−と、コンパレータ１０２５の比較結果と、を比較し比較結果を出力する。そして、論理和回路１０２３は、コンパレータ１０２６の比較結果とコンパレータ１０２７の比較結果との論理和をリセット信号ＲＳＴとして出力する。そのため、リセット信号ＲＳＴは、正振幅及び負振幅のパルス信号が受信信号として伝達される毎に立ち上がる。
タイマ１０２４は、例えば、カウント用のクロック信号ＣＬＫに同期してカウント動作を行う。あるいは、タイマ１０２４は、時定数回路を駆動するための定電流又は定電圧に基づいてカウント動作を行う。そして、タイマ１０２４は、カウント値が予め定められた閾値に達した場合、Ｈレベルの検出結果Ｅ２を出力し、それ以外では、Ｌレベルの検出結果Ｅ２を出力する。ここで、タイマ１０２４は、リセット信号ＲＳＴの立ち上がりに同期してカウント値を"０"にリセットする。したがって、リセット信号ＲＳＴの立ち上がりの間隔が所定間隔内である場合、即ち、再生される送信データＶＩＮ（出力データＶＯＵＴ）の論理値変化の間隔が所定間隔内である場合、タイマ１０２４は、カウント値が閾値に達する前に当該カウント値を"０"にリセットする。そのため、検出結果Ｅ２はＬレベルに維持される。一方、リセット信号ＲＳＴの立ち上がりの間隔が所定間隔を超える場合、即ち、再生される送信データＶＩＮ（出力データＶＯＵＴ）の論理値変化の間隔が所定間隔を超える場合、タイマ１０２４のカウント値が閾値に達してしまうため、検出結果Ｅ２はＨレベルになる。
このように、再生される送信データＶＩＮ（出力データＶＯＵＴ）の論理値変化の間隔が所定間隔内である場合、パルス幅検出回路１０２は、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常は発生していないと判定し、Ｌレベルの検出結果Ｅ２を出力する。一方、再生される送信データＶＩＮ（出力データＶＯＵＴ）の論理値変化の間隔が所定間隔を超える場合、パルス幅検出回路１０２は、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が発生したと判定し、Ｈレベルの検出結果Ｅ２を出力する。
（パルス幅検出回路１０２の変形例）
なお、パルス幅検出回路１０２は、絶縁素子ＩＳＯ１としてトランスフォーマが用いられる場合に限られず、コンデンサ、ＧＭＲ素子型アイソレータ、フォトカプラが用いられた場合にも、異常を検出することが可能である。この場合、絶縁素子ＩＳＯ１の構成に応じて、絶縁部１０２１の構成も変更される。例えば、絶縁素子ＩＳＯ１としてコンデンサが用いられる場合、図１２に示すように、絶縁部１０２１は、コンデンサによって構成される絶縁部１０２８に変更される。
（パルス幅検出回路の他の構成例）
図１３Ａは、パルス幅検出回路１０２の他の構成例をパルス幅検出回路１０２ａとして示す図である。また、図１３Ｂは、パルス幅検出回路１０２ａの動作を示すタイミングチャートである。図１３Ａに示すように、パルス幅検出回路１０２ａは、論理値変化検出回路１０２８と、タイマ１０２４と、と有する。論理値変化検出回路１０２８は、遅延バッファ１０２９と、排他的論理和回路１０３０と、を有する。
論理値変化検出回路１０２８において、遅延バッファ１０２９は、受信回路Ｒｘ１の出力データＶＯＵＴを所定期間Ｔｄ遅延させて出力する。排他的論理和回路１０３０は、出力データＶＯＵＴと、遅延バッファ１０２９の出力と、の排他的論理和をリセット信号ＲＳＴとして出力する。そのため、排他的論理和回路１０３０は、出力データＶＯＵＴの論理値変化に応じてリセット信号ＲＳＴを立ち上げ、所定期間Ｔｄ経過後にリセット信号ＲＳＴを立ち下げる。つまり、論理値変化検出回路１０２８は、出力データＶＯＵＴが論理値変化する毎に、リセット信号ＲＳＴを立ち上げる。
タイマ１０２４の動作については、上記したため、その説明を省略する。
図１３Ａに示すパルス幅検出回路１０２ａの場合も、図１１Ａに示すパルス幅検出回路１０２と同様の効果を奏することができる。特に、パルス幅検出回路１０２ａは、パルス幅検出回路１０２と異なり、絶縁部を設ける必要が無いため、回路規模の増大を抑制することができる。また、パルス幅検出回路１０２ａは、パルス幅検出回路１０２よりも回路構成が容易である。また、パルス幅検出回路１０２ａは、絶縁素子ＩＳＯ１の種類に関係なく異常検出部として用いられることが可能である。したがって、パルス幅検出回路１０２ａは、フォトカプラのような非パルス型の絶縁素子に対しても、異常検出部として用いられることが可能である。なお、パルス幅検出回路１０２ａは、図１３Ａに示す構成に限られず、同様の機能を実現できる回路構成に適宜変更可能である。
（コモンモードノイズ検出回路１０３）
コモンモードノイズ検出回路１０３は、コモンモードノイズが予め定められた閾値の範囲を超えたことを検出する回路である。コモンモードノイズとは、ある半導体チップを駆動する電源と、別の半導体チップを駆動する電源と、の差電圧（コモンモード電圧）に起因して発生する電源間ノイズのことである。本例では、コモンモードノイズとは、半導体チップＣＨＰ０を駆動する第１の電源（例えば接地電圧ＧＮＤ０）と、半導体チップＣＨＰ１を駆動する第２の電源（例えば接地電圧ＧＮＤ１）と、の差電圧（コモンモード電圧）に起因して発生する電源間ノイズのことである。コモンモード電圧の変動が大きくなると、絶縁素子ＩＳＯ１に形成された寄生結合容量Ｃｃ等により電源間ノイズが発生し、絶縁素子ＩＳＯ１を介した信号伝達に誤動作が生じる可能性がある。そこで、コモンモードノイズ検出回路１０３は、コモンモードノイズが閾値を超えた場合に、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が発生したと判定する。
図１４Ａは、コモンモードノイズ検出回路１０３の構成例を示す図である。また、図１４Ｂは、図１４Ａに示すコモンモードノイズ検出回路１０３の動作を示すタイミングチャートである。図１４Ａに示すコモンモードノイズ検出回路１０３は、絶縁部１０３１と、加算回路１０３２と、コンパレータ１０３３，１０３４と、論理和回路１０３５と、を有する。
絶縁部１０３１は、絶縁素子ＩＳＯ１と同様の構成をしており、送信回路Ｔｘ１から出力された送信信号を受信信号（Ｓｉｇ＋，Ｓｉｇ−）として加算回路１０３２に伝達する。
加算回路１０３２は、受信信号（Ｓｉｇ＋）の電圧と受信信号（Ｓｉｇ−）の電圧とを加算して加算結果ＳｉｇＳｕｍを出力する。コンパレータ１０３３は、高レベル側の閾値電圧Ｖｔｈ＋と、加算回路１０３２の加算結果ＳｉｇＳｕｍと、を比較し比較結果を出力する。コンパレータ１０３４は、低レベル側の閾値電圧Ｖｔｈ−と、加算回路１０３２の加算結果ＳｉｇＳｕｍと、を比較し比較結果を出力する。論理和回路１０３５は、コンパレータ１０３３の比較結果とコンパレータ１０３４の比較結果との論理和を検出結果Ｅ３として出力する。
図１４Ｂに示すように、加算回路１０３２は、受信信号（Ｓｉｇ＋）に重畳されたパルス信号と、受信信号（Ｓｉｇ−）に重畳されたパルス信号と、を相殺（除去）する一方で、受信信号（Ｓｉｇ＋，Ｓｉｇ−）にそれぞれ重畳された同相のコモンモード電圧を加算して出力する。つまり、加算回路１０３２の加算結果ＳｉｇＳｕｍは、コモンモード電圧成分のみが重畳された信号となる。コンパレータ１０３３は、加算結果ＳｉｇＳｕｍが閾値電圧Ｖｔｈ＋より大きい場合、Ｈレベルの比較結果を出力し、それ以外では、Ｌレベルの比較結果を出力する。コンパレータ１０３４は、加算結果ＳｉｇＳｕｍが閾値電圧Ｖｔｈ−より小さい場合、Ｈレベルの比較結果を出力し、それ以外では、Ｌレベルの比較結果を出力する。したがって、論理和回路１０３５は、加算結果ＳｉｇＳｕｍが閾値電圧Ｖｔｈ−〜Ｖｔｈ＋の範囲を超える場合、Ｈレベルの検出結果Ｅ３を出力し、それ以外では、Ｌレベルの検出結果Ｅ３を出力する。
このように、コモンモードノイズが所定の閾値の範囲内である場合、コモンモードノイズ検出回路１０３は、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常は発生していないと判定し、Ｌレベルの検出結果Ｅ３を出力する。一方、コモンモードノイズが所定の閾値の範囲を超える場合、コモンモードノイズ検出回路１０３は、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が発生したと判定し、Ｈレベルの検出結果Ｅ３を出力する。
（コモンモードノイズ検出回路１０３の変形例）
なお、コモンモードノイズ検出回路１０３は、絶縁素子ＩＳＯ１としてトランスフォーマが用いられる場合に限られず、コンデンサ、ＧＭＲ素子型アイソレータ、フォトカプラが用いられた場合にも、異常を検出することが可能である。この場合、絶縁素子ＩＳＯ１の構成に応じて、絶縁部１０３１の構成も変更される。例えば、絶縁素子ＩＳＯ１としてコンデンサが用いられる場合、図１５に示すように、絶縁部１０３１は、コンデンサによって構成される絶縁部１０３６に変更される。
（コモンモードノイズ検出回路の他の構成例１）
図１６は、コモンモードノイズ検出回路１０３の他の構成例をコモンモードノイズ検出回路１０３ａとして示す図である。図１６に示すコモンモードノイズ検出回路１０３ａは、絶縁素子として用いられるコンデンサ１０３７と、抵抗素子１０３８と、抵抗素子１０３９と、コンパレータ１０４０と、を有する。
コンデンサ１０３７の一方の電極には、抵抗素子１０３８を介して、第１の電源である接地電圧ＧＮＤ０が供給される。コンデンサ１０３７の他方の電極には、抵抗素子１０３９を介して、第２の電源である接地電圧ＧＮＤ１が供給される。コンパレータ１０４０は、予め定められた閾値電圧と、コンデンサ１０３７の他方の電極（第２の電源側）の電圧と、を比較し比較結果（検出結果Ｅ３）を出力する。具体的には、コンパレータ１０４０は、コンデンサ１０３７の他方の電極の電圧が閾値電圧より高い場合に、Ｈレベルの検出結果Ｅ３を出力し、それ以外では、Ｌレベルの検出結果Ｅ３を出力する。
接地電圧ＧＮＤ０と接地電圧ＧＮＤ１との差電圧（コモンモード電圧）が大きく変動すると、絶縁素子ＩＳＯ１に形成された寄生結合容量Ｃｃによって電源間ノイズが発生するのと同じく、コンデンサ１０３７によっても電源間ノイズが発生する。それにより、コンデンサ１０３７の他方の電極の電圧は変動する。図１６に示すコモンモードノイズ検出回路１０３ａは、コンデンサ１０３７によって電源間ノイズ（コモンモードノイズ）が発生し、それに応じて、コンデンサ１０３７の他方の電極（第２の電源側）の電圧が閾値電圧より高くなった場合に、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が発生したと判定する。つまり、図１６に示すコモンモードノイズ検出回路１０３ａは、コンデンサ１０３７による電源間ノイズ（コモンモードノイズ）が所定の閾値の範囲を超えた場合に、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が発生したと判定する。
このような構成により、コモンモードノイズ検出回路１０３ａは、図１４Ａに示すコモンモードノイズ検出回路１０３と同様の効果を奏することができる。
図１７及び図１８は、コモンモードノイズ検出回路１０３ａの配置例を示す図である。図１７及び図１８に示すように、コモンモードノイズ検出回路１０３ａのコンデンサ１０３７は、絶縁素子ＩＳＯ１とできるだけ近い条件でノイズを発生させるために、絶縁素子ＩＳＯ１に近接して配置されることが好ましい。なお、図１８は、絶縁素子ＩＳＯ１及びコンデンサ１０３７が何れも半導体チップＣＨＰ０側に形成された場合の配置例である。
（コモンモードノイズ検出回路の他の構成例２）
図１９Ａは、コモンモードノイズ検出回路１０３の他の構成例をコモンモードノイズ検出回路１０３ｂとして示す図である。また、図１９Ｂは、コモンモードノイズ検出回路１０３ｂの動作を示すタイミングチャートである。図１９Ａに示すように、コモンモードノイズ検出回路１０３ｂは、絶縁部１０３１と、ローパスフィルタ１０４１と、コンパレータ１０３３，１０３４と、論理和回路１０３５と、を有する。
絶縁部１０３１は、上記したように、送信回路Ｔｘ１から出力された送信信号を受信信号Ｓｉｇ＋（二次側コイルの一端の電圧）として伝達する。
ローパスフィルタ１０４１は、受信信号Ｓｉｇ＋に重畳されたコモンモードノイズ成分を取り出し、信号ＳｉｇＬＰＦとして出力する。
コンパレータ１０３３は、ローパスフィルタ１０４１から出力された信号ＳｉｇＬＰＦが高レベル側の閾値電圧Ｖｔｈ＋より大きい場合、Ｈレベルの比較結果を出力し、それ以外では、Ｌレベルの比較結果を出力する。コンパレータ１０３４は、ローパスフィルタ１０４１から出力された信号ＳｉｇＬＰＦが低レベル側の閾値電圧Ｖｔｈ−より小さい場合、Ｈレベルの比較結果を出力し、それ以外では、Ｌレベルの比較結果を出力する。したがって、論理和回路１０３５は、ローパスフィルタ１０４１から出力された信号ＳｉｇＬＰＦ、即ち、コモンモードノイズ成分が、閾値電圧Ｖｔｈ−〜Ｖｔｈ＋の範囲を超える場合に、Ｈレベルの検出結果Ｅ３を出力し、それ以外では、Ｌレベルの検出結果Ｅ３を出力する。
図１９Ａに示すコモンモードノイズ検出回路１０３ｂの場合も、図１４Ａに示すコモンモードノイズ検出回路１０３と同様の効果を奏することができる。
（異常検出部ＤＴＸ１の構成例）
上記説明では、制御部ＣＴ１が、異常検出部ＤＴ１によって異常が検出された場合にのみ停止信号を出力する場合を例に説明したが、これに限られない。制御部ＣＴ１は、異常検出部ＤＴ１によって異常が検出された場合のみならず、他の異常が検出された場合にも、停止信号を出力する構成に適宜変更可能である。
図２０は、半導体集積回路１の変形例、即ち、他の異常を検出する異常検出部ＤＴＸ１をさらに備えた半導体集積回路１の構成例を示す図である。なお、図２０では、異常検出部ＤＴ１、異常検出部ＤＴＸ１及び論理和回路１１１のみが図示されている。ここでは、主として異常検出部ＤＴＸ１の構成及び動作について説明する。
図２０に示す異常検出部ＤＴＸ１は、パワーオンリセット回路１０５と、低電圧検出回路１０６と、電源ノイズ検出回路１０７と、過電流検出回路１０８と、過熱検出回路１０９と、これらの検出結果の論理和を検出結果ＥＸ０として出力する論理和回路１１０と、を有する。異常検出部ＤＴＸ１は、これら複数の検出回路のうち少なくとも一つの検出回路によって異常が検出された場合に、Ｈレベルの検出結果ＥＸ０を出力し、いずれの検出回路によっても異常が検出されない場合に、Ｌレベルの検出結果ＥＸ０を出力する。なお、異常検出部ＤＴ１は、検出結果Ｅ０を出力するものとする。そして、論理和回路１１１は、異常検出部ＤＴ１の検出結果Ｅ０と、異常検出部ＤＴＸ１の検出結果ＥＸ０と、の論理和を検出結果ＥＲ１として出力する。図２１は、異常検出部ＤＴ１，ＤＴＸ１、制御部ＣＴ１及びその周辺回路の接続関係を示している。
続いて、異常検出部ＤＴＸ１に設けられた各検出回路の具体的な構成例及び動作について説明する。
（パワーオンリセット回路１０５）
パワーオンリセット回路１０５は、電源投入後から半導体チップＣＨＰ１側の電源電圧ＶＤＤ１が安定するまでの所定期間を検出する回路である。電源投入直後は電源電圧ＶＤＤ１が安定していないため、回路が正常な動作をしない可能性がある。そこで、パワーオンリセット回路１０５は、電源投入後から電源電圧ＶＤＤ１が安定するまでの所定期間中、異常が発生していると判定する。
図２２は、パワーオンリセット回路１０５の構成例を示す図である。また、図２３は、パワーオンリセット回路１０５の動作を示すタイミングチャートである。図２２に示すように、パワーオンリセット回路１０５は、抵抗素子１０５１と、コンデンサ１０５２と、インバータ１０５３と、を有する。
抵抗素子１０５１は、電源電圧ＶＤＤ１の供給される電源電圧端子（以下、単に電源電圧端子ＶＤＤ１と称す）と、ノードＮ１と、の間に設けられる。コンデンサ１０５２は、ノードＮ１と、接地電圧ＧＮＤ１の供給される接地電圧端子（以下、単に接地電圧端子ＧＮＤ１と称す）と、の間に設けられる。インバータ１０５３は、ノードＮ１の電圧Ｖｃが閾値電圧Ｖｔｈ以下の場合、Ｈレベルの検出結果Ｅ５を出力し、ノードＮ１の電圧Ｖｃが閾値電圧Ｖｔｈを超えた場合、Ｌレベルの検出結果Ｅ５を出力する。
図２３に示すように、電源投入されて電源電圧ＶＤＤ１の電圧レベルが上昇すると（時刻ｔ１）、それに応じて、ノードＮ１の電圧Ｖｃが徐々に上昇し始める。電源投入後しばらくは、ノードＮ１の電圧Ｖｃは閾値電圧Ｖｔｈ以下であるため、インバータ１０５３は、Ｈレベルの検出結果Ｅ５を出力する（時刻ｔ１〜ｔ２）。そして、ノードＮ１の電圧Ｖｃが閾値電圧Ｖｔｈより大きくなると、インバータ１０５３は、Ｌレベルの検出結果Ｅ５を出力する（時刻ｔ２）。
このように、パワーオンリセット回路１０５は、電源投入後から電源電圧が安定する所定期間を経過するまでは、Ｈレベルの検出結果Ｅ５を出力し、所定期間が経過して電源電圧が安定した後は、Ｌレベルの検出結果Ｅ５を出力する。
（低電圧検出回路１０６）
低電圧検出回路１０６は、半導体チップＣＨＰ１側の電源電圧ＶＤＤ１の電圧レベルが予め定められた閾値以下に低下したことを検出する回路である。電源電圧ＶＤＤ１が閾値以下の場合には回路が正常な動作をしない可能性がある。そこで、低電圧検出回路１０６は、電源電圧ＶＤＤ１の電圧レベルが閾値以下となった場合に、異常が発生したと判定する。
図２４は、低電圧検出回路１０６の構成例を示す図である。図２５は、低電圧検出回路１０６の動作を説明するための図である。図２６は、低電圧検出回路１０６の動作を示すタイミングチャートである。図２４に示す低電圧検出回路１０６は、基準電圧発生回路１０６１と、コンパレータ１０６２と、コンパレータ１０６３と、ＲＳラッチ１０６４と、を有する。なお、図２４では、電源電圧ＶＤＤ１の安定時の電圧レベルが５Ｖである場合を例に説明する。
基準電圧発生回路１０６１は、例えば、４Ｖの第１基準電圧と、４．５Ｖの第２基準電圧と、を生成する。コンパレータ１０６２は、電源電圧ＶＤＤ１と第１基準電圧とを比較して比較結果を出力する。コンパレータ１０６３は、電源電圧ＶＤＤ１と第２基準電圧とを比較して比較結果を出力する。ＲＳラッチ１０６４は、セット端子Ｓに入力されるコンパレータ１０６２の比較結果と、リセット端子Ｒに入力されるコンパレータ１０６３の比較結果と、に基づき、出力端子Ｑから検出結果Ｅ６を出力する。
図２６に示すように、電源電圧ＶＤＤ１の電圧レベルが４．０Ｖ以下の場合（時刻ｔ０）、コンパレータ１０６２はＨレベルの比較結果を出力し、コンパレータ１０６３はＬレベルの比較結果を出力する。それにより、ＲＳラッチ１０６４はＨレベルの検出結果Ｅ６を出力する。電源電圧ＶＤＤ１の電圧レベルが上昇して４．０Ｖより大きくなると（時刻ｔ１）、コンパレータ１０６２は比較結果をＬレベルに切り替えるが、コンパレータ１０６３の比較結果はＬレベルのままである。それにより、ＲＳラッチ１０６４はＨレベルの検出結果Ｅ６を出力し続ける。電源電圧ＶＤＤ１の電圧レベルがさらに上昇して４．５Ｖより大きくなると（時刻ｔ２）、コンパレータ１０６３は比較結果をＨレベルに切り替える。それにより、ＲＳラッチ１０６４は検出結果Ｅ６をＬレベルに切り替えて出力する。
逆に、電源電圧ＶＤＤ１の電圧レベルが低下して４．５Ｖ以下（４．０Ｖ超）になると（時刻ｔ３）、コンパレータ１０６３は比較結果をＬレベルに切り替えるが、コンパレータ１０６２の比較結果はＬレベルのままである。それにより、ＲＳラッチ１０６４はＬレベルの検出結果Ｅ６を出力し続ける。電源電圧ＶＤＤ１の電圧レベルがさらに低下して４Ｖ以下になると（時刻ｔ４）、コンパレータ１０６２は比較結果をＨレベルに切り替える。それにより、ＲＳラッチ１０６４は検出結果Ｅ６をＨレベルに切り替えて出力する。つまり、低電圧検出回路１０６は、電源電圧ＶＤＤ１の検出にヒステリシス特性を持たせている（図２５参照）。
このように、電源電圧ＶＤＤ１の電圧レベルが予め定められた閾値より大きい場合、低電圧検出回路１０６は、電源電圧ＶＤＤ１が安定していると判定し、Ｌレベルの検出結果Ｅ６を出力する。一方、電源電圧ＶＤＤ１の電圧レベルが閾値以下の場合、低電圧検出回路１０６は、電源電圧ＶＤＤ１が安定していないと判定し、Ｈレベルの検出結果Ｅ６を出力する。
（電源ノイズ検出回路１０７）
電源ノイズ検出回路１０７は、半導体チップＣＨＰ１側の電源電圧ＶＤＤ１のノイズが予め定められた閾値の範囲を超えたことを検出する回路である。電源電圧ＶＤＤ１のノイズが閾値の範囲を超える場合には、回路が正常な動作をしない可能性がある。そこで、電源ノイズ検出回路１０７は、電源電圧ＶＤＤ１のノイズが閾値の範囲を超えた場合に、異常が発生したと判定する。
図２７は、電源ノイズ検出回路１０７の構成例を示す図である。また、図２８は、電源ノイズ検出回路１０７の動作を示すタイミングチャートである。図２７に示す電源ノイズ検出回路１０７は、コンデンサ１０７１と、オペアンプ１０７２と、抵抗素子１０７３と、コンパレータ１０７４と、コンパレータ１０７５と、論理和回路１０７６と、を有する。
コンデンサ１０７１は、電源電圧端子ＶＤＤ１とオペアンプ１０７２の入力端子との間に設けられる。抵抗素子１０７３は、オペアンプ１０７２の出力端子と入力端子との間に設けられる。つまり、コンデンサ１０７１、オペアンプ１０７２及び抵抗素子１０７３により、いわゆる、ハイパスフィルタが構成される。コンパレータ１０７４は、高レベル側の閾値電圧Ｖｔｈ＋と、オペアンプ１０７２の出力電圧と、を比較し比較結果を出力する。コンパレータ１０２７は、低レベル側の閾値電圧Ｖｔｈ−と、オペアンプ１０７２の出力電圧と、を比較し比較結果を出力する。論理和回路１０７６は、コンパレータ１０７４の比較結果と、コンパレータ１０７５の比較結果と、の論理和を検出結果Ｅ７として出力する。
図２８に示すように、電源電圧ＶＤＤ１のノイズが閾値電圧Ｖｔｈ−〜Ｖｔｈ＋の範囲内である場合、電源ノイズ検出回路１０７は、電源電圧ＶＤＤ１が安定していると判定し、Ｌレベルの検出結果Ｅ７を出力する。一方、電源電圧ＶＤＤ１のノイズが閾値電圧Ｖｔｈ−〜Ｖｔｈ＋の範囲を超える場合、電源ノイズ検出回路１０７は、電源電圧ＶＤＤ１が安定していないと判定し、Ｈレベルの検出結果Ｅ７を出力する。
（過電流検出回路１０８）
過電流検出回路１０８は、パワートランジスタＰＴｒ１に過電流が流れていることを検出する回路である。パワートランジスタＰＴｒ１に流れる電流の電流値が予め定められた閾値より大きい場合、パワートランジスタＰＴｒ１が破壊する等のおそれがある。そこで、過電流検出回路１０８は、パワートランジスタＰＴｒ１に流れる電流の電流値が閾値より大きい場合に、異常が発生したと判定し、Ｈレベルの検出結果Ｅ８を出力する。
（過熱検出回路１０９）
過熱検出回路１０９は、半導体チップＣＨＰ１内部又はチップ周辺の温度が予め定められた閾値温度より大きくなったことを検出する回路である。温度が閾値温度より大きい場合、回路が正常な動作をしない可能性がある。そこで、過熱検出回路１０９は、チップ内部又はチップ外部の温度が予め定められた閾値温度より大きい場合に、異常が発生したと判定し、Ｈレベルの検出結果Ｅ９を出力する。過熱検出回路１０９は、例えば、温度を測定する対象の近辺に配置されたダイオードの順方向電圧Ｖｆの値に基づき温度を検知する。
（半導体集積回路１のその他の実装状態の例）
なお、送信回路Ｔｘ１、受信回路Ｒｘ１及びこれらの間に設けられた絶縁素子ＩＳＯ１の実装状態は、図２に示した実装状態に限られるものではない。以下、本実施の形態にかかる半導体集積回路１のその他の実装状態の例について、図２９〜図４０を用いて説明する。なお、図２９〜図３５は、絶縁素子ＩＳＯ１としてトランスフォーマが用いられた場合の実装状態の例である。図３６及び図３７は、絶縁素子ＩＳＯ１としてコンデンサが用いられた場合の実装状態の例である。図３８は、絶縁素子ＩＳＯ１としてＧＭＲ素子型アイソレータが用いられた場合の実装状態の例である。図３９及び図４０は、絶縁素子ＩＳＯ１としてフォトカプラが用いられた場合の実装状態の例である。なお、図２９〜図４０は、主として送信回路Ｔｘ１、受信回路Ｒｘ１及びこれらの間に設けられた絶縁素子ＩＳＯ１の実装状態を説明するものであるため、制御部ＣＴ１及び異常検出部ＤＴ１を図示していない。
図２９に示す実装状態では、半導体チップＣＨＰ０に送信回路Ｔｘ１が形成される。半導体チップＣＨＰ１には、受信回路Ｒｘ１と、絶縁素子ＩＳＯ１を構成する一次側コイルＬ１１及び二次側コイルＬ１２と、ゲートドライバＧＤ１と、が形成される。さらに、半導体チップＣＨＰ０には、送信回路Ｔｘ１の出力に接続される複数のパッドが形成される。また、半導体チップＣＨＰ１には、一次側コイルＬ１１の両端にそれぞれ接続されるパッドが形成される。そして、送信回路Ｔｘ１は、これらパッドとボンディングワイヤＷとを介して、半導体チップＣＨＰ１に形成された一次側コイルＬ１１と接続される。また、一次側コイルＬ１１のセンタータップは、別途設けられたパッドとボンディングワイヤＷとを介して、半導体チップＣＨＰ０側の電源端子（例えば、接地電圧端子ＧＮＤ０）に接続される。一方、二次側コイルＬ１２のセンタータップは、半導体チップＣＨＰ１側の電源端子（例えば、接地電圧端子ＧＮＤ１）に接続される。
なお、図２９に示す例では、一次側コイルＬ１１と二次側コイルＬ１２とが、それぞれ１つの半導体チップにおいて上下方向に積層される第１の配線層及び第２の配線層に形成される。また、一次側コイルＬ１１がセンタータップを挟んで２つの巻線により形成され、二次側コイルＬ１２がセンタータップを挟んで２つの巻線により形成される。
図３０に示す実装状態では、半導体チップＣＨＰ０に送信回路Ｔｘ１及び絶縁素子ＩＳＯ１を構成する一次側コイルＬ１１及び二次側コイルＬ１２が形成される。半導体チップＣＨＰ１には、受信回路Ｒｘ１及びゲートドライバＧＤ１が形成される。さらに、半導体チップＣＨＰ０には、二次側コイルＬ１２の両端にそれぞれ接続されるパッドが形成される。また、半導体チップＣＨＰ１には、受信回路Ｒｘ１の入力と接続されるパッドが形成される。そして、受信回路Ｒｘ１は、これらパッドとボンディングワイヤＷとを介して、半導体チップＣＨＰ０に形成された二次側コイルＬ１２と接続される。
なお、図３０に示す例では、一次側コイルＬ１１と二次側コイルＬ１２とが、それぞれ１つの半導体チップにおいて上下方向に積層される第１の配線層及び第２の配線層に形成される。
図３１に示す実装状態では、半導体チップＣＨＰ０に送信回路Ｔｘ１が形成され、半導体チップＣＨＰ１に受信回路Ｒｘ１及びゲートドライバＧＤ１が形成され、半導体チップＣＨＰ０，ＣＨＰ１とは異なる半導体チップＣＨＰ３に絶縁素子ＩＳＯ１を構成する一次側コイルＬ１１及び二次側コイルＬ１２が形成される。さらに、半導体チップＣＨＰ０には、送信回路Ｔｘ１の出力に接続されるパッドが形成される。半導体チップＣＨＰ１には、受信回路Ｒｘ１の入力に接続されるパッドが形成される。また、半導体チップＣＨＰ３には、一次側コイルＬ１１の両端にそれぞれ接続されるパッド及び二次側コイルＬ１２の両端にそれぞれ接続されるパッドが形成される。そして、送信回路Ｔｘ１は、これらパッドとボンディングワイヤＷを介して、半導体チップＣＨＰ３に形成された一次側コイルＬ１１と接続される。また、受信回路Ｒｘ１は、これらパッドとボンディングワイヤＷを介して、半導体チップＣＨＰ３に形成された二次側コイルＬ１２と接続される。
なお、図３１に示す例では、一次側コイルＬ１１と二次側コイルＬ１２とが、それぞれ１つの半導体チップにおいて上下方向に積層される第１の配線層及び第２の配線層に形成される。
図３２に示す実装状態では、半導体チップＣＨＰ０に送信回路Ｔｘ１及び一次側コイルＬ１１が形成され、半導体チップＣＨＰ１に受信回路Ｒｘ１、ゲートドライバＧＤ１及び二次側コイルＬ１２が形成され、半導体チップＣＨＰ０と半導体チップＣＨＰ１とが積層される。また、半導体チップＣＨＰ０と半導体チップＣＨＰ１とは、積層された状態において、一次側コイルＬ１１の中心位置と二次側コイルＬ１２の中心位置とが同一直線状になるように配置される。
図３３に示す実装状態では、共通の半導体チップＣＨＰ４上に送信回路Ｔｘ１、受信回路Ｒｘ１、絶縁素子ＩＳＯ１を構成する一次側コイルＬ１１及び二次側コイルＬ１２、ゲートドライバＧＤ１が形成される。図３３の例では、一次側コイルＬ１１と二次側コイルＬ１２とが、それぞれ半導体チップＣＨＰ４上において上下方向に積層される第１の配線層と第２の配線層に形成される。そして、送信回路Ｔｘ１が配置される領域と受信回路Ｒｘ１が配置される領域とは、半導体チップＣＨＰ４の基板中に形成される絶縁層により互いに絶縁される。
図３４及び図３５は、図３３に示す半導体チップＣＨＰ４の基板の断面図である。図３４に示す例では、送信回路Ｔｘ１が形成される領域と受信回路Ｒｘ１が形成される領域とが絶縁層により電気的に分断される。そして、一次側コイルＬ１１及び二次側コイルＬ１２は、受信回路Ｒｘ１が形成される領域に設けられる。一方、図３５に示す例では、送信回路Ｔｘ１が形成される領域と受信回路Ｒｘ１が形成される領域とが絶縁層により電気的に分断される。そして、一次側コイルＬ１１及び二次側コイルＬ１２は、送信回路Ｔｘ１が形成される領域に設けられる。
図３６は、図２に示す実装状態において絶縁素子ＩＳＯ１として用いられるトランスフォーマを、コンデンサに置き換えたものである。より具体的には、コイルＬ１１をコンデンサの一方の電極Ｃ１１に置き換え、コイルＬ１２をコンデンサの他方の電極Ｃ１２に置き換えたものである。また、図３７は、図２９に示す実装状態において絶縁素子ＩＳＯ１として用いられるトランスフォーマを、コンデンサに置き換えたものである。より具体的には、コイルＬ１１をコンデンサの一方の電極Ｃ１１ａ，Ｃ１１ｂに置き換え、コイルＬ１２をコンデンサの他方の電極Ｃ１２ａ，Ｃ１２ｂに置き換えたものである。
図３８は、図２に示す実装状態において絶縁素子ＩＳＯ１として用いられるトランスフォーマを、ＧＭＲ素子型アイソレータに置き換えたものである。より具体的には、コイルＬ１１をそのままにして、コイルＬ１２をＧＭＲ素子Ｒ１２に置き換えたものである。
図３９に示すように絶縁素子ＩＳＯ１としてフォトカプラが用いられた実装状態では、半導体チップＣＨＰ０に発光素子Ｄ１１が形成され、半導体チップＣＨＰ１に受光部Ｑ１２、受信回路Ｒｘ１及びゲートドライバＧＤ１が形成される。なお、発光素子Ｄ１１と受光部Ｑ１２とによりフォトカプラが構成される。
図４０は、図３９に示す半導体集積回路の断面図である。図４０に示すように、発光素子Ｄ１１が形成された半導体チップＣＨＰ０と、受光部Ｑ１２が形成された半導体チップＣＨＰ１とは、積層されている。ここで、半導体チップＣＨＰ０と半導体チップＣＨＰ１とは、積層された状態において、発光素子Ｄ１１と受光部Ｑ１２が対向するように配置される。また、発光素子Ｄ１１と受光部Ｑ１２との間には、発光素子Ｄ１１の光信号が受光部Ｑ１２に伝わりやすいように透明樹脂が埋め込まれる。そして、これらを包み込むようにプラスチップモールドが形成され、発光素子Ｄ１１の光信号が外部に漏れないようにしている。
上記説明より、絶縁素子ＩＳＯ１の種類、絶縁素子ＩＳＯ１の配置に関しては特に制限が無いことが分かる。上記説明では、絶縁素子ＩＳＯ１を半導体チップ上に形成するとしたが、絶縁素子ＩＳＯ１は、外付け部品として設けることも可能である。
なお、ここでは、送信回路Ｔｘ１、受信回路Ｒｘ１及びこれらの間に設けられた絶縁素子ＩＳＯ１の組の実装状態について説明したが、これに限られない。送信回路Ｔｘ１、受信回路Ｒｘ１及びこれらの間に設けられた絶縁素子ＩＳＯ１の組以外の他の送信回路、受信回路及びこれらの間に設けられた絶縁素子の組に対しても、同様の実装状態を実現可能である。
実施の形態２
本実施の形態では、半導体集積回路１の動作の他の例について、図４１を用いて説明する。図４１は、図３とは異なる信号伝達方式が採用された半導体集積回路１の動作を示すタイミングチャートである。なお、図４１に示す信号伝達方式は、絶縁素子ＩＳＯ１としてトランスフォーマ、コンデンサ、ＧＭＲ型アイソレータ等の交流結合素子が用いられた場合に採用することができる。また、図４１に示す信号伝達方式は、絶縁素子ＩＳＯ１を介した信号伝達に用いられるだけでなく、後述する他の絶縁素子を介した信号伝達にも用いられる。
図４１の例では、送信回路Ｔｘ１は、送信データＶＩＮの立ち上がりに同期して連続する２つのパルス信号（２パルス信号と称す）を送信信号として出力する。また、送信回路Ｔｘ１は、送信データＶＩＮの立ち下がりに同期して１つのパルス信号（１パルス信号と称す）を送信信号として出力する。絶縁素子ＩＳＯ１は、送信回路Ｔｘ１からの送信信号を受信信号として受信回路Ｒｘ１に伝達する。受信回路Ｒｘ１は、２パルス信号を受信信号として受信した場合に、出力データＶＯＵＴを立ち上げ、１パルス信号を受信信号として受信した場合に、出力データＶＯＵＴを立ち下げる。このようにして、受信回路Ｒｘ１は、送信データＶＩＮを再生し、出力データＶＯＵＴとして出力する。
図４１に示す信号伝達方式が採用される場合、受信回路Ｒｘ１は、例えば、Ｈレベル検出回路と、Ｌレベル検出回路と、ＲＳラッチと、を有する。Ｈレベル検出回路は、２パルス信号を受信信号として受信した場合にセット信号を立ち上げる。Ｌレベル検出回路は、１パルス信号を受信信号として受信した場合にリセット信号を立ち上げる。ＲＳラッチは、Ｈレベル検出回路からのセット信号と、Ｌレベル検出回路からのリセット信号と、に基づき出力データＶＯＵＴを出力する。即ち、このＲＳラッチは、２パルス信号を受信信号として受信した場合に、出力データＶＯＵＴを立ち上げ、１パルス信号を受信信号として受信した場合に、出力データＶＯＵＴを立ち下げる。
図４１に示すように、送信データＶＩＮは、時刻ｔ１にてＬレベルからＨレベルに切り替わる。それにより、送信回路Ｔｘ１は、２パルス信号を送信信号として出力する（時刻ｔ１）。受信回路Ｒｘ１は、２パルス信号を受信信号として受信することにより、出力データＶＯＵＴを立ち上げる（時刻ｔ２）。このとき、絶縁素子ＩＳＯ１を介した信号伝達により誤動作を生じさせ得る異常は発生していないため、異常検出部ＤＴ１は、Ｌレベルの検出結果ＥＲ１を出力している。したがって、制御部ＣＴ１は、受信回路Ｒｘ１の出力データＶＯＵＴをそのまま出力する。出力データＶＯＵＴはＨレベルであるため、ゲート制御信号ＯＵＴもＨレベルとなり、パワートランジスタＰＴｒ１はオンする。
その後、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が発生したとする。このとき、異常検出部ＤＴ１は、その異常が発生している期間中、Ｈレベルの検出結果ＥＲ１を出力する（時刻ｔ３〜ｔ４）。したがって、制御部ＣＴ１は、出力データＶＯＵＴに関わらず（送信データＶＩＮに関わらず）Ｌレベルの停止信号を出力する。それにより、ゲート制御信号ＯＵＴもＬレベルとなり、パワートランジスタＰＴｒ１は強制的にオフに制御される。
異常が無くなると、異常検出部ＤＴ１は、検出結果ＥＲ１をＨレベルからＬレベルに切り替える（時刻ｔ４）。したがって、制御部ＣＴ１は、再び受信回路Ｒｘ１の出力データＶＯＵＴをそのまま出力し始める。つまり、制御部ＣＴ１は停止信号を解除する。出力データＶＯＵＴはＨレベルであるため、ゲート制御信号ＯＵＴもＨレベルとなり、パワートランジスタＰＴｒ１はオンする（時刻ｔ４）。
その後、送信データＶＩＮは、時刻ｔ５にてＨレベルからＬレベルに切り替わる。それにより、送信回路Ｔｘ１は、１パルス信号を送信信号として出力する（時刻ｔ５）。受信回路Ｒｘ１は、１パルス信号を受信信号として受信することにより、出力データＶＯＵＴを立ち下げる（時刻ｔ６）。このとき、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常は発生していないため、異常検出部ＤＴ１は、Ｌレベルの検出結果ＥＲ１を出力している。したがって、制御部ＣＴ１は、受信回路Ｒｘ１の出力データＶＯＵＴをそのまま出力する。出力データＶＯＵＴはＬレベルであるため、ゲート制御信号ＯＵＴもＬレベルとなり、パワートランジスタＰＴｒ１はオフする。
その後、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が発生したとする。このとき、異常検出部ＤＴ１は、その異常が発生している期間中、Ｈレベルの検出結果ＥＲ１を出力する（時刻ｔ７〜ｔ８）。したがって、制御部ＣＴ１は、出力データＶＯＵＴに関わらず（送信データＶＩＮに関わらず）Ｌレベルの停止信号を出力する。それにより、ゲート制御信号ＯＵＴもＬレベルとなり、パワートランジスタＰＴｒ１は強制的にオフに制御される。即ち、パワートランジスタＰＴｒ１はオフを維持する。
異常が無くなると、異常検出部ＤＴ１は、検出結果ＥＲ１をＨレベルからＬレベルに切り替える（時刻ｔ８）。したがって、制御部ＣＴ１は、再び受信回路Ｒｘ１の出力データＶＯＵＴをそのまま出力し始める。つまり、制御部ＣＴ１は停止信号を解除する。出力データＶＯＵＴはＬレベルであるため、ゲート制御信号ＯＵＴもＬレベルとなり、パワートランジスタＰＴｒ１はオフを維持する（時刻ｔ８）。
本実施の形態にかかる信号伝達方式が採用された半導体集積回路１においても、実施の形態１の場合と同等の効果を奏することができる。
なお、本記実施の形態では、制御部ＣＴ１が受信回路Ｒｘ１とは別に設けられた場合を例に説明しているが、これに限られない。制御部ＣＴ１は、受信回路Ｒｘ１の一部として組み込まれても良い。これは、後述する他の制御部と受信回路との関係においても同様である。例えば、制御部ＣＴ１は、受信回路Ｒｘ１に論理和回路として組み込まれる。この論理和回路は、Ｌレベル検出回路からのリセット信号と、異常検出部ＤＴ１の検出結果ＥＲ１と、の論理和をＲＳラッチのリセット端子Ｒに出力する。この場合、受信回路Ｒｘ１は、異常が無くなって検出結果ＥＲ１がＨレベルからＬレベルに切り替わった場合でも、送信データＶＩＮが次に論理値変化するまではＬレベルの出力データＶＯＵＴを出力し続ける（図４２参照）。換言すると、この受信回路Ｒｘ１は、異常検出部により検出されていた異常が検出されなくなった後、送信データＶＩＮの最初の論理値変化に同期して、停止信号を解除する。
実施の形態３
本実施の形態では、半導体集積回路１の動作の他の例について、図４３を用いて説明する。図４３は、図３及び図４１とは異なる信号伝達方式が採用された半導体集積回路１の動作を示すタイミングチャートである。なお、図４３に示す信号伝達方式は、絶縁素子ＩＳＯ１としてトランスフォーマ、コンデンサ、ＧＭＲ型アイソレータ等の交流結合素子が用いられた場合に採用することができる。また、図４３に示す信号伝達方式は、絶縁素子ＩＳＯ１を介した信号伝達に用いられるだけでなく、後述する他の絶縁素子を介した信号伝達にも用いられる。
図４３の例では、送信回路Ｔｘ１は、送信データＶＩＮがＬレベルの場合、パルスを送信信号に重畳せずに出力し、送信データＶＩＮがＨレベルの場合、連続するパルスを送信信号に重畳して出力する。絶縁素子ＩＳＯ１は、送信回路Ｔｘ１からの送信信号を受信信号として受信回路Ｒｘ１に伝達する。受信回路Ｒｘ１は、パルスの重畳されている受信信号を受信した場合に、出力データＶＯＵＴを立ち上げ、パルスの重畳されていない受信信号を受信した場合に、出力データＶＯＵＴを立ち下げる。このようにして、受信回路Ｒｘ１は、送信データＶＩＮを再生し、出力データＶＯＵＴとして出力する。
図４３に示すように、送信データＶＩＮは、時刻ｔ０ではＬレベルを示している。そのため、送信回路Ｔｘ１は、パルスを送信信号に重畳せずに出力している（時刻ｔ０）。受信回路Ｒｘ１は、パルスの重畳されていない受信信号を受信しているため、Ｌレベルの出力データＶＯＵＴを出力している（時刻ｔ０）。
その後、送信データＶＩＮは、時刻ｔ１にてＬレベルからＨレベルに切り替わる。それにより、送信回路Ｔｘ１は、連続するパルスを送信信号に重畳して出力し始める（時刻ｔ１）。受信回路Ｒｘ１は、パルスの重畳されている受信信号を受信することにより、出力データを立ち上げる（時刻ｔ１）。このとき、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常は発生していないため、異常検出部ＤＴ１は、Ｌレベルの検出結果ＥＲ１を出力している。したがって、制御部ＣＴ１は、受信回路Ｒｘ１の出力データＶＯＵＴをそのまま出力する。出力データＶＯＵＴはＨレベルであるため、ゲート制御信号ＯＵＴもＨレベルとなり、パワートランジスタＰＴｒ１はオンする。
その後、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が発生したとする。このとき、異常検出部ＤＴ１は、その異常が発生している期間中、Ｈレベルの検出結果ＥＲ１を出力する（時刻ｔ２〜ｔ３）。したがって、制御部ＣＴ１は、出力データＶＯＵＴに関わらず（送信データＶＩＮに関わらず）Ｌレベルの停止信号を出力する。それにより、ゲート制御信号ＯＵＴもＬレベルとなり、パワートランジスタＰＴｒ１は強制的にオフに制御される。
異常が無くなると、異常検出部ＤＴ１は、検出結果ＥＲ１をＨレベルからＬレベルに切り替える（時刻ｔ３）。したがって、制御部ＣＴ１は、再び受信回路Ｒｘ１の出力データＶＯＵＴをそのまま出力し始める。出力データＶＯＵＴはＨレベルであるため、ゲート制御信号ＯＵＴもＨレベルとなり、パワートランジスタＰＴｒ１はオンする（時刻ｔ３〜ｔ４）。
その後、送信データＶＩＮは、時刻ｔ４にてＨレベルからＬレベルに切り替わる。それにより、送信回路Ｔｘ１は、パルスを送信信号に重畳せずに出力し始める（時刻ｔ４）。受信回路Ｒｘ１は、パルスの重畳されていない受信信号を受信することにより、出力データＶＯＵＴを立ち下げる（時刻ｔ４）。このとき、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常は発生していないため、異常検出部ＤＴ１は、Ｌレベルの検出結果ＥＲ１を出力している。したがって、制御部ＣＴ１は、受信回路Ｒｘ１の出力データＶＯＵＴをそのまま出力する。出力データＶＯＵＴはＬレベルであるため、ゲート制御信号ＯＵＴもＬレベルとなり、パワートランジスタＰＴｒ１はオフする。
その後、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が発生したとする。このとき、異常検出部ＤＴ１は、その異常が発生している期間中、Ｈレベルの検出結果ＥＲ１を出力する（時刻ｔ５〜ｔ６）。したがって、制御部ＣＴ１は、出力データＶＯＵＴに関わらず（送信データＶＩＮに関わらず）Ｌレベルの停止信号を出力する。それにより、ゲート制御信号ＯＵＴもＬレベルとなり、パワートランジスタＰＴｒ１は強制的にオフに制御される。即ち、パワートランジスタＰＴｒ１はオフを維持する。
異常が無くなると、異常検出部ＤＴ１は、検出結果ＥＲ１をＨレベルからＬレベルに切り替える（時刻ｔ６）。それにより、制御部ＣＴ１は、再び受信回路Ｒｘ１の出力データＶＯＵＴをそのまま出力し始める。出力データＶＯＵＴはＬレベルであるため、ゲート制御信号ＯＵＴもＨレベルとなり、パワートランジスタＰＴｒ１はオフを維持する（時刻ｔ６）。
本実施の形態にかかる信号伝達方式が採用された半導体集積回路１においても、実施の形態１の場合と同等の効果を奏することができる。
実施の形態４
図４４は、本発明の実施の形態２にかかる半導体集積回路２の構成例を示す図である。図４４に示す半導体集積回路２は、図１に示す半導体集積回路１と比較して、半導体チップＣＨＰ１に形成される異常検出部ＤＴ１及び制御部ＣＴ１に代えて、半導体チップＣＨＰ０に形成される異常検出部ＤＴ２及び制御部ＣＴ２を備える。つまり、異常検出部と制御部とが送信回路Ｔｘ１側のチップ上に設けられる。以下では、主として異常検出部ＤＴ２及び制御部ＣＴ２の構成及び動作について説明する。
異常検出部ＤＴ２は、異常検出部ＤＴ１と同様の回路構成を有する。そして、異常検出部ＤＴ２は、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常を検出し、検出結果ＥＲ２を出力する。例えば、異常検出部ＤＴ２は、異常を検出した場合にＨレベルの検出結果ＥＲ２を出力し、異常を検出しない場合にＬレベルの検出結果ＥＲ２を出力する。異常検出部ＤＴ２は、図示していないが、磁場変化検出回路２０１と、パルス幅検出回路２０２と、コモンモードノイズ検出回路２０３と、を有する。
制御部ＣＴ２は、制御部ＣＴ１と同様の回路構成を有する。そして、制御部ＣＴ２は、異常検出部ＤＴ２によって異常が検出された場合に、外部から供給される送信データＶＩＮに関わらず、パワートランジスタＰＴｒ１をオフするための停止信号を出力する。
例えば、異常検出部ＤＴ２の検出結果ＥＲ２がＬレベルの場合、即ち、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が検出されない場合、制御部ＣＴ２は、外部からの送信データＶＩＮをそのまま送信回路Ｔｘ１に出力する。それにより、パワートランジスタＰＴｒ１の導通状態は、送信データＶＩＮに応じて制御されることとなる。一方、異常検出部ＤＴ２の検出結果ＥＲ２がＨレベルの場合、即ち、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が検出された場合、制御部ＣＴ２は、外部からの送信データＶＩＮに関わらず、Ｌレベルの停止信号を送信回路Ｔｘ１に出力する。それにより、送信回路Ｔｘ１は、Ｌレベルの停止信号を送信信号に変換して出力する。そして、送信回路Ｔｘ１から出力された送信信号は、絶縁素子ＩＳＯ１を介して、受信信号として受信回路Ｒｘ１に伝達される。その結果、パワートランジスタＰＴｒ１はオフに制御されることとなる。
続いて、異常検出部ＤＴ２に設けられた各検出回路の具体的な構成例及び動作について説明する。
（磁場変化検出回路２０１）
磁場変化検出回路２０１の構成及び動作については、磁場変化検出回路１０１と同様であるため、その説明を省略する。
（パルス幅検出回路２０２）
パルス幅検出回路２０２は、他の半導体チップから供給される送信データＶＩＮの論理値変化の間隔が予め定められた間隔より大きくなったことを検出する回路である。換言すると、パルス幅検出回路２０２は、他の半導体チップから供給されるＰＷＭ変調された送信データＶＩＮのパルス幅が予め定められた幅より大きくなったことを検出する回路である。パルス幅検出回路２０２のその他の構成及び動作については、パルス幅検出回路１０２と同様であるため、その説明を省略する。
（コモンモードノイズ検出回路２０３）
コモンモードノイズ検出回路１０３は、コモンモードノイズが予め定められた閾値の範囲を超えたことを検出する回路である。図１６に示すコモンモードノイズ検出回路１０３ａでは、コンデンサ１０３７の他方の電極（第２の電源側）側にコンパレータ１０４０が設けられていた。一方、図４５に示すコモンモードノイズ検出回路２０３では、コンデンサ１０３７の一方の電極（第１の電源側）側にコンパレータ１０４０が設けられる。コモンモードノイズ検出回路２０３のその他の構成及び動作については、コモンモードノイズ検出回路１０３ａと同様であるため、その説明を省略する。
なお、異常検出部ＤＴ２は、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常を検出する回路として、上記した３つの検出回路に加え、パワーオンリセット回路２０５、低電圧検出回路２０６、電源ノイズ検出回路２０７及び過熱検出回路２０９をさらに備えた構成にも適宜変更可能である。なお、パワーオンリセット回路２０５はパワーオンリセット回路１０５に対応し、低電圧検出回路２０６は低電圧検出回路１０６に対応し、電源ノイズ検出回路２０７は電源ノイズ検出回路１０７に対応し、過熱検出回路２０９は過熱検出回路１０９に対応する。
（パワーオンリセット回路２０５）
パワーオンリセット回路２０５は、電源投入後から半導体チップＣＨＰ０側の電源電圧ＶＤＤ０が安定するまでの所定期間を検出する回路である。パワーオンリセット回路２０５のその他の構成及び動作については、パワーオンリセット回路１０５と同様であるため、その説明を省略する。
（低電圧検出回路２０６）
低電圧検出回路２０６は、半導体チップＣＨＰ０側の電源電圧ＶＤＤ０の電圧レベルが予め定められた閾値以下に低下したことを検出する回路である。低電圧検出回路２０６のその他の構成及び動作については、低電圧検出回路１０６と同様であるため、その説明を省略する。
（電源ノイズ検出回路２０７）
電源ノイズ検出回路２０７は、半導体チップＣＨＰ０側の電源電圧ＶＤＤ０のノイズが予め定められた閾値の範囲を超えたことを検出する回路である。電源ノイズ検出回路２０７のその他の構成及び動作については、電源ノイズ検出回路１０７と同様であるため、その説明を省略する。
（過熱検出回路２０９）
過熱検出回路２０９は、半導体チップＣＨＰ０内部又はチップ周辺の温度が予め定められた閾値温度より大きくなったことを検出する回路である。過熱検出回路２０９のその他の構成及び動作については、過熱検出回路１０９と同様であるため、その説明を省略する。
このように、本実施の形態にかかる半導体集積回路２は、半導体チップＣＨＰ０側において、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常を検出した場合に、制御対象であるパワートランジスタＰＴｒ１をオフに制御する。それにより、本実施の形態にかかる半導体集積回路２は、パワートランジスタＰＴｒ１が意図せずにオンすることを防止することができるため、負荷の誤動作を防止することができる。
なお、本実施の形態では、異常検出部ＤＴ２が検出結果ＥＲ２を制御部ＣＴ２のみに出力する場合を例に説明したが、これに限られない。異常検出部ＤＴ２は、検出結果ＥＲ２を外部のマイコンにフィードバックしても良い。それにより、マイコンは、異常検出部ＤＴ２によって異常が検出された場合、同じ値の送信データＶＩＮを再度出力することもできる。あるいは、マイコンは、異常検出部ＤＴ２によって異常が検出された場合、パワートランジスタＰＴｒ１をオフにするための停止信号（Ｌレベルの信号）を送信データＶＩＮとして出力することもできる。
また、本実施の形態では、半導体集積回路２が、半導体チップＣＨＰ０側に異常検出部ＤＴ２及び制御部ＣＴ２を備えた場合を例に説明したが、これに限られない。図４６に示すように、半導体集積回路２は、半導体チップＣＨＰ１側に異常検出部ＤＴ１及び制御部ＣＴ１をさらに備えた構成に適宜変更可能である。図４７は、図４６に示す半導体集積回路２の動作を示すタイミングチャートである。図４７からも明らかなように、異常検出部ＤＴ１，ＤＴ２によって異常が検出された場合、送信データＶＩＮに関わらず、ゲート制御信号ＯＵＴはＬレベルに制御される（パワートランジスタＰＴｒ１はオフに制御される）ことがわかる。
実施の形態５
図４８は、本発明の実施の形態５にかかる半導体集積回路３の構成例を示す図である。図４８に示す半導体集積回路３は、ゲートドライバＧＤ１から出力されたゲート制御信号ＯＵＴの論理値と、当該ゲート制御信号ＯＵＴに対応する送信データＶＩＮの論理値と、を比較する比較部ＣＭＰ１を備える。なお、比較部ＣＭＰ１は、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常を検出する異常検出部、としての機能も有する。つまり、比較部ＣＭＰ１は、ゲート制御信号ＯＵＴの論理値と当該ゲート制御信号ＯＵＴに対応する送信データＶＩＮの論理値とが異なる場合、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が発生したと判定する。
図４８に示す半導体集積回路３は、図４４に示す半導体集積回路２と比較して、異常検出部ＤＴ２に代えて比較部ＣＭＰ１を備えるとともに、送信回路（第２送信回路）Ｔｘ２と、受信回路（第２受信回路）Ｒｘ２と、絶縁素子（第２絶縁素子）ＩＳＯ２と、をさらに備える。なお、上記したように、比較部ＣＭＰ１は、異常検出部としての機能も有する。
送信回路Ｔｘ２は、受信回路Ｒｘ１とともに半導体チップＣＨＰ１に形成される。受信回路Ｒｘ２は、送信回路Ｔｘ１とともに半導体チップＣＨＰ０に形成される。
送信回路Ｔｘ２は、ゲートドライバＧＤ１から出力されるゲート制御信号ＯＵＴをパルス信号に変換して送信信号として出力する。絶縁素子ＩＳＯ２は、送信回路Ｔｘ２から出力された送信信号を、受信信号として受信回路Ｒｘ２に伝達する。受信回路Ｒｘ２は、絶縁素子ＩＳＯ２からの受信信号に基づいてゲート制御信号ＯＵＴを再生し出力する。
比較部ＣＭＰ１は、受信回路Ｒｘ２によって再生されたゲート制御信号ＯＵＴと、当該ゲート制御信号ＯＵＴに対応する送信データＶＩＮと、を比較する。比較部ＣＭＰ１は、再生されたゲート制御信号ＯＵＴの論理値と、当該ゲート制御信号ＯＵＴに対応する送信データＶＩＮの論理値と、が同じである場合、Ｌレベルの比較結果を出力し、異なる場合、Ｈレベルの比較結果を出力する。
制御部ＣＴ２は、比較部ＣＭＰ１によって異常が検出された場合、外部から供給される送信データＶＩＮに関わらず、パワートランジスタＰＴｒ１オフにするための停止信号を出力する。
例えば、比較部ＣＭＰ１による比較結果がＬレベルの場合、即ち、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が検出されない場合、制御部ＣＴ２は、外部からの送信データＶＩＮをそのまま送信回路Ｔｘ１に出力する。それにより、パワートランジスタＰＴｒ１の導通状態は、送信データＶＩＮに応じて制御されることとなる。一方、比較部ＣＭＰ１による比較結果がＨレベルの場合、即ち、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が検出された場合、制御部ＣＴ２は、外部からの送信データＶＩＮに関わらず、Ｌレベルの停止信号を送信回路Ｔｘ１に出力する。そのため、送信回路Ｔｘ１は、Ｌレベルの停止信号を送信信号に変換して出力する。そして、送信回路Ｔｘ１から出力された送信信号は、絶縁素子ＩＳＯ１を介して、受信信号として受信回路Ｒｘ１に伝達される。それにより、パワートランジスタＰＴｒ１はオフに制御されることとなる。
このように、本実施の形態にかかる半導体集積回路３は、ゲート制御信号ＯＵＴと送信データＶＩＮとを比較することにより絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常を検出し、制御対象であるパワートランジスタＰＴｒ１をオフに制御する。それにより、本実施の形態にかかる半導体集積回路３は、パワートランジスタＰＴｒ１が意図せずにオンすることを防止することができるため、負荷の誤動作を防止することができる。
本実施の形態では、比較部ＣＭＰ１が比較結果を制御部ＣＴ２のみに出力する場合を例に説明したが、これに限られない。比較部ＣＭＰ１は、比較結果をマイコン（図４８において不図示）にフィードバックしても良い。それにより、マイコンは、比較部ＣＭＰ１によって異常が検出された場合、同じ値の送信データＶＩＮを再度出力することもできる。あるいは、マイコンは、比較部ＣＭＰ１によって異常が検出された場合、パワートランジスタＰＴｒ１をオフにするための停止信号（Ｌレベルの信号）を送信データＶＩＮとして出力することもできる。
また、本実施の形態では、半導体集積回路３が、半導体チップＣＨＰ０側に比較部ＣＭＰ１及び制御部ＣＴ２を備えた場合を例に説明したが、これに限られない。半導体集積回路３は、半導体チップＣＨＰ０側に異常検出部ＤＴ２をさらに備えた構成に適宜変更可能である。また、半導体集積回路３は、半導体チップＣＨＰ１側に異常検出部ＤＴ１及び制御部ＣＴ１をさらに備えた構成にも適宜変更可能である。なお、比較部ＣＭＰ１は、異常検出部としての機能を有するものであるから、異常検出部ＤＴ２の一部に含まれても良い。
実施の形態６
本実施の形態では、本発明にかかる半導体集積回路の応用例について説明する。図４９に示す半導体集積回路４は、半導体チップＣＨＰ０，ＣＨＰ１における異常を検出し、パワートランジスタＰＴｒ１をオフに制御する機能を有するとともに、異常検出部による検出結果をマイコンにフィードバックする機能を有する。
図４９に示す半導体集積回路４は、異常検出部ＤＴ１及び制御部ＣＴ１を半導体チップＣＨＰ１側に備え、異常検出部ＤＴ２及び制御部ＣＴ２を半導体チップＣＨＰ０側に備える。半導体集積回路４の各機能ブロックの基本構成及び動作は、上記したものと同様であるため、ここでは、主として特徴的な部分について説明する。
異常検出部ＤＴ１は、ゲート制御信号ＯＵＴの電圧レベルを検出するレベル検出回路をさらに有する。なお、異常検出部ＤＴ１は、出力段に、論理和回路に代えてエンコーダを有する。そして、異常検出部ＤＴ１は、エンコーダから出力された検出結果ＥＲ１を制御部ＣＴ１に出力するとともに、異常検出部ＤＴ２にフィードバックする。
異常検出部ＤＴ２は、異常を検出する複数の検出回路の一つとして比較部ＣＭＰ１をさらに有する。ここで、比較部ＣＭＰ１は、異常検出部ＤＴ１からフィードバックされたレベル検出回路の検出結果（ゲート制御信号ＯＵＴの論理値）と、対応する送信データＶＩＮの論理値と、を比較して比較結果を出力する。なお、異常検出部ＤＴ２は、出力段に、論理和回路に代えてエンコーダを有する。そして、異常検出部ＤＴ２は、自己が有する複数の検出回路による検出結果に基づき検出結果ＥＲ２を生成し制御部ＣＴ２に出力するとともに、検出結果ＥＲ２及びフィードバックされた検出結果ＥＲ１をマイコン（不図示）にフィードバックする。
例えば、マイコンは、異常検出部ＤＴ１又は異常検出部ＤＴ２によって異常が検出された場合、同じ値の送信データＶＩＮを再度出力することもできる。あるいは、マイコンは、異常検出部ＤＴ１又は異常検出部ＤＴ２によって異常が検出された場合、パワートランジスタＰＴｒ１をオフにするための停止信号（Ｌレベルの信号）を送信データＶＩＮとして出力することもできる。
なお、複数の半導体集積回路４が設けられている場合、図５０に示すように、それぞれの異常検出部に設けられたエンコーダをチェーン状に接続し、チェーンの最終段のエンコーダから出力された検出結果ＥＲ２をマイコンにフィードバックする構成としても良い。
実施の形態７
図５１は、本発明の実施の形態７にかかる半導体集積回路５の構成例を示す図である。本実施の形態にかかる半導体集積回路５は、制御対象として２つのパワートランジスタＰＴｒ１，ＰＴｒ２の導通状態を制御する。
図５１に示す半導体集積回路５は、送信回路Ｔｘ１と、送信回路（第３送信回路）Ｔｘ３と、送信回路（第４送信回路）Ｔｘ４と、受信回路Ｒｘ１と、受信回路（第３受信回路）Ｒｘ３と、受信回路（第４受信回路）Ｒｘ４と、絶縁素子ＩＳＯ１と、絶縁素子（第３絶縁素子）ＩＳＯ３と、絶縁素子（第４絶縁素子）ＩＳＯ４と、制御部ＣＴ１と、ゲートドライバＧＤ１，ＧＤ２と、を備える。なお、本例では、送信回路Ｔｘ３，Ｔｘ４と、受信回路Ｒｘ３，Ｒｘ４と、絶縁素子ＩＳＯ３，ＩＳＯ４と、により、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が検出する、一つの異常検出回路を構成する。また、図５１には、受信回路Ｒｘ１によって再生される送信データＶＩＮ１（第１データ信号）の制御対象として、パワートランジスタＰＴｒ１が示されている。また、図５１には、受信回路Ｒｘ３によって再生される送信データＶＩＮ２（第２データ信号）の制御対象として、パワートランジスタＰＴｒ２が示されている。
パワートランジスタＰＴｒ１及びパワートランジスタは、電源端子ＨＶＤＤと、接地電圧ＧＮＤの供給される接地電圧端子（以下、接地電圧端子ＧＮＤと称す）と、の間に直列に接続される。パワートランジスタＰＴｒ１とパワートランジスタＰＴｒ２との間のノードの電圧は、負荷駆動信号Ｖｃｍとして用いられる。なお、パワートランジスタＰＴｒ１，ＰＴｒ２は、相補的にオンオフする。
送信回路Ｔｘ１，Ｔｘ３は、半導体チップＣＨＰ０に形成される。絶縁素子ＩＳＯ１、絶縁素子ＩＳＯ４、受信回路Ｒｘ１、受信回路Ｒｘ４、制御部ＣＴ１及びゲートドライバＧＤ１は、半導体チップＣＨＰ１に形成される。絶縁素子ＩＳＯ３、受信回路Ｒｘ３、送信回路Ｔｘ４及びゲートドライバＧＤ２は、半導体チップ（第３半導体チップ）ＣＨＰ２に形成される。半導体チップＣＨＰ２は、第３の電源系に属する第３の電源（電源電圧ＶＤＤ２、接地電圧ＧＮＤ２）によって駆動される。
送信回路Ｔｘ３、絶縁素子ＩＳＯ３、受信回路Ｒｘ３及びゲートドライバＧＤ２の構成及び動作は、それぞれ、送信回路Ｔｘ１、絶縁素子ＩＳＯ１、受信回路Ｒｘ１及びゲートドライバＧＤ１の構成及び動作と同様である。ただし、送信回路Ｔｘ１には送信データＶＩＮ１が供給され、送信回路Ｔｘ３には送信データＶＩＮ２が供給される。受信回路Ｒｘ１は出力データＶＯＵＴ１を出力し、受信回路Ｒｘ３は出力データＶＯＵＴ２を出力する。そして、ゲートドライバＧＤ１は、出力データＶＯＵＴ１を駆動してパワートランジスタＰＴｒ１の導通状態を制御し、ゲートドライバＧＤ２は、出力データＶＯＵＴ２を駆動してパワートランジスタＰＴｒ２の導通状態を制御する。
送信回路Ｔｘ４は、受信回路Ｒｘ３の出力データＶＯＵＴ２をパルス信号に変換して送信信号として出力する。絶縁素子ＩＳＯ４は、送信回路Ｔｘ４から出力された送信信号を、受信信号として受信回路Ｒｘ４に伝達する。このように、送信回路Ｔｘ４から出力された送信信号は、絶縁素子ＩＳＯ４を介して、受信信号として受信回路Ｒｘ４に伝達される。そして、受信回路Ｒｘ４は、当該受信信号に基づいて出力データＶＯＵＴ２を再生し出力する。
制御部ＣＴ１は、再生された出力データＶＯＵＴ２がＬレベルの場合、出力データＶＯＵＴ１をそのまま出力し、再生された出力データＶＯＵＴ２がＨレベルの場合、出力データＶＯＵＴ１に関わらず（送信データＶＩＮ１に関わらず）Ｌレベルの停止信号を出力する。
図５１に示す半導体集積回路５の動作について、パワートランジスタＰＴｒ１をオフしパワートランジスタＰＴｒ２をオンしようとする場合を例に挙げて説明する。この場合、送信回路Ｔｘ１にはＬレベルの送信データＶＩＮ１が供給され、送信回路Ｔｘ３にはＨレベルの送信データＶＩＮ２が供給される。
絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が発生していない場合、絶縁素子ＩＳＯ１を介した信号伝達に誤動作は生じないため、受信回路Ｒｘ１は、Ｌレベルの出力データＶＯＵＴ１を出力する。このとき、受信回路Ｒｘ３は、Ｈレベルの出力データＶＯＵＴ２を出力する。それにより、パワートランジスタＰＴｒ１はオフし、パワートランジスタＰＴｒ２はオンする。つまり、正常なスイッチング動作が実行される。
一方、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が発生し、実際に絶縁素子ＩＳＯ１を介した信号に誤動作が生じた場合、受信回路Ｒｘ１は、送信データＶＩＮ１とは異なるＨレベルの出力データＶＯＵＴ１を出力する。このとき、受信回路Ｒｘ３は、Ｈレベルの出力データＶＯＵＴ２を出力する。仮に、送信回路Ｔｘ４、絶縁素子ＩＳＯ４、受信回路Ｒｘ４及び制御部ＣＴ１が設けられていない場合、パワートランジスタＰＴｒ１，ＰＴｒ２は、何れもオンしてしまう。それにより、パワートランジスタＰＴｒ１，ＰＴｒ２に貫通電流が流れて消費電流が増大してしまう。
そこで、本実施の形態にかかる半導体集積回路５は、送信回路Ｔｘ４、絶縁素子ＩＳＯ４、受信回路Ｒｘ４及び制御部ＣＴ１を備えることにより、上記問題を解決する。パワートランジスタＰＴｒ１，ＰＴｒ２は相補的にオンオフするものであるから、出力データＶＯＵＴ２がＨレベルの場合、出力データＶＯＵＴ１はＬレベルを示すべきである。したがって、出力データＶＯＵＴ２がＨレベルのときに出力データＶＯＵＴ１がＨレベルを示した場合には、絶縁素子ＩＳＯ１を介した信号伝達に誤動作が生じている可能性がある。この場合、制御部ＣＴ１は、出力データＶＯＵＴ１と、再生された出力データＶＯＵＴ２と、に基づいて、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じ得る異常が発生したと判断し、Ｌレベルの停止信号を出力する。それにより、パワートランジスタＰＴｒ１がオフし、パワートランジスタＰＴｒ１，ＰＴｒ２には貫通電流が流れないため、消費電流の増大は抑制される。
このように、本実施の形態にかかる半導体集積回路５は、一方の受信回路Ｒｘ１の出力データＶＯＵＴ１と、他方の受信回路Ｒｘ３の出力データＶＯＵＴ２と、を比較することにより、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常を検出し、制御対象であるパワートランジスタＰＴｒ１をオフに制御する。それにより、本実施の形態にかかる半導体集積回路５は、パワートランジスタＰＴｒ１が意図せずにオンすることを防止することができる。それにより、パワートランジスタＰＴｒ１，ＰＴｒ２に貫通電流が流れることによる消費電流の増大が抑制される。
本実施の形態では、絶縁素子ＩＳＯ１を介した信号伝達に誤動作を生じさせ得る異常が検出された場合に、制御対象であるパワートランジスタＰＴｒ１を強制的にオフに制御する構成について説明したが、これに限られない。絶縁素子ＩＳＯ３を介した信号伝達に誤動作を生じさせ得る異常が検出された場合に、制御対象であるパワートランジスタＰＴｒ２を強制的にオフに制御する構成であっても良い。あるいは、これらを組み合わせた構成であっても良い。
また、本実施の形態にかかる半導体集積回路５は、半導体チップＣＨＰ１に異常検出部ＤＴ１及び制御部ＣＴ１をさらに備えた構成であっても良い。本実施の形態にかかる半導体集積回路５は、半導体チップＣＨＰ２に異常検出部（図１における異常検出部ＤＴ１に相当）及び制御部（図１における制御部ＣＴ１に相当）をさらに備えた構成であっても良い。本実施の形態にかかる半導体集積回路５は、半導体チップＣＨＰ０側に異常検出部ＤＴ２及び制御部ＣＴ２をさらに備えた構成であっても良い。
（半導体集積回路５の実装状態の例）
以下では、本実施の形態にかかる半導体集積回路１の実装状態の例について、図５２〜図５８を用いて説明する。なお、図５２〜図５８は、特に断りが無い限り、絶縁素子としてトランスフォーマが用いられた場合の実装状態の例である。また、以下に説明する実装状態の例では、制御部ＣＴ１として論理積回路が用いられている場合がある。
図５２〜図５５に示す実装状態の例では、互いに絶縁され電源系の異なる半導体チップＣＨＰ０，ＣＨＰ１，ＣＨＰ２が一つのパッケージＰＫＧ１に搭載されている。図５２〜図５５に示すように、絶縁素子ＩＳＯ１は、半導体チップＣＨＰ１に形成される以外にも、半導体チップＣＨＰ０に形成されても良く、半導体チップＣＨＰ０，ＣＨＰ１間にまたがって形成されても良く、或いは、別途搭載された半導体チップＣＨＰ３ａに形成されても良い。絶縁素子ＩＳＯ３は、半導体チップＣＨＰ２に形成される場合以外にも、半導体チップＣＨＰ０に形成されても良く、半導体チップＣＨＰ０，ＣＨＰ２間にまたがって形成されても良く、或いは、別途搭載された半導体チップＣＨＰ３ａに形成されても良い。同様に、絶縁素子ＩＳＯ４は、半導体チップＣＨＰ１に形成される場合以外にも、半導体チップＣＨＰ２に形成されても良く、半導体チップＣＨＰ１，ＣＨＰ２間にまたがって形成されても良く、或いは、別途搭載された半導体チップＣＨＰ３ｂに形成されても良い。
なお、図５２〜図５５は、送信回路（例えば送信回路Ｔｘ１）と受信回路（例えば受信回路Ｒｘ１）とが、互いに異なる半導体チップ（例えば半導体チップＣＨＰ０及びＣＨＰ１）に形成された場合の例であるが、これに限られない。送信回路と受信回路とは、一つの半導体チップ（共通半導体チップ）に設けられても良い。この場合、送信回路が配置される領域と受信回路が配置される領域とは、半導体チップ内に形成される絶縁層により互いに絶縁される。
また、図５２〜図５５は、パワートランジスタＰＴｒ１，ＰＴｒ２がパッケージＰＫＧ１の外部に設けられたディスクリート素子である場合の例であるが、これに限られない。図５６に示すように、パワートランジスタＰＴｒ１，ＰＴｒ２は、パッケージＰＫＧ１の内部に搭載されても良い。
また、図５２〜図５５は、ハイサイドのゲートドライバＧＤ１と、ローサイドのゲートドライバＧＤ２と、が一つのパッケージＰＫ１に搭載された場合の例であるが、これに限られない。図５７及び図５８に示すように、ハイサイドのゲートドライバＧＤ１と、ローサイドのゲートドライバＧＤ２と、が互いに異なるパッケージＰＫＧ１，ＰＫＧ２に搭載されても良い。この場合、パッケージＰＫＧ１，ＰＫＧ２には、パッケージＰＫＧ１，ＰＫＧ２間の通信のために別途外部端子が設けられる。
なお、図５７の例では、半導体チップＣＨＰ０ａと半導体チップＣＨＰ０ｂとが共通の電源（第１の電源）に基づき動作し、半導体チップＣＨＰ２ａと半導体チップＣＨＰ２ｂとが共通の電源（第３の電源）に基づき動作する。また、図５８の例では、半導体チップＣＨＰ０ａと半導体チップＣＨＰ０ｂとが共通の電源（第１の電源）に基づき動作し、半導体チップＣＨＰ１ａと半導体チップＣＨＰ１ｂとが共通の電源（第２の電源）に基づき動作する。なお、図５８は、絶縁素子ＩＳＯ３を介した信号伝達に誤動作を生じさせ得る異常を検出した場合に、パワートランジスタＰＴｒ２を強制的にオフに制御する構成の実装状態の例である。
また、図５２〜図５８は、絶縁素子ＩＳＯ１，ＩＳＯ３，ＩＳＯ４としてトランスフォーマが用いられた場合の例であるが、これに限られない。絶縁素子ＩＳＯ１，ＩＳＯ３と、絶縁素子ＩＳＯ４と、には互いに異なる種類の素子が用いられても良い。例えば、図５９に示すように、絶縁素子ＩＳＯ１，ＩＳＯ３，ＩＳＯ４として何れもトランスフォーマが用いられるのに対して、図６０に示すように、絶縁素子ＩＳＯ１，ＩＳＯ３としてトランスフォーマが用いられ、絶縁素子ＩＳＯ４としてコンデンサが用いられても良い。
また、トランスフォーマを構成するコイルの向き（右巻き、左巻き等）は、絶縁素子毎に適宜変更可能である。例えば、絶縁素子ＩＳＯ１が、外部磁場の影響を受けて誤動作することによりＨレベルのデータを伝達してしまう傾向にある場合には、同じく、絶縁素子ＩＳＯ４も、コイルの向きや配置を調整することによりＨレベルのデータを伝達する傾向になるようにしておいても良い。それにより、絶縁素子ＩＳＯ１，ＩＳＯ４を介した信号伝達に何れも誤動作が生じた場合でも、パワートランジスタＰＴｒ１はオフに制御されるため、パワートランジスタＰＴｒ１，ＰＴｒ２に貫通電流が流れることによる消費電流の増大は抑制される。
これは、外部磁場の影響による誤動作の場合に限られず、コモンモードノイズの影響による誤動作の場合にも応用可能である。例えば、絶縁素子ＩＳＯ１が、コモンモードノイズの影響を受けて誤動作することによりＨレベルのデータを伝達してしまう傾向にある場合には、同じく、絶縁素子ＩＳＯ４も、コイルの向きや配置を調整することによりＨレベルのデータを伝達してしまう傾向になるようにしておいても良い。それにより、絶縁素子ＩＳＯ１，ＩＳＯ４を介した信号伝達に何れも誤動作が生じた場合でも、パワートランジスタＰＴｒ１はオフに制御されるため、パワートランジスタＰＴｒ１，ＰＴｒ２に貫通電流が流れることによる消費電流の増大は抑制される。
或いは、絶縁素子ＩＳＯ４は、絶縁素子ＩＳＯ１よりも高い感度でコモンモードノイズ又は外部磁場の影響を受けるように構成されても良い。それにより、図６１に示すように、絶縁素子ＩＳＯ１を介して伝達されるＨレベルのデータよりも早いタイミングで、絶縁素子ＩＳＯ４を介してＨレベルのデータが伝達される。それにより、パワートランジスタＰＴｒ１は、出力データＶＯＵＴ１（再生された送信データＶＩＮ）によって意図せずオンに制御される前に、再生された出力データＶＯＵＴ２によって強制的にオフに制御される。そのため、パワートランジスタＰＴｒ１，ＰＴｒ２に貫通電流が流れることによる消費電流の増大は抑制される。
上記実施の形態１〜７にかかる半導体集積回路は、例えば、図６２に示すような、モータ（負荷）を駆動するインバータ装置に適用される。図６２に示すインバータ装置は、ハイサイド側及びローサイド側にそれぞれ３つのゲートドライバを有し、マイコンから出力されたＰＷＭ変調された送信データ（例えばＵＨ，ＵＬ）に基づき、モータに流れる電流（例えばＩＵ）をアナログ的に制御する（図６３参照）。
例えば、異常検出部（図６２において不図示）によって異常が検出された場合、その情報はマイコンにフィードバックされる。マイコンは、検出された異常の情報を周辺機器に向けて送信する。具体例としては、警告ランプを点灯させたり、カーナビの表示画面にその異常の情報を表示させたりする。警告ランプの点灯を確認した利用者は、コンソールを介してマイコンに対し適当な処理を実行するように命令を与えることも可能である。
そのほか、本発明にかかる半導体集積回路は、電気自動車、電動二輪車等に搭載されたモータ駆動装置にも適用可能である。エアコン、冷蔵庫等の家電に搭載されたコンプレッサ又はモータの駆動装置にも適用可能である。さらに、電子レンジ、ＩＨ調理器等の大電力家電の電力制御装置にも適用可能である。さらに、ＤＣ電源やＡＣ電源等の駆動装置にも適用可能である。さらに、照明機器、バックライト及びディスプレイの調光制御装置にも適用可能である。さらに、洗濯機、インバータ蛍光灯、電子レンジ、ＩＨ調理器、掃除機、ＬＥＤ照明、無停電電源（ＵＰＳ）、太陽光発電システム、コジェネレーション、ポンプ、液晶ディスプレイ（バックライト制御）、ＰＤＰにも適用可能である。さらに、産業用インバータ、工作機械、ロボット、エレベータ、風力発電、ＮＡＳ電池、フォークリフト、ゴルフカート、燃料電池にも適用可能である。
なお、本発明は上記実施の形態１〜７に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態１〜７では、制御対象がパワートランジスタ（例えば、図１におけるパワートランジスタＰＴｒ１）である場合を例に説明したが、これに限られない。制御対象は、ＩＧＢＴ、パワーＭＯＳ、ＧａＮ ＦＥＴ、ＳｉＣ ＦＥＴ、又はこれらの何れかとスナバダイオードとが組み合わされたものであっても良い。
また、上記実施の形態１〜７では、制御部ＣＴ１が論理積回路である場合を例に説明したが、これに限られない。制御部ＣＴ１は、異常検出部ＤＴ１によって異常が検出された場合にパワートランジスタＰＴｒ１をオフできるのであれば、その回路構成を適宜変更可能である。これは、制御部ＣＴ１と同様の機能を有する他の制御部（例えば、制御部ＣＴ２）においても同様である。
また、上記実施の形態１〜７では、異常検出部ＤＴ１が３つの検出回路（磁場変化検出回路１０１、パルス幅検出回路１０２、コモンモードノイズ検出回路１０３）を有する場合を例に説明したが、これに限られない。異常検出部ＤＴ１は、これら検出回路のうち少なくとも一つの検出回路を有していれば良い。これは、異常検出部ＤＴ１と同様の機能を有する他の異常検出部（例えば、異常検出部ＤＴ２）においても同様である。
また、上記した、異常検出部ＤＴ１に設けられた各検出回路の構成例は、あくまでも一例に過ぎず、同様の機能を有する他の構成に適宜変更可能である。
１〜５ 半導体集積回路
１０１ 磁場変化検出回路
１０２，１０２ａ パルス幅検出回路
１０３，１０３ａ，１０３ｂ コモンモードノイズ検出回路
１０４ 論理和回路
１０５ パワーオンリセット回路
１０６ 低電圧検出回路
１０７ 電源ノイズ検出回路
１０８ 過電流検出回路
１０９ 過熱検出回路
１１０，１１１ 論理和回路
１１２ 論理積回路
１０１１ コイル
１０１２〜１０１４ コンパレータ
１０１５ 論理和回路
１０２１ 絶縁部
１０２２ パルス検出部
１０２３ 論理和回路
１０２４ タイマ
１０２５〜１０２７ コンパレータ
１０２８ 論理値変化検出回路
１０２９ バッファ
１０３０ 排他的論理和回路
１０３１ 絶縁部
１０３２ 加算回路
１０３３，１０３４ コンパレータ
１０３５ 論理和回路
１０３６ 絶縁部
１０３７ コンデンサ
１０３８，１０３９ 抵抗素子
１０４０ コンパレータ
１０４１ ローパスフィルタ
１０５１ 抵抗素子
１０５２ コンデンサ
１０５３ インバータ
１０６１ 基準電圧発生回路
１０６２，１０６３ コンパレータ
１０６４ ＲＳラッチ
１０７１ コンデンサ
１０７２ オペアンプ
１０７３ 抵抗素子
１０７４，１０７５ コンパレータ
１０７６ 論理和回路
Ｃ１１，Ｃ１２ 電極
ＣＨＰ０〜ＣＨＰ４ 半導体チップ
ＣＭＰ１ 比較部
ＣＴ１，ＣＴ２ 制御部
Ｄ１１ 発行素子
ＤＴ１，ＤＴ２ 異常検出部
ＤＴＸ１ 異常検出部
ＧＤ１，ＧＤ２ ゲートドライバ
ＩＳＯ１〜ＩＳＯ４ 絶縁素子
Ｌ１１，Ｌ１２ コイル
Ｐｄ パッド
ＰＫＧ０〜ＰＫＧ２ パッケージ
ＰＴｒ１，ＰＴｒ２ パワートランジスタ
Ｑ１２ 受光部
Ｒ１２ ＧＭＲ素子
Ｒｘ１〜Ｒｘ４ 受信回路
Ｔｘ１〜Ｔｘ４ 送信回路
Ｔ リード端子
Ｗ ボンディングワイヤ

Claims (7)

  1. 外部から供給される第１データ信号に応じた第１送信信号を生成し出力する第１送信回路と、
    第１受信信号に基づいて前記第１データ信号を再生する第１受信回路と、
    前記第１送信回路と前記第１受信回路とを絶縁し、前記第１送信信号を前記第１受信信号として伝達する第１絶縁素子と、
    外部から供給される第２データ信号に応じた第２送信信号を生成し出力する第２送信回路と、
    第２受信信号に基づいて前記第２データ信号を再生する第２受信回路と、
    前記第２送信回路と前記第２受信回路とを絶縁し、前記第２送信信号を前記第２受信信号として伝達する第２絶縁素子と、
    前記第２受信回路によって再生された前記第２データ信号に応じた第３送信信号を生成し出力する第３送信回路と、
    第３受信信号に基づいて前記第２データ信号を再生する第３受信回路と、
    前記第３送信回路と前記第３受信回路とを絶縁し、前記第３送信信号を前記第３受信信号として伝達する第３絶縁素子と、
    前記第１受信回路によって再生された前記第１データ信号と、前記第３受信回路によって再生された前記第２データ信号と、が同じ論理レベルの信号であると判断した場合、外部から前記第１送信回路に供給される前記第１データ信号に関わらず停止信号を出力する制御部と、を備えた半導体集積回路。
  2. 前記第１受信回路によって再生された前記第１データ信号に基づいて第１ゲート制御信号を出力する第１ゲートドライバと、
    前記第２受信回路によって再生された前記第２データ信号に基づいて第２ゲート制御信号を出力する第２ゲートドライバと、を備え、
    前記第２ゲート制御信号は、負荷に流れる電流を制御する出力トランジスタのオンオフ状態を制御するために用いられ、
    異常が検出された場合、前記制御部は前記停止信号を出力することにより前記出力トランジスタをオフする、請求項１に記載の半導体集積回路。
  3. 前記第１、前記第２及び前記第３絶縁素子は、トランスフォーマにより構成されている、請求項１に記載の半導体集積回路。
  4. 前記第１、前記第２及び前記第３絶縁素子は、ＧＭＲ素子型アイソレータにより構成されている、請求項１に記載の半導体集積回路。
  5. 前記第１、前記第２及び前記第３絶縁素子は、容量素子により構成されている、請求項１に記載の半導体集積回路。
  6. 前記第１、前記第２及び前記第３絶縁素子は、フォトカプラにより構成されている、請求項１に記載の半導体集積回路。
  7. 前記第１及び前記第２送信回路は、第１電源により駆動されている第１半導体チップ上に設けられ、
    前記第１及び前記第３受信回路は、第２電源により駆動されている第２半導体チップ上に設けられ、
    前記第２受信回路及び前記第３送信回路は、第３電源により駆動されている第３半導体チップ上に設けれ、
    前記制御部は、前記第１及び前記第３受信回路とともに前記第２半導体チップ上に設けられている、請求項１に記載の半導体集積回路。
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