CN118235329A - 信号传递装置和电子设备 - Google Patents

Abstract

一种信号传递装置(200)具备：初级电路***(200p)的逻辑器件(214)；次级电路***(200s)的逻辑器件(225)及驱动器(226)；以及第一和第二变压器电路(TR1及TR2)，第一和第二变压器电路(TR1及TR2)使初级电路***(200p)与次级电路***(200s)之间绝缘，并且在逻辑器件(214及225)彼此之间传递驱动脉冲信号(ON、OFF1、OFF2)和反馈脉冲信号(OSFBH、OSFBL)。第二逻辑器件(225)具备：通过根据驱动脉冲信号(ON、OFF1、OFF2)驱动驱动器(226)来决定栅极信号(VG)的逻辑电平的功能；在次级电路***(200s)为正常状态时以规定的周期对反馈脉冲信号(OSFBH、OSFBL)以第一脉冲数为单位进行脉冲驱动的功能；以及根据驱动器(226)的驱动能力来切换第一脉冲数的功能。

Description

信号传递装置和电子设备

技术领域

本说明书所公开的发明涉及信号传递装置以及包含该信号传递装置的电子设备。

背景技术

以往，使输入输出间绝缘并传递脉冲信号的信号传递装置被用于各种应用(电源装置或电动机驱动装置等)。

另外，作为与上述相关的现有技术的一例，能够举出专利文献1。

现有技术文献

专利文献

专利文献1：日本特开2018-011108号公报

发明内容

发明所要解决的课题

然而，现有的信号传递装置在从次级电路***向初级电路***的反馈动作方面存在进一步改善的余地。

鉴于由本申请的发明人发现的上述课题，本说明书中公开的发明的目的在于提供一种能够适当地实施从次级电路***向初级电路***的反馈动作的信号传递装置以及使用该信号传递装置的电子设备。

用于解决课题的手段

例如，本说明书中公开的信号传递装置包括：第一逻辑器件，被配置为设置在初级电路***中；第二逻辑器件，被配置为设置在次级电路***中；以及，驱动器，被配置为设置在次级电路***中以生成栅极信号，第一变压器电路，构成为使所述初级电路***与所述次级电路***之间绝缘，并且将从所述第一逻辑器件输出的驱动脉冲信号传递到所述第二逻辑器件；第二变压器电路，构成为使所述初级电路***与所述次级电路***之间绝缘，并且将所述第二逻辑器件输出的反馈脉冲信号传递给所述第一逻辑器件。所述第二逻辑器件具有如下功能：通过根据所述驱动脉冲信号驱动所述驱动器来确定所述栅极信号的逻辑电平的功能；当所述次级电路***处于正常状态时，所述第二逻辑器件以预定周期以第一脉冲数为单位脉冲驱动所述反馈脉冲信号的功能；以及，根据所述驱动器的驱动能力来切换所述第一脉冲数的功能。

另外，关于其他的特征、要素、步骤、优点以及特性，通过以下的用于实施发明的方式以及与其相关的附图而变得更加明确。

发明效果

根据本说明书中所公开的发明，提供了一种能够适当地实施从次级电路***向初级电路***的反馈动作的信号传递装置以及使用了该信号传递装置的电子设备。

附图说明

图1是表示信号传递装置的基本结构的图。

图2是表示变压器芯片的基本构造的图。

图3是用作双沟道型的变压器芯片的半导体装置的立体图。

图4是图3所示的半导体装置的俯视图。

图5是表示在图3的半导体装置中形成有低电位线圈的层的俯视图。

图6是表示在图3的半导体装置中形成有高电位线圈的层的俯视图。

图7是沿着图6所示的VIII-VIII线的剖视图。

图8是表示图7所示的区域XIII的放大图(分离构造)的图。

图9是示意性地表示变压器芯片的布局例的图。

图10是表示信号传递装置的第一实施方式的图。

图11是表示反馈动作的第一例(比较例)的图。

图12是表示反馈动作的第二例(实施方式)的图。

图13是表示栅极断开能力选择信号和装置各部的状态的图。

图14是表示信号传递动作的一例的图。

图15是表示BIST操作的第一例(正常状态)的图。

图16是表示BIST操作的第二例(异常时)的图。

图17是表示信号传递装置的第二实施方式的图。

具体实施方式

＜信号传递装置(基本结构)＞

图1是表示信号传递装置的基本结构的图。本结构例的信号传递装置200是将初级电路***200p(VCC1-GND1***)与次级电路***200s(VCC2-GND2***)之间绝缘，并且从初级电路***200p向次级电路***200s传递脉冲信号，对设置于次级电路***200s的开关元件(未图示)的栅极进行驱动的半导体集成电路装置(所谓的绝缘栅极驱动器IC)。例如，信号传递装置200是将控制器芯片210、驱动器芯片220、变压器芯片230密封为单一的封装件而成。

控制器芯片210是接受电源电压VCC1(例如以GND1为基准最大为7V)的供给而动作的半导体芯片。在控制器芯片210中，例如集成有脉冲发送电路211、缓冲器212及213。

脉冲发送电路211是根据输入脉冲信号IN生成发送脉冲信号S11和S21的脉冲生成器。更具体而言，脉冲发送电路211在通知输入脉冲信号IN为高电平时，进行发送脉冲信号S11的脉冲驱动(单次或多次的发送脉冲输出)，在通知输入脉冲信号IN为低电平时，进行发送脉冲信号S21的脉冲驱动。即，脉冲发送电路211根据输入脉冲信号IN的逻辑电平，对发送脉冲信号S11和S21中的任一方进行脉冲驱动。

缓冲器212从脉冲发送电路211接受发送脉冲信号S11的输入，对变压器芯片230(具体而言变压器231)进行脉冲驱动。

缓冲器213从脉冲发送电路211接受发送脉冲信号S21的输入，对变压器芯片230(具体而言变压器232)进行脉冲驱动。

驱动器芯片220是接受电源电压VCC2(例如以GND2为基准最大为30V)的供给而动作的半导体芯片。在驱动器芯片220中例如集成有缓冲器221及222、脉冲接收电路223、以及驱动器224。

缓冲器221对在变压器芯片230(具体而言变压器231)中感应的接收脉冲信号S12进行波形整形并输出到脉冲接收电路223。

缓冲器222对在变压器芯片230(具体而言变压器232)中感应的接收脉冲信号S22进行波形整形并输出到脉冲接收电路223。

脉冲接收电路223根据经由缓冲器221和222输入的接收脉冲信号S12和S22对驱动器224进行驱动，由此生成输出脉冲信号OUT。更具体而言，脉冲接收电路223以如下方式对驱动器224进行驱动：接受接收脉冲信号S12的脉冲驱动而使输出脉冲信号OUT上升为高电平，另一方面，接受接收脉冲信号S22的脉冲驱动而使输出脉冲信号OUT下降为低电平。即，脉冲接收电路223根据输入脉冲信号IN的逻辑电平切换输出脉冲信号OUT的逻辑电平。此外，作为脉冲接收电路223，例如能够适当地使用RS触发器。

驱动器224根据脉冲接收电路223的驱动控制生成输出脉冲信号OUT。

变压器芯片230使用变压器231及232将控制器芯片210与驱动器芯片220之间直流地绝缘，并且将从脉冲发送电路211输入的发送脉冲信号S11及S21分别作为接收脉冲信号S12及S22而输出至脉冲接收电路223。此外，在本说明书中，“直流地绝缘”是指应绝缘的两个对象物未通过导体连接。

更具体而言，变压器231根据输入到初级侧线圈231p的发送脉冲信号S11，从次级侧线圈231s输出接收脉冲信号S12。另一方面，变压器232根据输入到初级侧线圈232p的发送脉冲信号S21，从次级侧线圈232s输出接收脉冲信号S22。

这样，由于用于绝缘间通信的螺旋线圈的特性，输入脉冲信号IN被分离为2个发送脉冲信号S11及S21(相当于上升信号及下降信号)之后，经由2个变压器231及232从初级电路***200p传递到次级电路***200s。

此外，关于本构成例的信号传递装置200，与控制器芯片210及驱动器芯片220不同，独立地具有仅搭载变压器231及232的变压器芯片230，将这3个芯片密封为单一的封装件而成。

通过设为这样的结构，关于控制器芯片210及驱动器芯片220，均能够以一般的低耐压至中耐压工艺(几伏特至几十伏特耐压)形成，因此，不需要使用专用的高耐压工艺(几千伏特耐压)，能够降低制造成本。

此外，信号传递装置200例如能够适当地利用于搭载于车辆的车载设备的电源装置或电动机驱动装置等。在上述的车辆中除了发动机车以外，还包含电动车(BEV[纯电动汽车]、HEV[混合动力汽车]、PHEV/PHV[插电式混合动力汽车]、或者FCEV/FCV[燃料电池电动汽车]等xEV)。

＜变压器芯片(基本构造)＞

接着，对变压器芯片230的基本构造进行说明。图2是表示变压器芯片230的基本构造的图。在本图的变压器芯片230中，变压器231包含沿上下方向对置的初级侧线圈231p和次级侧线圈231s。变压器232包含沿上下方向对置的初级侧线圈232p和次级侧线圈232s。

初级侧线圈231p及232p均形成于变压器芯片230的第一配线层(下层)230a。次级侧线圈231s及232s均形成于变压器芯片230的第二配线层(本图中为上层)230b。此外，次级侧线圈231s配置在初级侧线圈231p的正上方，与初级侧线圈231p对置。另外，次级侧线圈232s配置在初级侧线圈232p的正上方，与初级侧线圈232p对置。

初级侧线圈231p以与内部端子X21连接的第一端为起点，以顺时针包围内部端子X21的周围的方式呈螺旋状铺设，相当于其终点的第二端与内部端子X22连接。另一方面，初级侧线圈232p以与内部端子X23连接的第一端为起点，以逆时针包围内部端子X23的周围的方式呈螺旋状铺设，相当于其终点的第二端与内部端子X22连接。内部端子X21、X22以及X23按照图示的顺序直线地排列。

内部端子X21经由导电性的配线Y21和通孔Z21与第二层230b的外部端子T21连接。内部端子X22经由导电性的配线Y22和通孔Z22与第二层230b的外部端子T22连接。内部端子X23经由导电性的配线Y23和通孔Z23与第二层230b的外部端子T23连接。此外，外部端子T21至T23直线地排列配置，用于与控制器芯片210的线接合。

次级侧线圈231s以与外部端子T24连接的第一端为起点，以逆时针包围外部端子T24的周围的方式呈螺旋状铺设，相当于其终点的第二端与外部端子T25连接。另一方面，次级侧线圈232s以与外部端子T26连接的第一端为起点，以顺时针包围外部端子T26的周围的方式呈螺旋状铺设，相当于其终点的第二端与外部端子T25连接。此外，外部端子T24、T25及T26按照图示的顺序直线地排列配置，用于与驱动器芯片220的线接合。

次级侧线圈231s及232s分别通过磁耦合与初级侧线圈231p和232p交流连接，并且与初级侧线圈231p及232p直流绝缘。即，驱动器芯片220经由变压器芯片230与控制器芯片210交流连接，并且通过变压器芯片230与控制器芯片210直流绝缘。

＜变压器芯片(双沟道型)＞

图3是表示用作双沟道型的变压器芯片的半导体装置5的立体图。图4是图3所示的半导体装置5的俯视图。图5是表示在图3所示的半导体装置5中形成有低电位线圈22(相当于变压器的初级侧线圈)的层的俯视图。图6是表示在图3所示的半导体装置5中形成有高电位线圈23(相当于变压器的次级侧线圈)的层的俯视图。图7是沿着图6所示的VIII-VIII线的剖视图。

参照图3至图7，半导体装置5包含长方体形状的半导体芯片41。半导体芯片41包含硅、宽带隙半导体以及化合物半导体中的至少一个。

宽带隙半导体由超过硅的带隙(约1.12eV)的半导体构成。宽带隙半导体的带隙优选为2.0eV以上。宽带隙半导体也可以是SiC(碳化硅)。化合物半导体可以是III-V族化合物半导体。化合物半导体也可以包含AlN(氮化铝)、InN(氮化铟)、GaN(氮化镓)和GaAs(砷化镓)中的至少一个。

在本实施方式中，半导体芯片41包含硅制的半导体基板。半导体芯片41也可以是具有包含硅制的半导体基板及硅制的外延层的层叠构造的外延基板。半导体基板的导电型可以是n型或p型。外延层可以是n型或p型。

半导体芯片41具有：一侧的第一主面42、另一侧的第二主面43、以及连接第一主面42和第二主面43的芯片侧壁44A至44D。第一主面42及第二主面43在从它们的法线方向Z观察的俯视观察时(以下，简称为“俯视图”)中，形成为四边形状(在本实施方式中为长方形状)。

芯片侧壁44A至44D包含：第一芯片侧壁44A、第二芯片侧壁44B、第三芯片侧壁44C以及第四芯片侧壁44D。第一芯片侧壁44A及第二芯片侧壁44B形成半导体芯片41的长边。第一芯片侧壁44A及第二芯片侧壁44B沿着第一方向X延伸，沿第二方向Y对置。第三芯片侧壁44C及第四芯片侧壁44D形成半导体芯片41的短边。第三芯片侧壁44C及第四芯片侧壁44D沿第二方向Y延伸，沿第一方向X对置。芯片侧壁44A至44D由磨削面构成。

半导体装置5还包含形成在半导体芯片41的第一主面42之上的绝缘层51。绝缘层51具有绝缘主面52及绝缘侧壁53A至53D。绝缘主面52在俯视图中形成为与第一主面42匹配的四边形状(在本实施方式中为长方形状)。绝缘主面52相对于第一主面42平行地延伸。

绝缘侧壁53A至53D包含：第一绝缘侧壁53A、第二绝缘侧壁53B、第三绝缘侧壁53C以及第四绝缘侧壁53D。绝缘侧壁53A至53D从绝缘主面52的周缘朝向半导体芯片41延伸，与芯片侧壁44A至44D相连。具体而言，绝缘侧壁53A至53D形成为与芯片侧壁44A至44D齐平。绝缘侧壁53A至53D形成与芯片侧壁44A至44D齐平的磨削面。

绝缘层51由包含最下绝缘层55、最上绝缘层56以及多个(在本实施方式中为11层)层间绝缘层57的多层绝缘层叠构造构成。最下绝缘层55是直接覆盖第一主面42的绝缘层。最上绝缘层56是形成绝缘主面52的绝缘层。多个层间绝缘层57是介于最下绝缘层55及最上绝缘层56之间的绝缘层。在本实施方式中，最下绝缘层55具有包含氧化硅的单层构造。在本实施方式中，最上绝缘层56具有包含氧化硅的单层构造。最下绝缘层55的厚度及最上绝缘层56的厚度可以分别为1μm以上且3μm以下(例如2μm左右)。

多个层间绝缘层57分别具有包含最下绝缘层55侧的第一绝缘层58及最上绝缘层56侧的第二绝缘层59的层叠构造。第一绝缘层58也可以包含氮化硅。第一绝缘层58形成为相对于第二绝缘层59的蚀刻停止层。第一绝缘层58的厚度可以为0.1μm以上且1μm以下(例如0.3μm左右)。

第二绝缘层59形成在第一绝缘层58之上。包含与第一绝缘层58不同的绝缘材料。第二绝缘层59也可以包含氧化硅。第二绝缘层59的厚度可以为1μm以上且3μm以下(例如2μm左右)。第二绝缘层59的厚度优选超过第一绝缘层58的厚度。

绝缘层51的总厚度DT可以为5μm以上且50μm以下。绝缘层51的总厚度DT及层间绝缘层57的层叠数是任意的，根据应实现的绝缘耐压(绝缘破坏耐量)来调整。另外，最下绝缘层55、最上绝缘层56及层间绝缘层57的绝缘材料是任意的，并不限定于特定的绝缘材料。

半导体装置5包含形成于绝缘层51的第一功能器件45。第一功能器件45包含一个或多个(在本实施方式中为多个)变压器21(相当于之前的变压器)。即，半导体装置5是包含多个变压器21的多通道型器件。多个变压器21与绝缘侧壁53A至53D隔开间隔地形成于绝缘层51的内部。多个变压器21沿第一方向X隔开间隔地形成。

具体而言，多个变压器21在俯视图中包含从绝缘侧壁53C侧朝向绝缘侧壁53D侧依次形成的第一变压器21A、第二变压器21B、第三变压器21C以及第四变压器21D。多个变压器21A至21D分别具有同样的构造。以下，以第一变压器21A的构造为例进行说明。关于第二变压器21B、第三变压器21C以及第四变压器21D的构造的说明，适用第一变压器21A的构造的说明被省略。

参照图5至图7，第一变压器21A包含低电位线圈22和高电位线圈23。低电位线圈22形成在绝缘层51内。高电位线圈23以沿法线方向Z与低电位线圈22对置的方式形成在绝缘层51内。在本实施方式中，低电位线圈22及高电位线圈23形成于被最下绝缘层55和最上绝缘层56夹着的区域(即多个层间绝缘层57)。

低电位线圈22在绝缘层51内形成于最下绝缘层55(半导体芯片41)侧，高电位线圈23在绝缘层51内相对于低电位线圈22形成于最上绝缘层56(绝缘主面52)侧。即，高电位线圈23隔着低电位线圈22与半导体芯片41对置。低电位线圈22及高电位线圈23的配置位置是任意的。另外，高电位线圈23只要隔着一层以上的层间绝缘层57与低电位线圈22对置即可。

低电位线圈22及高电位线圈23之间的距离(即层间绝缘层57的层叠数)根据低电位线圈22及高电位线圈23之间的绝缘耐压及电场强度而适当调整。在本实施方式中，低电位线圈22形成于从最下绝缘层55侧起第三层的层间绝缘层57。在本实施方式中，高电位线圈23形成于从最上绝缘层56侧起第一层的层间绝缘层57。

低电位线圈22在层间绝缘层57中贯通第一绝缘层58及第二绝缘层59而被嵌入。低电位线圈22包含：第一内侧末端24、第一外侧末端25、以及在第一内侧末端24及第一外侧末端25之间呈螺旋状引绕的第一螺旋部26。第一螺旋部26在俯视图中呈以椭圆形状(长圆形状)延伸的螺旋状引绕。第一螺旋部26的形成最内周缘的部分在俯视图中划分出椭圆形状的第一内侧区域66。

第一螺旋部26的卷绕数也可以是5以上且30以下。第一螺旋部26的宽度也可以为0.1μm以上且5μm以下。第一螺旋部26的宽度优选为1μm以上且3μm以下。第一螺旋部26的宽度由与螺旋方向正交的方向的宽度定义。第一螺旋部26的第一卷绕间距可以为0.1μm以上且5μm以下。第一卷绕间距优选为1μm以上且3μm以下。第一卷绕间距由在第一螺旋部26中沿与螺旋方向正交的方向相邻的两个部分之间的距离定义。

第一螺旋部26的卷绕形状和第一内侧区域66的平面形状是任意的，不限于图5等所示的方式。第一螺旋部26在俯视图中也可以卷绕成三边形状、四边形状等多边形状或者圆形状。第一内侧区域66也可以根据第一螺旋部26的卷绕形状，在俯视图中划分为三边形状、四边形状等多边形状或者圆形状。

低电位线圈22也可以包含钛、氮化钛、铜、铝以及钨中的至少一个。低电位线圈22也可以具有包含阻挡层及主体层的层叠构造。阻挡层在层间绝缘层57内划分凹槽空间。阻挡层可以包含钛和氮化钛中的至少一个。主体层可以包含铜、铝和钨中的至少一个。

高电位线圈23在层间绝缘层57中贯通第一绝缘层58及第二绝缘层59而被嵌入。高电位线圈23包含：第二内侧末端27、第二外侧末端28、以及在第二内侧末端27及第二外侧末端28之间呈螺旋状引绕的第二螺旋部29。第二螺旋部29在俯视图中呈以椭圆形状(长圆形状)延伸的螺旋状引绕。在本实施方式中，第二螺旋部29的形成最内周缘的部分在俯视图中划分出椭圆形状的第二内侧区域67。第二螺旋部29的第二内侧区域67沿法线方向Z与第一螺旋部26的第一内侧区域66对置。

第二螺旋部29的卷绕数也可以是5以上且30以下。相对于第一螺旋部26的卷绕数的第二螺旋部29的卷绕数根据应升压的电压值进行调整。第二螺旋部29的卷绕数优选超过第一螺旋部26的卷绕数。当然，第二螺旋部29的卷绕数可以小于第一螺旋部26的卷绕数，也可以与第一螺旋部26的卷绕数相等。

第二螺旋部29的宽度也可以为0.1μm以上且5μm以下。第二螺旋部29的宽度优选为1μm以上且3μm以下。第二螺旋部29的宽度由与螺旋方向正交的方向的宽度定义。第二螺旋部29的宽度优选与第一螺旋部26的宽度相等。

第二螺旋部29的第二卷绕间距可以为0.1μm以上且5μm以下。第二卷绕间距优选为1μm以上且3μm以下。第二卷绕间距由在第二螺旋部29中沿与螺旋方向正交的方向相邻的两个部分之间的距离定义。第二卷绕间距优选与第一螺旋部26的第一卷绕间距相等。

第二螺旋部29的卷绕形状和第二内侧区域67的平面形状是任意的，不限于图6等所示的方式。第二螺旋部29在俯视图中也可以卷绕成三边形状、四边形状等多边形状或者圆形状。第二内侧区域67也可以根据第二螺旋部29的卷绕形状，在俯视图中划分为三边形状、四边形状等多边形状或圆形状。

高电位线圈23优选由与低电位线圈22相同的导电材料形成。即，高电位线圈23优选与低电位线圈22同样地包含阻挡层和主体层。

参照图4，半导体装置5包含多个(在本图中为12个)低电位端子11以及多个(在本图中为12个)高电位端子12。多个低电位端子11分别与对应的变压器21A至21D的低电位线圈22电连接。多个高电位端子12分别与对应的变压器21A至21D的高电位线圈23电连接。

多个低电位端子11形成在绝缘层51的绝缘主面52之上。具体而言，多个低电位端子11沿第二方向Y与多个变压器21A至21D隔开间隔地形成于绝缘侧壁53B侧的区域，沿第一方向X隔开间隔地排列。

多个低电位端子11包含：第一低电位端子11A、第二低电位端子11B、第三低电位端子11C、第四低电位端子11D、第五低电位端子11E以及第六低电位端子11F。在本实施方式中，多个低电位端子11A至11F各形成有2个。多个低电位端子11A至11F的个数是任意的。

第一低电位端子11A在俯视图中沿第二方向Y与第一变压器21A对置。第二低电位端子11B在俯视图中沿第二方向Y与第二变压器21B对置。第三低电位端子11C在俯视图中沿第二方向Y与第三变压器21C对置。第四低电位端子11D在俯视图中沿第二方向Y与第四变压器21D对置。第五低电位端子11E在俯视图中形成于第一低电位端子11A与第二低电位端子11B之间的区域。第六低电位端子11F在俯视图中形成于第三低电位端子11C与第四低电位端子11D之间的区域。

第一低电位端子11A与第一变压器21A(低电位线圈22)的第一内侧末端24电连接。第二低电位端子11B与第二变压器21B(低电位线圈22)的第一内侧末端24电连接。第三低电位端子11C与第三变压器21C(低电位线圈22)的第一内侧末端24电连接。第四低电位端子11D与第四变压器21D(低电位线圈22)的第一内侧末端24电连接。

第五低电位端子11E与第一变压器21A(低电位线圈22)的第一外侧末端25以及第二变压器21B(低电位线圈22)的第一外侧末端25电连接。第六低电位端子11F与第三变压器21C(低电位线圈22)的第一外侧末端25以及第四变压器21D(低电位线圈22)的第一外侧末端25电连接。

多个高电位端子12与多个低电位端子11隔开间隔地形成在绝缘层51的绝缘主面52之上。具体而言，多个高电位端子12沿第二方向Y与多个低电位端子11隔开间隔地形成于绝缘侧壁53A侧的区域，沿第一方向X隔开间隔地排列。

多个高电位端子12在俯视图中分别形成于与对应的变压器21A至21D接近的区域。高电位端子12与变压器21A至21D接近是指在俯视图中高电位端子12及变压器21之间的距离小于低电位端子11及高电位端子12之间的距离。

具体而言，多个高电位端子12在俯视图中以沿着第一方向X与多个变压器21A至21D对置的方式沿着第一方向X隔开间隔地形成。更具体而言，多个高电位端子12在俯视图中以位于高电位线圈23的第二内侧区域67及相邻的高电位线圈23之间的区域的方式沿着第一方向X隔开间隔地形成。由此，多个高电位端子12在俯视图中沿第一方向X与多个变压器21A至21D呈一列地并排排列。

多个高电位端子12包含：第一高电位端子12A、第二高电位端子12B、第三高电位端子12C、第四高电位端子12D、第五高电位端子12E以及第六高电位端子12F。在本实施方式中，多个高电位端子12A至12F各形成有2个。多个高电位端子12A至12F的个数是任意的。

第一高电位端子12A在俯视图中形成于第一变压器21A(高电位线圈23)的第二内侧区域67。第二高电位端子12B在俯视图中形成于第二变压器21B(高电位线圈23)的第二内侧区域67。第三高电位端子12C在俯视图中形成于第三变压器21C(高电位线圈23)的第二内侧区域67。第四高电位端子12D在俯视图中形成于第四变压器21D(高电位线圈23)的第二内侧区域67。第五高电位端子12E在俯视图中形成于第一变压器21A及第二变压器21B之间的区域。第六高电位端子12F在俯视图中形成于第三变压器21C及第四变压器21D之间的区域。

第一高电位端子12A与第一变压器21A(高电位线圈23)的第二内侧末端27电连接。第二高电位端子12B与第二变压器21B(高电位线圈23)的第二内侧末端27电连接。第三高电位端子12C与第三变压器21C(高电位线圈23)的第二内侧末端27电连接。第四高电位端子12D与第四变压器21D(高电位线圈23)的第二内侧末端27电连接。

第五高电位端子12E与第一变压器21A(高电位线圈23)的第二外侧末端28及第二变压器21B(高电位线圈23)的第二外侧末端28电连接。第六高电位端子12F与第三变压器21C(高电位线圈23)的第二外侧末端28及第四变压器21D(高电位线圈23)的第二外侧末端28电连接。

参照图5至图7，半导体装置5包含分别形成在绝缘层51内的第一低电位配线31、第二低电位配线32、第一高电位配线33以及第二高电位配线34。在本实施方式中，形成有多个第一低电位配线31、多个第二低电位配线32、多个第一高电位配线33以及多个第二高电位配线34。

第一低电位配线31及第二低电位配线32将第一变压器21A的低电位线圈22以及第二变压器21B的低电位线圈22固定为相同电位。另外，第一低电位配线31及第二低电位配线32将第三变压器21C的低电位线圈22及第四变压器21D的低电位线圈22固定为相同电位。在本实施方式中，第一低电位配线31及第二低电位配线32将变压器21A至21D的全部的低电位线圈22固定为相同电位。

第一高电位配线33以及第二高电位配线34将第一变压器21A的高电位线圈23及第二变压器21B的高电位线圈23固定为相同电位。另外，第一高电位配线33及第二高电位配线34将第三变压器21C的高电位线圈23及第四变压器21D的高电位线圈23固定为相同电位。在本实施方式中，第一高电位配线33及第二高电位配线34将变压器21A至21D的全部的高电位线圈23固定为相同电位。

多个第一低电位配线31分别与对应的低电位端子11A至11D以及对应的变压器21A至21D(低电位线圈22)的第一内侧末端24电连接。多个第一低电位配线31具有一样的构造。以下，以与第一低电位端子11A及第一变压器21A连接的第一低电位配线31的构造为例进行说明。关于其他的第一低电位配线31的构造的说明，适用与第一变压器21A连接的第一低电位配线31的构造的说明被省略。

第一低电位配线31包含：贯通配线71、低电位连接配线72、引出配线73、第一连接插塞电极74、第二连接插塞电极75、一个或多个(在本实施方式中为多个)焊盘插塞电极76、以及一个或多个(在本实施方式中为多个)基板插塞电极77。

贯通配线71、低电位连接配线72、引出配线73、第一连接插塞电极74、第二连接插塞电极75、焊盘插塞电极76以及基板插塞电极77优选分别由与低电位线圈22等相同的导电材料形成。即，贯通配线71、低电位连接配线72、引出配线73、第一连接插塞电极74、第二连接插塞电极75、焊盘插塞电极76以及基板插塞电极77优选与低电位线圈22等一样，分别包含阻挡层以及主体层。

贯通配线71在绝缘层51中贯通多个层间绝缘层57，呈沿着法线方向Z延伸的柱状延伸。在本实施方式中，贯通配线71在绝缘层51中形成于最下绝缘层55及最上绝缘层56之间的区域。贯通配线71具有最上绝缘层56侧的上端部以及最下绝缘层55侧的下端部。贯通配线71的上端部形成于与高电位线圈23相同的层间绝缘层57，由最上绝缘层56覆盖。贯通配线71的下端部形成于与低电位线圈22相同的层间绝缘层57。

在本实施方式中，贯通配线71包含：第一电极层78、第二电极层79以及多个配线插塞电极80。在贯通配线71中，第一电极层78、第二电极层79以及配线插塞电极80分别由与低电位线圈22等相同的导电材料形成。即，第一电极层78、第二电极层79以及配线插塞电极80与低电位线圈22等一样，分别包含阻挡层以及主体层。

第一电极层78形成贯通配线71的上端部。第二电极层79形成贯通配线71的下端部。第一电极层78形成为岛状，沿法线方向Z与低电位端子11(第一低电位端子11A)对置。第二电极层79形成为岛状，沿法线方向Z与第一电极层78对置。

多个配线插塞电极80分别埋设在位于第一电极层78及第二电极层79之间的区域的多个层间绝缘层57。多个配线插塞电极80以相互电连接的方式从最下绝缘层55朝向最上绝缘层56层叠，且将第一电极层78及第二电极层79电连接。多个配线插塞电极80分别具有小于第一电极层78的平面面积及第二电极层79的平面面积的平面面积。

此外，多个配线插塞电极80的层叠数与多个层间绝缘层57的层叠数一致。在本实施方式中，6个配线插塞电极80埋设在各层间绝缘层57内，但埋设在各层间绝缘层57内的配线插塞电极80的个数是任意的。当然，也可以形成贯通多个层间绝缘层57的一个或多个配线插塞电极80。

低电位连接配线72在与低电位线圈22相同的层间绝缘层57内形成于第一变压器21A(低电位线圈22)的第一内侧区域66。低电位连接配线72形成为岛状，沿法线方向Z与高电位端子12(第一高电位端子12A)对置。低电位连接配线72优选具有超过配线插塞电极80的平面面积的平面面积。低电位连接配线72与低电位线圈22的第一内侧末端24电连接。

引出配线73在层间绝缘层57内形成于半导体芯片41及贯通配线71之间的区域。在本实施方式中，引出配线73形成于从最下绝缘层55起第一层的层间绝缘层57内。引出配线73包含：一侧的第一端部、另一侧的第二端部、以及连接第一端部和第二端部的配线部。引出配线73的第一端部位于半导体芯片41及贯通配线71的下端部之间的区域。引出配线73的第二端部位于半导体芯片41及低电位连接配线72之间的区域。配线部沿着半导体芯片41的第一主面42延伸，在第一端部及第二端部之间的区域呈带状延伸。

第一连接插塞电极74在层间绝缘层57内形成于贯通配线71及引出配线73之间的区域，与贯通配线71及引出配线73的第一端部电连接。第二连接插塞电极75在层间绝缘层57内形成于低电位连接配线72及引出配线73之间的区域，与低电位连接配线72及引出配线73的第二端部电连接。

多个焊盘插塞电极76在最上绝缘层56内形成于低电位端子11(第一低电位端子11A)和贯通配线71之间的区域，分别与低电位端子11和贯通配线71的上端部电连接。多个基板插塞电极77在最下绝缘层55内形成于半导体芯片41及引出配线73之间的区域。在本实施方式中，基板插塞电极77形成于半导体芯片41和引出配线73的第一端部之间的区域，分别与半导体芯片41和引出配线73的第一端部电连接。

参照图6和图7，多个第一高电位配线33分别与对应的高电位端子12A至12D及对应的变压器21A至21D(高电位线圈23)的第二内侧末端27电连接。多个第一高电位配线33分别具有一样的构造。以下，以与第一高电位端子12A及第一变压器21A连接的第一高电位配线33的构造为例进行说明。关于其他第一高电位配线33的构造的说明，适用与第一变压器21A连接的第一高电位配线33的构造的说明被省略。

第一高电位配线33包含高电位连接配线81以及一个或多个(在本实施方式中为多个)焊盘插塞电极82。高电位连接配线81及焊盘插塞电极82优选由与低电位线圈22等相同的导电材料形成。即，高电位连接配线81及焊盘插塞电极82优选与低电位线圈22等一样，包含阻挡层及主体层。

高电位连接配线81在与高电位线圈23相同的层间绝缘层57内形成于高电位线圈23的第二内侧区域67。高电位连接配线81形成为岛状，沿法线方向Z与高电位端子12(第一高电位端子12A)对置。高电位连接配线81与高电位线圈23的第二内侧末端27电连接。高电位连接配线81在俯视图中与低电位连接配线72隔开间隔而形成，未沿法线方向Z与低电位连接配线72对置。由此，低电位连接配线72与高电位连接配线81之间的绝缘距离增加，绝缘层51的绝缘耐压提高。

多个焊盘插塞电极82在最上绝缘层56内形成于高电位端子12(第一高电位端子12A)和高电位连接配线81之间的区域，分别与高电位端子12及高电位连接配线81电连接。多个焊盘插塞电极82在俯视图中分别具有小于高电位连接配线81的平面面积的平面面积。

参照图7，优选低电位端子11与高电位端子12之间的距离D1超过低电位线圈22与高电位线圈23之间的距离D2(D2＜D1)。距离D1优选超过多个层间绝缘层57的总厚度DT(DT＜D1)。距离D2与距离D1之比D2/D1可以为0.01以上且0.1以下。距离D1优选为100μm以上且500μm以下。距离D2可以为1μm以上且50μm以下。距离D2优选为5μm以上且25μm以下。距离D1及距离D2的值是任意的，根据应实现的绝缘耐压而适当调整。

参照图6以及图7，半导体装置5在俯视图中包含以位于变压器21A至21D的周围的方式埋设于绝缘层51内的虚设图案(dummy pattern)85。

虚设图案85由与高电位线圈23及低电位线圈22不同的图案(不连续的图案)形成，虚设图案85独立于变压器21A至21D。即，虚设图案85不作为变压器21A至21D的部件发挥功能。虚设图案85作为屏蔽导体层而形成，该屏蔽导体层在变压器21A至21D中遮蔽低电位线圈22与高电位线圈23之间的电场，抑制针对高电位线圈23的电场集中。在本实施方式中，虚设图案85在每单位面积中以与高电位线圈23的线密度相等的线密度引绕。虚设图案85的线密度与高电位线圈23的线密度相等是指虚设图案85的线密度收敛于高电位线圈23的线密度的±20％的范围内。

绝缘层51的内部的虚设图案85的深度位置是任意的，根据应缓和的电场强度来调整。虚设图案85优选形成于在法线方向Z上相对于低电位线圈22与高电位线圈23接近的区域。此外，在法线方向Z上虚设图案85与高电位线圈23接近，是指在法线方向Z上虚设图案85与高电位线圈23之间的距离小于虚设图案85与低电位线圈22之间的距离。

该情况下，能够适当地抑制针对高电位线圈23的电场集中。在法线方向Z上，虚设图案85与高电位线圈23之间的距离越小，越能够抑制针对高电位线圈23的电场集中。虚设图案85优选形成在与高电位线圈23相同的层间绝缘层57内。该情况下，能够更适当地抑制针对高电位线圈23的电场集中。虚设图案85包含电状态不同的多个虚设图案。虚设图案85也可以包含高电位虚设图案。

绝缘层51的内部的高电位虚设图案86的深度位置是任意的，根据应缓和的电场强度来调整。高电位虚设图案86优选形成于在法线方向Z上相对于低电位线圈22与高电位线圈23接近的区域。在法线方向Z上高电位虚设图案86与高电位线圈23接近是指，在法线方向Z上高电位虚设图案86与高电位线圈23之间的距离小于高电位虚设图案86与低电位线圈22之间的距离。

虚设图案85包含以位于变压器21A至21D的周围的方式在绝缘层51内形成为电悬浮状态的悬浮虚设图案。

在本实施方式中，悬浮虚设图案在俯视图中以局部覆盖高电位线圈23的周围的区域且使其局部地露出的方式呈密集的线状引绕。悬浮虚设图案可以形成为有端状，也可以形成为无端状。

绝缘层51的内部的悬浮虚设图案的深度位置是任意的，根据应缓和的电场强度来调整。

悬浮线的个数是任意的，根据应缓和的电场来调整。悬浮虚设图案也可以由多个悬浮虚设图案构成。

参照图7，半导体装置5包含在器件区域62中形成于半导体芯片41的第一主面42的第二功能器件60。第二功能器件60利用半导体芯片41的第一主面42的表层部和/或半导体芯片41的第一主面42之上的区域而形成，由绝缘层51(最下绝缘层55)覆盖。在图7中，第二功能器件60通过第一主面42的表层部所示的虚线而简化示出。

第二功能器件60经由低电位配线与低电位端子11电连接，经由高电位配线与高电位端子12电连接。低电位配线除了以与第二功能器件60连接的方式引绕至绝缘层51内这一点之外，具有与第一低电位配线31(第二低电位配线32)一样的构造。高电位配线除了以与第二功能器件60连接的方式引绕至绝缘层51内这一点之外，具有与第一高电位配线33(第二高电位配线34)一样的构造。省略第二功能器件60的低电位配线以及高电位配线的具体的说明。

第二功能器件60也可以包含无源器件、半导体整流器件以及半导体开关器件中的至少一个。在无源器件中，第二功能器件60也可以包含选择性地组合无源器件、半导体整流器件以及半导体开关器件中的任意2种以上的器件而成的电路网。电路网也可以形成集成电路的一部分或全部。

无源器件可以包含半导体无源器件。无源器件也可以包含电阻和电容器中的任一方或双方。半导体整流器件也可以包含pn结二极管、PIN二极管、齐纳二极管、肖特基势垒二极管以及快速恢复二极管中的至少一个。半导体开关器件也可以包含BJT[双极结型晶体管]、MISFET[金属绝缘体场效应晶体管]、IGBT[绝缘栅双极结晶体管]以及JFET[结型场效应晶体管]中的至少一个。

参照图5至图7，半导体装置5还包含埋设于绝缘层51内的密封导体61。密封导体61在俯视图中与绝缘侧壁53A至53D隔开间隔地呈壁状埋设于绝缘层51内，将绝缘层51划分为器件区域62和外侧区域63。密封导体61抑制从外侧区域63向器件区域62的水分的进入以及裂纹的形成。

器件区域62是包含以下部分的区域：第一功能器件45(多个变压器21)、第二功能器件60、多个低电位端子11、多个高电位端子12、第一低电位配线31、第二低电位配线32、第一高电位配线33、第二高电位配线34以及虚设图案85。外侧区域63是器件区域62外的区域。

密封导体61与器件区域62电隔离。具体而言，密封导体61与第一功能器件45(多个变压器21)、第二功能器件60、多个低电位端子11、多个高电位端子12、第一低电位配线31、第二低电位配线32、第一高电位配线33、第二高电位配线34以及虚设图案85电隔离。更具体而言，密封导体61被固定为电悬浮状态。密封导体61不形成与器件区域62相连的电流路径。

密封导体61在俯视图中形成为沿着绝缘侧壁53A至53D的带状。在本实施方式中，密封导体61在俯视图中形成为四边环状(具体而言为长方形环状)。由此，密封导体61在俯视图中划分出四边形状(具体而言为长方形状)的器件区域62。另外，密封导体61在俯视图中划分出包围器件区域62的四边环状(具体而言为长方形环状)的外侧区域63。

具体而言，密封导体61具有：绝缘主面52侧的上端部、半导体芯片41侧的下端部、以及在上端部与下端部之间呈壁状延伸的壁部。在本实施方式中，密封导体61的上端部从绝缘主面52向半导体芯片41侧隔开间隔地形成，并位于绝缘层51内。在本实施方式中，密封导体61的上端部被最上绝缘层56覆盖。密封导体61的上端部也可以被一个或多个层间绝缘层57覆盖。密封导体61的上端部也可以从最上绝缘层56露出。密封导体61的下端部从半导体芯片41向上端部侧隔开间隔地形成。

这样，在本实施方式中，密封导体61以相对于多个低电位端子11和多个高电位端子12位于半导体芯片41侧的方式埋设于绝缘层51内。另外，密封导体61在绝缘层51内与第一功能器件45(多个变压器21)、第一低电位配线31、第二低电位配线32、第一高电位配线33、第二高电位配线34以及虚设图案85沿与绝缘主面52平行的方向对置。密封导体61也可以在绝缘层51内，沿与绝缘主面52平行的方向与第二功能器件60的一部分对置。

密封导体61包含多个密封插塞导体64以及一个或多个(在本实施方式中为多个)密封通孔导体65。密封通孔导体65的个数是任意的。多个密封插塞导体64中的最上的密封插塞导体64形成密封导体61的上端部。多个密封通孔导体65分别形成密封导体61的下端部。密封插塞导体64及密封通孔导体65优选由与低电位线圈22相同的导电材料形成。即，密封插塞导体64和密封通孔导体65优选与低电位线圈22等一样，包含阻挡层和主体层。

多个密封插塞导体64分别嵌入到多个层间绝缘层57，在俯视图中分别形成为包围器件区域62的四边环状(具体而言为长方形环状)。多个密封插塞导体64以相互连接的方式从最下绝缘层55朝向最上绝缘层56层叠。多个密封插塞导体64的层叠数与多个层间绝缘层57的层叠数一致。当然，也可以形成贯通多个层间绝缘层57的一个或多个密封插塞导体64。

如果由多个密封插塞导体64的集合体形成一个环状的密封导体61，则不需要多个密封插塞导体64全部形成为环状。例如，多个密封插塞导体64的至少一个也可以形成为有端状。另外，多个密封插塞导体64的至少一个也可以被分割成多个有端带状部分。但是，鉴于器件区域62内的水分进入和裂纹形成的风险，优选多个密封插塞导体64形成为无端状(环状)。

多个密封通孔导体65在最下绝缘层55中分别形成于半导体芯片41与密封插塞导体64之间的区域。多个密封通孔导体65与半导体芯片41隔开间隔地形成，并与密封插塞导体64连接。多个密封通孔导体65具有小于密封插塞导体64的平面面积的平面面积。在形成有单一的密封通孔导体65的情况下，单一的密封通孔导体65也可以具有密封插塞导体64的平面面积以上的平面面积。

密封导体61的宽度可以为0.1μm以上且10μm以下。密封导体61的宽度优选为1μm以上且5μm以下。密封导体61的宽度由与密封导体61延伸的方向正交的方向的宽度定义。

参照图7以及图8，半导体装置5还包含介于半导体芯片41以及密封导体61之间，将密封导体61从半导体芯片41电隔离的分离构造130。分离构造130优选包含绝缘体。在本实施方式中，分离构造130由形成于半导体芯片41的第一主面42的场绝缘膜131构成。

场绝缘膜131包含氧化膜(氧化硅膜)及氮化膜(氮化硅膜)中的至少一方。场绝缘膜131优选由作为通过半导体芯片41的第一主面42的氧化而形成的氧化膜的一例的LOCOS(硅局部选择氧化)膜构成。场绝缘膜131的厚度只要能够使半导体芯片41和密封导体61绝缘即可，场绝缘膜131的厚度是任意的。场绝缘膜131的厚度可以为0.1μm以上且5μm以下。

分离构造130形成于半导体芯片41的第一主面42，在俯视图中呈沿着密封导体61的带状延伸。在本实施方式中，分离构造130在俯视图中形成为四边环状(具体而言为长方形环状)。分离构造130具有与密封导体61的下端部(密封通孔导体65)连接的连接部132。连接部132也可以形成密封导体61的下端部(密封通孔导体65)朝向半导体芯片41侧陷入的锚定部。当然，连接部132也可以形成为与分离构造130的主面齐平。

分离构造130包含：器件区域62侧的内端部130A、外侧区域63侧的外端部130B、以及内端部130A与外端部130B之间的主体部130C。内端部130A在俯视图中划分出形成有第二功能器件60的区域(即，器件区域62)。内端部130A也可以与形成于半导体芯片41的第一主面42的绝缘膜(未图示)一体地形成。

外端部130B从半导体芯片41的芯片侧壁44A至44D露出，并且与半导体芯片41的芯片侧壁44A至44D相连。更具体而言，外端部130B形成为与半导体芯片41的芯片侧壁44A至44D齐平。外端部130B在与半导体芯片41的芯片侧壁44A至44D以及绝缘层51的绝缘侧壁53A至53D之间形成齐平的磨削面。当然，在其他实施方式中，外端部130B也可以与芯片侧壁44A至44D隔开间隔地形成于第一主面42内。

主体部130C具有相对于半导体芯片41的第一主面42大致平行地延伸的平坦面。主体部130C具有与密封导体61的下端部(密封通孔导体65)连接的连接部132。连接部132在主体部130C中形成于与内端部130A以及外端部130B隔开间隔的部分。分离构造130除了场绝缘膜131以外，还能够采用各种方式实现。

参照图7，半导体装置5还包含以覆盖密封导体61的方式形成在绝缘层51的绝缘主面52之上的无机绝缘层140。无机绝缘层140也可以称为钝化层。无机绝缘层140从绝缘主面52之上保护绝缘层51及半导体芯片41。

在本实施方式中，无机绝缘层140具有包含第一无机绝缘层141和第二无机绝缘层142的层叠构造。第一无机绝缘层141也可以包含氧化硅。第一无机绝缘层141优选包含无杂质添加的氧化硅即USG(未掺杂的硅玻璃)。第一无机绝缘层141的厚度可以为50nm以上且5000nm以下。第二无机绝缘层142也可以包含氮化硅。第二无机绝缘层142的厚度可以为500nm以上且5000nm以下。通过增大无机绝缘层140的总厚度，能够提高高电位线圈23上的绝缘耐压。

在第一无机绝缘层141由USG构成，第二无机绝缘层142由氮化硅构成的情况下，USG的绝缘击穿电压(V/cm)超过氮化硅的绝缘击穿电压(V/cm)。因此，在使无机绝缘层140变厚的情况下，优选形成比第二无机绝缘层142厚的第一无机绝缘层141。

第一无机绝缘层141也可以包含作为氧化硅的一例的BPSG(硼硅酸盐玻璃)和PSG(磷硅玻璃)中的至少一方。但是，该情况下，在氧化硅内含有杂质(硼或磷)，因此，在提高高电位线圈23上的绝缘耐压方面，特别优选形成由USG构成的第一无机绝缘层141。当然，无机绝缘层140也可以具有由第一无机绝缘层141和第二无机绝缘层142中的任一方构成的单层构造。

无机绝缘层140覆盖密封导体61的整个区域，具有形成于密封导体61外的区域的多个低电位焊盘开口143和多个高电位焊盘开口144。多个低电位焊盘开口143使多个低电位端子11分别露出。多个高电位焊盘开口144使多个高电位端子12分别露出。无机绝缘层140也可以具有搭在低电位端子11的周缘部的重叠部。无机绝缘层140也可以具有搭在高电位端子12的周缘部的重叠部。

半导体装置5还包含形成在无机绝缘层140之上的有机绝缘层145。有机绝缘层145也可以包含感光性树脂。有机绝缘层145也可以包含聚酰亚胺、聚酰胺和聚苯并噁唑中的至少一个。在本实施方式中，有机绝缘层145包含聚酰亚胺。有机绝缘层145的厚度可以为1μm以上且50μm以下。

有机绝缘层145的厚度优选超过无机绝缘层140的总厚度。并且，无机绝缘层140和有机绝缘层145的总厚度优选为大于低电位线圈22和高电位线圈23之间的距离D2。该情况下，无机绝缘层140的总厚度优选为2μm以上且10μm以下。另外，有机绝缘层145的厚度优选为5μm以上且50μm以下。根据这些构造，能够抑制无机绝缘层140以及有机绝缘层145的厚化，同时能够通过无机绝缘层140以及有机绝缘层145的层叠膜适当地提高高电位线圈23上的绝缘耐压。

有机绝缘层145包含覆盖低电位侧的区域的第一部分146和覆盖高电位侧的区域的第二部分147。第一部分146隔着无机绝缘层140覆盖密封导体61。第一部分146在密封导体61外的区域具有使多个低电位端子11(低电位焊盘开口143)分别露出的多个低电位端子开口148。第一部分146也可以具有搭在低电位焊盘开口143的周缘(重叠部)的重叠部。

第二部分147与第一部分146隔开间隔地形成，使无机绝缘层140从第一部分146和第二部分147之间露出。第二部分147具有使多个高电位端子12(高电位焊盘开口144)分别露出的多个高电位端子开口149。第二部分147也可以具有搭在高电位焊盘开口144的周缘(重叠部)的重叠部。

第二部分147一并覆盖变压器21A至21D以及虚设图案85。具体而言，第二部分147一并覆盖多个高电位线圈23、多个高电位端子12、第一高电位虚设图案87、第二高电位虚设图案88以及悬浮虚设图案121。

本发明的实施方式还能够以其他方式实施。在所述的实施方式中，对形成有第一功能器件45以及第二功能器件60的例子进行了说明。但是，也可以采用不具有第一功能器件45而仅具有第二功能器件60的方式。该情况下，也可以去除虚设图案85。根据该构造，对于第二功能器件60，能够获得与在第一实施方式中叙述的效果(除了虚设图案85的效果)一样的效果。

即，在经由低电位端子11以及高电位端子12向第二功能器件60施加了电压的情况下，能够抑制高电位端子12以及密封导体61之间的不期望的导通。另外，在经由低电位端子11以及高电位端子12向第二功能器件60施加了电压的情况下，能够抑制低电位端子11以及密封导体61之间的不期望的导通。

另外，在所述的实施方式中，对形成有第二功能器件60的例子进行了说明。但是，第二功能器件60不是必须的，也可以去除。

另外，在所述的实施方式中，对形成有虚设图案85的例子进行了说明。但是，虚设图案85不是必须的，也可以去除。

另外，在所述的实施方式中，对第一功能器件45由包含多个变压器21的多通道型构成的例子进行了说明。但是，也可以采用由包含单一的变压器21的单通道型构成的第一功能器件45。

＜变压器排列＞

图9是示意性地表示双沟道型的变压器芯片300(相当于先前的半导体装置5)中的变压器排列的一例的俯视图(上视图)。本图的变压器芯片300具有：第一变压器301、第二变压器302、第三变压器303、第四变压器304、第一保护环305、第二保护环306、焊盘a1至a8、焊盘b1至b8、焊盘c1至c4以及焊盘d1至d4。

在变压器芯片300中，在形成第一变压器301的次级侧线圈L1s的一端连接焊盘a1和b1，在次级侧线圈L1s的另一端连接焊盘c1和d1。在形成第二变压器302的次级侧线圈L2s的一端连接焊盘a2和b2，在次级侧线圈L2s的另一端连接焊盘c1和d1。

另外，在形成第三变压器303的次级侧线圈L3s的一端连接焊盘a3和b3，在次级侧线圈L3s的另一端连接焊盘c2和d2。在形成第四变压器304的次级侧线圈L4s的一端连接焊盘a4和b4，在次级侧线圈L4s的另一端连接焊盘c2和d2。

此外，形成第一变压器301的初级侧线圈、形成第二变压器302的初级侧线圈、形成第三变压器303的初级侧线圈、以及形成第四变压器304的初级侧线圈均未明示在图9中。但是，初级侧线圈分别具有基本上与次级侧线圈L1s至L4s一样的结构，以与次级侧线圈L1s至L4s分别对置的形式配置在次级侧线圈L1s至L4s各自的正下方。

即，在形成第一变压器301的初级侧线圈的一端连接焊盘a5和b5，在初级侧线圈的另一端连接焊盘c3和d3。另外，在形成第二变压器302的初级侧线圈的一端连接焊盘a6和b6，在初级侧线圈的另一端连接焊盘c3和d3。

另外，在形成第三变压器303的初级侧线圈的一端连接焊盘a7和b7，在初级侧线圈的另一端连接焊盘c4和d4。另外，在形成第四变压器304的初级侧线圈的一端连接焊盘a8和b8，在初级侧线圈的另一端连接焊盘c4和d4。

但是，关于上述焊盘a5至a8、焊盘b5至b8、焊盘c3和c4、以及焊盘d3和d4，经由未图示的通孔从变压器芯片300的内部引出到表面。

上述多个焊盘中的、焊盘a1至a8分别相当于第一电流供给用焊盘，焊盘b1至b8分别相当于第一电压测定用焊盘。另外，焊盘c1至c4分别相当于第二电流供给用焊盘，焊盘d1至d4分别相当于第二电压测定用焊盘。

因此，如果是本结构例的变压器芯片300，则能够在其不合格品检查时准确地测定各线圈的串联电阻成分。因此，不仅拒绝产生了各线圈的断线的不合格品，对于产生了各线圈的电阻值异常(例如，线圈彼此的中途短路)的不合格品，也能够适当地拒绝该不合格品，进而能够将不合格品的市场流出防患于未然。

此外，关于通过了上述不合格品检查的变压器芯片300，只要将上述多个焊盘用作与初级侧芯片及次级侧芯片(例如先前的控制器芯片210及驱动器芯片220)的连接单元即可。

具体而言，焊盘a1及b1、焊盘a2及b2、焊盘a3及b3、以及焊盘a4及b4分别与次级侧芯片的信号输入端或信号输出端连接即可。另外，焊盘c1及d1、以及焊盘c2及d2分别与次级侧芯片的公共电压施加端子(GND2)连接即可。

另一方面，焊盘a5及b5、焊盘a6及b6、焊盘a7及b7、以及焊盘a8及b8分别与初级侧芯片的信号输入端或信号输出端连接即可。另外，焊盘c3及d3、以及焊盘c4及d4分别与初级侧芯片的公共电压施加端子(GND1)连接即可。

在此，如图9所示，第一变压器301至第四变压器304按各个信号传递方向耦合排列。若结合本图进行叙述，则例如从初级侧芯片向次级侧芯片传递信号的第一变压器301和第二变压器302通过第一保护环305而成为第一对。另外，例如从次级侧芯片向初级侧芯片传递信号的第三变压器303和第四变压器304通过第二保护环306而成为第二对。

进行这样的耦合的理由是，在将分别形成第一变压器301至第四变压器304的初级侧线圈和次级侧线圈以在变压器芯片300的基板上下方向上层叠的形式层叠构成的情况下，在初级侧线圈与次级侧线圈之间确保耐压。但是，关于第一保护环305以及第二保护环306，并不一定是必须的构成要素。

此外，第一保护环305以及第二保护环306分别经由焊盘e1以及e2与接地端子等低阻抗配线连接即可。

另外，在变压器芯片300中，焊盘c1及d1在次级侧线圈L1s与次级侧线圈L2s之间共有。另外，焊盘c2及d2在次级侧线圈L3s与次级侧线圈L4s之间共有。另外，焊盘c3及d3在初级侧线圈L1p与初级侧线圈L2p之间共有。另外，焊盘c4及d4在与对应的各个初级侧线圈之间共有。通过采用这样的结构，能够削减焊盘数，实现变压器芯片300的小型化。

另外，如图9所示，分别形成第一变压器301至第四变压器304的初级侧线圈和次级侧线圈优选在变压器芯片300的俯视图中以成为长方形状(或将角弄圆的轨道状)的方式卷绕。通过设为这样的结构，初级侧线圈和次级侧线圈相互重复的部分的面积变大，能够提高变压器的传递效率。

当然，本图的变压器排列只不过是一例，线圈的个数、形状、配置以及焊盘的配置是任意的。另外，关于到此为止说明的芯片构造以及变压器排列等，能够应用于在半导体芯片上集成化了线圈的全部半导体装置。

<信号传递装置(第一实施方式)>

图10是表示信号传递装置200的第一实施方式的图。第一实施方式的信号传递装置200以之前的图1为基本结构，作为更具体的结构要素，具有第一逻辑器件214、RS触发器215、OR门电路216、第一计时器217、第二计时器218、第二逻辑器件225、驱动器226、第一变压器电路TR1和第二变压器电路TR2。

第一逻辑器件214设置在初级电路***200p中，并且具有根据从装置外部输入的输入脉冲信号IN生成驱动脉冲信号(在该图中，接通信号ON、第一断开信号OFF1和第二断开信号OFF2)的功能。接通信号ON相当于先前的发送脉冲信号S11。另一方面，第一断开信号OFF1和第二断开信号OFF2(＝相当于第一驱动脉冲信号和第二驱动脉冲信号)分别相当于先前的发送脉冲信号S21。

另外，第一逻辑器件214还具备如下功能：根据从RS触发器215输出的反馈脉冲信号OSFB、从第一计时器217输出的第一计时器信号S1、及从第二计时器218输出的第二计时器信号S2，将故障信号FV2及自诊断信号BIST分别输出至装置外部。

此外，第一逻辑器件214还具有根据从装置外部输入的栅极断开能力选择信号SEL来切换驱动器226的栅极断开能力(＝相当于用于使栅极信号VG下降到低电平而使开关元件Q1成为断开状态的驱动能力)的功能。具体地，例如，当栅极断开能力选择信号SEL处于低电平时，第一逻辑器件214通过脉冲驱动第一断开信号OFF1将驱动器226的栅极断开能力设置为第一栅极断开能力(＝对应于第一驱动能力)。另一方面，例如，当栅极断开能力选择信号SEL处于高电平时，第一逻辑器件214通过脉冲驱动第二断开信号OFF2将驱动器226的栅极断开能力设置为高于第一栅极断开能力的第二栅极断开能力(＝对应于第二驱动能力)。

以下，为了知晓上述的第一栅极断开能力以及第二栅极断开能力的强弱关系，有时称为第一栅极断开能力(弱)以及第二栅极断开能力(强)。

RS触发器215设置于初级电路***200p，根据从第二逻辑器件225经由第二变压器电路TR2输入的第一反馈脉冲信号OSFBH以及第二反馈脉冲信号OSFBL，决定向第一逻辑器件214输出的反馈脉冲信号OSFB的逻辑电平。

例如，RS触发器215在输入到置位端(S)的第一反馈脉冲信号OSFBH的脉冲生成定时将反馈脉冲信号OSFB置位为高电平，在输入到复位端(R)的第二反馈脉冲信号OSFBL的脉冲生成定时将反馈脉冲信号OSFB复位为低电平。

OR门电路216设置于初级电路***200p，生成从第二逻辑器件225经由第二变压器电路TR2输入的第一反馈脉冲信号OSFBH和第二反馈脉冲信号OSFBL之间的逻辑“或(OR)”信号S0。逻辑“或(OR)”信号S0在第一反馈脉冲信号OSFBH和第二反馈脉冲信号OSFBL中的至少一方为高电平时成为高电平，在第一反馈脉冲信号OSFBH和第二反馈脉冲信号OSFBL双方为低电平时成为低电平。

第一计时器217设置于初级电路***200p，检测逻辑“或”信号S0是否以规定的周期T(例如T＝10μs、f＝100kHz(＝1/T))被脉冲驱动，并输出第一计时器信号S1。第一计时器信号S1例如在检测到逻辑“或”信号S0的周期性的脉冲驱动时成为高电平，在未检测到逻辑“或”信号S0的周期性的脉冲驱动时成为低电平。

第二计时器218设置在初级电路***200p中，检测在逻辑“或”信号S0中生成的每个周期的脉冲数P1是m次(例如m＝2)还是n次(例如n＝1)，并输出第二计时器信号S2。第二计时器信号S2例如在每个周期的脉冲数P1为m次时为高电平，在每个周期的脉冲数P1为n次时为低电平。

另外，所述第一逻辑器件214、RS触发器215、OR门电路216、第一计时器217及第二计时器218均集成化在控制器芯片210(＝相当于第一芯片)。

第二逻辑器件225设置在次级电路***200s中，并且具有根据经由第一变压器电路TR1从第一逻辑器件214输入的驱动脉冲信号(在该图中，接通信号ON、第一断开信号OFF1和第二断开信号OFF2)来驱动驱动器226，从而确定输出到开关元件Q1(例如，IGBT或FET)的栅极的栅极信号VG的逻辑电平的功能(＝栅极驱动功能)。例如，第二逻辑器件225驱动驱动器226，使得当在接通信号ON中生成脉冲时栅极信号VG变为高电平，并且当在第一断开信号OFF1和第二断开信号OFF2中的一个中生成脉冲时栅极信号VG变为低电平。

第二逻辑器件225还具有根据第一断开信号OFF1和第二断开信号OFF2中的哪一个被脉冲驱动来切换驱动器226的栅极断开能力的功能(＝栅极断开能力切换功能)。具体而言，第二逻辑器件225例如在第一断开信号OFF1被脉冲驱动时将驱动器226的栅极断开能力设为第一栅极断开能力(弱)。另一方面，第二逻辑器件225例如在第二断开信号OFF2被脉冲驱动时将驱动器226的栅极断开能力设为第二栅极断开能力(强)。

另外，第二逻辑器件225还具备如下功能(＝栅极逻辑反馈功能)：在栅极信号VG从低电平切换为高电平的定时，以脉冲数P2(单次或多次)脉冲驱动第一反馈脉冲信号OSFBH，在栅极信号VG从高电平切换为低电平的定时，以脉冲数P2脉冲驱动第二反馈脉冲信号OSFBL。

另外，第二逻辑器件225具备如下功能(＝动作状态反馈功能)：在次级电路***200s(进而驱动器芯片220)为正常状态(UVLO[under voltage locked out：欠压锁定]、TSD[thermal shut down：热关断]、OVP[over voltage protection：过电压保护]、OCP[overcurrent protection：过电流保护]、以及SCP[short circuit protection：短路保护])等各种保护动作未启动的状态)时，以规定的周期T对第一反馈脉冲信号OSFBH以及第二反馈脉冲信号OSFBL的一方每次脉冲驱动脉冲数P1(m次或者n次)。此外，第二逻辑器件225例如在栅极信号VG为高电平时周期性地脉冲驱动第一反馈脉冲信号OSFBH，在栅极信号VG为低电平时周期性地脉冲驱动第二反馈脉冲信号OSFBL。

进而，第二逻辑器件225具备根据驱动器226的栅极断开能力来切换脉冲数P1的功能(＝栅极断开能力反馈功能)。例如，第二逻辑器件225在驱动器226的栅极断开能力为第一栅极断开能力(弱)时将脉冲数P1设为m次(例如m＝1)，在驱动器226的栅极断开能力为第二栅极断开能力(强)时将脉冲数P1设为n次(例如n＝2)。

驱动器226设置于次级电路***200s，根据来自第二逻辑器件225的控制信号(本图中为上侧栅极信号HG、第一下侧栅极信号LG及第二下侧栅极信号LSG)生成栅极信号VG。参照本图，驱动器226包括上侧驱动晶体管226a(PMOSFET等)、第一下侧驱动晶体管226b和第二下侧驱动晶体管226c(NMOSFET等)。

上侧驱动晶体管226a连接在电源端与上侧输出脉冲信号OUTH的输出端之间，根据上侧栅极信号HG而接通/断开。更具体而言，上侧驱动晶体管226a在上侧栅极信号HG为低电平时成为接通状态，在上侧栅极信号HG为高电平时成为断开状态。上侧输出脉冲信号OUTH的输出端子经由外部电阻器RH连接到开关元件Q1的栅极。

第一下侧驱动晶体管226b连接在第一下侧输出脉冲信号OUTL的输出端与接地端之间，并且根据第一下侧栅极信号LG而接通/断开。更具体地，第一下侧驱动晶体管226b在第一下侧栅极信号LG处于高电平时接通，并且在第一下侧栅极信号LG处于低电平时断开。第一下侧输出脉冲信号OUTL的输出端经由外部电阻器RL连接到开关元件Q1的栅极。

第二下侧驱动晶体管226c连接在第二下侧输出脉冲信号OUTLS的输出端与接地端之间，根据第二下侧栅极信号LSG而接通/断开。更具体而言，第二下侧驱动晶体管226c在第二下侧栅极信号LSG为高电平时成为接通状态，在第二下侧栅极信号LSG为低电平时成为断开状态。另外，第二下侧输出脉冲信号OUTLS的输出端经由外置的电阻RLS与开关元件Q1的栅极连接。

例如，在使开关元件Q1成为接通状态时，上侧驱动晶体管226a成为接通状态，第一下侧驱动晶体管226b以及第二下侧驱动晶体管226c双方成为断开状态。其结果，栅极信号VG上升为高电平，因此开关元件Q1成为接通状态。

另一方面，在使开关元件Q1成为断开状态时，上侧驱动晶体管226a成为断开状态，第一下侧驱动晶体管226b以及第二下侧驱动晶体管226c中的至少一方成为接通状态。其结果，栅极信号VG下降为低电平，因此开关元件Q1成为断开状态。

例如，当栅极断开能力选择信号SEL处于低电平时，作为输入脉冲信号IN下降到低电平的结果，在第一断开信号OFF1(＝对应于第一驱动脉冲信号)被脉冲驱动的情况下，第二逻辑器件225仅使第一下侧驱动晶体管226b接通，并且将第二下侧驱动晶体管226c保持在断开状态。因此，仅经由电阻RL的第一放电路径导通。这样的状态相当于驱动器226的栅极断开能力被设为第一栅极断开能力(弱)的状态。

另一方面，当栅极断开能力选择信号SEL处于高电平时，作为输入脉冲信号IN下降到低电平的结果，在第二断开信号OFF2(＝对应于第二驱动脉冲信号)被脉冲驱动的情况下，第二逻辑器件225使第一下侧驱动晶体管226b和第二下侧驱动晶体管226c都接通。因此，经由电阻RL的第一放电路径和经由电阻RLS的第二放电路径双方导通。这样的状态相当于驱动器226的栅极断开能力为第二栅极断开能力(强)的状态。

注意，上述第二逻辑器件225和驱动器226被集成在驱动器芯片220(＝对应于第二芯片)中。

第一变压器电路TR1包括变压器231～233，将初级电路***200p与次级电路***200s之间绝缘，并且将从第一逻辑器件214输出的驱动脉冲信号(接通信号ON、第一断开信号OFF1以及第二断开信号OFF2)传递到第二逻辑器件225。

变压器231将从第一逻辑器件214输入到初级侧线圈231p的接通信号ON从次级侧线圈231s输出到第二逻辑器件225。另一方面，变压器232将从第一逻辑器件214输入到初级侧线圈232p的第一断开信号OFF1从次级侧线圈232s输出到第二逻辑器件225。变压器233将从第一逻辑器件214输入到初级侧线圈233p的第二断开信号OFF2从次级侧线圈233s输出到第二逻辑器件225。

第二变压器电路TR2包括变压器234以及235，将初级电路***200p与次级电路***200s之间绝缘，并且将从第二逻辑器件225输出的第一反馈脉冲信号OSFBH以及第二反馈脉冲信号OSFBL传递到第一逻辑器件214(更准确地说是RS触发器215)。

变压器234将从第二逻辑器件225输入到次级侧线圈234s的第一反馈脉冲信号OSFBH从初级侧线圈234p输出到第一逻辑器件214(更准确地说是RS触发器215的置位端(S))。另一方面，变压器235将从第二逻辑器件225输入到次级侧线圈235s的第二反馈脉冲信号OSFBL从初级侧线圈235p输出到第一逻辑器件214(更准确地说是RS触发器215的复位端(R))。

另外，上述的第一变压器电路TR1以及第二变压器电路TR2均被集成化在变压器芯片230(＝相当于第三芯片)。变压器芯片230可以是单一的芯片，也可以是多个芯片组。例如，可以将变压器231和232集成在两个通道的第一变压器芯片中，可以将变压器233集成在一个通道的第二变压器芯片中，并且可以将变压器234和235集成在两个通道的第三变压器芯片中。

另外，第一实施方式的信号传递装置200能够与由栅极信号VG驱动的开关元件Q1(在本图中为IGBT)一起装入各种电子设备(电源装置或电动机驱动装置等)。

<反馈动作(第一例)>

图11是表示由第一实施方式的信号传递装置200进行的反馈动作的第一例(＝为了与后面出现的第二例(图12)进行对比，假设第二逻辑器件225不具备栅极断开能力反馈功能的情况下的动作例)的图，从上起依次描绘了栅极断开能力选择信号SEL、上侧栅极信号HG、第一下侧栅极信号LG、第二下侧栅极信号LSG、栅极信号VG、第一反馈脉冲信号OSFBH及第二反馈脉冲信号OSFBL。

时刻t11～t12以及时刻t13～t14分别相当于开关元件Q1的接通期间。在使开关元件Q1成为接通状态时，上侧驱动晶体管226a成为接通状态(HG＝L)，第一下侧驱动晶体管226b以及第二下侧驱动晶体管226c双方成为断开状态(LG＝LSG＝L)。其结果，栅极信号VG上升为高电平，因此开关元件Q1成为接通状态。

另一方面，时刻t11以前、时刻t12～t13以及时刻t14以后分别相当于开关元件Q1的断开期间。在使开关元件Q1成为断开状态时，上侧驱动晶体管226a成为断开状态(HG＝H)，第一下侧驱动晶体管226b以及第二下侧驱动晶体管226c中的至少一方成为接通状态(LG＝LSG＝H、或者LG＝H且LSG＝L)。其结果，栅极信号VG上升为低电平，因此开关元件Q1成为断开状态。

此外，在时刻t12(＝本图中的第一次断开定时)，栅极断开能力选择信号SEL成为高电平。因此，在时刻t12～t13的开关元件Q1的断开期间，第一下侧栅极信号LG和第二下侧栅极信号LSG均被设为高电平，因此第一下侧驱动晶体管226b和第二下侧驱动晶体管226c均成为接通状态。其结果是，经由电阻RL的第一放电路径和经由电阻RLS的第二放电路径双方导通，因此驱动器226的栅极断开能力成为第二栅极断开能力(强)。

另一方面，在时刻t14(＝本图中的第二次断开定时)，栅极断开能力选择信号SEL成为低电平。因此，在时刻t14以后的开关元件Q1的断开期间，仅第一下侧栅极信号LG被设为高电平，第二下侧栅极信号LSG被维持为低电平，因此仅第一下侧驱动晶体管226b成为接通状态，第二下侧驱动晶体管226c保持断开状态。其结果是，仅经由电阻RL的第一放电路径导通，因此驱动器226的栅极断开能力成为第一栅极断开能力(弱)。

这样，本实施方式的信号传递装置200具备根据栅极断开能力选择信号SEL来任意地切换驱动器226的栅极断开能力的功能(＝栅极断开能力切换功能)。因此，通过根据搭载有信号传递装置200的电子设备的规格来适当地切换驱动器226的栅极断开能力，例如能够避免出现开关元件Q1的断开转变时的集电极电压的过冲(overshoot)。

接下来，对使用了第一反馈脉冲信号OSFBH以及第二反馈脉冲信号OSFBL的反馈功能(特别是门电路逻辑反馈功能和动作状态反馈功能)进行说明。

首先，说明门电路逻辑反馈功能。如时刻t11及t13所示，第二逻辑器件225在栅极信号VG从低电平切换为高电平的定时，以脉冲数P2(例如10MHz且4次)脉冲驱动第一反馈脉冲信号OSFBH。此外，如时刻t12及t14所示，第二逻辑器件225在栅极信号VG从高电平切换为低电平的定时，将第二反馈脉冲信号OSFBL脉冲驱动脉冲数P2。另外，第一反馈脉冲信号OSFBH和第二反馈脉冲信号OSFBL各自的脉冲数P2可以是单次也可以是多次，但从防止噪声叠加引起的误动作的观点来看，优选为多次。

通过这样的第一反馈脉冲信号OSFBH及第二反馈脉冲信号OSFBL各自的脉冲驱动，从RS触发器215向第一逻辑器件214输出的反馈脉冲信号OSFB在栅极信号VG从低电平切换为高电平的定时成为高电平，在栅极信号VG从高电平切换为低电平的定时成为低电平。即，反馈脉冲信号OSFB的逻辑电平与栅极信号VG的逻辑电平等效。

因此，第一逻辑器件214通过比较输入脉冲信号IN和反馈脉冲信号OSFB各自的逻辑电平，能够判定输出到开关元件Q1的栅极的栅极信号VG的逻辑电平是否与期望值一致。此外，在栅极信号VG的逻辑电平与期望值不一致的情况下，例如，通过将故障信号FV2设为高电平(＝检测到异常时的逻辑电平)，向装置外部的微型计算机等通知异常的发生即可。

接着，对动作状态反馈功能进行叙述。如上所述，当次级电路***200s(进而驱动器芯片220)处于正常状态时，第二逻辑器件225以周期T逐个脉冲驱动第一反馈脉冲信号OSFBH和第二反馈脉冲信号OSFBL中的一个。若按照本图进行叙述，则第二逻辑器件225例如在栅极信号VG为高电平时周期性地逐发脉冲驱动第一反馈脉冲信号OSFBH，在栅极信号VG为低电平时周期性地逐发脉冲驱动第二反馈脉冲信号OSFBL。

这样，在次级电路***200s为正常状态，第一反馈脉冲信号OSFBH以及第二反馈脉冲信号OSFBL被周期性地脉冲驱动的情况下，从第一计时器217输出到第一逻辑器件214的第一计时器信号S1成为低电平(＝未检测到异常时的逻辑电平)。另一方面，在次级电路***200s发生异常，第一反馈脉冲信号OSFBH以及第二反馈脉冲信号OSFBL没有被周期性地脉冲驱动的情况下，第一计时器信号S1成为高电平(＝检测到异常时的逻辑电平)。

因此，第一逻辑器件214可以通过监视第一计时器信号S1的逻辑电平来确定次级电路***200s是否处于正常状态。此外，在次级电路***200s不是正常状态的情况下，例如，通过将故障信号FV2设为高电平(＝检测到异常时的逻辑电平)，向装置外部的微型计算机等通知异常的发生即可。

另外，在本图中的反馈动作的第一例中，为了与后述的第二例(图12)进行对比，示出了假定为第二逻辑器件225不具备栅极断开能力反馈功能的情况下的行为。

即，在次级电路***200s为正常状态的情况下，第二逻辑器件225与栅极断开能力选择信号SEL的逻辑电平(进而是驱动器226的栅极断开能力)没有任何关系地，周期性地逐发脉冲驱动第一反馈脉冲信号OSFBH以及第二反馈脉冲信号OSFBL中的一方。

即，在第一反馈脉冲信号OSFBH及第二反馈脉冲信号OSFBL中，不包含与驱动器226的栅极断开能力相关的信息。因此，即使利用第一逻辑器件214监视第一反馈脉冲信号OSFBH及第二反馈脉冲信号OSFBL，也无法获知驱动器226的栅极断开能力。

鉴于上述的课题，以下，对在第二逻辑器件225中具备栅极断开能力反馈功能的情况下的行为进行详述。

<反馈动作(第二例)>

图12是表示第一实施方式的信号传递装置200的反馈动作的第二例(＝第二逻辑器件225具备栅极断开能力反馈功能的情况下的动作例)的图，从上起依次描绘了栅极断开能力选择信号SEL、上侧栅极信号HG、第一下侧栅极信号LG、第二下侧栅极信号LSG、栅极信号VG、第一反馈脉冲信号OSFBH及第二反馈脉冲信号OSFBL。

此外，本图的时刻t21～t24与图11的时刻t11～t14对应，各信号的行为基本上与上述的第一例几乎相同。因此，对于与图11同样的行为，省略重复的说明，以下，重点说明用于使用第一反馈脉冲信号OSFBH以及第二反馈脉冲信号OSFBL来实现栅极断开能力反馈功能的新颖特征。

如上所述，当次级电路***200s处于正常状态时，第二逻辑器件225以预定周期T脉冲驱动第一反馈脉冲信号OSFBH和第二反馈脉冲信号OSFBL中的一个(＝对应于栅极信号VG的逻辑电平的一个)。

此时，第二逻辑器件225根据驱动器226的栅极断开能力，切换第一反馈脉冲信号OSFBH及第二反馈脉冲信号OSFBL所生成的每一周期的脉冲数P1。

若按照本图进行叙述，则如时刻t22～t24所示，在接收到栅极断开能力选择信号SEL为高电平而驱动器226的栅极断开能力被设定为第二栅极断开能力(强)的情况下，第二逻辑器件225将每一周期的脉冲数P1设为n次(例如10MHz下的2次脉冲)。此时，从第二计时器218输出至第一逻辑器件214的第二计时器信号S2成为高电平(＝驱动器226的栅极断开能力被设定为第二栅极断开能力(强)时的逻辑电平)。

另一方面，如时刻t22以前及时刻t24以后所示，在接收到栅极断开能力选择信号SEL为低电平而驱动器226的栅极断开能力被设定为第一栅极断开能力(弱)的情况下，第二逻辑器件225将每一周期的脉冲数P1设为m次(例如1次脉冲)。此时，第二计时器信号S2成为低电平(＝驱动器226的栅极断开能力被设定为第一栅极断开能力(弱)时的逻辑电平)。

因此，第一逻辑器件214例如通过比较栅极断开能力选择信号SEL和第二计时器信号S2各自的逻辑电平，能够判定驱动器226的栅极断开能力是否与期望值一致。此外，在驱动器226的栅极断开能力与期望值不一致的情况下，例如，通过将故障信号FV2设为高电平(＝检测到异常时的逻辑电平)，向装置外部的微型计算机等通知异常的发生即可。

另外，第一逻辑器件214也可以将第二计时器信号S2(即与驱动器226的栅极断开能力相关的信息)输出到装置外部的微型计算机等。在该情况下，优选不另外设置第二计时器信号S2的输出端子，而共享自诊断信号BIST的输出端子(详细后述)。

如上所述，在第一实施方式的信号传递装置200中，第一反馈脉冲信号OSFBH及第二反馈脉冲信号OSFBL兼具3种反馈信息(即与栅极信号VG的逻辑电平相关的信息、与次级电路***200s是否为正常状态相关的信息、及与驱动器226的栅极断开能力相关的信息)。因此，可以在不增加第二变压器电路TR2的尺寸的情况下，从次级电路***200s向初级电路***200p反馈三种类型的信息。

<栅极断开能力反馈功能(总结)>

图13是示出栅极断开能力选择信号SEL和装置各部的状态(经由第一变压器电路TR1传递的驱动脉冲信号、第一下侧输出脉冲信号OUTL、第二下侧输出脉冲信号OUTLS、第一反馈脉冲信号OSFBH、第二反馈脉冲信号OSFBL以及自诊断信号BIST)的图。

如上所述，在当栅极断开能力选择信号SEL处于高电平时将开关元件Q1切换到接通状态的情况下，第二断开信号OFF2被脉冲驱动为经由第一变压器电路TR1传输的驱动脉冲信号。其结果，第一下侧驱动晶体管226b以及第二下侧驱动晶体管226c均成为接通状态。因此，第一下侧输出脉冲信号OUTL和第二下侧输出脉冲信号OUTLS都下降到低电平(GND)，即，驱动器226的栅极断开能力被设置为第二栅极断开能力(强)。此时，第一反馈脉冲信号OSFBH以及第二反馈脉冲信号OSFBL周期性地每次2发地被脉冲驱动，所以第二计时器信号S2成为高电平，接收到该高电平，自诊断信号BIST也成为高电平。

另一方面，在当栅极断开能力选择信号SEL为低电平时将开关元件Q1切换为断开状态的情况下，第一断开信号OFF1被脉冲驱动为经由第一变压器电路TR1传递的驱动脉冲信号。其结果，第一下侧驱动晶体管226b成为接通状态，而第二下侧驱动晶体管226c维持断开状态。因此，第一下侧输出脉冲信号OUTL下降到低电平(GND)，并且第二下侧输出脉冲信号OUTLS具有高阻抗，即，驱动器226的栅极断开能力被设置为第一栅极断开能力(弱)。此时，第一反馈脉冲信号OSFBH以及第二反馈脉冲信号OSFBL周期性地逐发地被脉冲驱动，所以第二计时器信号S2成为低电平，接收到该信号，自诊断信号BIST也成为低电平。

另外，上述的自诊断信号BIST本来是用于将通过信号传递装置200的BIST[built-in self test：内建自测试]操作得到的诊断结果输出到装置外部的微型计算机等的信号。因此，在BIST操作完成后，基本上自诊断信号BIST的输出端子成为不使用状态。因此，可以使用自诊断信号BIST的输出端子共享作为第二计时器信号S2的输出端子。具体而言，在BIST操作完成后，作为自诊断信号BIST而通过输出第二计时器信号S2即可。

根据本结构，无需不必要地增加信号传递装置200的外部端子，就能够将第二计时器信号S2(即与驱动器226的栅极断开能力相关的信息)输出到装置外部的微型计算机等。

<信号传递动作>

图14是示出第一实施方式的信号传递装置200中的信号传递动作的一例的图，从上到下依次描绘了栅极断开能力选择信号SEL、自诊断信号BIST、输入脉冲信号IN、接通信号ON、第一断开信号OFF1、第二断开信号OFF2、第一反馈脉冲信号OSFBH、第二反馈脉冲信号OSFBL、上侧输出脉冲信号OUTH、第一下侧输出脉冲信号OUTL、第二下侧输出脉冲信号OUTLS、栅极信号VG、上侧栅极信号HG、第一下侧栅极信号LG以及第二下侧栅极信号LSG。

在时刻t30，若输入脉冲信号IN上升为高电平，则接通信号ON被脉冲驱动单次或者多次(例如7次脉冲)。结果，上侧输出脉冲信号OUTH变为高电平，并且栅极信号VG变为高电平，因此开关元件Q1接通。另外，此时，第一下侧栅极信号LG和第二下侧栅极信号LSG均为低电平。因此，第一下侧输出脉冲信号OUTL和第二下侧输出脉冲信号OUTLS都处于高阻抗状态，并且等于上侧输出脉冲信号OUTH(＝高电平)。

在时刻t31，当栅极信号VG超过规定的阈值Vth时，第一反馈脉冲信号OSFBH被脉冲驱动多次(例如4次脉冲)。通过该脉冲驱动，从第二逻辑器件225向第一逻辑器件214反馈与栅极信号VG的逻辑电平相关的信息(在此VG＝H)。

另外，在时刻t31～t32，响应于次级电路***200s为正常状态的情况，周期性地脉冲驱动第一反馈脉冲信号OSFBH。通过该周期性的脉冲驱动，从第二逻辑器件225向第一逻辑器件214反馈与次级电路***200s的动作状态有关的信息(在此为正常状态)。

此外，从时刻t30以前起，响应于栅极断开能力选择信号SEL为高电平的情况，从而驱动器226的栅极断开能力被设定为第二栅极断开能力(强)。因此，第一反馈脉冲信号OSFBH根据驱动器226的栅极断开能力而周期性地每2发脉冲进行脉冲驱动。通过这样的脉冲数切换控制，从第二逻辑器件225向第一逻辑器件214反馈与驱动器226的栅极断开能力相关的信息(在此为第二栅极断开能力(强))。

另外，当所述脉冲驱动持续多个周期(例如三个周期)时，第二计时器信号S2(未图示)成为高电平，进而自诊断信号BIST成为高电平(＝第二栅极断开能力(强)时的逻辑电平)。但是，在本图中，由于在时刻t30以前自诊断信号BIST成为高电平，所以自诊断信号BIST的逻辑电平没有变化。

在时刻t32，在栅极断开能力选择信号SEL为低电平的状态下，输入脉冲信号IN下降为低电平。在这种情况下，第一断开信号OFF1被脉冲驱动单次或多次(例如7次脉冲)。其结果，第一下侧栅极信号LG成为高电平，第一下侧输出脉冲信号OUTL成为低电平，栅极信号VG下降到低电平，因此开关元件Q1成为断开状态。另外，此时，上侧栅极信号HG为高电平，第二下侧栅极信号LSG为低电平。因此，上侧输出脉冲信号OUTH和第二下侧输出脉冲信号OUTLS都处于高阻抗状态，以与栅极信号VG相同的行为降低，并且最终变为等于第一下侧输出脉冲信号OUTL(＝低电平)。

在时刻t33，当栅极信号VG低于规定的阈值Vth时，第二反馈脉冲信号OSFBL被脉冲驱动多次(例如4次脉冲)。通过该脉冲驱动，从第二逻辑器件225向第一逻辑器件214反馈与栅极信号VG的逻辑电平相关的信息(在此VG＝L)。

另外，在时刻t33～t34，响应于次级电路***200s为正常状态的情况，周期性地脉冲驱动第二反馈脉冲信号OSFBL。通过该周期性的脉冲驱动，从第二逻辑器件225向第一逻辑器件214反馈与次级电路***200s的动作状态有关的信息(在此为正常状态)。

此外，在时刻t32以后，响应于栅极断开能力选择信号SEL为低电平的情况，驱动器226的栅极断开能力被设定为第一栅极断开能力(弱)。因此，第二反馈脉冲信号OSFBL根据驱动器226的栅极断开能力而周期性地逐个脉冲地进行脉冲驱动。通过这样的脉冲数切换控制，从第二逻辑器件225向第一逻辑器件214反馈与驱动器226的栅极断开能力相关的信息(在此为第一栅极断开能力(弱))。

另外，在时刻t34，当所述脉冲驱动持续多个周期(例如三个周期)时，第二计时器信号S2(未图示)成为低电平，进而自诊断信号BIST成为低电平(＝第一栅极断开能力(弱)时的逻辑电平)。

在时刻t35，当输入脉冲信号IN上升为高电平时，接通信号ON被脉冲驱动单次或多次(例如7次脉冲)。结果，上侧输出脉冲信号OUTH变为高电平，并且栅极信号VG变为高电平，因此开关元件Q1接通。另外，此时，第一下侧栅极信号LG和第二下侧栅极信号LSG均为低电平。因此，第一下侧输出脉冲信号OUTL和第二下侧输出脉冲信号OUTLS都处于高阻抗状态，并且等于上侧输出脉冲信号OUTH(＝高电平)。

在时刻t36，当栅极信号VG超过规定的阈值Vth时，第一反馈脉冲信号OSFBH被脉冲驱动多次(例如4次脉冲)。通过该脉冲驱动，从第二逻辑器件225向第一逻辑器件214反馈与栅极信号VG的逻辑电平相关的信息(在此VG＝H)。

另外，在时刻t36～t37，响应于次级电路***200s为正常状态的情况，周期性地脉冲驱动第一反馈脉冲信号OSFBH。通过该周期性的脉冲驱动，从第二逻辑器件225向第一逻辑器件214反馈与次级电路***200s的动作状态有关的信息(在此为正常状态)。

此外，在之前提及的时刻t32以后，响应于栅极断开能力选择信号SEL为低电平的情况，驱动器226的栅极断开能力被设定为第一栅极断开能力(弱)。因此，第一反馈脉冲信号OSFBH根据驱动器226的栅极断开能力而周期性地逐个脉冲地进行脉冲驱动。通过这样的脉冲数切换控制，从第二逻辑器件225向第一逻辑器件214反馈与驱动器226的栅极断开能力相关的信息(在此为第一栅极断开能力(弱))。

另外，当所述脉冲驱动持续多个周期(例如三个周期)时，第二计时器信号S2(未图示)成为低电平，进而自诊断信号BIST成为低电平(＝第一栅极断开能力(弱)时的逻辑电平)。但是，本图中，在时刻t34的时间点，自诊断信号BIST成为低电平，因此自诊断信号BIST的逻辑电平无变化。

在时刻t37，在栅极断开能力选择信号SEL为高电平的状态下，输入脉冲信号IN下降为低电平。在这种情况下，第二断开信号OFF2被脉冲驱动单次或多次(例如7次)。其结果，第一下侧栅极信号LG和第二下侧栅极信号LSG均被设为高电平，第一下侧输出脉冲信号OUTL和第二下侧输出脉冲信号OUTLS成为低电平，栅极信号VG下降到低电平，因此开关元件Q1成为断开状态。另外，此时，上侧栅极信号HG为高电平。因此，上侧输出脉冲信号OUTH进入高阻抗状态，以与栅极信号VG类似的行为降低，并且最终变为等于第一下侧输出脉冲信号OUTL和第二下侧输出脉冲信号OUTLS(均为低电平)。

在时刻t38，当栅极信号VG低于规定的阈值Vth时，第二反馈脉冲信号OSFBL被脉冲驱动多次(例如4次)。通过该脉冲驱动，从第二逻辑器件225向第一逻辑器件214反馈与栅极信号VG的逻辑电平相关的信息(这里，VG＝L)。

另外，在时刻t38以后，响应于次级电路***200s为正常状态的情况，周期性地脉冲驱动第二反馈脉冲信号OSFBL。通过该周期性的脉冲驱动，从第二逻辑器件225向第一逻辑器件214反馈与次级电路***200s的动作状态有关的信息(在此为正常状态)。

此外，在之前提及的时刻t37以后，响应于栅极断开能力选择信号SEL为高电平的情况，驱动器226的栅极断开能力被设定为第二栅极断开能力(强)。因此，第二反馈脉冲信号OSFBL根据驱动器226的栅极断开能力而周期性地每2发脉冲进行脉冲驱动。通过这样的脉冲数切换控制，从第二逻辑器件225向第一逻辑器件214反馈与驱动器226的栅极断开能力相关的信息(在此为第二栅极断开能力(强))。

此外，在时刻t39，在上述的脉冲驱动持续多个周期(例如3个周期)时，第二计时器信号S2(未图示)成为高电平，进而自诊断信号BIST成为高电平(＝第二栅极断开能力(强)时的逻辑电平)。

接着，着眼于栅极信号VG的下降速度。如上所述，本实施方式的信号传递装置200具备根据栅极断开能力选择信号SEL任意地切换驱动器226的栅极断开能力的功能(＝栅极断开能力切换功能)。

根据本图进行描述，在SEL＝L时，驱动器226的栅极断开能力被设定为第一栅极断开能力(弱)。因此，栅极信号VG的下降变得比较缓慢(例如参照时刻t32)。

另一方面，在SEL＝H时，驱动器226的栅极断开能力被设定为第二栅极断开能力(强)。因此，栅极信号VG的下降变得比较陡峭(例如参照时刻t37)。

通过具备这样的栅极断开能力切换功能，能够根据搭载信号传递装置200的电子设备的规格，适当地切换驱动器226的栅极断开能力。因此，例如能够避免出现开关元件Q1的断开转变时的集电极电压的过冲。

<BIST操作>

图15是示出第一实施方式的信号传递装置200的BIST操作的第一例(正常时)的图，从上到下依次描绘了栅极断开能力选择信号SEL、自诊断信号BIST、故障信号FV2、输入脉冲信号IN、接通信号ON、第一断开信号OFF1、第二断开信号OFF2、第一反馈脉冲信号OSFBH、第二反馈脉冲信号OSFBL、上侧输出脉冲信号OUTH、第一下侧输出脉冲信号OUTL、第二下侧输出脉冲信号OUTLS、栅极信号VG、上侧栅极信号HG、第一下侧栅极信号LG以及第二下侧栅极信号LSG。

在信号传递装置200启动后，在时刻t41以前，信号传递装置200的各种保护动作(UVLO、OVP、OCP、TSD及SCP等)启动，故障信号FV2成为高电平(＝检测到异常时的逻辑电平)。在该状态下，第一下侧栅极信号LG成为高电平，第一下侧输出脉冲信号OUTL成为低电平，栅极信号VG成为低电平，因此开关元件Q1成为断开状态。另外，此时，上侧栅极信号HG为高电平，第二下侧栅极信号LSG为低电平。因此，上侧输出脉冲信号OUTH和第二下侧输出脉冲信号OUTLS都处于高阻抗状态，并且等于第一下侧输出脉冲信号OUTL(＝低电平)。

在时刻t41，当信号传递装置200的各种保护动作被解除时，故障信号FV2下降到低电平(＝未检测到异常时的逻辑电平)。以此为触发，在信号传递装置200中，在规定的BIST操作期间T11(＝时刻t41～t43，例如300μs)内实施BIST操作。此外，在BIST操作期间T11，自诊断信号BIST被固定为高电平，故障信号FV2被固定为低电平。

例如，在上述BIST操作时段T11中，第一逻辑器件214顺序地脉冲驱动第一断开信号OFF1和第二断开信号OFF2，而不依赖于栅极断开能力选择信号SEL(在该图中固定为高电平)。参照本图，第一逻辑器件214在时刻t41脉冲驱动第二断开信号OFF2，并且在随后的时刻t42脉冲驱动第一断开信号OFF1。

因此，在时刻t41～t42，第一下侧栅极信号LG及第二下侧栅极信号LSG均成为高电平，所以驱动器226的栅极断开能力被设定为第二栅极断开能力(强)。此时，第二反馈脉冲信号OSFBL根据驱动器226的栅极断开能力而周期性地每次2发脉冲地被脉冲驱动。

另一方面，在时刻t42～t43，第一下侧栅极信号LG成为高电平，第二下侧栅极信号LSG成为低电平，所以驱动器226的栅极断开能力被设定为第一栅极断开能力(弱)。此时，第二反馈脉冲信号OSFBL根据驱动器226的栅极断开能力而周期性地逐个脉冲地进行脉冲驱动。

因此，第一逻辑器件214通过监视从第二逻辑器件225输出的第二反馈脉冲信号OSFBL的脉冲数(进而第二计时器信号S2的逻辑电平)，能够自我诊断驱动器226的栅极断开能力是否被正确地切换。根据本图进行描述，在所述BIST操作期间T11中，第二反馈脉冲信号OSFBL的脉冲数从2发切换为1发，因此能够诊断为栅极断开能力切换功能正常地发挥作用。

在时刻t43，第一逻辑器件214使自诊断信号BIST下降至低电平(＝未检测到异常时的逻辑电平)，并且解除故障信号FV2的逻辑电平固定。因此，上述一系列BIST操作完成，并且信号传递装置200转变到正常操作模式。

注意，在BIST操作中，如上所述，优选地可以在脉冲驱动第二断开信号OFF2之后脉冲驱动第一断开信号OFF1。换言之，驱动器226的栅极断开能力可以优选地设定为第二栅极断开能力(强)，之后设定为第一栅极断开能力(弱)。通过以这样的顺序切换BIST操作时的栅极断开能力，在信号传递装置200转变到通常动作之后，不需要特别的控制就能够以第一栅极断开能力(弱)驱动驱动器226。因此，能够更安全地启动信号传递装置200。

另外，如上所述，在BIST操作完成后，自诊断信号BIST的输出端子可以共享为第二计时器信号S2(即与驱动器226的栅极断开能力相关的信息)的输出端子。

在这种情况下，期望即使在信号传递装置200转变到正常操作模式之后，也在预定BIST输出时段T12中保持自诊断信号BIST的逻辑电平(＝BIST操作的诊断结果)。例如，在时刻t43转变到正常操作模式之后，在输入脉冲信号IN在时刻t44上升到高电平并且输入脉冲信号IN在时刻t46下降到低电平之前，可以保持BIST输出时段T12(在该图中BIST＝L)。

根据本图进行描述，在时刻t44，当输入脉冲信号IN上升为高电平时，接通信号ON被脉冲驱动单次或多次(例如7次脉冲)。结果，上侧输出脉冲信号OUTH变为高电平，并且栅极信号VG变为高电平，因此开关元件Q1接通。此时，第一下侧栅极信号LG和第二下侧栅极信号LSG均为低电平。因此，第一下侧输出脉冲信号OUTL和第二下侧输出脉冲信号OUTLS都处于高阻抗状态，并且等于上侧输出脉冲信号OUTH(＝高电平)。

在时刻t45，当栅极信号VG超过规定的阈值Vth时，第一反馈脉冲信号OSFBH被脉冲驱动多次(例如4次脉冲)。通过该脉冲驱动，从第二逻辑器件225向第一逻辑器件214反馈与栅极信号VG的逻辑电平相关的信息(在此VG＝H)。

另外，在时刻t45～t46，响应于次级电路***200s为正常状态的情况，周期性地脉冲驱动第一反馈脉冲信号OSFBH。通过该周期性的脉冲驱动，从第二逻辑器件225向第一逻辑器件214反馈与次级电路***200s的动作状态有关的信息(在此为正常状态)。

另外，在上述BIST操作中第一断开信号OFF1被脉冲驱动以后，驱动器226的栅极断开能力维持为第一栅极断开能力(弱)。因此，第一反馈脉冲信号OSFBH根据驱动器226的栅极断开能力而周期性地逐个脉冲地进行脉冲驱动。通过这样的脉冲数切换控制，从第二逻辑器件225向第一逻辑器件214反馈与驱动器226的栅极断开能力相关的信息(在此为第一栅极断开能力(弱))。

另外，当所述脉冲驱动持续多个周期(例如三个周期)时，第二计时器信号S2(未图示)成为低电平，进而自诊断信号BIST成为低电平(＝第一栅极断开能力(弱)时的逻辑电平)。但是，本图中，在时刻t43之后，自诊断信号BIST成为低电平，因此自诊断信号BIST的逻辑电平无变化。

在时刻t46，在栅极断开能力选择信号SEL为高电平的状态下，输入脉冲信号IN下降为低电平。在这种情况下，第二断开信号OFF2被脉冲驱动单次或多次(例如7次脉冲)。其结果，第一下侧栅极信号LG和第二下侧栅极信号LSG均被设为高电平，第一下侧输出脉冲信号OUTL和第二下侧输出脉冲信号OUTLS成为低电平，栅极信号VG下降到低电平，因此开关元件Q1成为断开状态。另外，此时，上侧栅极信号HG为高电平。因此，上侧输出脉冲信号OUTH变为高阻抗状态，并且变为等于第一下侧输出脉冲信号OUTL和第二下侧输出脉冲信号OUTLS(均为低电平)。

在时刻t47，当栅极信号VG低于规定的阈值Vth时，第二反馈脉冲信号OSFBL被脉冲驱动多次(例如4次脉冲)。通过该脉冲驱动，从第二逻辑器件225向第一逻辑器件214反馈与栅极信号VG的逻辑电平相关的信息(在此VG＝L)。

另外，在时刻t47以后，响应于次级电路***200s为正常状态的情况，周期性地脉冲驱动第二反馈脉冲信号OSFBL。通过该周期性的脉冲驱动，从第二逻辑器件225向第一逻辑器件214反馈与次级电路***200s的动作状态有关的信息(在此为正常状态)。

此外，在之前提及的时刻t46以后，响应于栅极断开能力选择信号SEL为高电平的情况，驱动器226的栅极断开能力被设定为第二栅极断开能力(强)。因此，第二反馈脉冲信号OSFBL根据驱动器226的栅极断开能力而周期性地每次2发脉冲进行脉冲驱动。通过这样的脉冲数切换控制，从第二逻辑器件225向第一逻辑器件214反馈与驱动器226的栅极断开能力相关的信息(在此为第二栅极断开能力(强))。

此外，在时刻t48，在上述的脉冲驱动持续多个周期(例如3个周期)时，第二计时器信号S2(未图示)成为高电平，进而自诊断信号BIST成为高电平(＝第二栅极断开能力(强)时的逻辑电平)。

图16是示出第一实施方式的信号传递装置200的BIST操作的第二例(异常时)的图，与之前提及的图15同样地，从上起依次描绘了栅极断开能力选择信号SEL、自诊断信号BIST、故障信号FV2、输入脉冲信号IN、接通信号ON、第一断开信号OFF1、第二断开信号OFF2、第一反馈脉冲信号OSFBH、第二反馈脉冲信号OSFBL、上侧输出脉冲信号OUTH、第一下侧输出脉冲信号OUTL、第二下侧输出脉冲信号OUTLS、栅极信号VG、上侧栅极信号HG、第一下侧栅极信号LG以及第二下侧栅极信号LSG。

此外，本图的时刻t51～t58与图15的时刻t41～t48对应，各信号的行为基本上与上述的第一例几乎相同。因此，对于与图15相同的特征省略重复的说明，以下，重点说明栅极断开能力切换功能产生异常时的特征(特别参照自诊断信号BIST以及第二下侧栅极信号LSG各自的虚线)。

如上所述，当第二断开信号OFF2被脉冲驱动时，第一下侧栅极信号LG和第二下侧栅极信号LSG两者最初都变为高电平。然而，在信号传递装置200的栅极断开能力切换功能发生故障的情况下，如时刻t51～t52所示，即使脉冲驱动第二断开信号OFF2，第二下侧栅极信号LSG也有可能维持在低电平。

当出现这样的不良情况时，驱动器226的栅极断开能力被固定为第一栅极断开能力(弱)。因此，在BIST操作时段T11(＝时间t51至t53)中，即使第二断开信号OFF2和第一断开信号OFF1被顺序地脉冲驱动，第二反馈脉冲信号OSFBL也总是每次一发脉冲地方式被脉冲驱动。其结果，在第一逻辑器件214中，给出栅极断开能力切换功能未正常工作这一诊断结果。在该情况下，自诊断信号BIST在时刻t53，BIST操作完成后也维持为高电平(＝检测到异常时的逻辑电平)。

如上所述，期望即使在信号传递装置200转变到正常操作模式之后，也在预定的BIST输出时段T12中保持自诊断信号BIST的逻辑电平(＝BIST操作的诊断结果)。例如，在时刻t53转变到正常操作模式之后，在输入脉冲信号IN在时刻t54上升到高电平并且输入脉冲信号IN在时刻t56下降到低电平之前，可以保持BIST输出时段T12(在该图中BIST＝H)。

之后，在时刻t56，在栅极断开能力选择信号SEL为高电平的状态下，输入脉冲信号IN下降为低电平。在这种情况下，由于第二断开信号OFF2被脉冲驱动单次或多次(例如7次脉冲)，所以第一下侧栅极信号LG和第二下侧栅极信号LSG原本都变为高电平。然而，在本图中，由于栅极断开能力切换功能的故障，第二下侧栅极信号LSG被维持为低电平。其结果，驱动器226的栅极断开能力被固定为第一栅极断开能力(弱)，因此成为第二反馈脉冲信号OSFBL以每次一发脉冲地方式被脉冲驱动的状态。

此外，在时刻t58，在上述的脉冲驱动持续多个周期(例如3个周期)时，自诊断信号BIST下降为低电平(＝第一栅极断开能力(弱)时的逻辑电平)。

<信号传递装置(第二实施方式)>

图17是表示信号传递装置200的第二实施方式的图。第二实施方式的信号传递装置200以之前提及的第一实施方式(图10)为基础，对第一变压器电路TR1施加若干变更。

根据本图进行描述，第一变压器电路TR1包含变压器236及237来代替之前出现的变压器233，使初级电路***200p与次级电路***200s之间绝缘，并且将从第一逻辑器件214输出的驱动脉冲信号(第一接通信号ON1、第二接通信号ON2、第一断开信号OFF1及第二断开信号OFF2)传递到第二逻辑器件225。

变压器231将从第一逻辑器件214输入到初级侧线圈231p的第一接通信号ON1从次级侧线圈231s输出到第二逻辑器件225。另一方面，变压器232将从第一逻辑器件214输入到初级侧线圈232p的第一断开信号OFF1从次级侧线圈232s输出到第二逻辑器件225。变压器236将从第一逻辑器件214输入到初级侧线圈236p的第二接通信号ON2从次级侧线圈236s输出到第二逻辑器件225。另一方面，变压器237将从第一逻辑器件214输入到初级侧线圈237p的第二断开信号OFF2从次级侧线圈237s输出到第二逻辑器件225。

在这种情况下，例如，变压器231和232可以集成在两个通道的第一变压器芯片中，并且变压器236和237可以集成在两个通道的第二变压器芯片中。

根据本结构，能够使用多个两个通道的变压器芯片(例如同一批次品)来形成第一变压器电路TR1。因此，可以减小每个变压器芯片的制造变化，并且可以尽可能多地匹配第一断开信号OFF1和第二断开信号OFF2的信号传输特性(信号延迟等)。

此外，关于第一接通信号ON1以及第二接通信号ON2，也可以仅将一方作为先前提及的接通信号ON来使用，不使用另一方。或者，也可以通过将第一接通信号ON1与第二接通信号ON2的逻辑“或”信号用作先前提及的接通信号ON，从而具有冗余性。或者，也可以根据对第一接通信号ON1以及第二接通信号ON2中的哪一个进行脉冲驱动，来切换驱动器226的栅极接通能力。

<总结>

以下，对上述说明的各种实施方式进行总括说明。

例如，本说明书中公开的信号传递装置包括：第一逻辑器件，被配置为设置在初级电路***中；第二逻辑器件，被配置为设置在次级电路***中；驱动器，被配置为设置在次级电路***中以生成栅极信号；第一变压器电路，构成为使所述初级电路***与所述次级电路***之间绝缘，并且将从所述第一逻辑器件输出的驱动脉冲信号传递到所述第二逻辑器件；以及，第二变压器电路，被配置为将从第二逻辑器件输出的反馈脉冲信号传递到第一逻辑器件，所述第二逻辑器件具有：通过根据所述驱动脉冲信号驱动所述驱动器来决定所述栅极信号的逻辑电平的功能；在所述次级电路***为正常状态时以规定的周期以第一脉冲数为单位对所述反馈脉冲信号进行脉冲驱动的功能；以及，根据所述驱动器的驱动能力来切换所述第一脉冲数的功能(第一结构)。

在第一结构的信号传递装置中，也可以构成为，所述反馈脉冲信号包含第一反馈脉冲信号和第二反馈脉冲信号，所述第二逻辑器件在所述栅极信号为第一逻辑电平时对所述第一反馈脉冲信号进行脉冲驱动，在所述栅极信号为第二逻辑电平时对所述第二反馈脉冲信号进行脉冲驱动(第二结构)。

在第二结构的信号传递装置中，也可以构成为，所述第二逻辑器件还具有如下功能：在所述栅极信号切换为所述第一逻辑电平的定时，以第二脉冲数对所述第一反馈脉冲信号进行脉冲驱动，在所述栅极信号切换为所述第二逻辑电平的定时，以所述第二脉冲数对所述第二反馈脉冲信号进行脉冲驱动(第三结构)。

在第一结构至第三结构中的任意一个结构的信号传递装置中，也可以构成为，所述驱动器的驱动能力在选择信号为第三逻辑电平时成为第一驱动能力，在所述选择信号为第四逻辑电平时成为第二驱动能力(第四结构)。

在第四结构的信号传递装置中，也可以构成为，所述驱动脉冲信号包含第一驱动脉冲信号和第二驱动脉冲信号，所述第一逻辑器件在所述选择信号为所述第三逻辑电平时对所述第一驱动脉冲信号进行脉冲驱动，在所述选择信号为所述第四逻辑电平时对所述第二驱动脉冲信号进行脉冲驱动(第五结构)。

在第五结构的信号传递装置中，也可以构成为，所述驱动器包括第一驱动晶体管和第二驱动晶体管，所述第二逻辑器件根据所述第一驱动脉冲信号仅驱动第一驱动晶体管，根据所述第二驱动脉冲信号驱动所述第一驱动晶体管和所述第二驱动晶体管双方(第六结构)。

在第五结构或第六结构的信号传递装置中，也可以设为如下构成：所述第一逻辑器件不依赖于所述选择信号而依次脉冲驱动所述第一驱动脉冲信号及所述第二驱动脉冲信号，且具备基于来自所述第二逻辑器件的所述反馈脉冲信号进行所述驱动器的驱动能力是否被正确切换的自诊断的功能(第七结构)。

第一结构至第七结构中的任意一个结构的信号传递装置也可以构成为，将集成了所述第一逻辑器件的第一芯片、集成了所述第二逻辑器件和所述驱动器的第二芯片、以及集成了所述第一变压器电路和所述第二变压器电路的第三芯片密封在单一的封装中(第八结构)。

另外，本说明书中公开的电子设备构成为包括：开关元件，其构成为由所述栅极信号驱动；以及，第一结构至第八结构中的任一结构的信号传递装置(第九结构)。

在第九结构的电子设备中，也可以构成为，所述开关元件是IGBT或FET(第十结构)。

<其他变形例>

此外，本说明书中公开的各种技术特征除了上述实施方式之外，还能够在不脱离其技术创作的主旨的范围内施加各种变更。例如，双极晶体管与MOS场效应晶体管的相互置换以及各种信号的逻辑电平反转是任意的。即，应该认为上述实施方式在所有方面都是例示的，而不是限制性的，本发明的技术范围由权利要求书的记载规定，应该理解为包含属于与权利要求书等同的意思和范围内的所有变更。

附图标记说明

5半导体装置

11、11A～11F低电位端子

12、12A～12F高电位端子

21、21A～21D变压器(变压器)

22低电位线圈(初级侧线圈)

23高电位线圈(次级侧线圈)

24第一内侧末端

25第一外侧末端

26第一螺旋部

27第二内侧末端

28第二外侧末端

29第二螺旋部

31第一低电位配线

32第二低电位配线

33第一高电位配线

34第二高电位配线

41半导体芯片

42第一主面

43第二主面

44A～44D芯片侧壁

45第一功能器件

51绝缘层

52绝缘主面

53A～53D绝缘侧壁

55最下绝缘层

56最上绝缘层

57层间绝缘层

58第一绝缘层

59第二绝缘层

60第二功能器件

61密封导体

62器件区域

63外侧区域

64密封插塞导体

65密封通路导体

66第一内侧区域

67第二内侧区域

71贯通配线

72低电位连接配线

73引出配线

74第一连接插塞电极

75第二连接插塞电极

76焊盘插塞电极

77基板插塞电极

78第一电极层

79第二电极层

80配线插塞电极

81高电位连接配线

82焊盘插塞电极

85虚设图案

86高电位虚设图案

87第一高电位虚设图案

88第二高电位虚设图案

89第一区域

90第二区域

91第三区域

92第一连接部

93第一图案

94第二图案

95第三图案

96第一外周线

97第二外周线

98第一中间线

99第一连接线

100狭缝

130分离结构

140无机绝缘层

141第一无机绝缘层

142第二无机绝缘层

143低电位焊盘开口

144高电位焊盘开口

145有机绝缘层

146第一部分

147第二部分

148低电位端子开口

149高电位端子开口

200信号传递装置

200p初级电路***

200s次级电路***

210控制器芯片(第一芯片)

211脉冲发送电路(脉冲生成器)

212、213缓冲器

214第一逻辑器件

215RS触发器

216OR门电路

217第一计时器

218第二计时器

220驱动器芯片(第二芯片)

221、222缓冲器

223脉冲接收电路(RS触发器)

224驱动器

225第二逻辑器件

226驱动器

226a上侧驱动晶体管(PMOSFET)

226b第一下侧驱动晶体管(NMOSFET)

226c第二下侧驱动晶体管(NMOSFET)

230变压器芯片(第三芯片)

230a第一配线层(下层)

230b第二配线层(上层)

231、232、233～237 变压器

231p、232p、233p～237p 初级侧线圈

231s、232s、233s～237s 次级侧线圈

300变压器芯片

301第一变压器

302第二变压器

303第三变压器

304第四变压器

305第一保护环

306第二保护环

a1至a8焊盘(相当于第一电流供给用焊盘)

b1至b8焊盘(相当于第一电压测定用焊盘)

c1至c4焊盘(相当于第二电流供给用焊盘)

d1至d4焊盘(相当于第二电压测定用焊盘)

e1、e2 焊盘

L1p、L2p 初级侧线圈

L1s、L2s、L3s、L4s 次级侧线圈

Q1开关元件

RH、RL、RLS电阻

T21、T22、T23、T24、T25、T26外部端子

TR1第一变压器电路

TR2第二变压器电路

X第一方向

X21、X22、X23内部端子

Y第二方向

Y21、Y22、Y23配线

Z 法线方向

Z21、Z22、Z23 通孔。

Claims (10)

1.一种信号传递装置，包括：

第一逻辑器件，用于设置在初级电路***中；

第二逻辑器件，用于设置在次级电路***中；

驱动器，用于设置在所述次级电路***中生成栅极信号；

第一变压器电路，其构成为将从所述第一逻辑器件输出的驱动脉冲信号传递到所述第二逻辑器件，同时使所述初级电路***与所述次级电路***之间绝缘；以及

第二变压器电路，其构成为将所述初级电路***与所述次级电路***之间绝缘，并且将从所述第二逻辑器件输出的反馈脉冲信号传递到所述第一逻辑器件，

其中，所述第二逻辑器件具有：

通过根据所述驱动脉冲信号驱动所述驱动器来决定所述栅极信号的逻辑电平的功能；

当所述次级电路***处于正常状态时，以预定周期以第一脉冲数为单位脉冲驱动反馈脉冲信号的功能；以及

根据驱动器的驱动能力切换所述第一脉冲数的功能。

2.根据权利要求1所述的信号传递装置，其中，所述反馈脉冲信号包括第一反馈脉冲信号和第二反馈脉冲信号，

所述第二逻辑器件在所述栅极信号为第一逻辑电平时对所述第一反馈脉冲信号进行脉冲驱动，在所述栅极信号为第二逻辑电平时对所述第二反馈脉冲信号进行脉冲驱动。

3.根据权利要求2所述的信号传递装置，其中，所述第二逻辑器件还具有如下功能：在所述栅极信号切换为所述第一逻辑电平的定时，以第二脉冲数对所述第一反馈脉冲信号进行脉冲驱动，并且，在所述栅极信号切换为所述第二逻辑电平的定时，以所述第二脉冲数对所述第二反馈脉冲信号进行脉冲驱动。

4.根据权利要求1至3中任一项所述的信号传递装置，其中，所述驱动器的驱动能力在选择信号为第三逻辑电平时成为第一驱动能力，并且在所述选择信号为第四逻辑电平时成为第二驱动能力。

5.根据权利要求4所述的信号传递装置，其中，所述驱动脉冲信号包括第一驱动脉冲信号和第二驱动脉冲信号，所述第一逻辑器件在所述选择信号为所述第三逻辑电平时对所述第一驱动脉冲信号进行脉冲驱动，并且在所述选择信号为所述第四逻辑电平时对所述第二驱动脉冲信号进行脉冲驱动。

6.根据权利要求5所述的信号传递装置，其中，所述驱动器包括第一驱动晶体管和第二驱动晶体管，并且所述第二逻辑器件根据所述第一驱动脉冲信号仅驱动所述第一驱动晶体管，并且根据所述第二驱动脉冲信号驱动所述第一驱动晶体管和所述第二驱动晶体管两者。

7.根据权利要求5或6所述的信号传递装置，其中，所述第一逻辑器件具有如下功能：不依赖于所述选择信号而依次脉冲驱动所述第一驱动脉冲信号和所述第二驱动脉冲信号，根据来自所述第二逻辑器件的所述反馈脉冲信号进行所述驱动器的驱动能力是否被正确切换的自诊断。

8.根据权利要求1至7中任一项所述的信号传递装置，其中，集成有所述第一逻辑器件的第一芯片、集成有所述第二逻辑器件和所述驱动器的第二芯片、以及集成有所述第一变压器电路和所述第二变压器电路的第三芯片被密封在单个封装中。

9.一种电子设备，包括：

开关元件，构成为由所述栅极信号驱动；以及

根据权利要求1至8中任一项所述的信号传递装置。

10.根据权利要求9所述的电子设备，其中，所述开关元件是IGBT或FET。