JP7038511B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関する。

従来、システムの上位に設けられる制御回路を構成するＣＰＵ（Central Processing Unit）と、システム内で高電圧により駆動する半導体スイッチング素子等との間には、絶縁回路（Isolator）が配置される。例えば、特許文献１に記載の半導体集積回路は、フォトカプラまたはデジタルアイソレータなどが絶縁回路として用いられ、送信回路と受信回路との絶縁を確保しながら信号伝達が行われる。

特開２０１３－５１５４７号公報

フォトカプラまたはデジタルアイソレータは絶縁部が有機化合物で構成される。Isolator内部の絶縁部に、絶縁耐量以上の電圧が印加されると、絶縁破壊が生じ短絡電流が流れる。その場合、システムの上位に設けられるＣＰＵと高電圧を取り扱うシステム内部との間に絶縁が確保されない状況となる。

本発明は以上のような課題を解決するためになされたものであり、高電圧で駆動する回路とその高電圧よりも低電圧で駆動する回路との間の絶縁信頼性が向上する半導体集積回路の提供を目的とする。

本発明に係る半導体集積回路は、スイッチング素子を含み、低電圧の制御信号によって制御され、低電圧の制御信号よりも高電圧で駆動する第１回路と、第１回路に低電圧の制御信号を出力して、第１回路の駆動を制御するＣＰＵを含む第２回路と、第１回路と第２回路との間を直列に接続する複数のデジタルアイソレータと、を備える。複数のデジタルアイソレータは、配線のみを介してＣＰＵに接続され、第２回路から制御信号を受信して出力する第１デジタルアイソレータと、配線のみを介してスイッチング素子に接続され、第１デジタルアイソレータを介して制御信号を受信して、第１回路に出力する第２デジタルアイソレータと、を含む。第１デジタルアイソレータおよび第２デジタルアイソレータの各々は、制御信号を受信する送信回路と、送信回路から送信される制御信号を受信する受信回路と、送信回路と受信回路との間に設けられる絶縁素子と、を含む。第１デジタルアイソレータおよび第２デジタルアイソレータの各々は、絶縁素子にて送信回路と受信回路とを磁気結合または容量結合させることにより制御信号を第２回路から第１回路に伝達し、かつ、絶縁素子にて送信回路と受信回路との間を絶縁することにより高電圧が第１回路から第２回路に印加されることを防ぐ。

本発明によれば、高電圧で駆動する回路とその高電圧よりも低電圧で駆動する回路との間の絶縁信頼性が向上する半導体集積回路の提供が可能である。

本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白になる。

実施の形態１における半導体集積回路の構成を示す回路図である。 実施の形態２における半導体集積回路の構成を示す回路図である。 実施の形態３における半導体集積回路の構成を示す回路図である。 実施の形態４における半導体集積回路の構成を示す回路図である。 実施の形態５における半導体集積回路の構成を示す回路図である。

＜実施の形態１＞
実施の形態１における半導体集積回路を説明する。図１は、実施の形態１における半導体集積回路の構成を示す回路図である。

半導体集積回路は、第１回路１０、第２回路２０および複数の絶縁回路３０で構成される。

第１回路１０は、スイッチング素子を含み、システム（図示せず）の下位に設けられる。第１回路１０は、第２回路２０から低電圧の制御信号を入力し、その低電圧の制御信号よりも高電圧で駆動する。例えば、スイッチング素子は、低電圧の制御信号の入力に従い、高電圧を出力する。実施の形態１において、スイッチング素子は、高電圧を取り扱うことが可能なパワー半導体デバイスまたは電力半導体デバイスと呼ばれる半導体デバイスである。

第２回路２０は、システムの上位に設けられ、例えばＣＰＵである。第２回路２０は、第１回路１０に低電圧の制御信号を出力して、第１回路１０の駆動を制御する。

各絶縁回路３０は、第１回路１０と第２回路２０との間を直列に接続する。実施の形態１においては、ｎ＝１からｎ＝ＮまでのＮ個の絶縁回路３０が、直列に接続されている（Ｎは１以上の自然数である）。

図１において図示は省略するが、各絶縁回路３０は絶縁素子を含む。

各絶縁回路３０は、絶縁素子にて制御信号を磁気結合または容量結合することにより、制御信号を第２回路２０から第１回路１０に伝達する。また、各絶縁回路３０は、絶縁素子にて第１回路１０と第２回路２０との間を絶縁し、高電圧が第１回路１０から第２回路２０に印加されることを防ぐ。

このような半導体集積回路により、いずれかの絶縁回路の絶縁素子に絶縁破壊が生じた場合でも、その他の絶縁回路によって、第１回路１０と第２回路２０との絶縁は確保される。また、このような半導体集積回路により、高電圧を取り扱うシステムとそれよりも低電圧で駆動するＣＰＵ等との絶縁が確保される。つまり、実施の形態１における半導体集積回路は、高電圧で駆動する第２回路２０とその高電圧よりも低電圧で駆動する第１回路１０との間の絶縁信頼性を向上させる。

＜実施の形態２＞
実施の形態２における半導体集積回路を説明する。なお、実施の形態１と同様の構成および動作については説明を省略する。

図２は、実施の形態２における半導体集積回路の構成を示す回路図である。

第１回路１０と第２回路２０との間を直列に接続する複数の絶縁回路３０のうち、少なくとも１つの絶縁回路３０は磁気結合素子４１を絶縁素子として含む。本実施の形態２においては、２個の絶縁回路３１が第１回路１０と第２回路２０との間を直列に接続している。各絶縁回路３１は、例えば、デジタルアイソレータであり、磁気結合素子４１はトランスである。なお、絶縁回路３１の直列個数は２個に限らず、Ｎ個の絶縁回路３１が直列接続されてもよい。

各絶縁回路３１は、第２回路２０から出力される制御信号を磁気結合素子４１により磁気結合させて第１回路１０に伝達する。

絶縁回路が直列接続された場合、直列個数に応じて信号の伝達遅延が生じ得る。しかし、実施の形態２における半導体集積回路においては、磁気結合素子４１であるトランスの動作周波数が非常に高いため、伝達遅延を抑えることができる。

＜実施の形態３＞
実施の形態３における半導体集積回路を説明する。なお、実施の形態１または２と同様の構成および動作については説明を省略する。

図３は、実施の形態３における半導体集積回路の構成を示す回路図である。

第１回路１０と第２回路２０との間を直列に接続する複数の絶縁回路３０のうち、少なくとも１つの絶縁回路３０は容量結合素子４２を絶縁素子として含む。実施の形態３においては、２個の絶縁回路３２が第１回路１０と第２回路２０との間を直列に接続している。各絶縁回路３２は、例えば、デジタルアイソレータであり、容量結合素子４２はコンデンサである。なお、絶縁回路３２の直列個数は２個に限らず、Ｎ個の絶縁回路３２が直列接続されてもよい。

各絶縁回路３２は、第２回路２０から出力される制御信号を容量結合素子４２により容量結合させて第１回路１０に伝達する。

このような構成を有する半導体集積回路は、容量結合素子４２を構成する容量、例えば絶縁膜厚によって、絶縁耐量を容易にコントロールすることができる。

＜実施の形態４＞
実施の形態４における半導体集積回路を説明する。なお、実施の形態１から３のいずれかと同様の構成および動作については説明を省略する。

図４は、実施の形態４における半導体集積回路の構成を示す回路図である。

第１回路１０と第２回路２０との間を直列に接続する複数の絶縁回路３０のうち、少なくとも１つの絶縁回路３０は磁気結合素子４１を絶縁素子として含み、かつ、少なくとも１つの別の絶縁回路３０は容量結合素子４２を絶縁素子として含む。すなわち、半導体集積回路は、磁気結合素子４１を有する絶縁回路３１と容量結合素子４２を有する絶縁回路３２とが組み合わされた構成を有する。

実施の形態４においては、１個の絶縁回路３１と１個の絶縁回路３２とが第１回路１０と第２回路２０との間を直列に接続している。なお、各絶縁回路３０の直列個数は２個に限らず、Ｎ個の絶縁回路３０が直列接続されてもよい。

絶縁回路３１は、第２回路２０から出力される制御信号を磁気結合素子４１において磁気結合させ、絶縁回路３２は、容量結合素子４２においては容量結合させることにより、制御信号を第１回路１０に伝達する。

以上のような構成により、磁気結合素子４１によって、伝達遅延時間が抑えられる。さらに、磁気結合素子４１であるトランスの送受信方式によって、ＣＭＴＩ（Common Mode Transient Immunity）ノイズ耐量をコントロールすることが容易である。また、容量結合素子４２の絶縁膜厚をコントロールすることによって所望の絶縁耐量を得ることができる。

＜実施の形態５＞
実施の形態５における半導体集積回路を説明する。なお、実施の形態１から４のいずれかと同様の構成および動作については説明を省略する。

図５は、実施の形態５における半導体集積回路の構成を示す回路図である。

第１回路１０は、スイッチング素子１１を含む。スイッチング素子１１は、ＳｉＣを含むトランジスタからなる半導体デバイスであり、高電圧を取り扱うことが可能なパワー半導体デバイスまたは電力半導体デバイスと呼ばれる半導体デバイスである。ここでは、スイッチング素子１１は、ＳｉＣ ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。

第２回路２０は、スイッチング素子１１に制御信号を出力してスイッチング素子１１の駆動を制御することにより、第１回路１０の駆動を制御する。

ＳｉＣ ＭＯＳＦＥＴ等のパワー半導体デバイスは、高速動作が必要な用途または高耐量が必要な用途において、高いパフォーマンスを提供する。デジタルアイソレータなどの高絶縁性と高速性とを兼ね備えた複数の絶縁回路３０を備える実施の形態５の半導体集積回路は、パワー半導体デバイスの駆動を制御する際にも、システムレベルを向上させる事ができる。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。

１０ 第１回路、１１ スイッチング素子、２０ 第２回路、３０ 絶縁回路、３１ 絶縁回路、３２ 絶縁回路、４１ 磁気結合素子、４２ 容量結合素子。

Claims (5)

1. スイッチング素子を含み、低電圧の制御信号によって制御され、前記低電圧の制御信号よりも高電圧で駆動する第１回路と、
   前記第１回路に前記低電圧の制御信号を出力して、前記第１回路の駆動を制御するＣＰＵを含む第２回路と、
   前記第１回路と前記第２回路との間を直列に接続する複数のデジタルアイソレータと、を備え、
   前記複数のデジタルアイソレータは、
   配線のみを介して前記ＣＰＵに接続され、前記第２回路から前記制御信号を受信して出力する第１デジタルアイソレータと、
   配線のみを介して前記スイッチング素子に接続され、前記第１デジタルアイソレータを介して前記制御信号を受信して、前記第１回路に出力する第２デジタルアイソレータと、を含み、
   前記第１デジタルアイソレータおよび前記第２デジタルアイソレータの各々は、
   前記制御信号を受信する送信回路と、
   前記送信回路から送信される前記制御信号を受信する受信回路と、
   前記送信回路と前記受信回路との間に設けられる絶縁素子と、を含み、
   前記絶縁素子にて前記送信回路と前記受信回路とを磁気結合または容量結合させることにより前記制御信号を前記第２回路から前記第１回路に伝達し、かつ、前記絶縁素子にて前記送信回路と前記受信回路との間を絶縁することにより前記高電圧が前記第１回路から前記第２回路に印加されることを防ぐ半導体集積回路。
2. 前記複数のデジタルアイソレータのうち少なくとも１つのデジタルアイソレータは、前記送信回路と前記受信回路とを磁気結合させる磁気結合素子を前記絶縁素子として含む請求項１に記載の半導体集積回路。
3. 前記複数のデジタルアイソレータのうち少なくとも１つのデジタルアイソレータは、前記送信回路と前記受信回路とを容量結合させる容量結合素子を前記絶縁素子として含む請求項１または請求項２に記載の半導体集積回路。
4. 前記複数のデジタルアイソレータのうち少なくとも１つのデジタルアイソレータは、前記送信回路と前記受信回路とを磁気結合させる磁気結合素子を前記絶縁素子として含み、かつ、少なくとも１つの別のデジタルアイソレータは、前記送信回路と前記受信回路とを容量結合させる容量結合素子を前記絶縁素子として含む請求項１から請求項３のいずれか一項に記載の半導体集積回路。
5. 前記第２デジタルアイソレータは、前記スイッチング素子が有するゲート電極に前記制御信号を直接出力し、
   前記スイッチング素子は、ＳｉＣを含むトランジスタからなる半導体デバイスである請求項１から請求項４のいずれか一項に記載の半導体集積回路。

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