JP2012090435A - 駆動回路及びこれを備える半導体装置 - Google Patents

Abstract

【課題】簡易な構成でスイッチング素子の負バイアス駆動を行う駆動回路及び当該駆動回路を備えた半導体装置の提供を目的とする。
【解決手段】本発明の駆動回路は、ＩＣチップに搭載され、半導体スイッチング素子４ａを駆動する駆動回路であって、前記ＩＣチップ外部の単一電源から供給される第１の電圧Ｖ１を受け、第１の電圧Ｖ１から第２の電圧Ｖ２を生成して、これを半導体スイッチング素子４ａの基準端子に印加する電源回路８と、前記ＩＣチップ外部からの入力信号に応じて、半導体スイッチング素子４ａの制御端子に第１の電圧Ｖ１を印加／非印加することにより半導体スイッチング素子４ａを駆動する駆動部とを備える。
【選択図】図１

Description

本発明は、駆動回路及びこれを備える半導体装置に関し、特に電力半導体スイッチング素子に負バイアスを印加する技術に関する。

産業用機械・電鉄・自動車・ＯＡ・家電製品などの電力制御やモータ制御に、ＩＧＢＴなどの複数の半導体スイッチング素子とこれを駆動・制御する制御回路などを１パッケージに搭載した電力半導体モジュール、いわゆるＩＰＭ（Intelligent Power Module）が使用されている。

通常、電力用途で用いられる半導体スイッチング素子（ＩＧＢＴ，ＭＯＳＦＥＴ）は閾値が正の値を持つエンハンスメント型の素子が用いられる。このため原理的には、スイッチング素子をオフ状態にするために制御端子に負バイアスを印加する必要はなく、ゲート電圧を閾値以下（一般的には０V）にするだけでオフ状態にすることができる。

しかし過渡現象（ダイナミック動作）としては上記０Ｖバイアスでは不都合が発生することがある。すなわち、オフ時のスイッチング動作に伴って主端子間電圧（コレクタ―エミッタ間電圧）が急激に上昇する。このとき、コレクタ―ゲート間の帰還容量を介してゲートに電荷が充電されるのでゲート電圧が上昇し、オフ状態のスイッチング素子が誤点弧してしまうことがある。

また、閾値は負の温度係数を有するので高温動作時には閾値が低下し、上記問題点がより顕著に現れる。

このような問題に対処するためには、スイッチング素子をオフさせる際にゲート〜エミッタ間に負バイアスを印加することで、ゲート電圧が閾値以上に上昇することを防止することが考えられる。

しかしながら、負バイアス印加の為には負電源が必要であり、オン時の正バイアス印加用の正電源と併せて駆動回路に２電源が必要となってしまい、システム全体が大型化するという問題点があった。

そこで、負バイアスを印加することなく上記の問題を解決するために、ＩＰＭにおいてゲート電圧を供給する制御ＩＣとベアチップ状態のＩＧＢＴを近接配置するという手法がある。両者を最短距離で配線することにより配線インピーダンスを極力低下させ、ＩＧＢＴのゲート〜エミッタ間を低インピーダンスで短絡することができる。これにより０Ｖバイアスでもゲート電圧が上昇することはなく、駆動回路に単一電源を用いることができ、システム全体の小型化を実現する。

しかしながら近年、半導体技術の進歩により、従来よりも高温・高電圧の環境下で高速動作する半導体スイッチング素子が開発・実用化されるようになってきたことも相まって、半導体スイッチング素子を上記環境下で確実に動作させることが求められるようになってきた。そのため、上記の近接配置によりインピーダンスを下げる手法では、高温・高電圧の環境下での確実な動作（特に、オフ動作）を維持することが困難になってきている。

そこで、単一電源から負電圧を制御回路側で生成し、これを用いて負バイアス駆動を行う技術が従来から用いられている。例えば特許文献１や非特許文献１には、ツェナー電圧を用いて負電圧を生成し、この負電圧を用いて負バイアス駆動を実現する技術が開示されている。

実開平５−４８５９２号公報

富士電機 ＥＸＢ８４０データシート

特許文献１の図１に示す回路では、分圧した電位を安定するために大容量のバイパスコンデンサ（１５〜２０）が必要であり、バイパスコンデンサにアルミ電解コンデンサを用いた場合には、使用条件による寿命低下が懸念される。

また、高速動作の際に充電時間を短縮するために抵抗３３の値を小さくする必要があるが、抵抗３３を小さくすると、電源トランス１から供給される電源１が起動すると同時に流れるｓｔａｎｄ−ｂｙ電流が増加するため、供給される単一電源の低消費電力化が困難である。

また、非特許文献１でも同様の問題が生じ、さらに、スイッチング素子のゲート電圧に必要な電荷の充放電回路を形成するために、コンデンサを設ける必要があり、この負バイアス駆動のための駆動能力は上述のバイパスコンデンサと同程度必要であるため、大容量のコンデンサが必要となり、寿命の低下が懸念される。

そこで、本発明は上述の問題点に鑑み、簡易な構成でスイッチング素子の負バイアス駆動を行う駆動回路及び当該駆動回路を備えた半導体装置の提供を目的とする。

本発明の駆動回路は、ＩＣチップに搭載され、半導体スイッチング素子を駆動する駆動回路であって、前記ＩＣチップ外部の単一電源から供給される第１の電圧を受け、当該第１の電圧から第２の電圧を生成して、これを前記半導体スイッチング素子の基準端子に印加する電源回路と、前記ＩＣチップ外部からの入力信号に応じて、前記スイッチング素子の制御端子に前記第１の電圧を印加／非印加することにより前記スイッチング素子を駆動する駆動部とを備え、前記電源回路は、前記半導体スイッチング素子の制御端子駆動電流をソース／シンクするバッファアンプを備える。

本発明の駆動回路は、第１の電圧から第２の電圧を生成して、これを半導体スイッチング素子の基準端子に印加する電源回路と、ＩＣチップ外部からの入力信号に応じて、前記半導体スイッチング素子の制御端子に前記第１の電圧を印加／非印加することにより前記半導体スイッチング素子を駆動する駆動部とを備えるので、駆動回路用に正負電源を設けることなく、正負バイアス駆動が可能となる。また、電源回路は、前記半導体スイッチング素子の制御端子駆動電流をソース／シンクするバッファアンプを備えるので、大容量コンデンサが不要となり寿命の低下を避けることが出来る。

実施の形態１の駆動回路を示す回路図である。 実施の形態１の駆動回路を示す回路図である。 実施の形態１の駆動回路を示す回路図である。 実施の形態２の駆動回路を示す回路図である。 実施の形態２の変形例に係る駆動回路を示す回路図である。 実施の形態２の変形例に係る駆動回路を示す回路図である。 実施の形態２の変形例に係る半導体装置を示す回路図である。 実施の形態２の変形例に係る半導体装置を示す回路図である。

（実施の形態１）
＜構成＞
図１は、本実施の形態の半導体スイッチング素子の駆動回路を含む半導体装置の回路図である。本実施の形態の半導体装置において、スイッチング素子４ａには例えばＩＧＢＴが用いられるので、図１ではスイッチング素子４ａをＩＧＢＴ４ａとして説明する。ＩＧＢＴ４ａのエミッタ−コレクタ間には、エミッタ側をアノード側としてリカバリーダイオード５が接続される。ＩＧＢＴ４ａのゲート端子には、ゲート抵抗Ｒｇを介して駆動回路１０が接続される。

駆動回路１０は点線で示すように１つのチップ内に構成され、駆動回路１０の電源はグランド（ＧＮＤ）を基準電位とする正電源（単電源）Ｖ１のみである。外部回路から制御信号を受けるＩ／Ｆ部１の一端は、バイポーラトランジスタ２，３のベース端子に接続される。バイポーラトランジスタ２，３はエミッタ端子同士が接続され、該エミッタ端子は駆動対象であるＩＧＢＴ４ａのゲート端子に接続される。

さらに、駆動回路１０は正電源Ｖ１を分圧する電源回路８を備えている。電源回路８において、抵抗Ｒｂとツェナーダイオード６が正電源Ｖ１の陽極−陰極間に接続され、抵抗Ｒｂとツェナーダイオード６の接続点からバッファアンプ７を介してＩＧＢＴ４ａのエミッタ端子に接続される。

＜動作＞
Ｉ／Ｆ部１は外部回路からの制御信号を受けて、ＩＧＢＴ４ａのゲート駆動を行う。バイポーラトランジスタ２，３はそれぞれＮＰＮ型、ＰＮＰ型であり、Ｉ／Ｆ部１からの入力電流に応じていずれか一方が駆動する。ＩＧＢＴ４ａをオンする場合は、バイポーラトランジスタ２を駆動し、正電源Ｖ１がゲート抵抗Ｒｇを介してＩＧＢＴ４ａのゲート端子に印加される。このときのゲート端子を駆動するオン電流Ｉｇ（ＯＮ）の経路は図２の矢印Ｉｇ（ＯＮ）に示すように、バイポーラトランジスタ２、ゲート抵抗Ｒｇ，ＩＧＢＴ４ａ、バッファアンプ７、電源Ｖ１となる。

ＩＧＢＴ４ａをオフする場合のオフ電流Ｉｇ（ＯＦＦ）の経路も図２の矢印Ｉｇ（ＯＦＦ）に示すとおりであり、バイポーラトランジスタ３、電源Ｖ１，バッファアンプ７の経路でゲート電流を吸出し、ゲート電圧を遮断する。

このように、Ｉ／Ｆ部１及びバイポーラトランジスタ２，３は、半導体スイッチング素子４ａを駆動する駆動部として動作する。

なお、バッファアンプ７の構成は、例えば図３に示すようにベース端子共通のＰＮＰ型とＮＰＮ型のバイポーラトランジスタのエミッタ端子同士を接続したものである。

電源回路８は正電源Ｖ１から供給される第１の電圧Ｖ１から第２の電圧Ｖ２を生成し、ＩＧＢＴ４ａのエミッタ端子に電圧Ｖ２を印加する。ツェナーダイオード６のツェナー電圧はＶ２（Ｖ２＜Ｖ１）であり、（Ｖ１−Ｖ２）の電圧降下が抵抗Ｒｂの両端に発生する。ツェナー電圧Ｖ２はバッファアンプ７を介してＩＧＢＴ４ａのエミッタ端子に印加される。

このように、ＩＧＢＴ４ａのゲート端子にはオン時に電圧Ｖ１，エミッタ端子には負バイアスとして電圧Ｖ２が印加されるので、ゲート−エミッタ間電圧はオン時に（Ｖ１−Ｖ２）、オフ時に（−Ｖ２）となる。こうして、単一電源を用い簡易な構成でスイッチング素子の負バイアス駆動を行う事ができる。

また、本実施の形態の電源回路８は、負バイアス用の基準電圧Ｖ２を生成するだけではなく、バッファアンプ７によりスイッチング素子のオン／オフに必要なゲート駆動能力を備えるため、ＩＧＢＴ４ａのゲート電荷の充放電経路に大容量のコンデンサを用いる必要がない。そのため、高速、大容量品種へ適用する場合でも実装面積やコンデンサ寿命を懸念する必要がない。

また、基準電圧生成のために抵抗Ｒｂで決定されるバイアス電流を抑制することが可能であり、消費電力低減の効果が得られる。

＜効果＞
本実施の形態の駆動回路は、ＩＣチップに搭載され、半導体スイッチング素子４ａを駆動する駆動回路１０であって、前記ＩＣチップ外部の単一電源から供給される第１の電圧Ｖ１を受け、当該第１の電圧Ｖ１から第２の電圧Ｖ２を生成して、これを半導体スイッチング素子４ａの基準端子に印加する電源回路８と、前記ＩＣチップ外部からの入力信号に応じて、半導体スイッチング素子４ａの制御端子に第１の電圧Ｖ１を印加／非印加することにより半導体スイッチング素子４ａを駆動する駆動部とを備えるので、駆動回路用に正負電源を設けることなく、正負バイアス駆動が可能となる。また、電解コンデンサを用いないため、高速、大容量品種へ適用する場合でも実装面積やコンデンサ寿命を懸念する必要がない。また、電源回路８は、半導体スイッチング素子４ａの制御端子駆動電流をソース／シンクするバッファアンプ７を備えるので、大容量コンデンサが不要となり寿命の低下を避けることが出来る。

（実施の形態２）
＜構成＞
図２は、本実施の形態の半導体スイッチング素子の駆動回路を含む半導体装置の回路図である。本実施の形態の半導体装置において、スイッチング素子４ｂにはセンス端子を備えたＩＧＢＴが用いられ、エミッタ−センス端子間にはセンス電流による電圧降下が発生するセンス抵抗が設けられる。

本実施の形態の駆動回路１０は、実施の形態１の構成に加えて、メイン電流を検出する比較器１１を備える。比較器１１の正相入力はＩＧＢＴ４ｂのセンス端子と接続されており、比較器１１はセンス抵抗Ｒｓの電圧降下Ｖｓを閾値Ｖｓｒｅｆと比較することにより、メイン電流が過大であるか否かを検出する。これ以外の構成は実施の形態１と同様であるため、説明を省略する。

＜動作＞
センス端子には、コレクタ−エミッタ電流（メイン電流）に対して任意の比率で電流（センス電流）が流れ、センス電流によりセンス抵抗Ｒｓの両端には検出電圧Ｖｓが発生する。検出電圧Ｖｓは比較器１１で閾値電圧Ｖｓｒｅｆと比較され、Ｖｓ＞Ｖｓｒｅｆである場合に比較器１１から“Ｈ”信号がＩ／Ｆ部１に入力され、Ｉ／Ｆ部１ではメイン電流が過大に流れたと判断してゲートドライブ出力を遮断する。

すなわち、比較器１１及びＩ／Ｆ部１が、センス電流が所定の閾値を超えた場合に半導体スイッチング素子４ｂのゲート端子への電圧印加を停止する過電流検出回路として動作する。過電流検出回路を設けることによって、半導体スイッチング素子４ｂを安全に遮断動作することができる。

図２では、閾値電圧Ｖｓｒｅｆの基準電位をＩＧＢＴ４ｂのエミッタと同電位としている。これにより、負バイアス電位Ｖ２が変動した場合でも、検出電圧Ｖｓと閾値電圧Ｖｓｒｅｆの基準が同電位であるため、変動の影響を除外できるため検出精度が向上し、検出電圧Ｖｓを低く設定できる。そのため、ＩＧＢＴ４ｂのメイン電流とセンス電流の分流比が安定し、検出精度がさらに向上する。

＜変形例１＞
図３は、本実施の形態の変形例１に係る半導体装置の回路図である。図３に示す回路構成は、図２の回路構成において、閾値電圧Ｖｓｒｅｆの基準電位を入力電源Ｖ１のＧＮＤ電位と共通にしたものである。

ＩＧＢＴ４ｂのメイン電流とセンス電流の分流比を安定させるためには、検出電圧Ｖｓを低く抑えることが望ましい。そのため、閾値電圧Ｖｓｒｅｆも低く通常は０．５Ｖ程度に設定されるが、そうするとノイズによる誤動作に対するマージンが少なくなる。そこで、図３のように閾値電圧Ｖｓｒｅｆの基準電位をＧＮＤとすることにより、負バイアス用に生成した電位Ｖ２を検出電圧Ｖｓに加えて閾値電圧Ｖｓｒｅｆと比較するようにする。これにより、検出電圧Ｖｓを低く抑えてメイン電流とセンス電流の分流を安定させた状態で、閾値電圧Ｖｓｒｅｆを増加させ、ノイズによる誤動作に対するマージンを増やすことが出来る。

＜変形例２＞
図４は、本実施の形態の変形例２に係る半導体装置の回路図である。図４に示す回路構成は、図２の比較器１１に代えて、差動増幅器１２により過電流を検出する構成としたものである。

差動増幅器１２は正相入力と負相入力がセンス抵抗Ｒｓの両端に接続され、検出電圧Ｖｓを測定してＩ／Ｆ部１に出力する。Ｉ／Ｆ部１は検出電圧Ｖｓが所定の閾値を超えた場合にメイン電流が過大になったものと判断してゲートドライブを遮断する。

このような構成にすることによって、負バイアス電位Ｖ２の変動による影響を除外できるため精度が向上し、検出電圧Ｖｓを低く設定できる。そのため、ＩＧＢＴ４ｂのメイン電流とセンス電流の分流比が安定し、検出精度がさらに向上する。

＜変形例３＞
図１〜図４では、スイッチング素子４ａ，４ｂを駆動する駆動回路１０を１チップに搭載するものとして説明したが、駆動回路１０と駆動回路１０が駆動する半導体スイッチング素子を１つのＩＣチップに合わせて搭載したＩＰＭとしても良い。図５に、上記変形例２においてＩＰＭとした回路構成を示す。

また、図１〜図５では半導体スイッチング素子４ａ，４ｂとしてＩＧＢＴを用いたが、図６に示すように、ＩＧＢＴの代わりにＭＯＳＦＥＴを用いても良い。また材料はＳｉの他、ＳＩＣやＧａＮなどのワイドバンドギャップ半導体を用いても良い。現在実用化が進められているＳｉＣ製ＭＯＳＦＥＴでは閾値電圧が２．５Ｖと低いため、素子の高速スイッチング操作による電圧変化ｄｖ／ｄｔの増大や外来ノイズによる誤点弧が懸念される。またユニポーラデバイスであるため高周波動作が可能であり、高周波動作によるスイッチング時間の短縮に際して、本発明の駆動回路による負バイアス駆動が有効である。

＜効果＞
本実施の形態の駆動回路において、半導体スイッチング素子４ｂは、メイン電流に対して所定の比率のセンス電流が流れるセンス端子を備え、センス電流が所定の閾値を超えた場合に半導体スイッチング素子４ｂの制御端子への電圧印加を停止する過電流検出回路をさらに備えるので、過電流検出時に半導体スイッチング素子４ｂを安全に遮断することが出来る。

さらに本実施の形態の駆動回路は、センス端子−基準端子間に接続され、センス電流による電圧降下を生じるセンス抵抗Ｒｓをさらに備え、過電流検出回路は、半導体スイッチング素子と基準電位を共通にし、かつセンス端子が正相入力に接続された比較器１１を有するので、負バイアス電位Ｖ２の変動の影響を除外できるため検出精度が向上し、検出電圧Ｖｓを低く設定できる。そのため、ＩＧＢＴ４ｂのメイン電流とセンス電流の分流比が安定し、検出精度がさらに向上する。

あるいは本実施の形態の駆動回路は、半導体スイッチング素子４ｂは、センス端子−基準端子間に接続され、センス電流による電圧降下を生じるセンス抵抗Ｒｓをさらに備え、過電流検出回路は、単一電源Ｖ１と基準電位を共通にし、かつセンス端子が正相入力に接続された比較器１１を有するので、検出電圧Ｖｓを低く抑えてメイン電流とセンス電流の分流を安定させた状態で、閾値電圧Ｖｓｒｅｆを増加させ、ノイズによる誤動作に対するマージンを増やすことが出来る。

また本実施の形態の駆動回路は、センス端子−基準端子間に接続され、センス電流による電圧降下を生じるセンス抵抗Ｒｓをさらに備え、過電流検出手段は、入力端子がセンス抵抗Ｒｓの両端に接続された差動増幅器１２を有するので、負バイアス電位Ｖ２の変動による影響を除外できるため精度が向上し、検出電圧Ｖｓを低く設定できる。そのため、ＩＧＢＴ４ｂのメイン電流とセンス電流の分流比が安定し、検出精度が向上する。

また本実施の形態の半導体装置は、本発明の駆動回路１０が搭載されたＩＣチップに、駆動回路１０が駆動する半導体スイッチング素子４ａ，４ｂを合わせて搭載したことを特徴とするので、簡易な構成でスイッチング素子の負バイアス駆動を行う事ができる。

また、半導体スイッチング素子４ａ、４ｂ、４ｃはワイドバンドギャップ半導体からなるので、素子の高速スイッチング操作による電圧変化ｄｖ／ｄｔの増大や外来ノイズによる誤点弧が懸念されるが、本発明の駆動回路による負バイアス駆動により誤点弧を抑制することが可能である。

１ Ｉ／Ｆ部、２，３ バイポーラトランジスタ、４ａ，４ｂ，４ｃ 半導体スイッチング素子、５ リカバリーダイオード、６ ツェナーダイオード、７ バッファアンプ、８ 電源回路、１０ 駆動回路、１１ 比較器、１２ 差動増幅器、２０ ＩＰＭ、Ｖ１ 入力電源。

Claims (7)

1. ＩＣチップに搭載され、半導体スイッチング素子を駆動する駆動回路であって、
   前記ＩＣチップ外部の単一電源から供給される第１の電圧を受け、当該第１の電圧から第２の電圧を生成して、これを前記半導体スイッチング素子の基準端子に印加する電源回路と、
   前記ＩＣチップ外部からの入力信号に応じて、前記半導体スイッチング素子の制御端子に前記第１の電圧を印加／非印加することにより前記半導体スイッチング素子を駆動する駆動部とを備え、
   前記電源回路は、前記半導体スイッチング素子の制御端子駆動電流をソース／シンクするバッファアンプを備える、駆動回路。
2. 前記半導体スイッチング素子は、メイン電流に対して所定の比率のセンス電流が流れるセンス端子を備え、
   前記センス電流が所定の閾値を超えた場合に前記半導体スイッチング素子の制御端子への電圧印加を停止する過電流検出回路をさらに備える、請求項１に記載の駆動回路。
3. 前記センス端子−前記基準端子間に接続され、前記センス電流による電圧降下を生じるセンス抵抗をさらに備え、
   前記過電流検出回路は、前記半導体スイッチング素子と基準電位を共通にし、かつ前記センス端子が正相入力に接続された比較器を有する、請求項２に記載の駆動回路。
4. 前記センス端子−前記基準端子間に接続され、前記センス電流による電圧降下を生じるセンス抵抗をさらに備え、
   前記過電流検出回路は、前記単一電源と基準電位を共通にし、かつ前記センス端子が正相入力に接続された比較器を有する、請求項２に記載の駆動回路。
5. 前記センス端子−前記基準端子間に接続され、前記センス電流による電圧降下を生じるセンス抵抗をさらに備え、
   前記過電流検出手段は、入力端子が前記センス抵抗の両端に接続された差動増幅器を有する、請求項２に記載の駆動回路。
6. 請求項１〜５のいずれかに記載の駆動回路が搭載された前記ＩＣチップに、
   前記駆動回路が駆動する前記半導体スイッチング素子を合わせて搭載したことを特徴とする、半導体装置。
7. 前記半導体スイッチング素子はワイドバンドギャップ半導体からなる、請求項６に記載の半導体装置。

Images