JP5622500B2 - 半導体装置 - Google Patents

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Description

酸化物半導体を用いた薄膜トランジスタを具備する回路に関する。具体的には論理回路に関する。
液晶表示装置に代表されるように、ガラス基板などの平板に形成される薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒともいう）は、主にアモルファスシリコン、または多結晶シリコンなどの半導体材料を用いて作製される。アモルファスシリコンを用いたＴＦＴは、電界効果移動度が低いものの面積が大きいガラス基板に形成することは比較的容易である。一方、多結晶シリコンを用いたＴＦＴは、電界効果移動度が高いもののレーザアニールなどの結晶化工程が必要であり、面積が大きいガラス基板に形成することは必ずしも容易ではないといった特性を有している。
これに対し、半導体材料として酸化物半導体を用いてＴＦＴを作製し、該ＴＦＴを電子デバイスや光デバイスに応用する技術が注目されている。例えば、半導体材料として酸化亜鉛や、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いてＴＦＴを作製し、画像表示装置のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
酸化物半導体をチャネル形成領域（チャネル領域ともいう）に用いるＴＦＴは、アモルファスシリコンを用いたＴＦＴよりも高い電界効果移動度が得られている。酸化物半導体膜はスパッタリング法などによって３００℃以下の温度で膜形成が可能であり、多結晶シリコンを用いたＴＦＴよりも製造工程が簡単である。
このような酸化物半導体を用いてガラス基板、プラスチック基板などにＴＦＴを形成し、液晶ディスプレイ、エレクトロルミネセンスディスプレイ（ＥＬディスプレイともいう）または電子ペーパなどの表示装置への応用が期待されている。
上記酸化物半導体を用いたＴＦＴを表示装置に応用する場合、例えば画素部を構成するＴＦＴや駆動回路を構成するＴＦＴに適用することができる。なお、表示装置の駆動回路は例えばシフトレジスタ回路、バッファ回路、などにより構成され、さらに、シフトレジスタ回路及びバッファ回路は論理回路により構成される。よって駆動回路を構成する論理回路に、酸化物半導体を用いたＴＦＴを適用することにより、アモルファスシリコンを用いたＴＦＴを適用する場合に比べて、駆動回路を高速に駆動できる。
また、上記論理回路は全て同じ導電型であるＴＦＴにより構成することができる。全て同一の導電型のＴＦＴを用いて論理回路を作製することにより工程を簡略にすることができる。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
しかしながら、従来の酸化物半導体を用いたＴＦＴは、ノーマリーオンであるデプレッション型になりやすいといった傾向があり、また、経時的に閾値電圧がシフトしてしまうといった問題があった。このため、所望の閾値電圧を有するトランジスタ、例えばノーマリーオフであるエンハンスメント型のトランジスタを用いる論理回路に、従来の酸化物半導体を用いたＴＦＴを適用することは困難であった。
上記問題を鑑み、酸化物半導体を用いた薄膜トランジスタにおいて所望の閾値電圧を得ることを課題の一つとする。また、該閾値電圧の経時的な変化を抑制することを課題の一つとする。また、具体的には該薄膜トランジスタを所望の閾値電圧を有するトランジスタを用いて構成される論理回路に適用することを課題の一つとする。
上記目的を達成するために、同一基板上に酸化物半導体層の厚みが異なる薄膜トランジスタを形成し、酸化物半導体層の厚みにより閾値が制御された薄膜トランジスタをもちいて論理回路を構成すればよい。また、脱水化または脱水素化処理が施された後に、酸化物絶縁膜が接して形成された酸化物半導体膜を利用することで、閾値の経時変化が抑制され、論理回路の信頼性を高められる。
すなわち、本発明の一態様は、ソース及びドレインの一方に高電源電位が与えられ、ソース及びドレインの他方にゲートが接続されたデプレッション型トランジスタと、ソース及びドレインの一方が前記デプレッション型トランジスタのゲート電極と接続され、ソース及びドレインの他方に低電源電位が与えられたエンハンスメント型トランジスタを有する。また、デプレッション型トランジスタとエンハンスメント型トランジスタは、ゲート電極と、ゲート電極上にゲート絶縁膜と、ゲート絶縁膜上に酸化物半導体層と、ゲート電極と端部を重畳して酸化物半導体層に接するソース電極及びドレイン電極とを有し、酸化物半導体層に接してチャネル形成領域上に酸化物絶縁膜を有している。またデプレッション型トランジスタが有する酸化物半導体層の厚みが、エンハンスメント型トランジスタが有する酸化物半導体層の厚みよりも厚い。そして、第１の信号がエンハンスメント型トランジスタのゲート電極に入力され、第２の信号がエンハンスメント型トランジスタとデプレッション型トランジスタとの接続箇所の電位に出力される論理回路である。
また、本発明の一態様は、ゲートに第１のクロック信号が入力され、ソース及びドレインの一方に入力信号が入力される第１のトランジスタと、入力端子が前記第１のトランジスタのソース及びドレインの他方に電気的に接続された第１のインバータ回路と、入力端子が前記第１のインバータ回路の出力端子に電気的に接続された第２のインバータ回路と、入力端子が前記第１のインバータ回路の出力端子に電気的に接続され、出力端子から出力信号を出力する第３のインバータ回路と、ゲートに第２のクロック信号が入力され、ソース及びドレインの一方が前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記第２のインバータ回路の出力端子に電気的に接続される第２のトランジスタを有する。そして、第１のインバータ回路及び第２のインバータ回路が上記の論理回路で構成された論理回路である。
また、本発明の一態様は、上記論理回路の酸化物半導体層が、インジウム、ガリウム、及び亜鉛を含む論理回路である。
また、本発明の一態様は、ソース及びドレインの一方に高電源電位が与えられ、ソース及びドレインの他方にゲートが接続されたデプレッション型トランジスタと、ソース及びドレインの一方が前記デプレッション型トランジスタのゲート電極と接続され、ソース及びドレインの他方に低電源電位が与えられたエンハンスメント型トランジスタを有している。また、デプレッション型トランジスタとエンハンスメント型トランジスタは、ゲート電極と、ゲート電極上にゲート絶縁膜と、ゲート電極と端部を重畳してゲート絶縁膜上にソース電極及びドレイン電極とを有している。また、ゲート電極上でソース電極及びドレイン電極の端部を覆う酸化物半導体層と、酸化物半導体層に接してチャネル形成領域上に酸化物絶縁膜を有している。また、デプレッション型トランジスタが有する酸化物半導体層の厚みが、エンハンスメント型トランジスタが有する酸化物半導体層の厚みよりも厚い。そして、第１の信号がエンハンスメント型トランジスタのゲート電極に入力され、第２の信号がエンハンスメント型トランジスタとデプレッション型トランジスタとの接続箇所の電位に出力される論理回路である。
また、本発明の一態様は、ゲートに第１のクロック信号が入力され、ソース及びドレインの一方に入力信号が入力される第１のトランジスタと、入力端子が前記第１のトランジスタのソース及びドレインの他方に電気的に接続された第１のインバータ回路と、入力端子が前記第１のインバータ回路の出力端子に電気的に接続された第２のインバータ回路と、入力端子が前記第１のインバータ回路の出力端子に電気的に接続され、出力端子から出力信号を出力する第３のインバータ回路と、ゲートに第２のクロック信号が入力され、ソース及びドレインの一方が前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記第２のインバータ回路の出力端子に電気的に接続される第２のトランジスタを有する。そして、第１のインバータ回路及び第２のインバータ回路が上記の論理回路で構成された論理回路である。
また、本発明の一態様は、上記論理回路の酸化物半導体層が、インジウム、ガリウム、及び亜鉛を含む論理回路である。
なお、本明細書において、Ａの上にＢが形成されている、あるいは、Ａ上にＢが形成されている、と明示的に記載する場合は、Ａの上にＢが直接接して形成されていることに限定されない。直接接してはいない場合、つまり、ＡとＢと間に別の対象物が介在する場合も含むものとする。ここで、Ａ、Ｂは、対象物（例えば装置、素子、回路、配線、電極、端子、膜、または層など）であるとする。
従って例えば層Ａの上または層Ａ上に層Ｂが形成されていると明示的に記載されている場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、単層でもよいし、複層でもよい。
なお、本明細書中において、ゲート電極に印加されるゲート電圧が０Ｖ、及びソース−ドレイン間に印加される電圧が少なくとも１Ｖの場合に、ドレイン電流が流れていないと見なすことができるトランジスタをノーマリーオフのトランジスタと定義する。また、ゲート電極に印加されるゲート電圧が０Ｖ、及びソース−ドレイン間に印加される電圧が少なくとも１Ｖの場合に、ドレイン電流が流れていると見なすことができるトランジスタをノーマリーオンと定義する。
あるいは、本明細書中において、ｎチャネル型トランジスタにおいて、閾値電圧の値が正であるトランジスタをノーマリーオフのトランジスタと定義し、閾値電圧の値が負であるトランジスタをノーマリーオンのトランジスタと定義する。また、ｐチャネル型トランジスタにおいて、閾値電圧の値が負であるトランジスタをノーマリーオフのトランジスタと定義し、閾値電圧の値が正であるトランジスタをノーマリーオンのトランジスタと定義する。
より具体的には、本明細書中において、ｎチャネル型トランジスタにおいてドレイン電流−ゲート電圧特性を測定し、ドレイン電流が１×１０−１２Ａのときのゲート電圧が正であるトランジスタをノーマリーオフのトランジスタと定義する。また、ｎチャネル型トランジスタにおいて、ドレイン電流−ゲート電圧特性を測定し、ドレイン電流が１×１０−１２Ａのときのゲート電圧が負であるトランジスタをノーマリーオンのトランジスタと定義する。
なお、本明細書中において、発光装置は画像表示デバイス（発光表示装置）、や光源（照明装置含む）を含む。また、発光装置にコネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または発光素子が形成された基板にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て発光装置に含むものとする。
電界効果移動度が高い酸化物半導体を用いて、経時的な閾値電圧の変化が抑制されたエンハンスメント型の薄膜トランジスタを提供することができる。また、該薄膜トランジスタを適用することにより、高速に駆動できる信頼性に優れた論理回路を提供することができる。
実施の形態１における論理回路の回路構成を示す回路図である。 実施の形態１における論理回路の動作を説明するための回路図である。 実施の形態１における論理回路の回路構成を示す回路図である。 実施の形態１における論理回路の動作を説明するための回路図である。 実施の形態１における論理回路の動作を説明するための回路図である。 実施の形態１における論理回路の動作を示すタイミングチャート図である。 実施の形態１における論理回路の回路構成を示す回路図である。 実施の形態１における論理回路の動作を説明するための図である。 実施の形態１における論理回路の構造を示す図である。 実施の形態１における論理回路の構造を示す図である。 実施の形態２における論理回路の回路構成を示す回路図である。 実施の形態２におけるＮＡＮＤ回路の回路構成を示す回路図である。 実施の形態２におけるＮＡＮＤ回路の動作を説明するための回路図である。 実施の形態２における論理回路の動作を示すタイミングチャート図である。 実施の形態４における論理回路の構造を示す図である。 実施の形態３における論理回路の動作を説明するための回路図である。 実施の形態３における論理回路の動作を説明するための回路図である。 実施の形態５における論理回路の作製方法を示す断面図である。 実施の形態６における表示装置の構成を示すブロック図である。 実施の形態６に示す表示装置における駆動回路の構成を示すブロック図である。 実施の形態７における表示装置の画素の回路構成を示す回路図である。 実施の形態７における表示装置の画素の構造を示す図である。 実施の形態７における表示装置の配線端子部の構造を示す図である。 実施の形態８における表示装置の画素の回路構成を示す回路図である。 実施の形態８における表示装置の画素の構造を示す断面図である。 実施の形態８における表示装置の構造を示す上面図及び断面図である。 実施の形態９における電子ペーパの構造を示す断面図である。 実施の形態９における電子ペーパを適用した電子機器を示す図である。 実施の形態１０における表示装置の構造を示す上面図及び断面図である。 実施の形態１１における電子機器を示す図である。 実施の形態１１における電子機器を示す図である。 実施の形態１１における電子機器を示す図である。 実施例１における薄膜トランジスタを説明する図である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、論理回路の一形態について説明する。
まず本実施の形態における論理回路の回路構成について図１を用いて説明する。図１は本実施の形態における論理回路の回路構成を示す回路図である。
図１に示す論理回路は、トランジスタ１０１と、トランジスタ１０２と、を有する組み合わせ論理回路である。
なお、本書類（明細書、特許請求の範囲または図面など）において、トランジスタは、ゲート、ソース、及びドレインの少なくとも３つの端子を有する。
ゲートとは、ゲート電極及びゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいい、例えば表示装置における走査線もゲート配線に含まれる。
ソースとは、ソース領域、ソース電極、及びソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいい、例えば表示装置における信号線がソース電極に電気的に接続される場合にはソース配線に信号線も含まれる。
ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいい、例えば表示装置における信号線がドレイン電極に電気的に接続される場合にはドレイン配線に信号線も含まれる。
また、本書類（明細書、特許請求の範囲または図面など）において、トランジスタのソースとドレインは、トランジスタの構造や動作条件などによって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本書類（明細書、特許請求の範囲または図面など）においては、ソース及びドレインから任意に選択した一方の端子をソース及びドレインの一方と表記し、他方の端子をソース及びドレインの他方と表記する。
トランジスタ１０１は、デプレッション型のトランジスタ（デプレッション型トランジスタともいう）であり、ソース及びドレインの一方が電源線１０３に電気的に接続され、電源線１０３を介してソース及びドレインの一方に高電源電位（Ｖｄｄともいう）が与えられる。また、ゲートと、ソース及びドレインの他方とが電気的に接続（ダイオード接続ともいう）されている。なお、デプレッション型トランジスタとは、Ｎチャネル型トランジスタの場合において閾値電圧が負の値であるトランジスタのことをいう。
トランジスタ１０２は、エンハンスメント型のトランジスタ（エンハンスメント型トランジスタともいう）であり、ソース及びドレインの一方がトランジスタ１０１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が電源線１０４に電気的に接続され、電源線１０４を介してソース及びドレインの一方に低電源電位（Ｖｓｓともいう）が与えられる。低電源電位は、例えば接地電位（ＶＧＮＤともいう）または所定の電位である。なお、エンハンスメント型トランジスタは、Ｎチャネル型トランジスタの場合において閾値電圧が正の値であるトランジスタのことをいう。
高電源電位は低電源電位より相対的に値の高い電位であり、低電源電位は、高電源電位より相対的に値の低い電位である。それぞれの値は回路の仕様などにより適宜設定されるため特に限定されない。例えばＶｄｄ＞Ｖｓｓであっても必ずしも｜Ｖｄｄ｜＞｜Ｖｓｓ｜であるとは限らない。またＶｄｄ＞Ｖｓｓであっても必ずしもＶＧＮＤ≧Ｖｓｓであるとも限らない。
また、トランジスタ１０１及びトランジスタ１０２は互いに同じ導電型のトランジスタを適用することができる。本実施の形態では、一例としてトランジスタ１０１及びトランジスタ１０２がＮチャネル型トランジスタであるとして説明する。
次に図１に示す論理回路の動作について説明する。本実施の形態における論理回路では、第１の信号がトランジスタ１０２のゲートに入力され、トランジスタ１０１とトランジスタ１０２との接続箇所（ノードともいう）、ノード１０５の電位が第２の信号として出力される。具体的な動作について以下に説明する。
本実施の形態における論理回路の動作は、第１の信号がロウ状態であるかハイ状態であるかによって２種類に分けることができる。ロウ状態はハイ状態より相対的に電位が低い状態であり、ハイ状態はロウ状態より相対的に電位が高い状態を表す。それぞれの場合について図２を用いて説明する。図２は本実施の形態における論理回路の動作を示す図である。なお、本実施の形態では、一例としてロウ状態のときが０のデータであり、ハイ状態のときが１のデータであるとして説明するが、これに限定されず、ロウ状態のときが１のデータとし、ハイ状態のときが０のデータとすることもできる。なお、ロウ状態のときの電位をロウ電位（ＶＬともいう）、ハイ状態のときの電位をハイ電位（ＶＨともいう）という。ロウ電位及びハイ電位の値は一定の値に限定されるものではなく、ロウ電位は一定値以下であればよく、またハイ電位は一定値以上であればよい。
図２（Ａ）は第１の信号の電位（Ｖ１ともいう）がハイ状態の場合、すなわちＶ１＝ＶＨの場合における動作を示している。図２（Ａ）に示すように、Ｖ１＝ＶＨの場合、トランジスタ１０２がオン状態になる。トランジスタ１０２がオン状態のときトランジスタ１０２の抵抗値（Ｒ１０２ともいう）がトランジスタ１０１の抵抗値（Ｒ１０１ともいう）より低くなる、すなわちＲ１０２＜Ｒ１０１となるため、ノード１０５の電位（Ｖ１０５ともいう）＝ＶＬとなり、第２の信号の電位（Ｖ２ともいう）＝ＶＬとなる。
また、図２（Ｂ）はＶ１＝ＶＬの場合における動作を示している。図２（Ｂ）に示すように、Ｖ１＝ＶＬの場合トランジスタ１０２がオフ状態になる。トランジスタ１０２がオフ状態のとき、Ｒ１０２＞Ｒ１０１となるため、Ｖ１０５＝ＶＨとなり、Ｖ２＝ＶＨとなる。このとき、トランジスタ１０１の閾値電圧をＶｔｈ１０１とすると、第２の信号の電位であるＶＨの値は、Ｖｄｄ−Ｖｔｈ１０１となる。以上が図１に示す論理回路の動作である。
さらに図１に示す組み合わせ論理回路を用いて順序論理回路を構成することができる。組み合わせ回路を用いた論理回路の回路構成について図３を用いて説明する。図３は本実施の形態における論理回路の回路構成を示す回路図である。
図３に示す論理回路は、トランジスタ１１１と、インバータ１１２１と、インバータ１１２２と、インバータ１１２３と、トランジスタ１１３とを有する。
トランジスタ１１１は、ゲートに第１のクロック信号（ＣＬ１ともいう）が入力され、ソース及びドレインの一方に信号が入力される。ソース及びドレインの一方に入力される信号を入力信号という。
インバータ１１２１は、入力端子がトランジスタ１１１のソース及びドレインの他方に電気的に接続される。
インバータ１１２２は、入力端子がインバータ１１２１の出力端子に電気的に接続される。
インバータ１１２３は、入力端子がインバータ１１２１の出力端子に電気的に接続され、出力端子から第２の信号が出力される。
インバータ１１２１乃至インバータ１１２３には、それぞれ図１に示す論理回路を適用することができる。
トランジスタ１１３は、ゲートに第２のクロック信号（ＣＬ２ともいう）が入力され、ソース及びドレインの一方がトランジスタ１１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方がインバータ１１２２の出力端子に電気的に接続される。
第１のクロック信号及び第２のクロック信号はハイ状態とロウ状態の２つの状態を有し、ハイ状態のときの電位はハイ電位となり、ロウ状態のときの電位は、ロウ電位となる。
また、第１のクロック信号及び第２のクロック信号は、位相が相反の関係であり、例えば所定の期間において、第１のクロック信号がハイ状態のときには、第２のクロック信号はロウ状態であり、第１のクロック信号がロウ状態のときには、第２クロックの信号はハイ状態である。
なお、本実施の形態では、トランジスタ１１１のゲートに第１のクロック信号が入力され、トランジスタ１１３のゲートに第２のクロック信号が入力される場合について説明するが、これに限定されず、トランジスタ１１１のゲートに第２のクロック信号が入力され、トランジスタ１１３のゲートに第１のクロック信号が入力される構成とすることもできる。
次に図３に示す論理回路の動作について図４、図５、及び図６を用いて説明する。図４及び図５は図３に示す論理回路の動作を示す図であり、図６は図３に示す論理回路の動作を示すタイミングチャート図である。
図３に示す論理回路の動作は、主に４つの期間に分けられる。それぞれの期間について以下に説明する。
まず第１の期間では、図６に示すように第１のクロック信号がハイ状態、すなわちＣＬ１＝ＶＨとなり、第２のクロック信号がロウ状態、すなわちＣＬ２＝ＶＬになることにより、図４（Ａ）に示すようにトランジスタ１１１がオン状態になり、トランジスタ１１３がオフ状態になる。さらに入力信号の電位（Ｖｉｎともいう）はハイ電位になる、すなわちＶｉｎ＝ＶＨになる。
このときトランジスタ１１１がオン状態であるため、ノード１１４の電位（Ｖ１１４ともいう）＝ＶＨになる。さらにノード１１４の電位がインバータ１１２１の入力端子に与えられるため、インバータ１１２１からＶＬの信号が出力され、ノード１１５の電位（Ｖ１１５ともいう）＝ＶＬになる。さらにノード１１５の電位がインバータ１１２２の入力端子に与えられるため、インバータ１１２２からＶＨの信号が出力されるが、トランジスタ１１３がオフ状態のため、ノード１１４にはインバータ１１２２の出力信号の電位は与えられない。また、ノード１１５の電位はインバータ１１２３の入力端子にも与えられるため、図４（Ａ）に示すようにインバータ１１２３からＶＨの信号が出力される。以上が第１の期間における動作である。
次に第２の期間では、図６に示すようにＣＬ１＝ＶＬになり、ＣＬ２＝ＶＨになることにより、図４（Ｂ）に示すようにトランジスタ１１１がオフ状態になり、トランジスタ１１３がオン状態になる。さらにＶｉｎ＝ＶＬになる。
このときトランジスタ１１１がオフ状態であるため、Ｖｉｎ＝ＶＬであってもＶ１１４＝ＶＨのまま維持される。さらにノード１１４の電位がインバータ１１２１の入力端子に与えられるため、インバータ１１２１からＶＬの信号が出力され、Ｖ１１５＝ＶＬに維持される。さらにノード１１５の電位がインバータ１１２２の入力端子に与えられ、インバータ１１２２からＶＨの信号が出力され、さらにトランジスタ１１３がオン状態のため、ノード１１４にインバータ１１２２の信号の電位が与えられる。また、ノード１１５の電位はインバータ１１２３の入力端子にも与えられるため、図４（Ｂ）に示すようにインバータ１１２３からＶＨの信号が出力される。以上が第２の期間における動作である。
次に第３の期間では図６に示すようにＣＬ１＝ＶＨになり、ＣＬ２＝ＶＬになることにより、図５（Ａ）に示すようにトランジスタ１１１がオン状態になり、トランジスタ１１３がオフ状態になる。さらにＶｉｎ＝ＶＬのままである。
このときトランジスタ１１１がオン状態であるため、Ｖ１１４＝ＶＬになる。さらにノード１１４の電位がインバータ１１２１の入力端子に与えられるため、インバータ１１２１からＶＨの信号が出力され、Ｖ１１５＝ＶＨになる。さらにノード１１５の電位がインバータ１１２２の入力端子に与えられるため、インバータ１１２２からＶＬの信号が出力されるが、トランジスタ１１３がオフ状態のため、ノード１１４にはインバータ１１２２の出力信号の電位は与えられない。また、ノード１１５の電位はインバータ１１２３の入力端子にも与えられるため、図５（Ａ）に示すようにインバータ１１２３からＶＬの信号が出力される。以上が第３の期間における動作である。
次に第４の期間では、図６に示すようにＣＬ１＝ＶＬになり、ＣＬ２＝ＶＨになることにより、図５（Ｂ）に示すようにトランジスタ１１１がオフ状態になり、トランジスタ１１３がオン状態になる。さらにＶｉｎ＝ＶＬのままである。
このときトランジスタ１１１がオフ状態であるため、Ｖ１１４＝ＶＬのまま維持される。さらにＶ１１４＝ＶＬであるため、インバータ１１２１からＶＨの信号が出力され、Ｖ１１５＝ＶＨに維持される。さらにＶ１１５＝ＶＨであるため、インバータ１１２２からＶＬの信号が出力され、さらにトランジスタ１１３がオン状態のため、ノード１１４にインバータ１１２２の信号の電位が与えられる。また、ノード１１５の電位はインバータ１１２３の入力端子にも与えられるため、図５（Ｂ）に示すようにインバータ１１２３からＶＬの信号が出力される。以上が第４の期間における動作である。
上記動作により図３に示す論理回路は、入力された信号の状態に基づいた出力信号を生成することができる。
なお、図３に示す論理回路において、インバータ１１２３にブートストラップ法を用いた組み合わせ論理回路を適用することもできる。ブートストラップ法を用いた論理回路について図７を用いて説明する。図７は本実施の形態におけるブートストラップ法を用いた論理回路の回路構成を示す回路図である。
図７に示す論理回路は、図１に示す論理回路の回路構成に加え、トランジスタ１０６と、容量素子１０８と、容量素子１０９と、を有し、さらにトランジスタ１０１の代わりにトランジスタ１０７を有する。図７に示す論理回路において、図１に示す論理回路と同じ部分は、図１に示す論理回路の説明を適宜援用する。
トランジスタ１０６は、ゲート、並びにソース及びドレインの一方が電源線１０３に電気的に接続され、電源線１０３から高電源電位が与えられ、ソース及びドレインの他方がトランジスタ１０７のゲートに電気的に接続される。
トランジスタ１０７は、ソース及びドレインの一方が電源線１０３に電気的に接続され、ソース及びドレインの一方に高電源電位が与えられ、ゲートがトランジスタ１０６のソース及びドレインの他方に電気的に接続される。
容量素子１０８は、第１端子及び第２端子を有し、第１端子がトランジスタ１０６のソース及びドレインの他方に電気的に接続され、第２端子がトランジスタ１０７のソース及びドレインの他方に電気的に接続される。
容量素子１０９は、第１端子及び第２端子を有し、第１端子がトランジスタ１０７のソース及びドレインの他方に電気的に接続され、第２端子が電源線１０４に電気的に接続され、第２端子に低電源電位が与えられる。
次に図７に示す論理回路の動作について説明する。
図７に示す論理回路では、図１に示す論理回路と同様に第１の信号がトランジスタ１０２のゲートに入力され、トランジスタ１０７とトランジスタ１０２とのノード１２５の電位が第２の信号として出力される。
さらに図７に示す論理回路の動作は、第１の信号の電位がロウ状態であるかハイ状態であるかによって２種類に分けることができる。それぞれの場合について図８を用いて説明する。図８は本実施の形態における論理回路の動作を示す図である。なお、本実施の形態では、一例としてロウ状態のときが０のデータであり、ハイ状態のときが１のデータであるとして説明するが、これに限定されずロウ状態のときが１のデータとし、ハイ状態のときが０のデータとすることもできる。
図８（Ａ）は、Ｖ１＝ＶＨの場合における動作を示している。図８（Ａ）に示すようにＶ１＝ＶＨの場合、トランジスタ１０２がオン状態になる。トランジスタ１０２がオン状態のとき、トランジスタ１０２の抵抗値がトランジスタ１０７の抵抗値（Ｒ１０７ともいう）より低くなる、すなわちＲ１０２＜Ｒ１０７となるため、ノード１２５の電位（Ｖ１２５ともいう）がＶＬであるため、Ｖ２＝ＶＬとなる。さらにこのときトランジスタ１０６のソース及びドレインの他方とトランジスタ１０７のゲートとのノード１１０の電位が、高電源電位からトランジスタ１０６の閾値電圧（Ｖｔｈ１０６ともいう）を引いた値、すなわちＶｄｄ−Ｖｔｈ１０６となったところでトランジスタ１０６がオフ状態になり、ノード１１０は浮遊状態（フローティング状態ともいう）になる。
図８（Ｂ）は、Ｖ１＝ＶＬの場合における動作を示している。図８（Ｂ）に示すように、Ｖ１＝ＶＬの場合トランジスタ１０２がオフ状態になる。トランジスタ１０２がオフ状態のとき、Ｒ１０２＞Ｒ１０７となり、ノード１２５の電位が上昇し、さらに容量素子１０８による容量結合によりノード１１０の電位も上昇するため、Ｖ２＝Ｖ１２５＝ＶＨとなる。このときＶＨの値は、図１に示す論理回路の第２の信号の電位であるＶＨより大きな値となり、ＶＨ＝Ｖｄｄになる。以上が図７に示す論理回路の動作である。
上記のように、図７に示す論理回路をインバータ１１２３に用いることにより第２の信号の電位を増幅させることができる。
次に図１に示す論理回路の構造について図９を用いて説明する。図９は図１に示す論理回路の構造を示す図であり、図９（Ａ）は上面図であり、図９（Ｂ）及び図９（Ｃ）は図９（Ａ）に示す論理回路のＺ１−Ｚ２における断面図である。
図９（Ａ）及び図９（Ｂ）に示すように、本実施の形態における論理回路は、トランジスタ２５１及びトランジスタ２５２を有し、具体的には、基板２００と、基板上にゲート電極２１１ａ及びゲート電極２１１ｂと、ゲート電極２１１ａ及びゲート電極２１１ｂ上にゲート絶縁層２０２と、ゲート電極２１１ａ上のゲート絶縁層２０２上に酸化物半導体層２２３ａと、ゲート電極２１１ｂ上のゲート絶縁層２０２上に酸化物半導体層２２３ｂと、酸化物絶縁膜２０７と、保護絶縁層２０８を有する。
トランジスタ２５１は、図１におけるトランジスタ１０１に相当し、基板２００上にゲート電極２１１ａが設けられ、ゲート電極２１１ａ上にゲート絶縁層２０２が設けられ、ゲート絶縁層２０２上に酸化物半導体層２２３ａが設けられ、酸化物半導体層２２３ａに接して一対の電極である電極２１５ａ及び電極２１５ｂが設けられ、酸化物半導体層２２３ａ上に酸化物絶縁膜２０７が設けられている。
また、トランジスタ２５２は、図１におけるトランジスタ１０２に相当し、基板２００上にゲート電極２１１ｂが設けられ、ゲート電極２１１ｂ上にゲート絶縁層２０２が設けられ、ゲート絶縁層２０２上に酸化物半導体層２２３ｂが設けられ、酸化物半導体層２２３ｂに接して一対の電極である電極２１５ｂ及び電極２１５ｃが設けられ、酸化物半導体層２２３ｂ上に酸化物絶縁膜２０７が設けられている。
酸化物半導体層２２３ａ及び酸化物半導体層２２３ｂは、脱水化または脱水素化処理が施されているだけでなく、酸化物半導体層２２３ａ及び酸化物半導体層２２３ｂに接して酸化物絶縁膜２０７が形成されている。チャネル形成領域に、脱水化または脱水素化処理を施した後に酸化物絶縁膜２０７を形成した酸化物半導体層を用いた薄膜トランジスタは、長期間の使用や高負荷に伴うＶｔｈシフトが起こり難く信頼性が高い。なお、脱水化または脱水素化処理及び酸化物絶縁膜の形成については、実施の形態５において詳細を説明する。また、トランジスタ２５１が有する酸化物半導体層２２３ａの厚みは、トランジスタ２５２が有する酸化物半導体層２２３ｂの厚みより厚い。
本発明の一態様の薄膜トランジスタがチャネル形成領域に有する酸化物半導体層は、脱水化または脱水素化処理が施された後に酸化物絶縁膜が接して形成され、キャリア濃度が抑制されている。その結果、チャネル形成領域に薄い酸化物半導体層を用いたトランジスタはエンハンスメント型の挙動を示す。
また、膜厚が厚いほど酸化物半導体層を完全に空乏化するのに必要なゲート電極の負バイアスの絶対値が大きくなる。その結果、チャネル形成領域に厚い酸化物半導体層を用いたトランジスタはデプレッション型の挙動を示す。
図９（Ｃ）に示す本発明の一態様の論理回路は、図９（Ｂ）に示した論理回路とは異なる構成を有する。具体的には、酸化物半導体層２２３ａ上に一対のバッファ層として機能する酸化物半導体層２１４ａ及び酸化物半導体層２１４ｂが設けられ、酸化物半導体層２１４ａに接して電極２１５ａが、また酸化物半導体層２１４ｂに接して電極２１５ｂが、互いに対を成して設けられている。また、酸化物半導体層２２３ｂ上に一対のバッファ層として機能する酸化物半導体層２１４ｃ及び酸化物半導体層２１４ｄが設けられ、酸化物半導体層２１４ｃに接して電極２１５ｂが、また酸化物半導体層２１４ｄに接して電極２１５ｃが、互いに対を成して設けられている。
酸化物半導体層２１４ａ及び酸化物半導体層２１４ｂは酸化物半導体層２２３ａより高い導電率を有し、酸化物半導体層２１４ｃ及び酸化物半導体層２１４ｄは酸化物半導体層２２３ｂより高い導電率を有し、加えて薄膜トランジスタ２５１、及び薄膜トランジスタ２５２のソース領域及びドレイン領域として機能する。酸化物半導体層２１４ａ及び酸化物半導体層２１４ｂ、並びに酸化物半導体層２１４ｃ及び酸化物半導体層２１４ｄに用いることができる導電率が高い酸化物半導体膜としては、導電性酸化物膜をその例に挙げることができる。
例えば、酸化物半導体層（２１４ａ、２１４ｂ、２１４ｃ、２１４ｄ）として可視光に対して透光性を有する導電材料、例えばＩｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができ、膜厚は１ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。また、スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することが好ましい。
また、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を酸化物半導体層に用いる場合、チャネル形成領域として機能する酸化物半導体層（２２３ａ、及び２２３ｂ）と、ソース領域及びドレイン領域として機能する酸化物半導体層（２１４ａ、及び２１４ｂ、並びに２１４ｃ、及び２１４ｄ）を異なる成膜条件によって、作り分けることができる。
例えばスパッタ法で成膜する場合、アルゴンガス中で成膜した酸化物半導体膜で形成したソース領域及びドレイン領域として機能する酸化物半導体層２１４ａ及び２１４ｂ、並びに酸化物半導体層２１４ｃ及び酸化物半導体層２１４ｄは、Ｎ型の導電型を有し、活性化エネルギー（ΔＥ）が０．０１ｅＶ以上０．１ｅＶ以下である。
なお、本実施の形態では、酸化物半導体層２１４ａ及び２１４ｂ、並びに酸化物半導体層２１４ｃ及び酸化物半導体層２１４ｄは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜であり、少なくともアモルファス成分を含んでいるものとする。また、酸化物半導体層２１４ａ及び２１４ｂ、並びに酸化物半導体層２１４ｃ及び酸化物半導体層２１４ｄの中に結晶粒（ナノクリスタル）を含む場合がある。この酸化物半導体層２１４ａ及び２１４ｂ、並びに酸化物半導体層２１４ｃ及び酸化物半導体層２１４ｄ中の結晶粒（ナノクリスタル）は直径１ｎｍ〜１０ｎｍ、代表的には２ｎｍ〜４ｎｍ程度である。
このような、ソース領域及びドレイン領域として機能する酸化物半導体層（２１４ａ、２１４ｂ）を、チャネル形成領域として機能する酸化物半導体層２２３ａと、ソース電極並びにドレイン電極として機能する電極（２１５ａ、２１５ｂ）の間に、また、ソース領域及びドレイン領域として機能する酸化物半導体層（２１４ｃ、２１４ｄ）を、チャネル形成領域として機能する酸化物半導体層２２３ｂとソース電極並びにドレイン電極として機能する電極（２１５ｂ、２１５ｃ）の間に設けることにより、チャネル形成領域として機能する酸化物半導体層２２３ａ、２２３ｂと、ソース電極並びにドレイン電極として機能する電極が電気的に良好な接合が得られ、薄膜トランジスタ２５１及び薄膜トランジスタ２５２は安定な動作を行うことができる。また高いドレイン電圧でも良好な移動度を保持することもできる。
また、酸化物半導体層２１４ａ及び２１４ｂ、並びに酸化物半導体層２１４ｃ及び酸化物半導体層２１４ｄは、必ずしも設ける必要はなく、図９（Ｂ）に示すように、酸化物半導体層２１４ａ及び２１４ｂ、並びに酸化物半導体層２１４ｃ及び酸化物半導体層２１４ｄが無い構成とすることもできる。
また、本実施の形態の論理回路は、一つのトランジスタのソース電極及びドレイン電極の一方と、他のトランジスタのゲート電極とが直接接する構造とすることもできる。該構造の論理回路について図１０を用いて説明する。図１０は、本実施の形態における論理回路の構造を示す図であり、図１０（Ａ）は論理回路の上面図であり、図１０（Ｂ）は図１０（Ａ）の論理回路の切断線Ｚ１−Ｚ２における断面図である。なお図１０に示す論理回路のうち、図９に示す論理回路と同一の部分については図９の論理回路の説明を適宜援用する。
図１０に示す論理回路は、図９に示す論理回路と同様にトランジスタ２５１及びトランジスタ２５２を有し、さらに図１０に示す論理回路は、トランジスタ２５１において、ゲート電極２１１ａがゲート絶縁層２０２に設けられたコンタクトホール２０３を介して電極２１５ｂに直接接する。
上記のように、ゲート絶縁層２０２に設けられたコンタクトホール２０３を介してゲート電極２１１ａ及び電極２１５ｂを接続させたトランジスタを用いた論理回路は、良好なコンタクトを得ることができ、接触抵抗を低減することができる。よって開口の数の低減、開口の数の低減による占有面積の縮小を図ることができる。
以上のように、異なる膜厚の酸化物半導体層を用いることで閾値電圧が異なる薄膜トランジスタを形成し、当該薄膜トランジスタを用いて論理回路を提供することができる。また、酸化物半導体を用いた薄膜トランジスタを用いることにより論理回路を高速動作させることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、本発明の一態様のシフトレジスタについて説明する。なお、一例として上記実施の形態１の図３に示す順序論理回路を単位とする別の順序論理回路を説明する。
本実施の形態におけるシフトレジスタは、上記実施の形態１の図３に示す順序論理回路を複数有し、それぞれが互いに直列に電気的に接続された構成を備える。具体的な構成について図１１を用いて説明する。図１１は本実施の形態におけるシフトレジスタの構成を示す回路図である。
図１１に示すシフトレジスタは、順序論理回路３０１１と、順序論理回路３０１２と、順序論理回路３０１３と、ＮＡＮＤ回路３１４０と、ＮＡＮＤ回路３１４１と、ＮＡＮＤ回路３１４２と、ＮＡＮＤ回路３１４３と、を有する。なお図１１において３つ（３段ともいう）の順序論理回路を示すが、これに限定されず、２段以上であればよい。
順序論理回路３０１１は、トランジスタ３１１１と、インバータ３１２１Ａと、インバータ３１２２Ａと、インバータ３１２３Ａと、トランジスタ３１３１と、を有する。順序論理回路３０１１は、図３に示す順序論理回路と構成が同じであり、具体的には、トランジスタ３１１１はトランジスタ１１１に相当し、インバータ３１２１Ａはインバータ１１２１に相当し、インバータ３１２２Ａはインバータ１１２２に相当し、インバータ３１２３Ａは、インバータ１１２３に相当し、トランジスタ３１３１はトランジスタ１１３に相当する。よって各回路の説明については、図３に示す順序論理回路の説明を適宜援用する。また、順序論理回路３０１１では、トランジスタ３１１１のゲートに第１のクロック信号が入力され、トランジスタ３１３１のゲートに第２のクロック信号が入力される。
順序論理回路３０１２は、トランジスタ３１１２と、インバータ３１２１Ｂと、インバータ３１２２Ｂと、インバータ３１２３Ｂと、トランジスタ３１３２と、を有する。順序論理回路３０１２は、図３に示す順序論理回路と構成が同じであり、具体的には、トランジスタ３１１２はトランジスタ１１１に相当し、インバータ３１２１Ｂはインバータ１１２１に相当し、インバータ３１２２Ｂはインバータ１１２２に相当し、インバータ３１２３Ｂは、インバータ１１２３に相当し、トランジスタ３１３２はトランジスタ１１３に相当する。よって各回路の説明については、図３に示す順序論理回路の説明を適宜援用する。また、順序論理回路３０１２では、トランジスタ３１１２のゲートに第２のクロック信号が入力され、トランジスタ３１３２のゲートに第１のクロック信号が入力される。
順序論理回路３０１３は、トランジスタ３１１３と、インバータ３１２１Ｃと、インバータ３１２２Ｃと、インバータ３１２３Ｃと、トランジスタ３１３３と、を有する。順序論理回路３０１３は、図３に示す順序論理回路と構成が同じであり、具体的には、トランジスタ３１１３はトランジスタ１１１に相当し、インバータ３１２１Ｃはインバータ１１２１に相当し、インバータ３１２２Ｃはインバータ１１２２に相当し、インバータ３１２３Ｃは、インバータ１１２３に相当し、トランジスタ３１３３はトランジスタ１１３に相当する。よって各回路の説明については、図３に示す順序論理回路の説明を適宜援用する。また、順序論理回路３０１３では、トランジスタ３１１３のゲートに第１のクロック信号が入力され、トランジスタ３１３３のゲートに第２のクロック信号が入力される。
また、順序論理回路３０１１は、インバータ３１２３Ａの出力端子が順序論理回路３０１２におけるトランジスタ３１１２のソース及びドレインの一方に電気的に接続され、順序論理回路３０１２は、インバータ３１２３Ｂの出力端子が順序論理回路３０１３におけるトランジスタ３１１３のソース及びドレインの一方に電気的に接続される。
さらに順序論理回路３０１１は、トランジスタ３１１１のソース及びドレインの一方がＮＡＮＤ回路３１４０の第１の入力端子に電気的に接続され、インバータ３１２３Ａの出力端子がＮＡＮＤ回路３１４０の第２の入力端子、及びＮＡＮＤ回路３１４１の第１の入力端子に電気的に接続される。また、順序論理回路３０１２は、トランジスタ３１１２のソース及びドレインの一方がＮＡＮＤ回路３１４０の第２の入力端子及びＮＡＮＤ回路３１４１の第１の入力端子に電気的に接続され、インバータ３１２３Ｂの出力端子がＮＡＮＤ回路３１４１の第２の入力端子、及びＮＡＮＤ回路３１４２の第１の入力端子に電気的に接続される。また、順序論理回路３０１３は、トランジスタ３１１３のソース及びドレインの一方がＮＡＮＤ回路３１４１の第２の入力端子及びＮＡＮＤ回路３１４２の第１の入力端子に電気的に接続され、インバータ３１２３Ｃの出力端子がＮＡＮＤ回路３１４２の第２の入力端子、及びＮＡＮＤ回路３１４３の第１の入力端子に電気的に接続される。
ＮＡＮＤ回路３１４０乃至ＮＡＮＤ回路３１４３は、順序論理回路３０１１、乃至順序論理回路３０１３を構成するトランジスタと同一導電型のトランジスタを用いて構成することができる。同一導電型のトランジスタを用いて構成することにより、順序論理回路と同一の工程を用いてＮＡＮＤ回路３１４０乃至ＮＡＮＤ回路３１４３を形成することができ、作製が容易になる。同一導電型のトランジスタを用いたＮＡＮＤ回路の回路構成について図１２を用いて説明する。図１２は本実施の形態におけるＮＡＮＤ回路の回路構成を回路図である。
図１２にＮＡＮＤ回路の構成の一例を示す。図１２に例示するＮＡＮＤ回路は、トランジスタ３２１と、トランジスタ３２２と、トランジスタ３２３と、を有する。
トランジスタ３２１は、デプレッション型トランジスタであり、ソース及びドレインの一方が電源線３２５に電気的に接続され、ソース及びドレインの一方に高電源電位が与えられ、ゲートとソース及びドレインの他方とが電気的に接続される。
トランジスタ３２２は、エンハンスメント型トランジスタであり、ソース及びドレインの一方がトランジスタ３２１のソース及びドレインの他方に電気的に接続される。
トランジスタ３２３は、エンハンスメント型のトランジスタであり、ソース及びドレインの一方がトランジスタ３２２のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が電源線３２４に電気的に接続され、ソース及びドレインの他方に低電源電位が与えられる。
本実施の形態における論理回路では、第１の入力信号がトランジスタ３２３のゲートに入力され、第２の入力信号がトランジスタ３２２のゲートに入力され、トランジスタ３２２とトランジスタ３２１とのノード３２６の電位（Ｖ３２６ともいう）が出力信号として出力される。
次に図１２に示すＮＡＮＤ回路の動作について説明する。
図１２に示すＮＡＮＤ回路の動作は、第１の入力信号の電位（Ｖｉｎ１ともいう）及び第２の入力信号の電位（Ｖｉｎ２）の少なくとも一つまたは全部がロウ電位であるか、第１の入力信号の電位及び第２の入力信号の電位がハイ電位であるかによって２種類に分けることができる。それぞれの場合について図１３を用いて説明する。図１３は本実施の形態における論理回路の動作を示す図である。なお、本実施の形態では、一例としてロウ状態のときが０のデータであり、ハイ状態のときが１のデータであるとして説明するが、これに限定されずロウ状態のときが１のデータとし、ハイ状態のときが０のデータとすることもできる。
図１３（Ａ）は、Ｖｉｎ１＝ＶＨ且つＶｉｎ２＝ＶＬ、Ｖｉｎ１＝ＶＬ且つＶｉｎ２＝ＶＨ、及びＶｉｎ１＝ＶＬ且つＶｉｎ２＝ＶＬの場合における動作を示している。このときトランジスタ３２２及びトランジスタ３２３の一方または両方がオフ状態になり、トランジスタ３２２及びトランジスタ３２３の抵抗値（Ｒ３２２＋Ｒ３２３ともいう）がトランジスタ３２１の抵抗値（Ｒ３２１ともいう）より高くなる、すなわちＲ３２２＋Ｒ３２３＞Ｒ３２１となるため、Ｖ３２６＝ＶＨとなり、出力信号の電位（Ｖｏｕｔともいう）＝ＶＨとなる。
また、図１３（Ｂ）は、Ｖｉｎ１＝ＶＨ且つＶｉｎ２＝ＶＨの場合における動作を示している。このときトランジスタ３２１及びトランジスタ３２２がオン状態になり、Ｒ３２２＋Ｒ３２３＜Ｒ３２１となるため、Ｖ３２６＝ＶＬとなり、Ｖｏｕｔ＝ＶＬとなる。以上が図１２に示すＮＡＮＤ回路の動作である。
上記のようにＮＡＮＤ回路を同一導電型のトランジスタにより構成することにより、他の論理回路と同一工程で作製することができる。また、図１２の構成に限定されず、同じ機能を有するのであれば他の回路構成であっても適用することができる。
次に図１１に示すシフトレジスタの動作について図１４を用いて説明する。図１４は図１１に示すシフトレジスタの動作を示すタイミングチャート図である。
図１１に示すシフトレジスタは、順序論理回路３０１１乃至順序論理回路３０１３において、それぞれ図４乃至図６に示す論理回路の動作が順次行われる。各論理回路の動作については上記図４乃至図６に示す論理回路の動作の説明を適宜援用する。
さらに本実施の形態におけるシフトレジスタの動作は、図１４に示すように１０個の期間に分けられる。第１の期間において順序論理回路３０１１の入力信号の電位ＶｉｎがＶＨになり、第２の期間から第３の期間にかけて順序論理回路３０１１と順序論理回路３０１２とのノード３１７１の電位（Ｖ３１７１ともいう）がＶＨからＶＬに変化する。さらに第３の期間及び第４の期間においてＮＡＮＤ回路３１４０の出力信号の電位はＶＨになる。
順序論理回路３０１２は、第４の期間から第５の期間にかけて入力信号（順序論理回路３０１１の出力信号）がＶＬからＶＨに変化し、第５の期間から第６の期間にかけて順序論理回路３０１２と順序論理回路３０１３とのノード３１７２の電位（Ｖ３１７２ともいう）がＶＨからＶＬに変化する。第６の期間及び第７の期間においてＮＡＮＤ回路３１４１の出力信号の電位がＶＨになる。
順序論理回路３０１３は、第７の期間から第８の期間にかけて入力信号（順序論理回路３０１２の出力信号）がＶＬからＶＨに変化し、第８の期間から第９の期間にかけて順序論理回路３０１３と次段の論理回路とのノード３１７３の電位（Ｖ３１７３ともいう）がＶＨからＶＬに変化する。第９の期間及び第１０の期間においてＮＡＮＤ回路３１４２の出力信号の電位がＶＨになる。
順序論理回路３０１３の出力端子に別の論理回路が接続されていた場合、上記のように、ある期間において入力信号がＶＬからＶＨに変化し、別のある期間において出力信号がＶＨに変化する。さらに論理回路の出力信号がＶＬである期間においてＮＡＮＤ回路３１４３の出力信号の電位がＶＨになる。
上記のように同一導電型の酸化物半導体を用いたＴＦＴを具備する論理回路を用いてシフトレジスタを構成することができる。また、酸化物半導体を用いたＴＦＴは従来のアモルファスシリコンを用いたＴＦＴより移動度が高いため、シフトレジスタに酸化物半導体を用いたＴＦＴを適用することによりシフトレジスタを高速駆動させることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１で例示した本発明の一態様の組み合わせ論理回路に、第４の端子により閾値の制御が可能なトランジスタを適用した回路構成について図１６及び図１７を用いて説明する。
図１６及び図１７に示す論理回路は、図１に示す論理回路の回路構成に加え、トランジスタ１０１、又はトランジスタ１０２が第４の端子を有している。図１６及び図１７に示す論理回路において、図１に示す論理回路と同じ部分は、図１に示す論理回路の説明を適宜援用する。
本実施の形態で例示するトランジスタ１０１、又はトランジスタ１０２はゲート電極、ソース電極、及びドイレン電極に加え、バックゲート電極と接続する合計４つの端子を有する。バックゲート電極は、トランジスタの半導体層を挟んでゲート電極と対向して配置され、バックゲート電極と半導体層の間には絶縁層が形成されている。バックゲート電極は、ゲート電極と同様、絶縁層を介して半導体層に電界を印加する電極であり、トランジスタの閾値電圧はバックゲート電極の電位に応じて変化する。
具体的には、バックゲート電極の電位がソース電極の電位以上になるように電圧を印加すると、トランジスタの閾値電圧はより低い側（負の方向）へシフトし、バックゲート電極の電位がソース電極の電位より低くなるように負のバイアスを印加すると、トランジスタの閾値電圧はより高い側（正の方向）へシフトする。なお、本明細書ではソース電極の電位に対するバックゲート電極の電位をＶｂｋｇと表記する。
例えば、デプレッション型のトランジスタの場合、バックゲート電極の電位をソース電極より充分低くすると（Ｖｂｋｇ＜０）、閾値電圧を正の方向にシフトできる。従って、バックゲート電極を用いて、トランジスタの特性をデプレッション型からエンハンスメント型に変化することができる。
また、エンハンスメント型のトランジスタの場合、バックゲート電極の電位をソース電極より充分高くすると（Ｖｂｋｇ＞０）、閾値電圧を負の方向にシフトできる。従って、バックゲート電極を用いて、トランジスタの特性をエンハンスメント型からデプレッション型に変化することができる。
また、エンハンスメント型のトランジスタの場合、バックゲート電極の電位をソース電極より充分低くすると（Ｖｂｋｇ＜０）、閾値電圧をさらに正の方向にシフトできる。従って、Ｖｂｋｇ＝０においてゲート電極に入力するハイの信号に応じてオンするトランジスタの特性を、バックゲート電極に充分低い電位を印加することで、ハイの入力信号に関わらずオフの状態を維持する特性に変えることができる。
以上のように、バックゲート電極を有するトランジスタの閾値電圧は、バックゲート電極に印加する電圧により制御できる。従って、組み合わせ論理回路にバックゲート電極に印加する電圧により閾値電圧が制御できるトランジスタ１０１又はトランジスタ１０２を適用することによって、バックゲート電極に印加する電圧により動作が変化する組み合わせ論理回路を提供することができる。
組み合わせ論理回路にバックゲート電極を有するデプレッション型のトランジスタ１０１を適用する場合について説明する。まず、バックゲート電極にソース電極以上の電圧を加える場合、トランジスタ１０１はデプレッション型のトランジスタとして挙動する。従って、組み合わせ論理回路は、実施の形態１にて図２を用いて説明した動作と同様、インバータの動作をする。
次に、バックゲート電極にソース電極より充分低い電圧が印加されている場合、トランジスタ１０１はエンハンスメント型のトランジスタとして挙動する。その結果、実施の形態１にて図２を用いて説明した動作と一部が異なる動作をする。バックゲート電極にソース電極より充分低い電圧が印加されている場合の組み合わせ論理回路の動作について、図１６（Ａ）、及び図１６（Ｂ）を用いて説明する。
図１６（Ａ）は第１の信号の電位（Ｖ１ともいう）がハイ状態の場合、すなわちＶ１＝ＶＨの場合における動作を示している。図１６（Ａ）に示すように、Ｖ１＝ＶＨの場合、トランジスタ１０２がオン状態になる。一方、バックゲート電極に印加された充分低い電圧のためトランジスタ１０１はエンハンスメント型のトランジスタとして挙動している。トランジスタ１０２がオン状態のときトランジスタ１０２の抵抗値（Ｒ１０２ともいう）がトランジスタ１０１の抵抗値（Ｒ１０１ともいう）より低くなる、すなわちＲ１０２＜Ｒ１０１となるため、ノード１０５の電位（Ｖ１０５ともいう）＝ＶＬとなり、第２の信号の電位（Ｖ２ともいう）＝ＶＬとなる。
また、図１６（Ｂ）はＶ１＝ＶＬの場合における動作を示している。図１６（Ｂ）に示すように、Ｖ１＝ＶＬの場合トランジスタ１０２がオフ状態になる。一方、バックゲート電極に印加された充分低い電圧のためトランジスタ１０１はエンハンスメント型のトランジスタとして挙動している。従って、トランジスタ１０１及びトランジスタ１０２は共にオフ状態であり、抵抗値が高く、ノード１０５はフローティング状態（ＦＬともいう）になる。以上が図１６に示す論理回路の動作である。
次に、組み合わせ論理回路にバックゲート電極を有するエンハンスメント型のトランジスタ１０１を適用する場合について説明する。まず、バックゲート電極をソース電極と同じ電圧に保つ場合、トランジスタ１０１はエンハンスメント型のトランジスタとして挙動する。従って、組み合わせ論理回路は、実施の形態１にて図２を用いて説明した動作と同様、インバータの動作をする。
次に、バックゲート電極にソース電極より充分高い電圧が印加されている場合、トランジスタ１０１はデプレッション型のトランジスタとして挙動する。その結果、組み合わせ論理回路は図１７（Ａ）、及び図１７（Ｂ）に示す動作をする。具体的には、第１の信号の電位（Ｖ１）によらず、トランジスタ１０１は常にオン状態となり、ノード１０５の電位（Ｖ１０５）＝ＶＬ、第２の信号の電位（Ｖ２）＝ＶＬとなる。
また、バックゲート電極にソース電極より充分低い電圧が印加されている場合、トランジスタ１０２はデプレッション型のトランジスタとして挙動し、バックゲート電極をソース電極と同じ電圧に保った場合に比べて、その閾値はさらに高い値をとる。その結果、組み合わせ論理回路は図１７（Ｃ）、及び図１７（Ｄ）に示す動作をする。具体的には、第１の信号の電位（Ｖ１）によらず、トランジスタ１０２は常にオフ状態となり、ノード１０５の電位（Ｖ１０５）＝ＶＨ、第２の信号の電位（Ｖ２）＝ＶＨとなる。以上が図１７に示す組み合わせ論理回路の動作である。
上記で説明したバックゲート電極に印加する電圧により動作が変化する組み合わせ論理回路をシフトレジスタに適用すると、一部または全部を選択して動作できるシフトレジスタを構成することができる。
例えば実施の形態２の図１１に例示されたシフトレジスタは順序論理回路３０１１と、順序論理回路３０１２と、順序論理回路３０１３と、ＮＡＮＤ回路３１４０と、ＮＡＮＤ回路３１４１と、ＮＡＮＤ回路３１４２と、ＮＡＮＤ回路３１４３と、を有する。なお図１１において３つ（３段ともいう）の順序論理回路を示すが、これに限定されず、２段以上であればよい。
例えば、順序論理回路３０１２のインバータ３１２３Ｂに図１６（Ａ）及び図１６（Ｂ）を用いて説明した論理回路を適用して、一部または全部を選択して動作できるシフトレジスタを構成することができる。インバータ３１２３Ｂを構成するデプレッション型のトランジスタのバックゲート電極にソース電極以上の電圧を印加した状態ではインバータ３１２３Ｂはインバータの動作をする。しかし、該デプレッション型のトランジスタのバックゲート電極にソース電極より充分低い電圧を印加した状態ではインバータ３１２３Ｂはインバータの動作をせず、ノード３１７２の電位（Ｖ３１７２ともいう）はＶＬもしくは、直前の電位が維持される。ノード３１７２の電位（Ｖ３１７２ともいう）をＶＬに保つと、ノード３１７２に入力端子が接続された順序論理回路３０１３は動作しなくなり、シフトレジスタは順序論理回路３０１２で停止する。また、順序論理回路３０１２のインバータ３１２３Ｂに図１７（Ａ）及び図１７（Ｂ）を用いて説明した論理回路を適用し、エンハンスメント型のトランジスタのバックゲート電極にソース電極より充分高い電圧を印加しても、順序論理回路３０１３は動作しなくなり、シフトレジスタを順序論理回路３０１２で停止することができる。
また、順序論理回路３０１２のインバータ３１２１Ｂに図１７（Ｃ）及び図１７（Ｄ）を用いて説明した論理回路を適用して、一部または全部を選択して動作できるシフトレジスタを構成することができる。インバータ３１２１Ｂを構成するエンハンスメント型のトランジスタのバックゲート電極にソース電極と同じ電圧を印加した状態ではインバータ３１２１Ｂはインバータの動作をする。しかし、エンハンスメント型のトランジスタのバックゲート電極にソース電極より充分低い電圧を印加した状態ではインバータ３１２１Ｂはインバータの動作をせず、接続されたインバータ３１２３Ｂの入力端子にＶＨを出力し続ける。その結果、インバータ３１２３Ｂはノード３１７２の電位（Ｖ３１７２）をＶＬに保ち、ノード３１７２に入力端子が接続された順序論理回路３０１３は動作しなくなり、シフトレジスタは順序論理回路３０１２で停止する。
上記で説明した一部または全部を選択して動作できるシフトレジスタは、駆動回路の部分駆動（パーシャルドライブともいう）に利用することができる。具体的には、表示装置に適用して部分表示（いわゆるパーシャル表示）を行う際に用いることができる。部分表示をおこなうことで消費電力の低減を図ることができる。
（実施の形態４）
本実施の形態では、上記実施の形態とは異なる構成のトランジスタを用いた論理回路について説明する。
本明細書に開示する発明の一形態である論理回路は、図９及び図１０に示す構造のトランジスタに限定されず、他の構造のトランジスタを用いて構成することもできる。他の構造のトランジスタを適用した論理回路について図１５を用いて説明する。図１５は本実施の形態のおける論理回路の構造を示す図であり、図１５（Ａ）は上面図であり、図１５（Ｂ）は図１５（Ａ）に示す論理回路の切断線Ｚ１−Ｚ２間の断面図である。なお、図１５に示す論理回路において、図９及び図１０に示す論理回路と同じ部分についてはその説明を適宜援用する。
図１５に示す論理回路は、図１０に示す論理回路と同様にトランジスタ２５１及びトランジスタ２５２を有する。
さらに図１５に示す論理回路において、トランジスタ２５１は、基板２００上にゲート電極２１１ａが設けられ、ゲート電極２１１ａ上にゲート絶縁層２０２が設けられ、ゲート絶縁層２０２上に一対の電極である電極２１５ａ及び電極２１５ｂが設けられ、ゲート絶縁層２０２、電極２１５ａ、及び電極２１５ｂ上に酸化物半導体層２２３ａが設けられている。また、電極２１５ａ及び電極２１５ｂの間に形成される酸化物半導体層２２３ａを覆って酸化物絶縁膜２０７が形成され、酸化物絶縁膜上に保護絶縁層２０８が設けられている。
また、トランジスタ２５２は、基板２００上にゲート電極２１１ｂが設けられ、ゲート電極２１１ｂ上にゲート絶縁層２０２が設けられ、ゲート絶縁層２０２上に一対の電極である電極２１５ｂ及び電極２１５ｃが設けられ、ゲート絶縁層２０２、電極２１５ｂ及び電極２１５ｃ上に酸化物半導体層２２３ｂが設けられている。また、電極２１５ｂ及び電極２１５ｃの間に形成される酸化物半導体層２２３ｂを覆って酸化物絶縁膜２０７が形成され、酸化物絶縁膜上に保護絶縁層２０８が設けられている。
図１５に示す論理回路は、電極２１５ａ、及び電極２１５ｂ上に酸化物半導体層２２３ａが設けられ、電極２１５ｂ、及び電極２１５ｃ上に酸化物半導体層２２３ｂが設けられた構造（ボトムコンタクト型ともいう）のトランジスタで構成されている。なお、酸化物半導体層２２３ａは酸化物半導体層２２３ｂよりも厚い。ボトムコンタクト型のトランジスタを適用した本実施の形態の論理回路は、酸化物半導体層と電極との接触面積を増やすことができ、ピーリングなどを防止することができる。
また、図１５に示す論理回路では、図１０に示す論理回路と同様に、トランジスタ２５２のゲート電極２１１ａと電極２１５ｂとがゲート絶縁層２０２に設けられたコンタクトホール２０３を介して接する。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、論理回路の作製方法について説明する。なお、本実施の形態では、一例として、図１０に示す論理回路の作製方法について説明する。
本実施の形態の論理回路の作製方法について図１８（Ａ）、図１８（Ｂ）、図１８（Ｃ）、図１８（Ｄ）、及び図１８（Ｅ）を用いて説明する。図１８は本実施の形態における論理回路の作製方法を示す断面図である。
まず、絶縁表面を有する基板２００上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極２１１ａ、ゲート電極２１１ｂを含む第１配線層を形成する。なお、形成されたゲート電極の端部はテーパ形状であることが好ましい。
なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
ゲート電極２１１ａ、ゲート電極２１１ｂを形成する導電膜としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、上述した金属に加え、銅、ネオジム、またはスカンジウムなどの金属材料またはこれらを主成分とする合金材料を含む導電膜を用いて、単層でまたは積層して形成することもできる。なお、透光性を有する導電膜を用いてゲート電極を形成することもできる。透光性を有する導電膜としては、透明導電性酸化物等をその例に挙げることができる。
基板に用いるガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。酸化ホウ素と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。
また、下地膜となる絶縁膜を基板２００とゲート電極２１１ａ、ゲート電極２１１ｂの間に設けてもよい。下地膜は、基板２００からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積層構造により形成することができる。
次いで、ゲート絶縁層２０２となる絶縁膜をゲート電極２１１ａ、ゲート電極２１１ｂ上に形成する。
ゲート絶縁層２０２は、酸化珪素層、窒化珪素層、酸化窒化珪素層又は窒化酸化珪素層を、単層で又は積層して用いることができる。なお、膜中にリン（Ｐ）や硼素（Ｂ）がドープされていても良い。
酸化珪素層、窒化珪素層、酸化窒化珪素層又は窒化酸化珪素層は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成できる。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。ゲート絶縁層２０２の膜厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とする。
本実施の形態では、プラズマＣＶＤ法により酸化窒化珪素（ＳｉＯＮ（組成比Ｎ＜Ｏ））である膜厚１００ｎｍのゲート絶縁層２０２とする。
次いで、コンタクトホール２０３を第２のフォトリソグラフィ工程によりゲート絶縁層２０２に形成する。
なお、第２のフォトリソグラフィ工程によりゲート絶縁層を選択的にエッチングしてゲート電極２１１ａに達するコンタクトホールを形成した後には、ゲート絶縁層を不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下において加熱処理（４００℃以上であって基板の歪み点未満）することが好ましい。この加熱処理により、酸化物半導体膜の成膜前にゲート絶縁層２０２内に含まれる水素及び水などの不純物を除去することができる。
次いで、厚みが異なる酸化物半導体膜をゲート絶縁層２０２上に形成する。本実施の形態では、ゲート絶縁層２０２を介してゲート電極２１１ａ上に厚い酸化物半導体膜を、ゲート電極２１１ｂ上に薄い酸化物半導体膜を形成する。なお、本実施の形態では、ゲート電極２１１ａ上に厚い酸化物半導体層を形成する方法の一例として、島状の酸化物半導体層上に酸化物半導体膜を重ねて成膜する方法について説明する。
まず、第１の酸化物半導体層を成膜する。酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。また、酸化物半導体膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタ法により形成することができる。また、スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、酸化物半導体膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱水化または脱水素化のための加熱処理の際に酸化物半導体膜が結晶化してしまうのを抑制することが好ましい。
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔ．％］）を用いて、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。本実施の形態では、酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタ法によりＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜する。
本実施の形態では、第１の酸化物半導体膜の厚みと第２の酸化物半導体膜と積層した合計の膜厚が好ましくは５０ｎｍ以上１００ｎｍ以下となるように成膜する。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属導電膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層２０２の表面に付着しているゴミを除去することが好ましい。逆スパッタとは、アルゴン雰囲気下で基板にＲＦ電源を用いて電圧を印加して基板にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
次いで、第１の酸化物半導体膜を第３のフォトリソグラフィ工程により島状に加工し、第１の酸化物半導体層２１３ａを形成する（図１８（Ａ）参照。）。なお、第３のフォトリソグラフィ工程の後、第１の酸化物半導体層２１３ａを不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下において加熱処理（４００℃以上であって７５０℃未満）を行い、層内に含まれる水素及び水などの不純物を除去した後、第２の酸化物半導体膜を成膜することが好ましい。
次に、第２の酸化物半導体膜を成膜する。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜する。第２の酸化物半導体膜は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
ゲート電極２１１ａ上においては、第２の酸化物半導体膜は第１の酸化物半導体層２１３ａ上に積層され、厚い酸化物半導体層が形成される。一方、ゲート電極２１１ｂ上においては、第２の酸化物半導体膜はゲート絶縁層２０２に接して成膜されるため、膜厚が薄い酸化物半導体層が形成される。
次いで、第１の酸化物半導体層および第２の酸化物半導体膜を第４のフォトリソグラフィ工程により島状に加工する。ゲート電極２１１ａ層上には、第１の酸化物半導体層２１３ａと第２の酸化物半導体層２１３ｂが積層された膜厚が厚い島状の酸化物半導体層が形成される。また、ゲート電極２１１ｂ上には、第１の酸化物半導体層２１３ｃが形成される（図１８（Ｂ）参照。）。
なお、島状の酸化物半導体層を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、本実施の形態では、第２のフォトリソグラフィ工程によりゲート絶縁層を選択的にエッチングしてゲート電極２１１ａに達するコンタクトホール２０３を形成するが、この方法に限定されない。例えば、第２の酸化物半導体膜をエッチングした後、第２の酸化物半導体層上にレジストマスクを形成し、ゲート電極２１１ａに達するコンタクトホールを形成してもよい。なお、その場合には逆スパッタを行い、酸化物半導体層及びゲート絶縁層２０２の表面に付着しているレジスト残渣などを除去することが好ましい。
また、第２の酸化物半導体膜を成膜した後、第２の酸化物半導体膜上にレジストマスクを形成し、ゲート電極２１１ａに達するコンタクトホールを形成してもよい。コンタクトホールを形成した後、レジストマスクを除去し、別のフォトマスクを用いて酸化物半導体膜上にレジストマスクを形成し、第２の酸化物半導体膜を選択的にエッチングして島状の酸化物半導体層に加工する工程としてもよい。
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、４００℃以上であって７５０℃未満、好ましくは４２５℃以上とする。なお、４２５℃以上であれば熱処理時間は１時間以下でよいが、４２５℃未満であれば加熱処理時間は、１時間よりも長時間行うこととする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。本実施の形態では、酸化物半導体層の脱水化または脱水素化を行う加熱温度Ｔから、再び水が入らないような十分な温度まで同じ炉を用い、具体的には加熱温度Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷する。また、窒素雰囲気に限定されず、ヘリウム、ネオン、アルゴン等下において脱水化または脱水素化を行う。
なお、加熱処理装置は電気炉に限られず、例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、加熱された高温の気体からの熱伝導によって、被処理物を加熱する装置である。高温の気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。また、ＬＲＴＡ装置、ＧＲＴＡには、ランプだけでなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。
また、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、第１の加熱処理の条件、または材料によっては、酸化物半導体層は結晶化し、微結晶膜または多結晶膜となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体膜となる場合もある。また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体膜となる場合もある。
酸化物半導体層は、第１の加熱処理後に酸素欠乏型となり、低抵抗化する。第１の加熱処理後の酸化物半導体膜は、成膜直後の酸化物半導体膜よりもキャリア濃度が高まり、好ましくは１×１０１８／ｃｍ３以上のキャリア濃度を有する酸化物半導体層となる。
なお、ゲート電極２１１ａ、２１１ｂは、第１の加熱処理の条件、またはその材料によっては、結晶化し、微結晶膜または多結晶膜となる場合もある。例えば、ゲート電極２１１ａ、２１１ｂとして、酸化インジウム酸化スズ合金膜を用いる場合は、４５０℃にて１時間の第１の熱処理でゲート電極２１１ａ、２１１ｂは結晶化するが、酸化珪素を含む酸化インジウム酸化スズ合金膜を用いる場合は、ゲート電極２１１ａ、２１１ｂは結晶化しない。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこともできる。その場合には、第１の加熱処理後に加熱装置から基板を取り出し、第４のフォトリソグラフィ工程を行い、島状の酸化物半導体層を形成すればよい。
次いで、薄膜トランジスタのソース電極及びドレイン電極となる導電膜をゲート絶縁層２０２、酸化物半導体層２１３ｂ、酸化物半導体層２１３ｃ、及びコンタクトホール２０３を介してゲート電極２１１ａ、２１１ｂ上に成膜する。
導電膜としては、Ｔｉ、Ｍｏ、Ｗ、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等を用いる。導電膜は、上述した元素を含む単層に限定されず、二層以上の積層を用いることができる。本実施の形態では、チタン膜（膜厚１００ｎｍ）とアルミニウム膜（膜厚２００ｎｍ）とチタン膜（膜厚１００ｎｍ）の３層構造の導電膜を形成する。また、Ｔｉ膜に変えて窒化チタン膜を用いてもよい。
なお、２００℃〜６００℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導電膜に持たせることが好ましい。例えばヒロック防止元素が添加されたアルミニウム合金や、耐熱性導電膜と積層した導電膜を用いることが好ましい。なお、導電膜の成膜方法は、スパッタ法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。また、銀、金、銅などの導電性ナノペーストを、スクリーン印刷法や、インクジェット法などを用いて選択的に塗布し、さらに焼成して導電膜を形成しても良い。
次いで、第５のフォトリソグラフィ工程によりレジストマスクを形成し、導電膜を選択的にエッチング除去してソース電極、及びドレイン電極となる電極（２１５ａ、２１５ｂ、２１５ｃ）を含む第２配線層を形成する（図１８（Ｃ）参照。）。なお、図１８（Ｃ）に示すように、コンタクトホール２０３介してゲート電極２１１ａに電極２１５ｂが直接接続する。
また、第５のフォトリソグラフィ工程においては、酸化物半導体層を残して酸化物半導体層上に接する導電膜のみを選択的に除去する部分がある。酸化物半導体層上に接する導電膜のみを選択的に除去するため、アルカリ性のエッチャントとしてアンモニア過水（組成の重量比として、過酸化水素：アンモニア：水＝５：２：２）などを用いると、金属導電膜を選択的に除去し、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体からなる酸化物半導体層を残存させることができる。
また、エッチング条件にもよるが第５のフォトリソグラフィ工程において酸化物半導体層の露出領域がエッチングされる場合がある。その場合、ソース電極とドレイン電極に挟まれる領域（電極２１５ａと電極２１５ｂに挟まれる領域）の酸化物半導体層は、ゲート電極２１１ａ上でソース電極層が重なる領域の酸化物半導体層、又はドレイン電極層が重なる領域の酸化物半導体層に比べ、膜厚が薄くなる。また、ソース電極とドレイン電極に挟まれる領域（電極２１５ｂと電極２１５ｃに挟まれる領域）の酸化物半導体層は、ゲート電極２１１ｂ上でソース電極が重なる領域の酸化物半導体層、又はドレイン電極が重なる領域の酸化物半導体層に比べ、膜厚が薄くなる（図１８（Ｃ）参照）。
なお、ソース電極及びドレイン電極となる電極（２１５ａ、２１５ｂ、及び２１５ｃ）を含む第２配線層を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、酸化物絶縁膜２０７を、ゲート絶縁層２０２、酸化物半導体層２１３ｂ、及び酸化物半導体層２１３ｃ上に形成する。この段階で、酸化物半導体層に、酸化物絶縁膜２０７と接する領域が形成される。なお、ゲート電極に重畳し、酸化物絶縁膜２０７とゲート絶縁層２０２に接して挟まれる酸化物半導体層にチャネルが形成される。
酸化物絶縁膜２０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化物絶縁膜に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。本実施の形態では、スパッタリング法を用いて酸化珪素膜を酸化物絶縁膜として成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び希ガス雰囲気下でスパッタリング法により酸化珪素を形成することができる。低抵抗化した酸化物半導体層に接して形成する酸化物絶縁膜は、水分や、水素イオンや、ＯＨ−などの不純物が低減され、これらの不純物が外部から侵入することをブロックする無機絶縁膜、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウムなどが好ましい。なお、スパッタ法で形成した酸化物絶縁膜は特に緻密であり、接する層へ不純物が拡散する現象を抑制する保護膜として単層であっても利用することができる。また、リン（Ｐ）や硼素（Ｂ）をドープしたターゲットを用い、酸化物絶縁膜にリン（Ｐ）や硼素（Ｂ）を添加することもできる。
本実施の形態では、純度が６Ｎであり、柱状多結晶Ｂドープの珪素ターゲット（抵抗値０．０１Ωｃｍ）を用い、基板とターゲットの間との距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパルスＤＣスパッタ法により成膜する。膜厚は３００ｎｍとする。
なお、酸化物絶縁膜２０７は酸化物半導体層のチャネル形成領域となる領域上に接して設けられ、チャネル保護層として機能する。
次いで、第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を不活性ガス雰囲気下、または窒素ガス雰囲気下で行う（図１８（Ｄ）参照。）。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層２１３ｂ、及び酸化物半導体層２１３ｃの一部が酸化物絶縁膜２０７と接した状態で加熱され、また、酸化物半導体層２１３ｂ、及び酸化物半導体層２１３ｃの他の一部が第２配線層（２１５ａ、２１５ｂ、及び２１５ｃ）と接した状態で加熱される。
第１の加熱処理で低抵抗化された酸化物半導体層（２１３ｂ及び２１３ｃ）が酸化物絶縁膜２０７と接した状態で第２の加熱処理が施されると、酸化物絶縁膜２０７が接した領域が酸素過剰な状態となる。その結果、酸化物半導体層（２１３ｂ及び２１３ｃ）の酸化物絶縁膜２０７が接する領域から、酸化物半導体層（２１３ｂ及び２１３ｃ）の深さ方向に向けて、高抵抗化（Ｉ型化）する。
具体的には、膜厚が薄い酸化物半導体層２１３ｃにおいては、酸化物絶縁膜２０７と接する界面からゲート絶縁層２０２にかけて、高抵抗化（Ｉ型化）された領域を有する酸化物半導体層２２３ｂが形成される。
一方、第１の酸化物半導体層２１３ａと第２の酸化物半導体層２１３ｂが積層された膜厚が厚い酸化物半導体層においても、酸化物絶縁膜２０７と接する界面からゲート絶縁層２０２に向けて、高抵抗化（Ｉ型化）された領域が形成される。しかし、当該酸化物半導体層は膜厚が厚いため、ゲート絶縁層２０２と接する界面付近まで高抵抗化（Ｉ型化）が進まず、チャネル形成領域に低抵抗化されたままの領域を残した酸化物半導体層２２３ａとなる。
このように、本実施の形態で例示する論理回路を構成するトランジスタは、高抵抗化（Ｉ型化）された領域が異なる酸化物半導体層をチャネル形成領域に有する。その結果、それぞれのトランジスタは異なる動作特性を有することになる。
トランジスタ２５１は厚い酸化物半導体層を有しており、チャネル形成領域の一部に低抵抗化されたままの酸化物半導体層が形成されているため、閾値電圧が負の値を示し、デプレッション型の挙動を示す。また、トランジスタ２５２は薄い酸化物半導体層を有しており、チャネル形成領域に高抵抗化（Ｉ型化）された酸化物半導体層が形成されているため、閾値電圧が正の値を示し、エンハンスメント型の挙動を示す。
なお、ソース電極、及びドレイン電極となる金属導電膜からなる電極（２１５ａ、２１５ｂ、及び２１５ｃ）と酸化物半導体層２１３ｂまたは酸化物半導体層２１３ｃが接する領域に第２の加熱処理を行うと、酸化物半導体層から該金属導電膜側に酸素が移動しやすくなり、該酸化物半導体層はＮ型化する。また、酸化物半導体層が３０ｎｍ以上の厚みを有する場合は、該金属導電膜との界面近傍がＮ型化するが、その下側はＩ型若しくはＮ−型化した状態となる。
また、第２の加熱処理を行うタイミングは、第５のフォトリソグラフィ工程の終了直後に限定されず、第５のフォトリソグラフィ工程よりも後の工程であれば特に限定されない。
次いで、保護絶縁層２０８を酸化物絶縁膜２０７上に形成する（図１８（Ｅ）参照。）。保護絶縁層２０８としては、窒化珪素膜、窒化酸化珪素膜、または窒化アルミニウムなどを用いる。本実施の形態では、ＲＦスパッタ法を用いて窒化珪素膜の保護絶縁層２０８を形成する。
以上の工程により、同一基板上にチャネル形成領域の厚みが異なる２種類のトランジスタ２５１、及びトランジスタ２５２を作製することができる。
なお、厚みの異なる酸化物半導体層を形成する方法として、上記の方法の他に種々の方法を挙げることができる。
具体的には、厚い酸化物半導体膜をゲート絶縁層２０２上に成膜し、当該酸化物半導体膜のゲート電極２１１ａ上の領域を覆い、ゲート電極２１１ｂ上の領域が露出するレジストマスクを形成する。次いで、酸化物半導体膜の露出部分をフォトリソグラフィ工程により注意深くエッチングして薄膜化すれば、ゲート電極２１１ａ上に厚い酸化物半導体膜と、ゲート電極２１１ｂ上に薄い酸化物半導体膜を形成できる。
また、上記の方法において、多階調マスクを用いて形成したレジストマスクを用いることもできる。多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。多階調マスクの代表例としては、グレートーンマスク、ハーフトーンマスクがある。
グレートーンマスクは、透光性を有する基板及びその上に形成される遮光部並びに回折格子で構成される。遮光部においては、光の透過率が０％である。一方、回折格子はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
透光性を有する基板は、石英等の透光性を有する基板を用いることができる。遮光部及び回折格子は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
グレートーンマスクに露光光を照射した場合、遮光部においては、光の透過率は０％であり、遮光部及び回折格子が設けられていない領域では光の透過率は１００％である。また、回折格子においては、１０〜７０％の範囲で調整可能である。回折格子における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
ハーフトーンマスクは、透光性を有する基板及びその上に形成される半透過部並びに遮光部で構成される。半透過部は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
ハーフトーンマスクに露光光を照射した場合、遮光部においては、光の透過率は０％であり、遮光部及び半透過部が設けられていない領域では光の透過率は１００％である。また、半透過部においては、１０〜７０％の範囲で調整可能である。半透過部に於ける光の透過率は、半透過部の材料により調整可能である。
多階調マスクを用いて露光した後、現像することで、膜厚の異なる領域を有するレジストマスクを形成することができる。
具体的には、厚いレジストマスクで島状にゲート電極２１１ａ上の酸化物半導体膜を覆い、薄いレジストマスクで島状にゲート電極２１１ｂ上の酸化物半導体膜を覆う。次いで、フォトリソグラフィ工程により、露出した酸化物半導体膜をエッチングして、島状の酸化物半導体層に加工する。さらに、ゲート電極２１１ｂ上の膜厚が薄い島状のレジストマスクをＯ２アッシング等により除去した後、ゲート電極２１１ｂ上に露出した酸化物半導体膜を注意深くエッチングして、薄膜化すればよい。
なお、本実施の形態で説明した論理回路を作成する際に、同一基板上に別の回路を形成することもできる。例えば表示装置の表示部に、表示素子を駆動する薄膜トランジスタを形成することができる。
本実施の形態で例示する方法により、デプレッション型、及びエンハンスメント型の薄膜トランジスタを同一基板上に形成できる。また、同一基板上に形成したデプレッション型、及びエンハンスメント型の薄膜トランジスタで構成した論理回路を提供できる。
また、本実施の形態で例示する論理回路を構成する薄膜トランジスタは、チャネル形成領域に電界効果移動度が高い酸化物半導体層が適用されており、優れた電気特性を有する。また、脱水化または脱水素化が施された酸化物半導体層が適用された薄膜トランジスタは、長期間の使用や高負荷の使用によっても、閾値の変動が少なく、信頼性が高い。このような特性を有する薄膜トランジスタで構成した本発明の一態様の論理回路は、高速動作させることができるだけでなく信頼性に優れている。
また、本実施の形態では、ゲート絶縁層２０２に形成したコンタクトホール２０３を介して、電極２１５ｂとゲート電極２１１ａが直接接続する構成である。電極２１５ｂとゲート電極２１１ａの接続に要するコンタクトホールが一つで済むため、接続に伴う電気抵抗が抑制され、また、回路に占める接続部の面積が小さくなり、論理回路の小型化に有利である。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、上記実施の形態に示した論理回路を適用可能なデバイスの一例として表示装置について説明する。
上記実施の形態に示した各論理回路は、例えば液晶表示装置やエレクトロルミネセンス表示装置など、様々な表示装置に適用可能である。本実施の形態における表示装置の構成について図１９を用いて説明する。図１９は本実施の形態における表示装置の構成を示すブロック図である。
図１９に示すように、本実施の形態における表示装置は、画素部７０１と、走査線駆動回路７０２と、信号線駆動回路７０３と、を有する。
画素部７０１は、複数の画素７０４を有するドットマトリクス構造であり、具体的には、複数の画素７０４は、行列方向に複数配置されている。それぞれの画素７０４は走査線を介して走査線駆動回路７０２に電気的に接続され、信号線を介して信号線駆動回路７０３に電気的に接続される。なお、図１９において、走査線及び信号線については便宜のため省略する。
走査線駆動回路７０２は、データ信号を入力する画素７０４を選択する回路であり、走査線を介して選択信号を画素７０４に出力する。
信号線駆動回路７０３は、画素７０４に書き込むデータを信号として出力する回路であり、信号線を介して走査線駆動回路７０２により選択された画素７０４に画素データを信号として出力する。
画素７０４は、少なくとも表示素子とスイッチング素子とにより構成される。表示素子としては、例えば液晶素子や、ＥＬ素子などの発光素子を適用することができ、スイッチング素子としては例えばトランジスタなどを適用することができる。
次に走査線駆動回路７０２及び信号線駆動回路７０３の構成例について図２０を用いて説明する。図２０は駆動回路の構成を示すブロック図であり、図２０（Ａ）は走査線駆動回路の構成を示すブロック図であり、図２０（Ｂ）は信号線駆動回路の構成を示すブロック図である。
まず走査線駆動回路７０２は、図２０（Ａ）に示すように、シフトレジスタ９００、レベルシフタ９０１、バッファ９０２と、を有する。
シフトレジスタ９００にはゲートスタートパルス（ＧＳＰ）、ゲートクロック信号（ＧＣＫ）などの信号が入力され、各順序論理回路において順次選択信号が出力される。また、シフトレジスタ９００に上記実施の形態２に示したシフトレジスタを適用することができる。
また、信号線駆動回路７０３は、図２０（Ｂ）に示すように、シフトレジスタ９０３、第１のラッチ回路９０４、第２のラッチ回路９０５、レベルシフタ９０６、バッファ９０７と、を有する。
シフトレジスタ９０３には、スタートパルス（ＳＳＰ）などの信号が入力され、各順序論理回路において順次選択信号が出力される。
第１のラッチ回路９０４にはデータ信号が入力される。第１のラッチ回路は、例えば上記実施の形態に示した論理回路のいずれか一つまたは複数用いて構成することができる。
バッファ９０７は、信号を増幅させる機能を有し、オペアンプなどを有する。バッファ９０７は、例えば上記実施の形態に示した論理回路のいずれか一つまたは複数用いて構成することができる。
第２のラッチ回路９０５にはラッチ（ＬＡＴ）信号を一時保持することができ、保持されたラッチ信号を一斉に図１９における画素部７０１に出力させる。これを線順次駆動と呼ぶ。そのため、線順次駆動ではなく、点順次駆動を行う画素であれば、第２のラッチ回路９０５は不要とすることができる。また、第２のラッチ回路９０５は、例えば上記実施の形態に示した論理回路のいずれか一つまたは複数用いて構成することができる。
次に図１９に示す表示装置の動作について説明する。
まず走査線駆動回路７０２で走査線が選択され、選択された走査線に接続された画素７０４は、走査線駆動回路７０２から入力される信号により、信号線を介して信号線駆動回路７０３からデータ信号が出力される。これにより画素７０４は、データの書き込みが行われ表示状態になる。走査線駆動回路７０２により走査線が選択され、すべての画素７０４においてデータ書き込みが行われる。以上が本実施の形態における表示装置の動作である。
図１９に示す表示装置の各回路は、すべて同一基板上に設けることもでき、また同一の導電型のトランジスタにより構成することができる。同一基板上に設けることにより小型化することができ、同一の導電型のトランジスタで構成することにより工程を簡略化することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、上記実施の形態６に示した表示装置の一例として液晶表示装置について説明する。
本実施の形態における表示装置の画素の回路構成例について図２１を用いて説明する。図２１は本実施の形態における表示装置の画素の回路構成を示す回路図である。
図２１に示すように、画素はトランジスタ８２１と、液晶素子８２２と、保持容量素子８２３と、を有する。
トランジスタ８２１は、選択スイッチとして機能し、ゲートが走査線８０４に電気的に接続され、ソース及びドレインの一方が信号線８０５に電気的に接続される。
液晶素子８２２は、第１端子及び第２端子を有し、第１端子がトランジスタ８２１のソース及びドレインの他方に電気的に接続され、第２端子に接地電位または一定の値の電位が与えられる。液晶素子８２２は、第１端子の一部または全部となる第１の電極と、第２端子の一部または全部となる第２の電極と、第１の電極と第２の電極の間に電圧が印加されることにより透過率が変化する液晶分子を有する層（液晶層という）により構成される。
保持容量素子８２３は、第１端子及び第２端子を有し、第１端子がトランジスタ８２１のソース及びドレインの他方に電気的に接続され、第２端子に接地電位または一定の値の電位が与えられる。保持容量素子８２３は、第１端子の一部または全部となる第１の電極と、第２端子の一部または全部となる第２の電極と、誘電体層により構成される。なお、保持容量素子８２３は必ずしも設ける必要はないが、保持容量素子８２３を設けることにより、トランジスタ８２１のリーク電流による影響を抑制することができる。
なお、本実施の形態における表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ〜１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
次に図２１に示す画素の動作について説明する。
まずデータが書き込まれる画素が選択され、選択された画素は、走査線８０４から入力される信号によりトランジスタ８２１がオン状態になる。
このとき信号線８０５からのデータ信号がトランジスタ８２１を介して入力され、液晶素子８２２の第１端子の電位はデータ信号の電位となり、液晶素子８２２は第１端子と第２端子の間に印加される電圧に応じた透過率に設定される。データ書き込み後、走査線８０４から入力される信号によりトランジスタ８２１がオフ状態になり、液晶素子８２２は表示期間の間設定された透過率を維持し、表示状態となる。上記動作を表示装置が備える走査線８０４毎に順次行い、すべての画素において上記動作が行われる。以上が画素の動作である。
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、または動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
また、垂直周期周波数を通常の１．５倍、好ましくは２倍以上にすることで応答速度を改善するとともに各フレーム内の分割された複数フィールド毎に書き込む階調を選択する、所謂、倍速駆動と呼ばれる駆動技術もある。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成している各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性を従来よりも改善することができる。
次に上記画素を含む本実施の形態における表示装置の構造について図２２を用いて説明する。図２２は本実施の形態における表示装置の画素の構造を示す図であり、図２２（Ａ）は上面図であり、図２２（Ｂ）は断面図である。なお、図２２（Ａ）におけるＡ１−Ａ２、Ｂ１−Ｂ２の点線は、図２２（Ｂ）における断面Ａ１−Ａ２、断面Ｂ１−Ｂ２に相当する。
図２２（Ａ）及び図２２（Ｂ）に示すように、本実施の形態における表示装置は、Ａ１−Ａ２の断面において、基板２０００上にゲート電極２００１と、ゲート電極２００１上に設けられた絶縁膜２００２と、絶縁膜２００２上に設けられた酸化物半導体層２００３と、酸化物半導体層２００３上に設けられた一対の電極２００５ａ及び電極２００５ｂと、電極２００５ａ、電極２００５ｂ、及び酸化物半導体層２００３上に設けられた保護絶縁層２００７と、保護絶縁層２００７に設けられた開口部を介して電極２００５ｂに接する電極２０２０と、を有する。
また、Ｂ１−Ｂ２の断面において、基板２０００上に電極２００８と、電極２００８上に絶縁膜２００２と、絶縁膜２００２上に設けられた保護絶縁層２００７と、保護絶縁層２００７上に設けられた電極２０２０と、を有する。
電極２０２２及び電極２０２９と、電極２０２３、電極２０２４、及び電極２０２８とはＦＰＣに接続するための電極または配線となる。
本実施の形態に用いる薄膜トランジスタは、上記実施の形態５で説明したエンハンスメント型のトランジスタと同様に作成することができるため、ここでは詳細な説明は省略する。
電極２０２０、電極２０２２、及び電極２０２８は、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）などを用いてスパッタ法や真空蒸着法などにより形成される。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
また、図２３（Ａ１）、図２３（Ａ２）は、この段階でのゲート配線端子部の上面図及び断面図をそれぞれ図示している。図２３（Ａ１）は図２３（Ａ２）中のＣ１−Ｃ２線に沿った断面図に相当する。図２３（Ａ１）において、保護絶縁膜２０５４上に形成される透明導電膜２０５５は、入力端子として機能する接続用の端子電極である。また、図２３（Ａ１）において、端子部では、ゲート配線と同じ材料で形成される第１の端子２０５１と、ソース配線と同じ材料で形成される接続電極２０５３とがゲート絶縁層２０５２を介して重なり透明導電膜２０５５を介して電気的に接続して導通させている。また、接続電極２０５３と透明導電膜２０５５が保護絶縁膜２０５４に設けられたコンタクトホールを介して直接接して導通させている。
また、図２３（Ｂ１）、及び図２３（Ｂ２）は、ソース配線端子部の上面図及び断面図をそれぞれ図示している。また、図２３（Ｂ１）は図２３（Ｂ２）中のＤ１−Ｄ２線に沿った断面図に相当する。図２３（Ｂ１）において、保護絶縁膜２０５４上に形成される透明導電膜２０５５は、入力端子として機能する接続用の端子電極である。また、図２３（Ｂ１）において、端子部では、ゲート配線と同じ材料で形成される電極２０５６が、ソース配線と電気的に接続される第２の端子２０５０の下方にゲート絶縁層２０５２を介して重なる。電極２０５６は第２の端子２０５０とは電気的に接続しておらず、電極２０５６を第２の端子２０５０と異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また、第２の端子２０５０は、保護絶縁膜２０５４を介して透明導電膜２０５５と電気的に接続している。
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
こうしてボトムゲート型のＮチャネル型ＴＦＴであるＴＦＴ２０７０を有する画素ＴＦＴ部、保持容量素子を完成させることができる。そして、これらを個々の画素に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子を端子部に設ける。この第４の端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定するための端子である。
本実施の形態で得られるＮチャネル型のトランジスタは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜をチャネル形成領域に用いており、良好な動特性を有するため、これらの駆動技術を組み合わせることができる。
また、発光表示装置を作製する場合、有機発光素子の一方の電極（カソードとも呼ぶ）は、低電源電位、例えばＧＮＤ、０Ｖなどに設定するため、端子部に、カソードを低電源電位、例えばＧＮＤ、０Ｖなどに設定するための第４の端子が設けられる。また、発光表示装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従って、端子部には、電源供給線と電気的に接続する第５の端子を設ける。
ゲート線駆動回路またはソース線駆動回路で酸化物半導体を用いたＴＦＴで形成することにより、製造コストを低減する。そして駆動回路に用いるＴＦＴのゲート電極とソース配線、或いはドレイン配線を直接接続させることでコンタクトホールの数を少なくし、駆動回路の占有面積を縮小化できる表示装置を提供することができる。
従って、本実施の形態により、電気特性が高く信頼性のよい表示装置を低コストで提供することができる。
なお、本実施の形態は他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、上記実施の形態６に示した表示装置の一例として発光表示装置について説明する。また、本実施の形態では、一例としてエレクトロルミネッセンスを発光素子として利用した発光表示装置について説明する。
エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
本実施の形態における表示装置の画素の回路構成について図２４を用いて説明する。図２４は本実施の形態における表示装置の画素の回路構成を示す回路図である。
図２４に示すように、実施の形態における表示装置の画素は、トランジスタ８５１と、保持容量素子８５２と、トランジスタ８５３と、発光素子８５４と、を有する。
トランジスタ８５１は、ゲートが走査線８５５に電気的に接続され、ソース及びドレインの一方が信号線８５６に電気的に接続され、ソース及びドレインの他方に保持容量素子８５２を介して高電源電位が与えられる。
トランジスタ８５３は、ゲートがトランジスタ８５１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方に高電源電位が与えられる。
発光素子８５４は、第１端子及び第２端子を含み、第１端子がトランジスタ８５３のソース及びドレインの他方に電気的に接続され、第２端子に低電源電位が与えられる。
次に図２４に示す画素の動作について説明する。
次に本実施の形態の表示装置における画素の表示動作例について説明する。
まずデータ書き込みを行う画素が選択される。選択された画素は、走査線８５５から入力される走査信号によりトランジスタ８５１がオン状態になり、所定の値の電位であるビデオ信号（データ信号ともいう）が信号線８５６からトランジスタ８５３のゲートに入力される。
トランジスタ８５３はゲートに入力されるデータ信号に応じた電位によりオン状態またはオフ状態になる。トランジスタ８５３がオン状態のとき、発光素子８５４の電位は、トランジスタ８５３のゲート電位及び高電源電位に応じた値となる。このとき発光素子８５４に第１端子及び第２端子との間に印加された電圧に応じて電流が流れ、発光素子８５４は流れる電流の量に応じた輝度で発光する。また、容量素子８５２によりトランジスタ８５３のゲート電位は一定時間保持されるため、発光素子８５４は一定時間発光状態を維持する。
また信号線８５６から画素に入力されるデータ信号がデジタル形式の場合、画素はトランジスタ８５１のオンとオフの切り替えによって、発光もしくは非発光の状態となる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面積階調法は、１画素を複数の副画素に分割し、各副画素を図２４に示す回路構成にして独立にデータ信号に基づいて駆動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する期間を制御することによって、階調表示を行う駆動法である。
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレーム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制御することができ、階調を表示することができる。
また、発光表示装置においても、駆動回路のうち、Ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部のＴＦＴと同一基板上に形成することができる。また、信号線駆動回路及び走査線駆動回路をＮチャネル型ＴＦＴのみで作製することも可能である。
次に、発光素子の構成について、図２５を用いて説明する。ここでは、駆動用ＴＦＴがＮチャネル型の場合を例に挙げて、画素の断面構造について説明する。図２５（Ａ）（Ｂ）（Ｃ）の表示装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、上記実施の形態に示すエンハンスメント型のＴＦＴと同様に作製でき、酸化物半導体層を半導体層として含む信頼性の高いＴＦＴである。
発光素子は発光を取り出すために少なくとも陽極または陰極の一方が透明であればよい。そして、基板上にＴＦＴ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図２５（Ａ）を用いて説明する。
図２５（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がＮチャネル型で、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図２５（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が電気的に接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉなどが望ましい。そして発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に相当する。図２５（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図２５（Ｂ）を用いて説明する。駆動用ＴＦＴ７０１１がＮチャネル型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図２５（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図２５（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そして発光層７０１４は、図２５（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図２５（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属などを用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂などを用いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２に相当する。図２５（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図２５（Ｃ）を用いて説明する。図２５（Ｃ）では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、陽極７０２５が順に積層されている。陰極７０２３は、図２５（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として用いることができる。そして発光層７０２４は、図２５（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０２５は、図２５（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０２２に相当する。図２５（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御するＴＦＴ（駆動用ＴＦＴともいう）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。
次に本実施の形態における表示装置（発光パネルともいう）の外観及び断面について、図２６を用いて説明する。図２６（Ａ）は、第１の基板上に形成されたＴＦＴ及び発光素子を、第２の基板との間にシール材によって封止した、本実施の形態の表示装置の上面図であり、図２６（Ｂ）は、図２６（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よって画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６とによって、充填材４５０７と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルムなど）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、ＴＦＴを複数有しており、図２６（Ｂ）では、画素部４５０２に含まれるＴＦＴ４５１０と、信号線駆動回路４５０３ａに含まれるＴＦＴ４５０９とを例示している。
ＴＦＴ４５０９、４５１０は、酸化物半導体層を半導体層として含む信頼性の高い実施の形態４に示すＴＦＴを適用することができる。また実施の形態５に示すＴＦＴを適用してもよい。本実施の形態において、ＴＦＴ４５０９、４５１０はＮチャネル型ＴＦＴである。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極４５１７は、ＴＦＴ４５１０のソース電極またはドレイン電極と電気的に接続されている。なお発光素子４５１１の構成は、第１の電極４５１７、電界発光層４５１２、第２の電極４５１３の積層構造であるが、本実施の形態に示した構成に限定されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第１の電極４５１７上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素などが侵入しないように、第２の電極４５１３及び隔壁４５２０上に保護層を形成してもよい。保護層としては、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ膜などを形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８ｂから供給されている。
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極４５１７と同じ導電膜から形成され、端子電極４５１６は、ＴＦＴ４５０９、４５１０が有するソース電極及びドレイン電極と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する基板は、透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材として窒素を用いた。
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、別途用意された基板上に単結晶半導体膜または多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、または走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図２６の構成に限定されない。
以上の工程により、信頼性の高い発光表示装置（表示パネル）を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、上記実施の形態６に示す表示装置の一例として電子ペーパについて説明する。
上記実施の形態に示す論理回路は電子ペーパに用いることもできる。電子ペーパは、電気泳動表示装置（電気泳動ディスプレイともいう）とも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶表示装置には必要な偏光板が必要ない。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上の電極を一方の電極として、上記マイクロカプセルを二つの電極の間に挟んで複数配置すればアクティブマトリクス型の表示装置が完成する。そして、マイクロカプセルに電界を印加すれば表示を行うことができる。例えば、実施の形態５で例示されたエンハンスメント型ＴＦＴによって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
次に本実施の形態における電子ペーパの構造例について図２７を用いて説明する。図２７は本実施の形態における電子ペーパの構造を示す断面図である。
図２７に示す電子ペーパは、基板５８０上にＴＦＴ５８１と、ＴＦＴ５８１上に積層して設けられた絶縁層５８４、及び絶縁層５８５と、絶縁層５８４及び、絶縁層５８５に設けられた開口部を介してＴＦＴ５８１のソース電極またはドレイン電極に接する電極５８７と、電極５８７と、基板５９６に設けられた電極５８８との間に黒色領域５９０ａ及び白色領域５９０ｂと、液体で満たされているキャビティ５９４を含む球形粒子５８９と、球形粒子５８９の周りに充填剤５９５と、を有する。
ＴＦＴ５８１としては、実施の形態４で示すＴＦＴと同様に作製でき、酸化物半導体層を半導体層として含む信頼性の高いＴＦＴである。また、実施の形態５で示すＴＦＴも本実施のＴＦＴ５８１として適用することもできる。
球形粒子５８９を用いた方式はツイストボール表示方式といい、ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極である第１の電極及び第２の電極の間に配置し、第１の電極及び第２の電極に電位差を生じさせて、球形粒子の向きを制御することにより、表示を行う方式である。
また、球形素子の代わりに電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と、負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１の電極と第２の電極との間に設けられるマイクロカプセルは、第１の電極と第２の電極によって、電場が与えられると、白い微粒子と、黒い微粒子が互いに逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子である。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、または表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。
明細書に開示する発明の一実施形態である論理回路は、例えば本実施の形態における電子ペーパの駆動回路として用いることができる。また表示部のトランジスタも酸化物半導体層を用いた薄膜トランジスタを適用することができるため、例えば同一基板に駆動回路及び表示部を設けることもできる。
または上記電子ペーパは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカードなどの各種カードにおける表示などに適用することができる。電子機器の一例を図２８に示す。図２８は、電子書籍２７００の一例を示している。
図２８に示すように、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２８では表示部２７０５）に文章を表示し、左側の表示部（図２８では表示部２７０７）に画像を表示することができる。
また、図２８では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
（実施の形態１０）
本実施の形態では、上記実施の形態６における表示装置の一形態としてシステムオンパネル型の表示装置について説明する。
本明細書に開示する発明である論理回路は、同一基板上に表示部と駆動回路が設けられたシステムオンパネル型の表示装置に適用することもできる。以下に具体的な構成について説明する。
本実施の形態における表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、及び発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどが含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、本実施の形態における表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。さらに該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
次に本実施の形態における表示装置の一形態に相当する液晶表示パネルの外観及び断面について、図２９を用いて説明する。
図２９（Ａ１）（Ａ２）は、第１の基板４００１上に形成された実施の形態４で示したＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を半導体層として含むＴＦＴ４０１０、４０１１、及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止した、本実施の形態における表示装置の上面図であり、図２９（Ｂ）は、図２９（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
本実施の形態における表示装置は、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜または多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図２９（Ａ１）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図２９（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、ＴＦＴを複数有しており、図２９（Ｂ）では、画素部４００２に含まれるＴＦＴ４０１０と、走査線駆動回路４００４に含まれるＴＦＴ４０１１とを例示している。ＴＦＴ４０１０、４０１１上には絶縁層４０２０、４０２１が設けられている。
ＴＦＴ４０１０、４０１１は、酸化物半導体膜を半導体層として含む信頼性の高い実施の形態４に示すＴＦＴを適用することができる。また実施の形態５に示すＴＦＴを適用してもよい。本実施の形態において、ＴＦＴ４０１０、４０１１はＮチャネル型ＴＦＴである。
また、液晶素子４０１３が有する画素電極４０３０は、ＴＦＴ４０１０と電気的に接続されている。そして液晶素子４０１３の対向電極４０３１は第２の基板４００６上に形成されている。画素電極４０３０と対向電極４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極４０３０、対向電極４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、上記実施の形態における基板２００に適用可能な材料及び作製方法を適用することができる。
またスペーサ４０３５は、絶縁膜を選択的にエッチングすることで得られる柱状の隔壁であり、画素電極４０３０と対向電極４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極４０３１は、ＴＦＴ４０１０と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる。
なお本実施の形態は透過型液晶表示装置の例であるが、本発明は反射型液晶表示装置でも半透過型液晶表示装置でも適用できる。
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素子に用いる電極という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能する遮光膜を設けてもよい。
また、本実施の形態では、ＴＦＴの表面凹凸を低減するため、及びＴＦＴの信頼性を向上させるため、ＴＦＴを保護層や平坦化絶縁膜として機能する絶縁層（絶縁層４０２０、絶縁層４０２１）で覆う構成となっている。なお、保護層は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護層は、スパッタ法を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、または窒化酸化アルミニウム膜の単層、または積層で形成すればよい。本実施の形態では保護層をスパッタ法で形成する例を示すが、特に限定されず種々の方法で形成すればよい。また非還元膜を用いることにより保護層を還元防止層として機能させることもできる。
ここでは、保護層として積層構造の絶縁層４０２０を形成する。ここでは、絶縁層４０２０の一層目として、スパッタ法を用いて酸化珪素膜を形成する。保護層として酸化珪素膜を用いると、ソース電極及びドレイン電極として用いるアルミニウム膜のヒロック防止に効果がある。
また、保護層の二層目として絶縁層を形成する。ここでは、絶縁層４０２０の二層目として、スパッタ法を用いて窒化珪素膜を形成する。保護層として窒化珪素膜を用いると、ナトリウムなどの可動イオンが半導体領域中に侵入して、ＴＦＴの電気特性を変化させることを抑制することができる。
また、保護層を形成した後に、半導体層のアニール（２５０℃〜４００℃）を行ってもよい。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシなどの、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）などを用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０２１を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷など）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーターなどを用いることができる。絶縁層４０２１を材料液を用いて形成する場合、ベークする工程で同時に、半導体層のアニール（３００℃〜４００℃）を行ってもよい。絶縁層４０２１の焼成工程と半導体層のアニールを兼ねることで効率よく表示装置を作製することが可能となる。
画素電極４０３０、対向電極４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極４０３０、対向電極４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、もしくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子電極４０１５が、液晶素子４０１３が有する画素電極４０３０と同じ導電膜から形成され、端子電極４０１６は、ＴＦＴ４０１０、４０１１のソース電極及びドレイン電極と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
また図２９においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
上記のようにシステムオンパネル型の表示装置を作成することができる。また、本実施の形態における表示装置には上記実施の形態における論理回路を例えば駆動回路に用いることができ、表示部のＴＦＴと同一工程により論理回路を作製することもできる。
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせることができる。
（実施の形態１１）
上記実施の形態６乃至実施の形態１０に示す表示装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図３０（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図３０（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信出来る構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図３１（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成されており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図３１（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）、マイクロフォン９８８９）などを備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも表示装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。図３１（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。なお、図３１（Ａ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。
図３１（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロットマシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限定されず、少なくとも本発明に係る表示装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。
図３２（Ａ）は、携帯電話機９０００の一例を示している。携帯電話機９０００は、筐体９００１に組み込まれた表示部９００２の他、操作ボタン９００３、外部接続ポート９００４、スピーカ９００５、マイク９００６などを備えている。
図３２（Ａ）に示す携帯電話機９０００は、表示部９００２を指などで触れることで、情報を入力することができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部９００２を指などで触れることにより行うことができる。
表示部９００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字などの情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部９００２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部９００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。
また、携帯電話機９０００内部に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、携帯電話機９０００の向き（縦か横か）を判断して、表示部９００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部９００２を触れること、または筐体９００１の操作ボタン９００３の操作により行われる。また、表示部９００２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部９００２の光センサで検出される信号を検知し、表示部９００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
表示部９００２は、イメージセンサとして機能させることもできる。例えば、表示部９００２に掌や指を触れることで、掌紋、指紋などを撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
図３２（Ｂ）も携帯電話機の一例である。図３２（Ｂ）の携帯電話機は、筐体９４１１に、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４０１に操作ボタン９４０２、外部入力端子９４０３、マイク９４０４、スピーカ９４０５、及び着信時に発光する発光部９４０６を含む通信装置９４００とを有しており、表示機能を有する表示装置９４１０は電話機能を有する通信装置９４００と矢印の２方向に脱着可能である。よって、表示装置９４１０と通信装置９４００の短軸同士を取り付けることも、表示装置９４１０と通信装置９４００の長軸同士を取り付けることもできる。また、表示機能のみを必要とする場合、通信装置９４００より表示装置９４１０を取り外し、表示装置９４１０を単独で用いることもできる。通信装置９４００と表示装置９４１０とは無線通信または有線通信により画像または入力情報を授受することができ、それぞれ充電可能なバッテリーを有する。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
本実施例では、本発明の一態様の論理回路を構成するトランジスタの特性について、計算機を用いて検証した結果を説明する。具体的には、異なる厚みの酸化物半導体層を有する薄膜トランジスタの特性を比較した。計算モデルに用いた薄膜トランジスタの断面構造を図３３（Ａ）に示す。なお、計算にはデバイスシミュレーションソフト Ａｔｌａｓ（Ｓｉｌｖａｃｏ社製）を用いた。
計算に用いたパラメータを以下に示す。薄膜トランジスタが有するゲート絶縁膜は厚み１００ｎｍのＳｉＯＮとし、その比誘電率を４．１とした。また、酸化物半導体層のバンドギャップＥｇを３．０５ｅＶ、比誘電率を１０、電子の真性移動度μｎを１５ｃｍ２／Ｖｓ、正孔の真性移動度μｐを０．１ｃｍ２／Ｖｓとした。
薄膜トランジスタのチャネル長Ｌを１０μｍ、チャネル幅Ｗを１００μｍとした。また、酸化物半導体層が酸化物絶縁膜と接する界面から酸化物半導体層の深さ３０ｎｍまでの領域をｉ層と仮定し、深さ３０ｎｍからゲート絶縁膜までの領域をｎ−領域（キャリア濃度を１０１７／ｃｍ３）と仮定した。さらに、ソース電極及びドレイン電極が接する酸化物半導体層には、酸素欠乏によって生じた電子が存在する領域（ｎ＋領域とも言う）を仮定した。
酸化物半導体層の厚みを１５ｎｍ、３０ｎｍ、５０ｎｍ、１００ｎｍとし、Ｖｇ−Ｉｄ曲線を計算した結果を図３３（Ｂ）に示す。なお、酸化物半導体層の厚みが１５ｎｍ、及び３０ｎｍの場合は、酸化物絶縁膜とゲート絶縁膜に接してその間に挟まれる酸化物半導体層がｉ層と仮定した。また、閾値電圧を酸化物半導体層の厚みに対しプロットした結果を図３３（Ｃ）に示す。
酸化物半導体層が３０ｎｍ以下の場合（具体的には１５ｎｍ及び３０ｎｍの場合において）、薄膜トランジスタの閾値電圧が正の値となり、エンハンスメント型のトランジスタとして挙動することが確認できた。一方、酸化物半導体が５０ｎｍ以上の場合（具体的には５０ｎｍと１００ｎｍの場合において）、薄膜トランジスタの閾値電圧が負の値となり、デプレッション型のトランジスタとして挙動することが確認できた。
酸化物半導体膜をチャネル形成領域に用いる薄膜トランジスタにおいて、ゲート電極に正のバイアスを印加したときは、酸化物半導体膜とゲート絶縁膜の界面に電子が蓄積され、チャネルが形成されてオン状態になる。一方、ゲート電極に負のバイアスを印加したときは、空乏層が形成される。空乏層はゲート電極の負バイアスの絶対値を大きくするほど、ゲート絶縁膜界面から層間膜側に広がり、完全に空乏化されたときにトランジスタはオフ状態になる。
本発明の一態様の薄膜トランジスタがチャネル形成領域に有する酸化物半導体層は、脱水化または脱水素化処理が施された後に酸化物絶縁膜が接して形成され、キャリア濃度が抑制されている。その結果、チャネル形成領域に薄い酸化物半導体層を用いたトランジスタはエンハンスメント型の挙動を示す。
また、膜厚が厚いほど酸化物半導体層を完全に空乏化するのに必要なゲート電極の負バイアスの絶対値が大きくなる。その結果、チャネル形成領域に厚い酸化物半導体層を用いたトランジスタはデプレッション型の挙動を示す。
１０１ トランジスタ
１０２ トランジスタ
１０３ 電源線
１０４ 電源線
１０５ ノード
１０６ トランジスタ
１０７ トランジスタ
１０８ 容量素子
１０９ 容量素子
１１０ ノード
１１１ トランジスタ
１１３ トランジスタ
１１４ ノード
１１５ ノード
１２５ ノード
２００ 基板
２０２ ゲート絶縁層
２０３ コンタクトホール
２０７ 酸化物絶縁膜
２０８ 保護絶縁層
２１０ 基板
２１１ａ ゲート電極
２１１ｂ ゲート電極
２１２ ゲート絶縁層
２１２ａ ゲート電極
２１３ 酸化物半導体層
２１３ａ 酸化物半導体層
２１３ｂ 酸化物半導体層
２１３ｃ 酸化物半導体層
２１４ａ 酸化物半導体層
２１４ｂ 酸化物半導体層
２１４ｃ 酸化物半導体層
２１４ｄ 酸化物半導体層
２１５ 電極
２１５ａ 電極
２１５ｂ 電極
２１５ｃ 電極
２１６ 電極
２１７ 電極
２２３ａ 酸化物半導体層
２２３ｂ 酸化物半導体層
２５１ トランジスタ
２５２ トランジスタ
３２１ トランジスタ
３２２ トランジスタ
３２３ トランジスタ
３２４ 電源線
３２５ 電源線
３２６ ノード
５８０ 基板
５８１ ＴＦＴ
５８４ 絶縁層
５８５ 絶縁層
５８７ 電極
５８８ 電極
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填剤
５９６ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 信号線駆動回路
７０４ 画素
８０３ 走査線駆動回路
８０４ 走査線
８０５ 信号線
８２１ トランジスタ
８２２ 液晶素子
８２３ 容量素子
８５１ トランジスタ
８５２ 容量素子
８５３ トランジスタ
８５４ 発光素子
８５５ 走査線
８５６ 信号線
９００ シフトレジスタ
９０１ レベルシフタ
９０２ バッファ
９０３ シフトレジスタ
９０４ ラッチ回路
９０５ ラッチ回路
９０６ レベルシフタ
９０７ バッファ
１１２１ インバータ
１１２２ インバータ
１１２３ インバータ
２０００ 基板
２００１ ゲート電極
２００２ 絶縁膜
２００３ 酸化物半導体層
２００４ａ 酸化物半導体層
２００４ｂ 酸化物半導体層
２００５ａ 電極
２００５ｂ 電極
２００７ 保護絶縁層
２００８ 電極
２０２０ 電極
２０２２ 電極
２０２３ 電極
２０２４ 電極
２０２８ 電極
２０２９ 電極
２０５０ 端子
２０５１ 端子
２０５２ ゲート絶縁層
２０５３ 接続電極
２０５４ 保護絶縁膜
２０５５ 透明導電膜
２０５６ 電極
２０７０ ＴＦＴ
２１１１ ゲート電極
２１１２ ゲート電極
２１３１ 酸化物半導体層
２１３２ 酸化物半導体層
２１４１ａ 酸化物半導体層
２１４１ｂ 酸化物半導体層
２１４２ａ 酸化物半導体層
２１４２ｂ 酸化物半導体層
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
３０１１ 論理回路
３０１２ 論理回路
３０１３ 論理回路
３１１１ トランジスタ
３１１２ トランジスタ
３１１３ トランジスタ
３１２１Ａ インバータ
３１２１Ｂ インバータ
３１２１Ｃ インバータ
３１２２Ａ インバータ
３１２２Ｂ インバータ
３１２２Ｃ インバータ
３１２３Ａ インバータ
３１２３Ｂ インバータ
３１２３Ｃ インバータ
３１３１ トランジスタ
３１３１Ｂ インバータ
３１３２ トランジスタ
３１３３ トランジスタ
３１４０ ＮＡＮＤ回路
３１４１ ＮＡＮＤ回路
３１４２ ＮＡＮＤ回路
３１４３ ＮＡＮＤ回路
３１７１ ノード
３１７２ ノード
３１７３ ノード
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ ＴＦＴ
４０１１ ＴＦＴ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 画素電極
４０３１ 対向電極
４０３２ 絶縁層
４０３５ スペーサ
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ ＴＦＴ
４５１０ ＴＦＴ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極
４５１８ａ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
７００１ ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電膜
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ 発光層
７０２５ 陽極
７０２７ 導電膜
９０００ 携帯電話機
９００１ 筐体
９００２ 表示部
９００３ 操作ボタン
９００４ 外部接続ポート
９００５ スピーカ
９００６ マイク
９４００ 通信装置
９４０１ 筐体
９４０２ 操作ボタン
９４０３ 外部入力端子
９４０４ マイク
９４０５ スピーカ
９４０６ 発光部
９４１０ 表示装置
９４１１ 筐体
９４１２ 表示部
９４１３ 操作ボタン
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 入力手段（操作キー）
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部

Claims (1)

  1. 第１のトランジスタと、第２のトランジスタと、を有し、
    前記第１のトランジスタは、第１の酸化物半導体層と、第１のゲート電極と、第１のソース電極と、第１のドレイン電極と、を有し、
    前記第２のトランジスタは、第２の酸化物半導体層と、第２のゲート電極と、第２のソース電極と、第２のドレイン電極と、を有し、
    前記第１の酸化物半導体層は、絶縁層を介して前記第１のゲート電極と重なる領域を有し、
    前記第２の酸化物半導体層は、前記絶縁層を介して前記第２のゲート電極と重なる領域を有し、
    前記絶縁層は、前記第１の酸化物半導体層の下方、及び、前記第２の酸化物半導体層の下方に設けられ、
    前記第１のソース電極は、前記第１の酸化物半導体層の上方に設けられ、
    前記第１のドレイン電極は、前記第１の酸化物半導体層の上方に設けられ、
    前記第２のソース電極は、前記第２の酸化物半導体層の上方に設けられ、
    前記第２のドレイン電極は、前記第２の酸化物半導体層の上方に設けられ、
    酸化物絶縁層は、前記第１のソース電極上方、前記第１のドレイン電極上方、前記第２のソース電極上方、及び、前記第２のドレイン電極上方に設けられ、
    前記第１の酸化物半導体層は、第１の領域と、第２の領域と、第３の領域と、第４の領域と、第５の領域と、第６の領域と、を有し、
    前記第３の領域は、前記第１のソース電極と重なり、
    前記第４の領域は、前記第１のドレイン電極と重なり、
    前記第５の領域は、前記第３の領域の下方に設けられ、
    前記第６の領域は、前記第４の領域の下方に設けられ、
    前記第３の領域の導電率及び前記第４の領域の導電率は、前記第５の領域の導電率及び前記第６の領域の導電率よりも高く、
    前記第１の領域は、前記第３の領域と前記第４の領域との間に設けられ、
    前記第１の領域は、前記酸化物絶縁層と接し、
    前記第２の領域は、前記第１の領域の下方に設けられ、
    前記第１の領域の抵抗率は、前記第２の領域の抵抗率よりも高く、
    前記第２の酸化物半導体層は、第７の領域と、第８の領域と、第９の領域と、第１０の領域と、第１１の領域と、を有し、
    前記第８の領域は、前記第２のソース電極と重なり、
    前記第９の領域は、前記第２のドレイン電極と重なり、
    前記第１０の領域は、前記第８の領域の下方に設けられ、
    前記第１１の領域は、前記第９の領域の下方に設けられ、
    前記第８の領域の導電率及び前記第９の領域の導電率は、前記第１０の領域の導電率及び前記第１１の領域の導電率よりも高く、
    前記第７の領域は、前記第８の領域と前記第９の領域との間に設けられ、
    前記第７の領域は、前記酸化物絶縁層と接し、
    前記第７の領域の抵抗率は、前記第２の領域の抵抗率よりも高く、
    前記第１の酸化物半導体層の膜厚は、前記第２の酸化物半導体層の膜厚よりも厚いことを特徴とする半導体装置。
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