JP2814319B2 - 液晶表示装置及びその製造方法 - Google Patents
液晶表示装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
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Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置（以下、
適宜、液晶ディスプレイ又は薄膜半導体装置という。）
及びその製造方法に係り、特に薄膜トランジスタを形成
してなるアクティブマトリクス基板及びその製造方法に
関する。
適宜、液晶ディスプレイ又は薄膜半導体装置という。）
及びその製造方法に係り、特に薄膜トランジスタを形成
してなるアクティブマトリクス基板及びその製造方法に
関する。
【０００２】
【従来の技術】液晶ディスプレイ用アクティブマトリッ
クス基板としては、画素駆動用の薄膜トランジスタと、
それらを駆動させる走査回路や信号回路の周辺駆動回路
用の薄膜トランジスタを同一基板上に形成させたものが
知られている。
クス基板としては、画素駆動用の薄膜トランジスタと、
それらを駆動させる走査回路や信号回路の周辺駆動回路
用の薄膜トランジスタを同一基板上に形成させたものが
知られている。
【０００３】画素駆動用及び周辺回路用の両者の薄膜ト
ランジスタをいずれも単結晶又多結晶シリコンの同一種
類で形成したもの、画素駆動用薄膜トランジスタを非晶
質シリコンの単層若しくは積層で、周辺回路用薄膜トラ
ンジスタを多結晶シリコンで形成したもの等がある。
ランジスタをいずれも単結晶又多結晶シリコンの同一種
類で形成したもの、画素駆動用薄膜トランジスタを非晶
質シリコンの単層若しくは積層で、周辺回路用薄膜トラ
ンジスタを多結晶シリコンで形成したもの等がある。
【０００４】前者の例としては、特開平１−１９４３５
１号公報があり、後者の例としては、特開昭６４−２０
８８号公報、アイ・イー・イー・イー・トランザクショ
ンオン エレクトロン デバイス 第３６巻第２８６８
頁〜第２８７２頁（IEEETransactions on Electron Dev
ices, Vol .36,pp2868〜2872(1989))等がある。
１号公報があり、後者の例としては、特開昭６４−２０
８８号公報、アイ・イー・イー・イー・トランザクショ
ンオン エレクトロン デバイス 第３６巻第２８６８
頁〜第２８７２頁（IEEETransactions on Electron Dev
ices, Vol .36,pp2868〜2872(1989))等がある。
【０００５】また、特開平２−２７３２０号公報には画
素駆動用薄膜トランジスタのチャンネル領域を非晶質シ
リコン、ソース、ドレン領域を多結晶シリコンで形成
し、周辺回路用薄膜トランジスタのチャンネル領域及び
ソース、ドレン領域を多結晶シリコンで形成した例が開
示されている。
素駆動用薄膜トランジスタのチャンネル領域を非晶質シ
リコン、ソース、ドレン領域を多結晶シリコンで形成
し、周辺回路用薄膜トランジスタのチャンネル領域及び
ソース、ドレン領域を多結晶シリコンで形成した例が開
示されている。
【０００６】
【発明が解決しようとする課題】周辺駆動回路を内蔵し
たアクティブマトリックス基板の薄膜トランジスタとし
ては、次の特性が要求される。画素駆動用薄膜トランジ
スタは、オフ電流が小さく、製法上は大面積基板内に形
成するためプロセスの均一性が得られやすいことが望ま
れる。一方、周辺駆動回路用薄膜トランジスタは、オン
電流を大きくするため電界効果移動度が大きいことが望
まれる。また両者の薄膜トランジスタを同一基板上に形
成するためには、両者の製造プロセスのマッチングが重
要課題である。
たアクティブマトリックス基板の薄膜トランジスタとし
ては、次の特性が要求される。画素駆動用薄膜トランジ
スタは、オフ電流が小さく、製法上は大面積基板内に形
成するためプロセスの均一性が得られやすいことが望ま
れる。一方、周辺駆動回路用薄膜トランジスタは、オン
電流を大きくするため電界効果移動度が大きいことが望
まれる。また両者の薄膜トランジスタを同一基板上に形
成するためには、両者の製造プロセスのマッチングが重
要課題である。
【０００７】上記従来構造においては、いずれも製造工
程が繁雑で、このため歩留りの低下、コスト高、大面積
基板内及び製造ロット間の不均一性の問題が有る。
程が繁雑で、このため歩留りの低下、コスト高、大面積
基板内及び製造ロット間の不均一性の問題が有る。
【０００８】例えば、多結晶シリコン薄膜トランジスタ
は製造工程の処理温度が高いため、使用可能な耐熱ガラ
ス基板が高価となる。
は製造工程の処理温度が高いため、使用可能な耐熱ガラ
ス基板が高価となる。
【０００９】単結晶シリコンをガラス基板に貼合せる方
法は、特性的には優れた周辺駆動回路が得られるが、製
造工程で繁雑で高価となる。
法は、特性的には優れた周辺駆動回路が得られるが、製
造工程で繁雑で高価となる。
【００１０】非晶質シリコン層をレーザアニールして多
結晶層とした正スタガ構造の薄膜トランジスタは、製法
が比較的簡単で、かつ特性的にも優れているが、液晶デ
ィスプレイ用アクティブマトリックスとしては遮光が必
要となり、この点でトータルプロセス工程数が増加す
る。
結晶層とした正スタガ構造の薄膜トランジスタは、製法
が比較的簡単で、かつ特性的にも優れているが、液晶デ
ィスプレイ用アクティブマトリックスとしては遮光が必
要となり、この点でトータルプロセス工程数が増加す
る。
【００１１】また、画素駆動用薄膜トランジスタを非晶
質シリコンで積層する構成は、非晶質層と非晶質層の接
合において、プラズマＣＶＤ時の形成条件、例えば高周
波出力、基板温度等のわずかな差異により、新たなトラ
ップ準位が形成され、特性のばらつきを生じやすい。
質シリコンで積層する構成は、非晶質層と非晶質層の接
合において、プラズマＣＶＤ時の形成条件、例えば高周
波出力、基板温度等のわずかな差異により、新たなトラ
ップ準位が形成され、特性のばらつきを生じやすい。
【００１２】本発明の目的は、製品の均一性・再現性が
優れたアクティブマトリクス基板を有する液晶表示装置
及びその製造方法を提供することにある。
優れたアクティブマトリクス基板を有する液晶表示装置
及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】上記目的は、同一の絶縁
基板上にゲート電極、ゲート絶縁層、単層の非晶質半導
体層チャンネル領域、ソース電極及びドレイン電極を順
次形成した第１の逆スタガ構造の電界効果型薄膜トラン
ジスタと、ゲート電極、ゲート絶縁層、結晶質と非晶質
の積層の半導体層のチャンネル領域、ソース電極及びド
レイン電極を順次形成した第２の逆スタガ構造の電界効
果型薄膜トランジスタとを有することにより達成され
る。
基板上にゲート電極、ゲート絶縁層、単層の非晶質半導
体層チャンネル領域、ソース電極及びドレイン電極を順
次形成した第１の逆スタガ構造の電界効果型薄膜トラン
ジスタと、ゲート電極、ゲート絶縁層、結晶質と非晶質
の積層の半導体層のチャンネル領域、ソース電極及びド
レイン電極を順次形成した第２の逆スタガ構造の電界効
果型薄膜トランジスタとを有することにより達成され
る。
【００１４】上記目的は、同一の絶縁基板上にゲート電
極、ゲート絶縁層、を順次形成し、該ゲート絶縁層上の
選択された領域に多結晶半導体層を形成し、該多結晶半
導体層上に非晶質半導体層、ソース電極及びドレイン電
極を形成することにより達成される。
極、ゲート絶縁層、を順次形成し、該ゲート絶縁層上の
選択された領域に多結晶半導体層を形成し、該多結晶半
導体層上に非晶質半導体層、ソース電極及びドレイン電
極を形成することにより達成される。
【００１５】上記目的は、同一の絶縁基板上にゲート電
極、ゲート絶縁層、第１の非晶質半導体層を順次形成
し、該第１の非晶質半導体層上の選択された領域にレー
ザアニールし、該第１の非晶質半導体層の不要領域をエ
ッチング除去して多結晶半導体層を形成し、該多結晶半
導体層上に第２の非晶質半導体層、ソース電極及びドレ
イン電極を形成することにより達成される。
極、ゲート絶縁層、第１の非晶質半導体層を順次形成
し、該第１の非晶質半導体層上の選択された領域にレー
ザアニールし、該第１の非晶質半導体層の不要領域をエ
ッチング除去して多結晶半導体層を形成し、該多結晶半
導体層上に第２の非晶質半導体層、ソース電極及びドレ
イン電極を形成することにより達成される。
【００１６】上記目的は、同一の絶縁基板上にゲート電
極、ゲート絶縁層、第１の非晶質半導体層を順次形成
し、該第１の非晶質半導体層上の選択された領域にレー
ザアニールし、該第１の非晶質半導体層の不要領域をエ
ッチング除去して多結晶半導体層を形成し、該多結晶半
導体層及び前記ゲート絶縁層を水素主体のプラズマ雰囲
気中で処理し続いてプラズマＣＶＤ法で第２の非晶質半
導体層を形成し、次にソース電極及びドレイン電極を形
成することにより達成される。
極、ゲート絶縁層、第１の非晶質半導体層を順次形成
し、該第１の非晶質半導体層上の選択された領域にレー
ザアニールし、該第１の非晶質半導体層の不要領域をエ
ッチング除去して多結晶半導体層を形成し、該多結晶半
導体層及び前記ゲート絶縁層を水素主体のプラズマ雰囲
気中で処理し続いてプラズマＣＶＤ法で第２の非晶質半
導体層を形成し、次にソース電極及びドレイン電極を形
成することにより達成される。
【００１７】
【作用】上記構成によれば、同一の絶縁基板上に第１、
第２の逆スタガ構造の電界効果型薄膜トランジスタが形
成され、第２の逆スタガ構造の電界効果型薄膜トランジ
スタのオン電流はソース電極から多結晶質半導体層チャ
ンネル領域を通ってドレイン電極へと流れる。非晶質層
に比べて結晶性が優れた多結晶層ではトラップ密度が著
しく低いため、高い電界効果移動度が得られる。また、
半導体層における非晶質層と多結晶層の接合は、新規な
トラップ準位や界面準位の形成は無く、清浄にのみ注意
すれば良好な接合が再現性良く得られる。一方、第１の
逆スタガ構造の電界効果型薄膜トランジスタは、単層の
非晶質半導体層チャンネル領域とゲート絶縁層との界面
の清浄に注意すれば、通常のプラズマＣＶＤ法による形
成で大面積均一性が得られる。
第２の逆スタガ構造の電界効果型薄膜トランジスタが形
成され、第２の逆スタガ構造の電界効果型薄膜トランジ
スタのオン電流はソース電極から多結晶質半導体層チャ
ンネル領域を通ってドレイン電極へと流れる。非晶質層
に比べて結晶性が優れた多結晶層ではトラップ密度が著
しく低いため、高い電界効果移動度が得られる。また、
半導体層における非晶質層と多結晶層の接合は、新規な
トラップ準位や界面準位の形成は無く、清浄にのみ注意
すれば良好な接合が再現性良く得られる。一方、第１の
逆スタガ構造の電界効果型薄膜トランジスタは、単層の
非晶質半導体層チャンネル領域とゲート絶縁層との界面
の清浄に注意すれば、通常のプラズマＣＶＤ法による形
成で大面積均一性が得られる。
【００１８】そして、第１、第２の逆スタガ構造の電界
効果型薄膜トランジスタの形成は、同一の絶縁基板上に
ゲート電極、ゲート絶縁層、を順次双方同時に形成し、
第２の逆スタガ構造の電界効果型薄膜トランジスタのゲ
ート絶縁層上の選択された領域に多結晶半導体層を形成
し、その多結晶半導体層以外の領域の非晶質膜を除去す
るプロセスだけが異なり、プロセスをほぼ同時進行させ
ることが可能であるからプロセスのマッチングがとれ第
１、第２の逆スタガ構造の電界効果型薄膜トランジスタ
を同一絶縁基板上に形成することが出来る。また、製造
プロセスが簡単であり、均一性・再現性に優れ、歩留ま
りが高くなる。
効果型薄膜トランジスタの形成は、同一の絶縁基板上に
ゲート電極、ゲート絶縁層、を順次双方同時に形成し、
第２の逆スタガ構造の電界効果型薄膜トランジスタのゲ
ート絶縁層上の選択された領域に多結晶半導体層を形成
し、その多結晶半導体層以外の領域の非晶質膜を除去す
るプロセスだけが異なり、プロセスをほぼ同時進行させ
ることが可能であるからプロセスのマッチングがとれ第
１、第２の逆スタガ構造の電界効果型薄膜トランジスタ
を同一絶縁基板上に形成することが出来る。また、製造
プロセスが簡単であり、均一性・再現性に優れ、歩留ま
りが高くなる。
【００１９】
【実施例】以下、本発明の実施例を図により説明する。
【００２０】図１は本実施例の薄膜半導体装置の縦断面
図である。左側に示す素子は周辺回路用薄膜トランジス
タ、右側に示す素子は画素駆動用薄膜トランジスタであ
る。本実施例では、表示部が対角３０５ｍｍ（１２イン
チ相当）の大きさの液晶ディスプレイ用アクティブマト
リックス基板を製造する場合としており、画素部は通常
の逆スタガ構造の非晶質Ｓｉ薄膜トランジスタを画素数
分４８０×６４０（×３）個を基板上に配列し、さら
に、周辺回路部においてはチャンネル領域が多結晶と非
晶質Ｓｉの二層構造とした同逆スタガ構造の薄膜トラン
ジスタ基板製作の場合である。このチャンネル領域に必
要なのは薄膜の多結晶であるが、薄膜にするとそれ以後
の他の膜を形成するプロセスで損傷を受けてチャンネル
領域として満足に作動しなくなるから、薄膜の多結晶を
保護する目的でその上に非晶質Ｓｉの層を形成し二層構
造としている。逆スタガ構造は遮光マスクが不要のため
使用される例が多い。
図である。左側に示す素子は周辺回路用薄膜トランジス
タ、右側に示す素子は画素駆動用薄膜トランジスタであ
る。本実施例では、表示部が対角３０５ｍｍ（１２イン
チ相当）の大きさの液晶ディスプレイ用アクティブマト
リックス基板を製造する場合としており、画素部は通常
の逆スタガ構造の非晶質Ｓｉ薄膜トランジスタを画素数
分４８０×６４０（×３）個を基板上に配列し、さら
に、周辺回路部においてはチャンネル領域が多結晶と非
晶質Ｓｉの二層構造とした同逆スタガ構造の薄膜トラン
ジスタ基板製作の場合である。このチャンネル領域に必
要なのは薄膜の多結晶であるが、薄膜にするとそれ以後
の他の膜を形成するプロセスで損傷を受けてチャンネル
領域として満足に作動しなくなるから、薄膜の多結晶を
保護する目的でその上に非晶質Ｓｉの層を形成し二層構
造としている。逆スタガ構造は遮光マスクが不要のため
使用される例が多い。
【００２１】まず、大きさ対角３５５ｍｍ（１４インチ
相当）、厚み１．１ｍｍのガラス製の絶縁基板１を用意
する。
相当）、厚み１．１ｍｍのガラス製の絶縁基板１を用意
する。
【００２２】図２に示す様に、絶縁基板１上にＣｒ層を
スパッタリング法にて厚さ３００ｎｍ堆積し、その後通
常のホトリソグラフの技術を用いてパターニングしゲー
ト電極２を形成する。
スパッタリング法にて厚さ３００ｎｍ堆積し、その後通
常のホトリソグラフの技術を用いてパターニングしゲー
ト電極２を形成する。
【００２３】図３に示すように、順次ゲート絶縁層とな
るＳｉＮ層３を３５０ｎｍ及び半導体薄膜の非晶質Ｓｉ
層４を６０ｎｍプラズマＣＶＤ法により堆積する。層堆
積条件は、ＳｉＮ層３は原料ガスとしてＳｉＨ4とＮＨ3
を用い、基板温度は３００℃とし、非晶質Ｓｉ層４は原
料ガスとしてＳｉＨ4とＨ2を用い、基板温度３６０℃で
堆積する。ここで重要なことは、非晶質Ｓｉ層４中の含
有水素濃度（Ｓｉ−Ｈ結合、Ｓｉ−Ｈ2結合、（Ｓｉ−
Ｈ2）ｎ結合等の水素濃度）が１０％以下とすることで
ある。このためには基板温度を高くし、反応圧力を低く
することが望ましい。基板温度３６０℃で堆積する非晶
質Ｓｉ層４中の水素含有量は約９％となる。尚、水素含
有量が１０％を越えると、次のレーザアニール時にＳｉ
層の剥離が生じやすい。これは、層中の水素やＳｉＨｘ
が急激に蒸発飛散するためと考えられる。同図左側の周
辺回路となる部分のゲート電極２の上層のゲート絶縁層
上の非晶質Ｓｉ層４のみに、エネルギー２８０ｍＪ／ｃ
ｍ2のＸｅＣｌエキシマレーザ（波長３０８ｎｍ）を照
射する。この工程において、レーザ照射された非晶質Ｓ
ｉ層４は多結晶Ｓｉ層５に改質される。
るＳｉＮ層３を３５０ｎｍ及び半導体薄膜の非晶質Ｓｉ
層４を６０ｎｍプラズマＣＶＤ法により堆積する。層堆
積条件は、ＳｉＮ層３は原料ガスとしてＳｉＨ4とＮＨ3
を用い、基板温度は３００℃とし、非晶質Ｓｉ層４は原
料ガスとしてＳｉＨ4とＨ2を用い、基板温度３６０℃で
堆積する。ここで重要なことは、非晶質Ｓｉ層４中の含
有水素濃度（Ｓｉ−Ｈ結合、Ｓｉ−Ｈ2結合、（Ｓｉ−
Ｈ2）ｎ結合等の水素濃度）が１０％以下とすることで
ある。このためには基板温度を高くし、反応圧力を低く
することが望ましい。基板温度３６０℃で堆積する非晶
質Ｓｉ層４中の水素含有量は約９％となる。尚、水素含
有量が１０％を越えると、次のレーザアニール時にＳｉ
層の剥離が生じやすい。これは、層中の水素やＳｉＨｘ
が急激に蒸発飛散するためと考えられる。同図左側の周
辺回路となる部分のゲート電極２の上層のゲート絶縁層
上の非晶質Ｓｉ層４のみに、エネルギー２８０ｍＪ／ｃ
ｍ2のＸｅＣｌエキシマレーザ（波長３０８ｎｍ）を照
射する。この工程において、レーザ照射された非晶質Ｓ
ｉ層４は多結晶Ｓｉ層５に改質される。
【００２４】図４において、一部多結晶Ｓｉ層５となっ
た非晶質Ｓｉ層４を極低濃度のＨＦ（１容）−ＨＮＯ3
（２容）−Ｈ2Ｏ（５容）の混液で１０秒間エッチング
して非晶質Ｓｉ層４のみをエッチングし、周辺回路とな
る部分の多結晶Ｓｉ層５を選択的にＳｉＮ層３上にパタ
ーニングする。
た非晶質Ｓｉ層４を極低濃度のＨＦ（１容）−ＨＮＯ3
（２容）−Ｈ2Ｏ（５容）の混液で１０秒間エッチング
して非晶質Ｓｉ層４のみをエッチングし、周辺回路とな
る部分の多結晶Ｓｉ層５を選択的にＳｉＮ層３上にパタ
ーニングする。
【００２５】図５に示すように、非晶質Ｓｉ層６及びこ
れにリンをドープしたｎ型Ｓｉ層７をプラズマＣＶＤ法
によりそれぞれ２２０ｎｍ、４０ｎｍ堆積する。堆積条
件は、次のとおりである。非晶質Ｓｉ層は６原料ガスと
してＳｉＨ4とＨ2を用い、基板温度は３００℃とし、こ
れにより堆積層中の水素濃度は１２〜１４％に制御され
る。ｎ型非晶質Ｓｉ層７は原料ガスとしてＳｉＨ4とド
ーパントとしてのＰＨ3（濃度１％、ベースガスＨ2）を
用い、基板温度は３００℃とし、堆積層の抵抗率は１０
3Ω−ｃmである。ここで重要なことはプロセスの再現性
向上のため、多結晶Ｓｉ層５を選択的にＳｉＮ層３上に
パターニングした基板表面のクリーニングを行うことで
ある。基板をプラズマＣＶＤ装置にセット後、非晶質Ｓ
ｉ層６及びｎ型Ｓｉ層７を堆積する前に水素又は水素と
ハロゲン化物（ＨＦ，ＮＦ3）の混合ガスのプラズマ中
で基板表面を薄くエッチングする。圧力０．８ＴｏＮ
（１００Ｐａ）供給電力０．８Ｗ／ｃm2のプラズマ処理
を行った。その結果、多結晶Ｓｉ層５は約１０ｎｍエッ
チングされるとともに、タングリングボンドが水素でタ
ーミネーションされる。上記の層形成は同一チャンバ内
で連続して実施することにより、コンタミネーションを
防止できる。この結果、周辺回路部はゲート電極２の上
部に改質した多結晶Ｓｉ層５と非晶質Ｓｉ層６、７の３
層積層構造が、また、画素部はゲート電極２の上部に非
晶質Ｓｉ層６、７の２層構造が形成される。
れにリンをドープしたｎ型Ｓｉ層７をプラズマＣＶＤ法
によりそれぞれ２２０ｎｍ、４０ｎｍ堆積する。堆積条
件は、次のとおりである。非晶質Ｓｉ層は６原料ガスと
してＳｉＨ4とＨ2を用い、基板温度は３００℃とし、こ
れにより堆積層中の水素濃度は１２〜１４％に制御され
る。ｎ型非晶質Ｓｉ層７は原料ガスとしてＳｉＨ4とド
ーパントとしてのＰＨ3（濃度１％、ベースガスＨ2）を
用い、基板温度は３００℃とし、堆積層の抵抗率は１０
3Ω−ｃmである。ここで重要なことはプロセスの再現性
向上のため、多結晶Ｓｉ層５を選択的にＳｉＮ層３上に
パターニングした基板表面のクリーニングを行うことで
ある。基板をプラズマＣＶＤ装置にセット後、非晶質Ｓ
ｉ層６及びｎ型Ｓｉ層７を堆積する前に水素又は水素と
ハロゲン化物（ＨＦ，ＮＦ3）の混合ガスのプラズマ中
で基板表面を薄くエッチングする。圧力０．８ＴｏＮ
（１００Ｐａ）供給電力０．８Ｗ／ｃm2のプラズマ処理
を行った。その結果、多結晶Ｓｉ層５は約１０ｎｍエッ
チングされるとともに、タングリングボンドが水素でタ
ーミネーションされる。上記の層形成は同一チャンバ内
で連続して実施することにより、コンタミネーションを
防止できる。この結果、周辺回路部はゲート電極２の上
部に改質した多結晶Ｓｉ層５と非晶質Ｓｉ層６、７の３
層積層構造が、また、画素部はゲート電極２の上部に非
晶質Ｓｉ層６、７の２層構造が形成される。
【００２６】図６に示すように、ｎ型非晶質Ｓｉ層７及
び非晶質Ｓｉ層６を通常のホトリソグラフィ技術によ
り、島状にパターニングし、薄膜トランジスタの能動領
域を形成する。
び非晶質Ｓｉ層６を通常のホトリソグラフィ技術によ
り、島状にパターニングし、薄膜トランジスタの能動領
域を形成する。
【００２７】図７に示すようにスパッタリング法にて透
明電極である酸化インジウム・スズ（ＩＴＯ）層を厚さ
１２０ｎｍ堆積した後これもホトリソグラフィ技術でパ
ターニングして画素用透明電極層８を形成する。
明電極である酸化インジウム・スズ（ＩＴＯ）層を厚さ
１２０ｎｍ堆積した後これもホトリソグラフィ技術でパ
ターニングして画素用透明電極層８を形成する。
【００２８】図８に示すように、Ｃｒ層９及びＡｌ層１
０をそれぞれ層厚６０ｎｍ及び３５０ｎｍスパタリング
法にて順次堆積する。その後ホトリソグラフィによりソ
ース及びドレイン電極をパターニングし、更に引続い
て、ソースとドレイン電極間に露出したｎ型非晶質Ｓｉ
層７をドライエッチングする。これにより、シリコン薄
膜トランジスタのチャンネル領域は、周辺回路用薄膜ト
ランジスタは多結晶Ｓｉ５層と非晶質Ｓｉ層６の積層構
造となり、画素駆動用薄膜トランジスタは非晶質Ｓｉ６
層の単層構造となる。次に上記基板にパッシベーション
層１１としてプラズマＣＶＤ法によりＳｉＮを層厚約１
μｍに堆積する。このようなプロセスを経て周辺回路内
蔵アクティブマトリックス基板が実現できる。本実施例
では半導体の素材としてＳｉを用いたが他の素材例えば
ＧａＡｓ、Ｇｅ、Ｃｅでも同様に可能である。
０をそれぞれ層厚６０ｎｍ及び３５０ｎｍスパタリング
法にて順次堆積する。その後ホトリソグラフィによりソ
ース及びドレイン電極をパターニングし、更に引続い
て、ソースとドレイン電極間に露出したｎ型非晶質Ｓｉ
層７をドライエッチングする。これにより、シリコン薄
膜トランジスタのチャンネル領域は、周辺回路用薄膜ト
ランジスタは多結晶Ｓｉ５層と非晶質Ｓｉ層６の積層構
造となり、画素駆動用薄膜トランジスタは非晶質Ｓｉ６
層の単層構造となる。次に上記基板にパッシベーション
層１１としてプラズマＣＶＤ法によりＳｉＮを層厚約１
μｍに堆積する。このようなプロセスを経て周辺回路内
蔵アクティブマトリックス基板が実現できる。本実施例
では半導体の素材としてＳｉを用いたが他の素材例えば
ＧａＡｓ、Ｇｅ、Ｃｅでも同様に可能である。
【００２９】本実施例で製作したそれぞれの薄膜トラン
ジスタの特性は、周辺回路部においては電界効果移動
度；５０ｃｍ2／Ｖ・ｓ、しきい電圧；２．２±０．１
Ｖ、オフ電流２〜６×１０~12Ａ（Ｖｇ＝−５Ｖ）が得
られ、画素部においては、電界効果移動度；０．３〜
０．６ｃm2／Ｖ・ｓ、しきい電圧；１．５±０．２Ｖ、
オフ電流；１〜３×１０~12Ａが得られる。
ジスタの特性は、周辺回路部においては電界効果移動
度；５０ｃｍ2／Ｖ・ｓ、しきい電圧；２．２±０．１
Ｖ、オフ電流２〜６×１０~12Ａ（Ｖｇ＝−５Ｖ）が得
られ、画素部においては、電界効果移動度；０．３〜
０．６ｃm2／Ｖ・ｓ、しきい電圧；１．５±０．２Ｖ、
オフ電流；１〜３×１０~12Ａが得られる。
【００３０】
【発明の効果】本発明によれば、第２の逆スタガ構造の
電界効果型薄膜トランジスタのオン電流は多結晶質半導
体層チャンネル領域を流れ、多結晶層ではトラップ密度
が著しく低いため、高い電界効果移動度が得られる。一
方、第１の逆スタガ構造の電界効果型薄膜トランジスタ
は、通常のプラズマＣＶＤ法で大面積均一性が得られ
る。 そして、第１、第２の逆スタガ構造の電界効果型
薄膜トランジスタの形成は、プロセスをほぼ同時進行さ
せることが可能であるからプロセスのマッチングがとれ
同一基板上に形成することが出来る。また、製造プロセ
スが簡単であり、均一性・再現性に優れ、歩留まりが高
くなる。
電界効果型薄膜トランジスタのオン電流は多結晶質半導
体層チャンネル領域を流れ、多結晶層ではトラップ密度
が著しく低いため、高い電界効果移動度が得られる。一
方、第１の逆スタガ構造の電界効果型薄膜トランジスタ
は、通常のプラズマＣＶＤ法で大面積均一性が得られ
る。 そして、第１、第２の逆スタガ構造の電界効果型
薄膜トランジスタの形成は、プロセスをほぼ同時進行さ
せることが可能であるからプロセスのマッチングがとれ
同一基板上に形成することが出来る。また、製造プロセ
スが簡単であり、均一性・再現性に優れ、歩留まりが高
くなる。
【図１】本発明の実施例の薄膜半導体装置の縦断面図で
ある。
ある。
【図２】本発明の実施例の薄膜半導体装置の製造工程毎
の縦断面図である。
の縦断面図である。
【図３】本発明の実施例の薄膜半導体装置の製造工程毎
の縦断面図である。
の縦断面図である。
【図４】本発明の実施例の薄膜半導体装置の製造工程毎
の縦断面図である。
の縦断面図である。
【図５】本発明の実施例の薄膜半導体装置の製造工程毎
の縦断面図である。
の縦断面図である。
【図６】本発明の実施例の薄膜半導体装置の製造工程毎
の縦断面図である。
の縦断面図である。
【図７】本発明の実施例の薄膜半導体装置の製造工程毎
の縦断面図である。
の縦断面図である。
【図８】本発明の実施例の薄膜半導体装置の製造工程毎
の縦断面図である。
の縦断面図である。
１ 絶縁基板 ２ ゲート電極 ３ ゲート絶縁層 ４ 非晶質シリコン層 ５ 多結晶シリコン層 ６ 非晶質シリコン層 ７ ｎ型非晶質シリコン層 ８ 画素用透明電極層 ９ ソース電極層 １０ ドレイン電極層 １１ パッシベーション層
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 G02F 1/136 500 H01L 27/12
Claims (6)
- 【請求項１】 同一の絶縁基板上にゲート電極、ゲート
絶縁層、第１の非晶質半導体層を順次形成し、該第１の
非晶質半導体層上の選択された領域にレーザアニール
し、該第１の非晶質半導体層の不要領域をエッチング除
去して多結晶半導体層を形成し、該多結晶半導体層上に
第２の非晶質半導体層、ソース電極及びドレイン電極を
形成してアクティブマトリクス基板を形成することを含
んでなる液晶表示装置の製造方法。 - 【請求項２】 同一の絶縁基板上にゲート電極、ゲート
絶縁層、第１の非晶質半導体層を順次形成し、該第１の
非晶質半導体層上の選択された領域にレーザアニール
し、該第１の非晶質半導体層の不要領域をエッチング除
去して多結晶半導体層を形成し、該多結晶半導体層及び
前記ゲート絶縁層を水素主体のプラズマ雰囲気中で処理
し続いてプラズマＣＶＤ法で第２の非晶質半導体層を形
成し、次にソース電極及びドレイン電極を形成してアク
ティブマトリクス基板を形成することを含んでなる液晶
表示装置の製造方法。 - 【請求項３】 前記第１の非晶質半導体層をＳｉＨ4と
Ｈ2を用いプラズマＣＶＤ法により形成し、前記第１の
非晶質半導体層中のＨ2含有量を１０％以下とすること
を特徴とする請求項１または請求項２に記載の液晶表示
装置の製造方法。 - 【請求項４】 画素駆動用の複数の薄膜トランジスタ
と、該薄膜トランジスタを駆動する周辺駆動回路用の複
数の薄膜トランジスタとを同一の絶縁基板上に形成して
なるアクティブマトリクス基板を有する液晶表示装置に
おいて、 前記画素駆動用の薄膜トランジスタは、金属で形成され
たゲート電極と、該ゲート電極の上に形成されたゲート
絶縁層と、該絶縁層の上に形成されたシリコンを主成分
とする非晶質半導体層と、該半導体層の上に対向させて
形成されたソース電極及びドレイン電極とを有してな
り、 前記周辺駆動回路用の薄膜トランジスタは、金属で形成
されたゲート電極と、該ゲート電極の上に形成されたゲ
ート絶縁層と、該絶縁層の上に形成されたシリコンを主
成分とする非晶質半導体層をレーザにより再結晶化して
なる多結晶半導体層と、該多結晶半導体層の上に形成さ
れた非晶質の半導体層と、該半導体層の上に対向させて
形成されたソース電極及びドレイン電極とを有してなる
ことを特徴とする液晶表示装置。 - 【請求項５】 請求項１から請求項３のうち何れかの請
求項に記載の製造方法により製造された液晶表示装置。 - 【請求項６】 請求項１から請求項３のうち何れかの請
求項に記載の製造方法により製造された液晶表示装置用
のアクティブマトリックス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21869091A JP2814319B2 (ja) | 1991-08-29 | 1991-08-29 | 液晶表示装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21869091A JP2814319B2 (ja) | 1991-08-29 | 1991-08-29 | 液晶表示装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555570A JPH0555570A (ja) | 1993-03-05 |
| JP2814319B2 true JP2814319B2 (ja) | 1998-10-22 |
Family
ID=16723889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21869091A Expired - Lifetime JP2814319B2 (ja) | 1991-08-29 | 1991-08-29 | 液晶表示装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2814319B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8222647B2 (en) | 2007-05-18 | 2012-07-17 | Sony Corporation | Method for making semiconductor apparatus and semiconductor apparatus obtained by the method, method for making thin film transistor substrate and thin film transistor substrate obtained by the method, and method for making display apparatus and display apparatus obtained by the method |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7678204B2 (en) | 2002-12-10 | 2010-03-16 | Nippon Steel Corporation | Good-workability and high-strength cold-rolled steel sheet excellent in post-painting corrosion resistance |
| JP5226259B2 (ja) | 2007-08-21 | 2013-07-03 | 株式会社ジャパンディスプレイイースト | 液晶表示装置 |
| JP5236912B2 (ja) * | 2007-09-04 | 2013-07-17 | 株式会社ジャパンディスプレイイースト | 液晶表示装置 |
| JP2009099636A (ja) * | 2007-10-15 | 2009-05-07 | Hitachi Displays Ltd | 表示装置および表示装置の製造方法 |
| JP5111167B2 (ja) | 2008-03-06 | 2012-12-26 | 株式会社ジャパンディスプレイイースト | 液晶表示装置 |
| JP5485517B2 (ja) * | 2008-03-17 | 2014-05-07 | 株式会社ジャパンディスプレイ | 表示装置およびその製造方法 |
| JP5475250B2 (ja) * | 2008-05-28 | 2014-04-16 | 三菱電機株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP2010040848A (ja) | 2008-08-06 | 2010-02-18 | Hitachi Displays Ltd | 液晶表示装置 |
| JP5442228B2 (ja) | 2008-08-07 | 2014-03-12 | 株式会社ジャパンディスプレイ | 表示装置及び表示装置の製造方法 |
| JP2010113253A (ja) | 2008-11-07 | 2010-05-20 | Hitachi Displays Ltd | 表示装置及び表示装置の製造方法 |
| JP5004101B2 (ja) * | 2008-12-07 | 2012-08-22 | 栄 田中 | 高性能表示装置とその製造方法 |
| WO2010067698A1 (en) * | 2008-12-11 | 2010-06-17 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and display device |
| JP2010245480A (ja) * | 2009-04-10 | 2010-10-28 | Hitachi Displays Ltd | 表示装置 |
| JP5470519B2 (ja) * | 2009-07-24 | 2014-04-16 | 株式会社ブイ・テクノロジー | 薄膜トランジスタ、その製造方法及び液晶表示装置 |
| WO2011034012A1 (en) * | 2009-09-16 | 2011-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit, light emitting device, semiconductor device, and electronic device |
| WO2011141954A1 (ja) * | 2010-05-11 | 2011-11-17 | パナソニック株式会社 | 表示装置用薄膜半導体装置及びその製造方法 |
| CN108028030A (zh) * | 2015-09-10 | 2018-05-11 | 堺显示器制品株式会社 | 显示装置和显示装置的制造方法 |
| CN105390551B (zh) * | 2015-10-28 | 2018-05-29 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、阵列基板、显示装置 |
| CN105845737B (zh) | 2016-05-17 | 2019-07-02 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、阵列基板、显示装置 |
| CN111725239B (zh) | 2020-06-09 | 2022-04-05 | 武汉华星光电半导体显示技术有限公司 | 显示面板驱动电路、阵列基板及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6062158A (ja) * | 1983-09-16 | 1985-04-10 | Fujitsu Ltd | 薄膜トランジスタアレイ |
| JPH0828509B2 (ja) * | 1986-11-07 | 1996-03-21 | 株式会社リコー | 薄膜トランジスターの活性領域の形成方法 |
| JPH0380569A (ja) * | 1989-08-23 | 1991-04-05 | Oki Electric Ind Co Ltd | 薄膜トランジスタ |
| JPH03171776A (ja) * | 1989-11-30 | 1991-07-25 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
-
1991
- 1991-08-29 JP JP21869091A patent/JP2814319B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8222647B2 (en) | 2007-05-18 | 2012-07-17 | Sony Corporation | Method for making semiconductor apparatus and semiconductor apparatus obtained by the method, method for making thin film transistor substrate and thin film transistor substrate obtained by the method, and method for making display apparatus and display apparatus obtained by the method |
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| Publication number | Publication date |
|---|---|
| JPH0555570A (ja) | 1993-03-05 |
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