JP5609087B2 - 内燃機関点火装置用半導体装置 - Google Patents

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Description

本発明は、内燃機関点火装置(イグナイタ)に用いられる半導体装置に関する。
図2に示す回路は、誘導負荷である一次側コイル45、二次側コイル42を備え、電源41から一次側コイル45に流れる断続電流に対応して、二次側コイル42に生じる高電圧により断続スパークを発生させる機能を有する。この回路の応用製品として、前記二次側コイル42に接続された内燃機関用点火プラグ44に発生する断続スパークを利用する内燃機関点火装置(以降、イグナイタと記すこともある)がある。この内燃機関点火装置(イグナイタ)では、前記一次側コイルに断続電流を流すためのスイッチング手段43として、従来はバイポーラトランジスタが用いられていたが、近年、IGBT(絶縁ゲート型バイポーラトランジスタ)に置き換えられつつある(特許文献1、2、3)。このようなイグナイタに使用されるIGBTでは、図5のIGBTの要部断面図に示すように、IGBTが過電流や過電圧、また発熱により破壊されることを防止するための制御回路部21を内蔵するとともに、動作状況を監視して異常時にはゲート信号を制御する機能を有するように、図3の前記IGBTの等価回路に示すゲート制御回路部17を内蔵する場合がある。
L負荷のターンオフ時のサージ電圧を小さくするために、IGBTの高抵抗n型ベース層と高不純物濃度n型バッファ層との間に中間不純物濃度のn型領域を設けることは知られている(特許文献4、5)。また、L負荷回路でIGBTがターンオフする際に発生する、コレクタ側を負とするサージ電圧により、IGBTが破壊されることを防ぐために、表面側のIGBT領域に対向するコレクタ側の位置にコレクタ領域を設ける構成のIGBTについては知られている(特許文献6)。また、イグナイタ回路でIGBTがターンオフする際に発生するコレクタ側を負とするサージ電圧により破壊され難くするために、コレクタ側のpn接合界面に自動車のバッテリ電圧より高いpn接合耐圧を有するn型バッファ領域を有するIGBTについても公知である(特許文献7)。n型バッファ層を不純物濃度の異なる2層構成にするIGBTに関する記述がある(特許文献8)。
特開2000−310173号公報 特開2002−4991号公報 特許第4263102号公報 特許第4164962号公報 特開平6−268226号公報 特開2009−105265号公報 特開2009−130096号公報 特許第3764343号公報
前述したイグナイタ用の誘導負荷回路(図2)では、IGBTがオン状態からオフ状態に移る際に、電流が急激に減少する過程では、一次側コイル45にはそのコイルインダクタンスLとそのコイルに流れる電流変化とに対応してその変化を抑制する方向の電圧(IGBTのコレクタ側が正の方向)が急激に上昇し、オフ状態になると急激に前記電圧が下降する。この急激に発生するサージ電圧(数100V)がIGBTのコレクタ−ゲート間に配置されるツエナーダイオード16(図3)のツエナー電圧によってクランプされると、前記一次側コイルの電圧が二次側コイルに誘起され、二次側コイルに逆方向の電圧が発生し、放電が開始され、インダクタンスに蓄積されたエネルギーが放出される。
しかしながら、なんらかの原因で前記放電が生じなかった場合、インダクタンスに蓄積されたエネルギーが直接IGBT側へと戻ってきて、そのエネルギーをIGBT自身で消費しなければならない事態が発生する場合がある。このときの様子を図4に示した。横軸は時間、縦軸は電流または電圧を示す。すなわち、コレクタ側に発生した電圧Vcがゲート・コレクタ間のダイオードのクランプ電圧Vbに達すると電圧がクランプされ、ダイオードに流れる電流が図3におけるゲート抵抗36に流れることによって、ゲート電圧が正にバイアスされて、IGBTがオン状態となり、電流が流れる。この状態を保ちながらIGBTには大きな電圧Vbが印加された状態で電流が0になるまで続く。この間、大きな発生損失によってIGBTの内部温度が上昇しても、IGBTが破壊せずに耐える必要がある。このときの最大発生損失エネルギー量をエネルギー耐量と呼ぶ。このエネルギー耐量は、回路やIGBTの構成、構造に起因するラッチアップなどの局部的な発熱によるデバイス破壊がなければ、シリコン半導体としての物性的な熱的破壊温度に到達するエネルギー量が限界となる。そのため、チップサイズが大きいほど耐量が大きくなる。また、外部への熱の放熱性がよければ温度上昇が抑えられて、耐量が向上する。従って、エネルギー耐量は製品のコストを下げるためにチップサイズを削減したい場合の限界を決める要因の一つとなる。このようなイグナイタ用IGBTの従来の断面構造を示したのが図5である。図5のIGBTはp+基板25上にn+バッファ層24とnベース層26を備え、nベース層表面の中央部にはIGBTの主電流を流す活性領域20が設けられている。この活性領域20の表面はpベース領域6、nエミッタ領域7、ゲート絶縁膜13、ゲート端子2、ゲート電極14、エミッタ端子3が接続されるエミッタ電極等を含む。活性領域20を取り巻く周囲には耐圧領域18が配置されている。図5で活性領域20の右側には、横型MOFETを含む制御回路部ブロック21が、チャネル領域9、ソース10−1、ドレイン10−2、ゲート酸化膜11、ゲート電極12などによってモノリシックに形成されている。p領域8はエミッタ電極と短絡することにより、前記チャネル領域9へ流れ込む電流をエミッタ電極へ逃がして回路部21へ流れる電流を少なくしてIGBTを寄生電流による素子破壊から保護するための領域である。IGBTのゲート2・コレクタ1間に接続されるクランプダイオード16は、製造的にはIGBT基板表面上に絶縁膜を介して堆積されるポリシリコン層によって表面に沿って電流が流れるように形成されることが多い。
一方、イグナイタなどの自動車用の点火装置では、自動車に搭載されるバッテリの12V電源が不用意に切断されオフになると、前述したように、負荷のインダクタンスに流れていた電流が急激に減少するために、インダクタンスが逆バイアス電圧(−Ldi/dt)を発生させるというモードがある。その際、スイッチング用の半導体素子(IGBT)には、逆電圧がかかって電流が流れても破壊しないという負サージ耐量(V)が要求される。図7は負サージ電圧を印加する試験回路を示している。電源49からコンデンサ48に充電して、それを半導体側にスイッチして電流を流す。このとき、半導体素子であるIGBTには逆耐圧以上の電圧がかかって電流が流れて、コンデンサに蓄えられたエネルギーが放出される。このときの、充電電圧を負サージ耐量(V)と呼ぶ。図6はそのときのIGBT内部の状況を図5を用いて示している。IGBTの逆耐圧は、p型基板25とバッファ層24とからなるpn接合(ダイオード19)の耐圧特性によって決まる。エミッタ3を正、コレクタ1を負とする逆電圧がIGBTに印加されると、デバイス表面側の、IGBTの活性領域20や制御回路部21に含まれるpn接合17は順方向バイアス状態となり、低い電圧で電流が流れる。このとき、IGBTが消費するエネルギーは、図7からIGBTの逆耐圧特性の動作抵抗が0と仮定した場合、
Figure 0005609087
と計算される。この式から分かるように、消費エネルギーはIGBTの逆耐圧VBが低下するとともに低下する。これは、IGBTに直列に接続されている抵抗R1や並列に接続されている抵抗R2が残りのエネルギーを消費するためである。IGBTの逆耐圧VBが低いほど、負サージ耐量(V)は増加する。それを示したのが、図8、9で、図8はIGBTのバッファ層24の不純物濃度と逆耐圧の関係を示しており、図9は逆耐圧と実際に測定した場合の負サージ耐量を示している。このため、負サージ耐量を確保するためには、逆耐圧を低くする必要がある。しかしながら、自動車用途においては、バッテリを誤って極性を逆に接続してしまっても、半導体が破壊しないことが求められる。このため、逆耐圧は少なくとも電池電圧(12V)以上が要求される。電池を2直列で使用する場合もあることから、逆耐圧は最低でも30V以上、逆耐圧のばらつきなどを考慮すれば40Vの設計が必要となる。このため、最低でも逆耐圧は40V程度にしながら、負サージ耐量を確保していかなければならない。
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、エネルギー耐量、負サージ耐量を確保しながら、できる限り低コストの内燃機関点火装置用半導体装置を提供することである。
前記本発明の目的を達成するために、半導体基板が第1導電型コレクタ層と第2導電型バッファ層と第2導電型ベース層とをこの順に備え、前記第2導電型バッファ層が、前記第2導電型ベース層より高不純物濃度で前記第2導電型ベース層側に配置される第2バッファ層と該第2バッファ層より高不純物濃度で前記第1導電型コレクタ層側に配置される第1バッファ層とを有し、前記半導体基板の前記第2導電型ベース層の表面には、主電流を流す活性領域と、該活性領域に隣接し、活性領域の破壊を防止するための制御回路領域と、前記半導体基板の前記第2導電型ベース層の表面外周側に形成され、前記活性領域および前記制御回路領域を環状に取り囲む耐圧領域と、を有し、前記制御回路領域は、前記耐圧領域および前記活性領域に取り囲まれ、前記活性領域には、前記半導体基板の前記第2導電型ベース層の表面層に配置される第1導電型ベース領域と、該第1導電型ベース領域内の表面層に配置される第2導電型エミッタ領域と前記第2導電型ベース層表面とに挟まれる前記第1導電型ベース領域の表面にゲート絶縁膜を介してゲート電極とを有し、前記第1導電型コレクタ層表面にコレクタ電極、前記第1導電型ベース領域と前記第2導電型エミッタ領域とに共通に接触するエミッタ電極とを備える絶縁ゲートバイポーラトランジスタを含み、前記ゲート電極と前記コレクタ電極間には前記ゲート電極側をアノード側とするクランプダイオードを有し、前記制御回路領域には、前記絶縁ゲートバイポーラトランジスタと共通の前記半導体基板上にあって、電気的に接続第1導電型拡散領域と、該拡散領域の表面層形成され、前記エミッタ電極からの信号により前記絶縁ゲートバイポーラトランジスタの異常状態を検知して、ゲート電圧を制御することによって絶縁ゲートバイポーラトランジスタの破壊を防止するように構成される制御回路を複数備え、該制御回路の拡散領域は、前記第2導電型ベース層を挟んで互いに分離されており、前記制御回路領域と、前記耐圧領域および前記活性領域との間には、前記エミッタ電極に接続配線されるとともに前記制御回路領域を環状に取り囲む第1導電型の他導電型領域を備え、前記第1バッファ層と前記第2バッファ層の合計の厚さが50μm以下で、両層の総不純物量が20×1013cm-2以下であり、前記第1バッファ層の厚さが1乃至10μm以下、前記第1バッファ層の不純物濃度が2×1016cm-3乃至8×1016cm-3の範囲であり、前記第2バッファ層の厚さが49μm以下、前記第2バッファ層の不純物濃度が1×1016cm-3乃至4×1016cm-3の範囲であり、前記第1バッファ層と前記第2バッファ層の合計の厚さが30μm以上である内燃機関点火装置用半導体装置とする。
さらに、前記エミッタ電極に接続される他導電型領域に代えて、前記絶縁ゲートバイポーラトランジスタと前記制御回路との間に、絶縁体が充填されたトレンチを備えることも望ましい。前記トレンチの深さが前記第1導電型コレクタ層に達することが好適である。前記トレンチの幅が1μm以下であって、並行に複数備えている構成とすることもよい。前記複数の制御回路が島状の回路ブロックを形成し、該島状の回路ブロックが互いに分離するとともにそれぞれ前記エミッタ電極に接続配線されていることがより好ましい。また、前記島状の回路ブロックの間に高濃度の他導電型帯状領域が介在し、該高濃度の他導電型帯状領域が前記エミッタ電極と前記拡散領域とに接続配線されているようにしても良い。
半導体基板が第1導電型コレクタ層と、該コレクタ層に接する第2導電型バッファ層と、該バッファ層に接する第2導電型ベース層と、をこの順に備え、
前記半導体基板の前記ベース層の表面層に配置される第1導電型ベース領域と、
該ベース領域内の表面には、
主電流を流す活性領域と、
該活性領域に隣接し、活性領域の破壊を防止するための制御回路領域と、
前記半導体基板の前記第2導電型ベース層の表面外周側に形成され、前記活性領域および前記制御回路領域を環状に取り囲む耐圧領域と、を有し、
前記制御回路領域は、前記耐圧領域および前記活性領域に取り囲まれ、
前記活性領域には、前記半導体基板の前記第2導電型ベース層の表面層に配置される第2導電型エミッタ領域と前記ベース層表面とに挟まれる前記ベース領域の表面にゲート絶縁膜を介してゲート電極とを有し、
前記コレクタ層表面にコレクタ電極、前記ベース領域と前記エミッタ領域とに共通に接触するエミッタ電極とを備える絶縁ゲートバイポーラトランジスタを含み、
前記ゲート電極と前記コレクタ電極間には前記ゲート電極側をアノード側とするクランプダイオードを有し、
前記制御回路領域には、前記絶縁ゲートバイポーラトランジスタと共通の前記半導体基板上にあって、前記エミッタ電極に電気的に接続る第1導電型拡散領域と、該拡散領域の表面層形成され、前記エミッタ電極からの信号により前記絶縁ゲートバイポーラトランジスタの異常状態を検知して、ゲート電圧を制御することによって絶縁ゲートバイポーラトランジスタの破壊を防止するように構成される制御回路を複数備え、
該制御回路の拡散領域は、前記第2導電型ベース層を挟んで互いに分離されており、
前記制御回路領域と、前記耐圧領域および前記活性領域との間には、前記エミッタ電極に接続配線されるとともに前記制御回路領域を環状に取り囲む第1導電型環状領域を備え、
前記環状領域は前記ベース領域に隣接する内燃機関用点火装置用半導体装置とする。

本発明によれば、エネルギー耐量を確保または向上しながら、オン電圧の上昇を抑えることが可能となる。さらに、チップサイズの縮小ができ、安価な内燃機関点火装置用半導体装置を提供することができる。
本発明の実施例1にかかるIGBTの要部断面図である。 イグナイタ点火回路の基本構成図である。 本発明にかかるイグナイタ用IGBTの等価回路である。 エネルギー耐量測定時の電圧、電流、ゲート電圧波形図である。 従来のイグナイタ用IGBTの要部断面図である。 図5を用いた負コレクタサージ電圧の印加時の要部断面図である。 負コレクタサージ試験回路図である。 IGBTのバッファ層の不純物濃度と逆耐圧の関係図である。 IGBTの逆耐圧と逆サージ耐量の関係図である。 IGBTのバッファ層厚とエネルギー耐量の関係図である。 IGBTのバッファ層の不純物濃度とエネルギー耐量の関係図である。 IGBTのバッファ層総不純物量とオン電圧の関係図である。 本発明の実施例2に記載の半導体装置を示す要部断面図である。 本発明の実施例2に記載の半導体装置を示す要部断面図である。 本発明の実施例2に記載の半導体装置を示す要部断面図である。 本発明の実施例2に記載の半導体装置を示す平面図である。 図16のA−A断面図である。 本発明の実施例3に記載の半導体装置を示す平面図である。 図18のB−B断面図である。 本発明の実施例3に記載の半導体装置を得るための実験用半導体装置の平面図である。 本発明の実施例3に記載の半導体装置にかかる制御回路部とIGBT部の分離距離による分離効果を示す関係図である。
以下、本発明の内燃機関点火装置用半導体装置にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
以下に添付図面を参照して、本発明である内燃機関点火装置用半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。発明の実施内容を説明する前に、これまでのイグナイタ用のIGBTの検討を行って得られた結果について説明する。
図10および図11はそれぞれバッファ層の厚さと不純物濃度に対して、エネルギー耐量との関係を示した図である。図11から、エネルギー耐量に対するバッファ層の不純物濃度の依存性は低く、1×1017cm-3以上の高不純物濃度でやや特性が改善する程度である。しかし、図10では、エネルギー耐量に対するバッファ層厚さの依存性は強く、バッファ層が厚いほど耐量が向上することを示している。この理由は、IGBTに高電圧が印加されている状態で、電流が流れている場合には、空乏層の広がっている図5のn型ベース層26で損失が発生して温度が上昇するからである。すなわち、熱破壊を引き起こす熱暴走は裏面p+基板25からの正孔の注入が大きくなって起きるので、損失が発生するn型ベース層26からpn接合27が遠いほど、熱暴走にいたる時間が遅くなる。その結果、温度上昇が緩やかになり、熱破壊が緩和されるのである。さらに、前記損失によって最も温度が高くなるときは電流のもっとも大きい初期の時間であることから、この時間帯を過ぎれば放熱によって温度が低下する。従って、バッファ層24を設けることにより、pn接合27をn型ベース層26から遠ざけることができるので、エネルギー耐量が大きくなるのである。
しかし、pn接合27をn型ベース層26から遠ざけようとして、バッファ層24の厚さを厚くしていくと(不純物濃度一定)、IGBTのオン電圧が上昇する現象が生じる。図12はバッファ層24の不純物濃度と厚さの積、すなわち総不純物量とオン電圧の関係を示したものである。図12では、バッファ層24の総不純物量が20×1013cm-2を越えるあたりから急激にオン電圧が上昇することを示している。総不純物量が非常に高くてオン電圧が高くなったIGBTでは、そのIV特性は滑らかではなく、コレクタ電圧が上昇しても電流がわずかにしか流れず、一定の電圧に達してから急激に流れるような、いわゆるとび波形といわれる異常波形となる。この現象は、コレクタ側からの少数キャリアの注入がわずかの場合、n型ベース層26中でのキャリア蓄積がうまくできないため発生する現象であることが知られている。このような異常波形のIV特性を有するIGBTは回路のノイズや大きな損失を発生することから好ましくない。すなわち、バッファ層24は厚いほどエネルギー耐量が高くなるが、その厚さには上限があることを意味する。
一方、イグナイタ用IGBTでは、前述のように12Vバッテリの場合、逆耐圧は好ましくは40V以上を必要とする。IGBTの逆耐圧を40Vとすると、自動車のバッテリ(12V)2直列の逆接続にも安全に対応しながら、逆接続時にIGBTに流れるエネルギーを最小にすることができる。逆耐圧と逆サージ耐量の関係を示す図9から、負サージ耐量は逆耐圧が低いほど高くなる。また、前記逆耐圧40Vが得られるバッファ層の不純物濃度は図8から、4×1016cm-3程度となる。ところが、この不純物濃度4×1016cm-3の場合に、エネルギー耐量を向上させようとしてバッファ層の厚さを厚くして、50μmを超えるようになると、それらの積である総不純物量は20×1013cm-2を超えるようになる。この結果、図12に示すようにオン電圧が急激に上昇して、IV特性に飛び波形が見られるようになる。従って、IGBTの逆耐圧として40V必要な場合、バッファ層の厚さはオン電圧の急激な上昇を避けるためには50μmが上限である。
また、図5に示す従来のIGBTのバッファ層(単層)の厚さは30μmであるので、従来のIGBTよりエネルギー耐量を高くするために、本発明にかかるバッファ層の厚さは30μmを超え、50μm以下(30μm<バッファ層厚さ≦50μm)とし、なおかつ総不純物量が20×1013cm-2であって、ゲート・コレクタ間にクランプダイオードを挿入したIGBTを本発明の実施例1にかかるイグナイタ用IGBTとした。このような内燃機関点火装置用半導体装置とすることで、前述の説明から明らかなように、従来のIGBTよりエネルギー耐量を向上させつつ、オン電圧の上昇を抑えることができる。
たとえば、バッファ層の厚さを40μmにすると、エネルギー耐量はバッファ層の厚さ30μmの従来の場合に比べて約10%向上するため、それに相当するだけチップサイズを縮小することが可能となる。バッファ層の厚さが40μmで、不純物濃度が1×1016cm-3であれば、総不純物量は40μm×1×1016cm-3から4×1013cm-2となるので、前述したバッファ層の総不純物量が20×1013cm-2以下という条件を満たしており、オン電圧の大幅な上昇はない。また、図10に示すようにエネルギー耐量も向上する。
さらに、図1にあるように、前記図5に示す従来のIGBTに新たに不純物濃度の異なる第1バッファ層50の追加による2層構造のバッファ層を有するIGBTとし、p+コレクタ層に近い側の第1バッファ層50の不純物濃度を、逆耐圧を決定するような高い不純物濃度とする。たとえば、逆耐圧40Vが必要なら、前述のように4×1016cm-3程度以下、バッテリ電池(12V)が1直列なら逆耐圧は20V程度でよいので、8×1016cm-3程度以下となる。この第1バッファ層50の厚さは、逆耐圧印加時の空乏層の広がりがせいぜい1μm程度であることから、1μmを超える程度の厚さであればよい。ただし、エピタキシャル成長でバッファ層を形成することを考慮すれば、安定して形成可能な2、3μmの厚さが好ましい。さらに、総不純物量を20×1013cm-3以下に抑えるために最大でも10μm以下の厚さにすることが好ましい。
一方、p+コレクタ層から遠い側の第2バッファ層24は、前述のように、エネルギー耐量を確保できるように厚く形成する。ただし、総不純物量を20×1013cm-2以下に抑えるため、不純物濃度は低めに設定する。たとえば、追加した第1バッファ層50を、逆耐圧20Vが得られる8×1016cm-3、厚さ2μm(2×10-4cm)とした場合、総不純物量は1.6×1013cm-2となる。第2バッファ層を2×1016cm-3で、厚さ40μmとすると総不純物量は8×1013cm-2となる。合計の総不純物量は9.6×1013cm-2となって前述の総不純物量を20×1013cm-2以下を満足する。また、第1バッファ層50を、逆耐圧40Vが得られる4×1016cm-3、厚さ10μm(10×10-4cm)とした場合、総不純物量は4×1013cm-2となる。第2バッファ層を2×1016cm-3で最大厚さ40μmとすると総不純物量は8×1013cm-2となる。合計の総不純物量は12×1013cm-2となって前述の総不純物量20×1013cm-2以下を満足する。
このように、第1バッファ層と第2バッファ層の厚さと不純物濃度の組み合わせは総不純物量20×1013cm-3以下と合計層厚さ50μm以下の条件を満たせば、次の好ましい不純物濃度と厚さの範囲から選択することができる。好ましい第1バッファ層と第2バッファ層の不純物濃度と厚さの範囲は第1バッファ層の厚さが1μm〜10μm、第1バッファ層の不純物濃度が2×1016cm-3〜8×1016cm-3、第2バッファ層の厚さが49μm以下、第2バッファ層の不純物濃度が1×1016cm-3〜4×1016cm-3である。さらに、第1バッファ層と第2バッファ層の厚さの合計を30μm以上にすると、従来のイグナイタ用IGBTより、エネルギー耐量が向上するのでより好ましい。
なお、バッファ層を不純物濃度の異なる2層構造とする層構造自体は前記特許文献4、5および特許第3764343号公報に既に記載されている。しかし、前者2件の特許文献は本発明とは第1バッファ層の不純物濃度が異なる。最も後者の特許文献では、半導体基板を研磨して薄くして半導体のn型ベース層を形成する構成であり、研磨誤差がオン電圧とスイッチング特性へ大きな影響をおよぼすのを防止するための構造である。この構造は、数kHz以上での動作を行うインバータなどに応用する場合に、オン電圧とスイッチング損失によって、デバイスの特性が決まる場合を想定したものである。従って、2層のバッファ層の総不純物量が本発明とは異なる。一方、本発明にかかるイグナイタでは動作周波数が50Hz程度で、しかもデューティが10%程度であることから、発生損失は問題ではないのでスイッチング速度は遅くてもよく、ライフタイムなどによるスイッチング速度の制御は行わないのが普通である。
以上説明したように、本発明によれば、エネルギー耐量を最大限に確保し、また、同時に負サージ耐量を確保しながら、オン電圧の上昇を抑えて、低コストのイグナイタ用半導体装置とすることができる。
前述した実施例1の制御回路付きIGBTでは、制御回路部とIGBT主要部との間に、寄生素子動作による寄生電流の流れ込みを抑制して素子破壊を防ぐためにp領域8を設け、IGBTの活性領域20表面のエミッタ電極22および制御回路21のMOSFETのソース・ドレインに接続する構成を備えている。このような寄生電流抑制手段を設けずに、分離距離だけで前記寄生電流による素子破壊を抑制しようとすると、制御回路部とIGBT主要部の間の分離距離は500μmを必要とする。その分チップサイズが大きくなり、チップコストが増大する。
以下、前述の実施例2のIGBTにおいて特徴とするバッファ層を濃度の異なる2層にする構成はそのままにして、新たな寄生電流抑制手段を設けることにより、制御回路部とIGBT主要部の間の分離距離を前記実施例1、2よりさらに短くしてチップサイズを小さくする構成に関して説明する。
図13に、前記制御回路部と同様の構成を、チップサイズを大きくすることなく面積的に効率よく、寄生電流抑制機能を発揮する保護回路付のIGBTの要部断面図を示す。この図13のIGBTは、前述の図1に示す、制御回路部の横型MOSFETのラッチアップ抑制のためにその周囲を取り囲むように配置されるp領域8およびその表面に接触しIGBTのエミッタ電極および制御回路部のソース・ドレインに同電位接続される電極構成を備えない点で異なる。その代わり、図13に示すようにIGBT部(活性領域)54と保護回路部51との間に深いトレンチ10aとその中を絶縁物、たとえばシリコン酸化膜(SiO2)で埋め込んだ構造を備えている。SiO2の熱伝導度はシリコンと比較して100分の1しかない。このため、わずか1μmの厚さでシリコンの厚さ100μmに相当する熱抵抗が実現できる。さらに、正孔電流はトレンチ10aによってブロックされるため、保護回路部51への正孔電流の流れ込みを抑制することにもなり、IGBT動作に伴う寄生電流に対して2重の抑制効果をもたらす。
しかし、トレンチ10aの深さを変えて保護回路部51への正孔電流の流れ込み量を測定したところ、図14に示すようにトレンチ10b深さがアノード側のp+コレクタ領域近傍に到る深さになってようやく効果が大きくなることが判明した。この現象は特にスイッチングスピードが遅くても良い用途、特にエンジン点火装置などにおいては顕著である。この理由は、シリコン内のnおよびn+層での少数キャリアのライフタイムを長く設定しているため、少数キャリアが遠くまで拡散するからである。このような構成にすると、ライフタイムの長いnベース層26およびn+バッファ層24ではトレンチ10bによって分離されており、一方p領域6では高濃度のp型不純物によって、ライフタイムが短いため、少数キャリアの拡散がほとんど無く、IGBT54側の電流が保護回路51側へ流れ込むことがなくなる。従って、正孔電流の流れ込みの影響を抑えたい場合には、図14に示すように、トレンチ10b深さをコレクタのp+コレクタ領域25に達するまで深く形成することが好ましい。
通常、トレンチを形成して絶縁物で埋める場合、幅の広いトレンチではそれを埋めるために非常に厚い絶縁膜を堆積しなければならない。前述のように、正孔電流の流れ込みをシリコン領域の分離距離だけで抑制する場合、幅500μm以上の分離領域を必要とする、絶縁体分離で、この幅の広い分離領域に相当する熱抵抗を得ようとした場合には、少なくとも5μm以上の幅の絶縁体領域が必要となる。トレンチ幅を5μmとすると、堆積する絶縁膜は3μm以上が必要となるが、トレンチ幅を1μm以下に狭くすれば、堆積絶縁膜の厚さは1μm以下とすることができる。そこで、図15に示すように幅1μmのトレンチ10cを必要な本数だけ掘ることによって、堆積絶縁膜の厚さを薄くしても実質的に大きな熱抵抗を得ることが可能となる。この手法を用いれば、製造工程において厚い絶縁膜を堆積する必要がなく、安価な工程で製造可能となる。
この手法を用いれば、従来のIGBT部54と保護回路部51の分離距離を100分の1程度にまで縮めることが可能となる。さらに寄生電流による破壊を抑制するための保護回路の設計が不要となるため、保護回路51部分のレイアウト設計の自由度が高まり、不要な面積を除去できるため、開発期間の短縮、半導体チップの面積の著しい縮小を実現することが可能となる。
以下、前記分離距離を短くする構成部分に関して、前述の構成とはさらに異なる構成で、そのより好ましい例について説明する。その他の構成やバッファ層を2層にする構成に関しては、前述と同様の構成を備える。図16、図18は、前記制御回路部とは平面配置が異なるが機能的には同様の機能を有し、該制御回路部とIGBT部との間の分離構成が異なる保護回路付のIGBTの好ましい例を示す平面図である。図17、図19に、それぞれ対応する前記図16、図18のA−A断面図、B−B断面図を示す。
図20は前述の図16〜図19に示す好ましい分離構成を有するIGBTを決定するための実験に使用した試験用IGBTのチップ配置を示す平面図である。図20に示すチップの右側領域はIGBT154であり、チップ左側のp領域153(斜線ハッチング)はp型領域で覆われた、保護回路部に相当する部分である。このp領域153中に、部分的にp領域の無いところ(図20中の白抜き部分)を複数箇所(図20では4箇所)形成し、それらの中心にそれぞれ電極を形成し、IGBTからの距離を少しずつ離した電流検出用の電極パッド156とする。この電極パッド156直下にはp型領域が形成されている。それとは、別に、p領域153中を流れる寄生電流を測定するための電極パッド155を、p領域153表面に同様にIGBTから少しずつ離して複数箇所(図20では4箇所)設ける。右側のIGBT154に電流を流して、それぞれの電極パッド155、156の電位をIGBT154のエミッタと同電位に保ちながら、流れる電流を測定する。このことによって、実際の保護回路部ではどのような寄生電流が流れているかをモニタすることができる。配置した測定用電極パッド155、156の大きさは一辺100μmである。その結果の一例を図21に示す。測定はIGBT154に1Aの電流を流した場合に、各測定用電極パッド155、156に流れた電流を示したもので、横軸がIGBT154から各測定用電極パッド155、156までの距離を示している。図21から明らかなように、大きなp領域153の中にある測定用電極パッド155では、分離したp領域の測定用電極パッド156の約10倍以上の電流が流れている。また、分離したp領域の測定用電極パッド156ではIGBT154からの距離が大きくなると急激に電流が減少して10分の1以下になっている。一方で、大きなp領域中の測定用電極パッド155では、一定の減少はあるものの、30%程度の減少にとどまっている。2次元シミュレーションでは、このような現象を説明することはできないが、3次元シミュレーションによると、大きなp領域中の測定用電極パッド155の場合、周囲のp領域153に存在する分布抵抗によって、周囲に流入した正孔電流が測定用電極パッド155に集まってくることがわかった。一方、分離したp領域の測定用電極パッド156では、p領域153直下の正孔密度分布に依存した正孔電流が流れるだけで、周囲のp領域153からの影響をほとんど受けないことがわかった。これらの結果は、従来の2次元シミュレーションからでは単純に導出できない結果であり、実際の測定によって明らかとなった事実である。
以上の実験結果をふまえて、図16〜図19に示す好ましいIGBTの構成に至った。以下、添付図面を参照して、前述の内燃機関点火装置用半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
図16は、実施例3にかかる保護回路付のIGBTのチップ構成を示す平面図である。得られた実験結果を応用するため、チップ左側の保護回路部を適当な回路ブロック134、138、157、158ごとにp領域を分離した。この回路ブロック134、138、157、158は、一定の働きをする回路ブロックでもかまわないし、単なる配置上の都合で分離してもかまわない。各回路ブロック134、138、157、158のp領域は表面で金属電極131(図17)と接続し、IGBT154のエミッタ領域へと接続される。符号150はp+基板、符号151はツエナーダイオード、符号152はゲートパッドである(図16)。図17に図16のA−A間の断面図を示す。図17中、IGBTが154、分離された回路ブロックが134,138である。各回路ブロックの少なくとも周囲、またMOSFETの周囲は従来と同様に高濃度のp領域137によって囲むようにする。このことによって、前述の実験結果から得られたように各回路ブロック134、138、157、158へと流れ込む寄生電流が小さくなり、容易にはラッチアップが発生しなくなる。結果として、静電気耐量(ESD)、アバランシェ耐量などの破壊耐量が大幅に向上する。
図18は、さらにより前記実験に近い構成にするため、回路ブロック134、138、157、158ごとのp領域の間を、高濃度p領域159で囲むように配置することを示す平面図である。図中B−B領域の断面構造を図19に示した。図19の構成の場合、各回路ブロック138の周辺を取り囲み、さらにIGBT154のエミッタに接続される高濃度p領域159が存在するため、周囲の正孔電流の分布からの影響がさらに軽減されるという特徴がある。ただし、図16のIGBTと比較すると、余分なp領域159が追加されるため、面積がやや大きくなる。
1 コレクタ
2 ゲート
3 エミッタ
6 pベース領域
7 n+エミッタ領域
8 p領域
9 チャネル領域
10−1、10−2 ソースまたはドレイン
10a、10b 分離用トレンチ
11 ゲート絶縁膜
12 ゲート電極
13 ゲート絶縁膜
14 ゲート電極
16 クランプ用ツエナーダイオード
17 ゲート制御回路
18 耐圧構造部
20 IGBT部
21 制御回路部
24 第2バッファ層
25 p+コレクタ層
26 nベース層
36 第1のゲート抵抗
37 第2のゲート抵抗
41 電源
42 2次側コイル
43 放電用スイッチ
44 スパークギャップ
45 一次側コイル
46 抵抗R1
47 抵抗R2
48 コンデンサ
49 電源
50 第1バッファ層
51 保護回路
131 金属電極
134 回路ブロック
137 p+領域
138 回路ブロック
150 高濃度p+領域
151 ツエナーダイオード
152 ゲートパッド
153 p領域
154 IGBT
155 測定用電極パッド
156 測定用電極パッド
157 回路ブロック
158 回路ブロック
159 p+領域






Claims (7)

  1. 半導体基板が第1導電型コレクタ層と第2導電型バッファ層と第2導電型ベース層とをこの順に備え、
    前記第2導電型バッファ層が、前記第2導電型ベース層より高不純物濃度で前記第2導電型ベース層側に配置される第2バッファ層と該第2バッファ層より高不純物濃度で前記第1導電型コレクタ層側に配置される第1バッファ層とを有し、
    前記半導体基板の前記第2導電型ベース層の表面には、
    主電流を流す活性領域と、
    該活性領域に隣接し、活性領域の破壊を防止するための制御回路領域と、
    前記半導体基板の前記第2導電型ベース層の表面外周側に形成され、前記活性領域および前記制御回路領域を環状に取り囲む耐圧領域と、を有し、
    前記制御回路領域は、前記耐圧領域および前記活性領域に取り囲まれ、
    前記活性領域には、前記半導体基板の前記第2導電型ベース層の表面層に配置される第1導電型ベース領域と、
    該第1導電型ベース領域内の表面層に配置される第2導電型エミッタ領域と前記第2導電型ベース層表面とに挟まれる前記第1導電型ベース領域の表面にゲート絶縁膜を介してゲート電極とを有し、
    前記第1導電型コレクタ層表面にコレクタ電極、前記第1導電型ベース領域と前記第2導電型エミッタ領域とに共通に接触するエミッタ電極とを備える絶縁ゲートバイポーラトランジスタを含み、
    前記ゲート電極と前記コレクタ電極間には前記ゲート電極側をアノード側とするクランプダイオードを有し、
    前記制御回路領域には、前記絶縁ゲートバイポーラトランジスタと共通の前記半導体基板上にあって、前記エミッタ電極に電気的に接続第1導電型拡散領域と、該拡散領域の表面層形成され、前記エミッタ電極からの信号により前記絶縁ゲートバイポーラトランジスタの異常状態を検知して、ゲート電圧を制御することによって絶縁ゲートバイポーラトランジスタの破壊を防止するように構成される制御回路を複数備え、
    該制御回路の拡散領域は、前記第2導電型ベース層を挟んで互いに分離されており、
    前記制御回路領域と、前記耐圧領域および前記活性領域との間には、前記エミッタ電極に接続配線されるとともに前記制御回路領域を環状に取り囲む第1導電型の他導電型領域を備え、
    前記第1バッファ層と前記第2バッファ層の合計の厚さが50μm以下で、両層の総不純物量が20×1013cm-2以下であり、
    前記第1バッファ層の厚さが1乃至10μm以下、前記第1バッファ層の不純物濃度が2×1016cm-3乃至8×1016cm-3の範囲であり、前記第2バッファ層の厚さが49μm以下、前記第2バッファ層の不純物濃度が1×1016cm-3乃至4×1016cm-3の範囲であり、
    前記第1バッファ層と前記第2バッファ層の合計の厚さが30μm以上であることを特徴とする内燃機関用点火装置用半導体装置。
  2. 前記エミッタ電極に接続される他導電型領域に代えて、前記絶縁ゲートバイポーラトランジスタと前記制御回路との間に、絶縁体が充填されたトレンチを備えることを特徴とする請求項1に記載の内燃機関用点火装置用半導体装置。
  3. 前記トレンチの深さが前記第1導電型コレクタ層に達することを特徴とする請求項2に記載の内燃機関用点火装置用半導体装置。
  4. 前記トレンチの幅が1μm以下であって、並行に複数備えていることを特徴とする請求項3に記載の内燃機関用点火装置用半導体装置。
  5. 前記複数の制御回路が島状の回路ブロックを形成し、該島状の回路ブロックが互いに分離するとともにそれぞれ前記エミッタ電極に接続配線されていることを特徴とする請求項1に記載の内燃機関用点火装置用半導体装置。
  6. 前記島状の回路ブロックの間に高濃度の他導電型帯状領域が介在し、該高濃度の他導電型帯状領域が前記エミッタ電極と前記拡散領域とに接続配線されていることを特徴とする請求項5に記載の内燃機関用点火装置用半導体装置。
  7. 半導体基板が第1導電型コレクタ層と、該コレクタ層に接する第2導電型バッファ層と、該バッファ層に接する第2導電型ベース層と、をこの順に備え、
    前記半導体基板の前記ベース層の表面には、
    主電流を流す活性領域と、
    該活性領域に隣接し、活性領域の破壊を防止するための制御回路領域と、
    前記半導体基板の前記第2導電型ベース層の表面外周側に形成され、前記活性領域および前記制御回路領域を環状に取り囲む耐圧領域と、を有し、
    前記制御回路領域は、前記耐圧領域および前記活性領域に取り囲まれ、
    前記活性領域には、前記半導体基板の前記第2導電型ベース層の表面層に配置される第1導電型ベース領域と、
    該ベース領域内の表面層に配置される第2導電型エミッタ領域と前記ベース層表面とに挟まれる前記ベース領域の表面にゲート絶縁膜を介してゲート電極とを有し、
    前記コレクタ層表面にコレクタ電極、前記ベース領域と前記エミッタ領域とに共通に接触するエミッタ電極とを備える絶縁ゲートバイポーラトランジスタを含み、
    前記ゲート電極と前記コレクタ電極間には前記ゲート電極側をアノード側とするクランプダイオードを有し、
    前記制御回路領域には、前記絶縁ゲートバイポーラトランジスタと共通の前記半導体基板上にあって、前記エミッタ電極に電気的に接続る第1導電型拡散領域と、該拡散領域の表面層形成され、前記エミッタ電極からの信号により前記絶縁ゲートバイポーラトランジスタの異常状態を検知して、ゲート電圧を制御することによって絶縁ゲートバイポーラトランジスタの破壊を防止するように構成される制御回路を複数備え、
    該制御回路の拡散領域は、前記第2導電型ベース層を挟んで互いに分離されており、
    前記制御回路領域と、前記耐圧領域および前記活性領域との間には、前記エミッタ電極に接続配線されるとともに前記制御回路領域を環状に取り囲む第1導電型環状領域を備え、
    前記環状領域は前記ベース領域に隣接することを特徴とする内燃機関用点火装置用半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11121248B2 (en) 2017-10-05 2021-09-14 Fuji Electric Co., Ltd. Semiconductor device

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9520486B2 (en) 2009-11-04 2016-12-13 Analog Devices, Inc. Electrostatic protection device
US10199482B2 (en) 2010-11-29 2019-02-05 Analog Devices, Inc. Apparatus for electrostatic discharge protection
US8742455B2 (en) * 2011-05-11 2014-06-03 Analog Devices, Inc. Apparatus for electrostatic discharge protection
US8816389B2 (en) 2011-10-21 2014-08-26 Analog Devices, Inc. Overvoltage and/or electrostatic discharge protection device
US8803193B2 (en) 2011-05-11 2014-08-12 Analog Devices, Inc. Overvoltage and/or electrostatic discharge protection device
CN102496624B (zh) * 2011-12-27 2014-02-12 上海先进半导体制造股份有限公司 高压bcd工艺中集成的浮动盆隔离结构
JP5867623B2 (ja) * 2012-11-08 2016-02-24 富士電機株式会社 半導体装置および半導体装置の製造方法
CN104103682A (zh) * 2013-04-09 2014-10-15 比亚迪股份有限公司 一种具有新型缓冲层结构的igbt及其制造方法
US9041120B2 (en) * 2013-07-25 2015-05-26 Infineon Technologies Ag Power MOS transistor with integrated gate-resistor
US9570553B2 (en) * 2013-08-19 2017-02-14 Infineon Technologies Austria Ag Semiconductor chip with integrated series resistances
CN105103284B (zh) * 2013-09-11 2017-11-14 富士电机株式会社 半导体装置
CN104716039B (zh) * 2013-12-13 2018-02-06 上海华虹宏力半导体制造有限公司 提高igbt性能的背面工艺制作方法
CN103872053B (zh) * 2013-12-17 2017-05-17 上海联星电子有限公司 一种ti‑igbt器件
US9484739B2 (en) 2014-09-25 2016-11-01 Analog Devices Global Overvoltage protection device and method
US10181719B2 (en) 2015-03-16 2019-01-15 Analog Devices Global Overvoltage blocking protection device
JP6707930B2 (ja) 2016-03-18 2020-06-10 富士電機株式会社 スイッチ装置および点火装置
JP6784148B2 (ja) 2016-11-10 2020-11-11 三菱電機株式会社 半導体装置、絶縁ゲート型バイポーラトランジスタ、絶縁ゲート型バイポーラトランジスタの製造方法
JP6661575B2 (ja) 2017-06-20 2020-03-11 三菱電機株式会社 半導体装置およびその製造方法
WO2019054077A1 (ja) * 2017-09-15 2019-03-21 富士電機株式会社 パワーモジュール及び逆導通igbt
JP7024277B2 (ja) 2017-09-20 2022-02-24 株式会社デンソー 半導体装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0618255B2 (ja) * 1984-04-04 1994-03-09 株式会社東芝 半導体装置
JP2550700B2 (ja) * 1989-04-11 1996-11-06 富士電機株式会社 スイツチング素子
JPH0513561A (ja) * 1991-07-03 1993-01-22 Fujitsu Ltd 半導体集積回路
JPH06268226A (ja) 1993-03-10 1994-09-22 Fuji Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP3325752B2 (ja) * 1995-12-11 2002-09-17 三菱電機株式会社 半導体装置およびその製造方法
US5798538A (en) 1995-11-17 1998-08-25 International Rectifier Corporation IGBT with integrated control
JPH09162399A (ja) 1995-12-12 1997-06-20 Toshiba Corp 半導体装置
JP3911566B2 (ja) * 1998-01-27 2007-05-09 富士電機デバイステクノロジー株式会社 Mos型半導体装置
JP3255147B2 (ja) 1998-06-19 2002-02-12 株式会社デンソー 絶縁ゲート型トランジスタのサージ保護回路
JP2000252266A (ja) * 1999-03-04 2000-09-14 Toshiba Corp 半導体装置
JP2000310173A (ja) 1999-04-28 2000-11-07 Fuji Electric Co Ltd 内燃機関点火用半導体装置
JP4380031B2 (ja) 1999-08-20 2009-12-09 富士電機デバイステクノロジー株式会社 点火用半導体装置
US6336448B1 (en) * 1999-08-20 2002-01-08 Fuji Electric Co., Ltd. Ignition semiconductor device
JP4164962B2 (ja) * 1999-10-08 2008-10-15 株式会社デンソー 絶縁ゲート型バイポーラトランジスタ
JP3764343B2 (ja) 2001-02-28 2006-04-05 株式会社東芝 半導体装置の製造方法
JP4761644B2 (ja) * 2001-04-18 2011-08-31 三菱電機株式会社 半導体装置
JP2002324807A (ja) * 2001-04-26 2002-11-08 Fuji Electric Co Ltd 半導体装置の製造方法
US6777747B2 (en) 2002-01-18 2004-08-17 Fairchild Semiconductor Corporation Thick buffer region design to improve IGBT self-clamped inductive switching (SCIS) energy density and device manufacturability
JP4706381B2 (ja) * 2004-10-22 2011-06-22 株式会社デンソー 半導体装置
CN100456475C (zh) * 2004-10-22 2009-01-28 株式会社电装 半导体器件
JP2006173297A (ja) * 2004-12-15 2006-06-29 Denso Corp Igbt
JP4372082B2 (ja) * 2005-10-27 2009-11-25 株式会社東芝 半導体装置とその製造方法
JP5194359B2 (ja) * 2005-12-12 2013-05-08 富士電機株式会社 イグナイタ用逆耐圧フィールドストップ型半導体装置
JP2008305998A (ja) * 2007-06-07 2008-12-18 Fuji Electric Device Technology Co Ltd 半導体装置
JP5332175B2 (ja) * 2007-10-24 2013-11-06 富士電機株式会社 制御回路を備える半導体装置
JP2009111304A (ja) 2007-11-01 2009-05-21 Fuji Electric Device Technology Co Ltd 過電圧保護機能内蔵型mos型半導体装置とその製造方法。
JP5773558B2 (ja) * 2007-11-22 2015-09-02 富士電機株式会社 制御回路を備える半導体装置
JP2009194330A (ja) * 2008-02-18 2009-08-27 Mitsubishi Electric Corp 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
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US11121248B2 (en) 2017-10-05 2021-09-14 Fuji Electric Co., Ltd. Semiconductor device

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