JPH0618255B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0618255B2 JPH0618255B2 JP59067081A JP6708184A JPH0618255B2 JP H0618255 B2 JPH0618255 B2 JP H0618255B2 JP 59067081 A JP59067081 A JP 59067081A JP 6708184 A JP6708184 A JP 6708184A JP H0618255 B2 JPH0618255 B2 JP H0618255B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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Description
【発明の詳細な説明】 〔発明の術分野〕 本発明は、半導体装置に関する。
従来、所謂プレーナー技術によって製造された電力用の
半導体装置は、第１図に示す如く、コレクター１、エミ
ッター２、ベース３の各電極を半導体基板の表面に配置
している。このため、電極配置が複雑になり、配線が長
くなってエミッター２またはソースの抵抗、コレクター
１またはドレインの抵抗が大きくなる。また、飽和電圧
を増大する問題がある。このような問題を解消するため
に、第２図乃至第４図に示す半導体装置が開発されてい
る。これらの半導体装置１０、１１、１２では、半導体
基板の裏面を出力トランジスターのコレクター４または
ドレインに、出力素子とドライブ回路を分離したモノリ
シックな構造にしている。第２図中１４は、ＰＭＯＳ形
のトランジスタ、１５はＮＭＯＳ形のトランジスタ、１
６は、ＮＰＮ形のトランジスタ、１７は、電力用のＰＮ
Ｐトランジスタである。また第３図中１８は、ＰＮＰト
ランジスタ、１９は、ＮＰＮトランジスタ、２０は電力
用のＮＰＮトランジスタである。また、第４図中２１
は、ＰＮＰトランジスタ、２２は、ＮＰＮトランジス
タ、２３は、電力用のＭＯＳ形トランジスタである。
半導体装置は、第１図に示す如く、コレクター１、エミ
ッター２、ベース３の各電極を半導体基板の表面に配置
している。このため、電極配置が複雑になり、配線が長
くなってエミッター２またはソースの抵抗、コレクター
１またはドレインの抵抗が大きくなる。また、飽和電圧
を増大する問題がある。このような問題を解消するため
に、第２図乃至第４図に示す半導体装置が開発されてい
る。これらの半導体装置１０、１１、１２では、半導体
基板の裏面を出力トランジスターのコレクター４または
ドレインに、出力素子とドライブ回路を分離したモノリ
シックな構造にしている。第２図中１４は、ＰＭＯＳ形
のトランジスタ、１５はＮＭＯＳ形のトランジスタ、１
６は、ＮＰＮ形のトランジスタ、１７は、電力用のＰＮ
Ｐトランジスタである。また第３図中１８は、ＰＮＰト
ランジスタ、１９は、ＮＰＮトランジスタ、２０は電力
用のＮＰＮトランジスタである。また、第４図中２１
は、ＰＮＰトランジスタ、２２は、ＮＰＮトランジス
タ、２３は、電力用のＭＯＳ形トランジスタである。
而して、このように構成された従来の半導体装置１０、
１１、１２では、出力素子は、ＰＮＰ又はＮＰＮトラン
ジスタ、あるいは電力用のＭＯＳトランジスタで形成さ
れている。このようにバイポーラトランジスタを使用す
る場合は、優れた飽和特性を示すが駆動電力が大きくい
少数キャリア素子のためスイッチング速度が遅い。ま
た、安全動作領域が狭い問題がある。また、電力用のＭ
ＯＳトランジスタを使用する場合は、オン抵抗が大きく
バイポーラ型トランジスタと同一電流を扱うには、チッ
プサイズが大きくなる問題がある。
１１、１２では、出力素子は、ＰＮＰ又はＮＰＮトラン
ジスタ、あるいは電力用のＭＯＳトランジスタで形成さ
れている。このようにバイポーラトランジスタを使用す
る場合は、優れた飽和特性を示すが駆動電力が大きくい
少数キャリア素子のためスイッチング速度が遅い。ま
た、安全動作領域が狭い問題がある。また、電力用のＭ
ＯＳトランジスタを使用する場合は、オン抵抗が大きく
バイポーラ型トランジスタと同一電流を扱うには、チッ
プサイズが大きくなる問題がある。
本発明は、かかる点に鑑てなされたものであり、駆動電
力が小さく、低順方向抵抗で高速動作及び大電圧大電流
動作が可能であり、かつ、集積度の向上を達成した半導
体装置を提供することをその目的とするものである。
力が小さく、低順方向抵抗で高速動作及び大電圧大電流
動作が可能であり、かつ、集積度の向上を達成した半導
体装置を提供することをその目的とするものである。
上記の目的を達成するために、本発明では、出力素子と
して絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を
用いる。ＩＧＢＴは公知のトランジスタであり、上記目
的に適合した種々の特性を有している。
して絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を
用いる。ＩＧＢＴは公知のトランジスタであり、上記目
的に適合した種々の特性を有している。
しかし、ＩＧＢＴを出力素子に用い、このＩＧＢＴと周
辺のドライブ回路素子とを良好な適合性をもたせて同一
の半導体基板に共存させることは困難であり、そのよう
な半導体集積回路装置は未だ知られていない。
辺のドライブ回路素子とを良好な適合性をもたせて同一
の半導体基板に共存させることは困難であり、そのよう
な半導体集積回路装置は未だ知られていない。
本願発明は、上記の如き素子の共存を可能とする技術を
提供するものであり、この共存技術によって、上記目的
を達成した半導体装置を提供するものである。
提供するものであり、この共存技術によって、上記目的
を達成した半導体装置を提供するものである。
即ち、本発明による半導体装置は、高不純物濃度を有す
る第一導電型の半導体基板と、 該半導体基板に接してその上に形成された第二導電型半
導体層と、 該第二導電型半導体層の所定領域を上下に貫通して、選
択的に形成されたアイソレーション層と、 該アイソレーション層による前記第二導電型半導体層の
分離により形成された、ドライブ回路素子形成用の第二
導電型素子領域および出力素子形成用第二導電型素子領
域と、 前記ドライブ回路素子形成用の第二導電型素子領域内に
形成されたドライブ回路素子と、 前記出力素子形成用第二導電型素子領域表面に所定間隔
をおいて形成された、第一導電型の二つのバックゲート
領域と、 これら夫々のバックゲート領域内に形成された、第二導
電型のソース領域と、 前記バックゲート領域表面に、ゲート絶縁膜を介して形
成されたゲート電極とを具備し、 前記出力素子形成用第二導電型素子領域、前記バックゲ
ート領域、前記ゲート絶縁膜および前記ゲート電極は絶
縁ゲートバイポーラトランジスタのＭＩＳトランジスタ
部を構成すると共に、前記バックゲート領域、前記第二
導電型半導体層、前記第一導電型半導体基板として絶縁
ゲートバイポーラトランジスタの伝導度変調素子を構成
することを特徴とするものである。
る第一導電型の半導体基板と、 該半導体基板に接してその上に形成された第二導電型半
導体層と、 該第二導電型半導体層の所定領域を上下に貫通して、選
択的に形成されたアイソレーション層と、 該アイソレーション層による前記第二導電型半導体層の
分離により形成された、ドライブ回路素子形成用の第二
導電型素子領域および出力素子形成用第二導電型素子領
域と、 前記ドライブ回路素子形成用の第二導電型素子領域内に
形成されたドライブ回路素子と、 前記出力素子形成用第二導電型素子領域表面に所定間隔
をおいて形成された、第一導電型の二つのバックゲート
領域と、 これら夫々のバックゲート領域内に形成された、第二導
電型のソース領域と、 前記バックゲート領域表面に、ゲート絶縁膜を介して形
成されたゲート電極とを具備し、 前記出力素子形成用第二導電型素子領域、前記バックゲ
ート領域、前記ゲート絶縁膜および前記ゲート電極は絶
縁ゲートバイポーラトランジスタのＭＩＳトランジスタ
部を構成すると共に、前記バックゲート領域、前記第二
導電型半導体層、前記第一導電型半導体基板として絶縁
ゲートバイポーラトランジスタの伝導度変調素子を構成
することを特徴とするものである。
以下、本発明の実施例について図面を参照して説明す
る。
る。
一実施例の半導体装置の構成を第５図（Ａ）乃至同図
（Ｄ）に示す製造工程に従って説明する。まず、第５図
（Ａ）に示す如く、例えば高濃度のＰ導電型の半導体基
板３０にエピタキシャル成長により低濃度のＮ導電型の
半導体層を形成する。この半導体層に半導体基板３０に
達する拡散深さで高濃度のＰ型不純物の選択拡散を施
し、アイソレーション層３１を形成する。このアイソレ
ーション層３１によってドライブ回路素子形成領域３２
とＩＧＢＴの伝導度変調領域３３を分離して形成する。
同図中３４は、アイソレーション層を形成するためのマ
スク層となる絶縁膜である。
（Ｄ）に示す製造工程に従って説明する。まず、第５図
（Ａ）に示す如く、例えば高濃度のＰ導電型の半導体基
板３０にエピタキシャル成長により低濃度のＮ導電型の
半導体層を形成する。この半導体層に半導体基板３０に
達する拡散深さで高濃度のＰ型不純物の選択拡散を施
し、アイソレーション層３１を形成する。このアイソレ
ーション層３１によってドライブ回路素子形成領域３２
とＩＧＢＴの伝導度変調領域３３を分離して形成する。
同図中３４は、アイソレーション層を形成するためのマ
スク層となる絶縁膜である。
次に同図（Ｂ）に示す如く、高温酸化後にドライブ回路
素子形成領域３２上の絶縁膜３４にドライブ回路素子を
構成するＮＭＯＳトランジスタ及びＮＰＮトランジスタ
を形成するために、写真食刻法により拡散窓３５、３６
を開口する。この写真食刻工程で伝導度変調領域３３上
の絶縁膜３４に窓３７を開口する。次いで、これらの窓
を介してゲート絶縁膜３８を形成すると共に、伝導度変
調領域３３上のゲート絶縁膜３８上に多結晶シリコンと
からなる所定パターンのゲート電極３９を形成する。次
いで、ゲート電極３９をマスクにして窓３７を介してボ
ロンインプラによりＰ型不純物を伝導度変調領域３３に
注入し、ソースとなる第１不純物領域４０を形成する。
このボロンインプラにより同様に拡散窓３５、３６を介
してドライブ回路素子形成領域３２にＰ−Ｗｅｌｌ領域
４１及びＰベース領域４２を形成する。
素子形成領域３２上の絶縁膜３４にドライブ回路素子を
構成するＮＭＯＳトランジスタ及びＮＰＮトランジスタ
を形成するために、写真食刻法により拡散窓３５、３６
を開口する。この写真食刻工程で伝導度変調領域３３上
の絶縁膜３４に窓３７を開口する。次いで、これらの窓
を介してゲート絶縁膜３８を形成すると共に、伝導度変
調領域３３上のゲート絶縁膜３８上に多結晶シリコンと
からなる所定パターンのゲート電極３９を形成する。次
いで、ゲート電極３９をマスクにして窓３７を介してボ
ロンインプラによりＰ型不純物を伝導度変調領域３３に
注入し、ソースとなる第１不純物領域４０を形成する。
このボロンインプラにより同様に拡散窓３５、３６を介
してドライブ回路素子形成領域３２にＰ−Ｗｅｌｌ領域
４１及びＰベース領域４２を形成する。
次に、同図（Ｃ）に示す如く、ドライブ回路素子形成領
域３２及び伝導度変調領域３３上のゲート絶縁膜の所定
領域に窓口を開口し、高ドーズ量のリンまたはヒ素をイ
オン注入し、第１不純物領域４０内にＮ型の第２不純物
領域４３を形成する。Ｐ−Ｗｅｌｌ領域４１、Ｐベース
領域４２及びドライブ回路素子形成領域３２の所定領域
にも同様にＮ型の不純物領域４４を形成する。次いで、
Ｐ−Ｗｅｌｌ領域４１内のソースとドレインとなる不純
物領域４４間の耐圧を上げるために低濃度のリンまたは
ヒ素のイオン注入を行ない、Ｎ- 領域４５を形成する。
次に、ドライブ回路素子形成領域３２の所定領域にボロ
ンのイオン注入を行ない、ソース、ドレインとなる不純
物領域４６を形成し、更にこの不純物領域４６間に耐圧
を向上させるための低濃度のボロンのイオン注入を行な
う。この後、表面領域に気相成長法によりゲート絶縁膜
４７を形成し、Ｐ−Ｗｅｌｌ領域４１内のソースとドレ
インとなる不純物領域４４間の表面及びドライブ回路素
子形成領域３２内のソース、ドレインとなる不純物領域
４６の表面にゲート絶縁膜４７、４８を形成する。
域３２及び伝導度変調領域３３上のゲート絶縁膜の所定
領域に窓口を開口し、高ドーズ量のリンまたはヒ素をイ
オン注入し、第１不純物領域４０内にＮ型の第２不純物
領域４３を形成する。Ｐ−Ｗｅｌｌ領域４１、Ｐベース
領域４２及びドライブ回路素子形成領域３２の所定領域
にも同様にＮ型の不純物領域４４を形成する。次いで、
Ｐ−Ｗｅｌｌ領域４１内のソースとドレインとなる不純
物領域４４間の耐圧を上げるために低濃度のリンまたは
ヒ素のイオン注入を行ない、Ｎ- 領域４５を形成する。
次に、ドライブ回路素子形成領域３２の所定領域にボロ
ンのイオン注入を行ない、ソース、ドレインとなる不純
物領域４６を形成し、更にこの不純物領域４６間に耐圧
を向上させるための低濃度のボロンのイオン注入を行な
う。この後、表面領域に気相成長法によりゲート絶縁膜
４７を形成し、Ｐ−Ｗｅｌｌ領域４１内のソースとドレ
インとなる不純物領域４４間の表面及びドライブ回路素
子形成領域３２内のソース、ドレインとなる不純物領域
４６の表面にゲート絶縁膜４７、４８を形成する。
ここで、ドライブ回路素子形成領域３２及び伝導度変調
領域３３を覆う絶縁膜５３は、耐圧及び層間絶縁特性を
向上させるために同図（Ｂ）に示す状態よりも更に厚肉
化されている。
領域３３を覆う絶縁膜５３は、耐圧及び層間絶縁特性を
向上させるために同図（Ｂ）に示す状態よりも更に厚肉
化されている。
次に、しきい値電圧の制御用のイオン注入及びアニール
を行ない、ドライブ回路素子形成領域３２に所謂ＰＭＯ
Ｓ型トランジスタを形成し、Ｐ−Ｗｅｌｌ領域にＭＯＳ
型トランジスタを形成する。このとき、ドライブ回路素
子形成領域３２にはＮＰＮトランジスタが形成される。
一方、伝導度変調領域３３を含むＩＧＢＴが形成されて
いる。このＩＧＢＴには、Ｎ型の第２不純物領域４３を
ソースとし、Ｎ型の伝導度変調領域３３をドレインとす
るＭＯＳトランジスタが含まれており、また伝導度変調
領域３３はＰ+型の基板３０およびアイソレーション層
３１と共にＩＧＢＴのアノード部を構成している。次
に、各々のトランジスタの電極を形成し同図（Ｄ）に示
す半導体装置５０を得る。
を行ない、ドライブ回路素子形成領域３２に所謂ＰＭＯ
Ｓ型トランジスタを形成し、Ｐ−Ｗｅｌｌ領域にＭＯＳ
型トランジスタを形成する。このとき、ドライブ回路素
子形成領域３２にはＮＰＮトランジスタが形成される。
一方、伝導度変調領域３３を含むＩＧＢＴが形成されて
いる。このＩＧＢＴには、Ｎ型の第２不純物領域４３を
ソースとし、Ｎ型の伝導度変調領域３３をドレインとす
るＭＯＳトランジスタが含まれており、また伝導度変調
領域３３はＰ+型の基板３０およびアイソレーション層
３１と共にＩＧＢＴのアノード部を構成している。次
に、各々のトランジスタの電極を形成し同図（Ｄ）に示
す半導体装置５０を得る。
このように構成された半導体装置５０には、ドライブ回
路素子とＩＧＢＴとを良好な適合性で共存させるための
構造的な特徴が含まれており、両者の間の素子分離が、
ＩＧＢＴのアノード部を構成するＰ+型領域３０，３１
を利用して達成される構造になっている。即ち、ドライ
ブ回路素子形成領域３２は、Ｐ+型領域３０，３１との
間の逆バイアスによって周囲から電気的に分離される。
これは通常のアイソレーション技術と同じであるが、Ｉ
ＧＢＴの部分についてみると、Ｐ型領域３０はＩＧＢＴ
中のＰＮＰトランジスタのエミッタであり、通常動作で
はこの部分に高電圧がかかる。よって、Ｐ型領域３０と
伝導度変調領域３３とは順バイアスになる。一方、Ｐ型
領域３０とドライブ回路素子形成領域３２との間は、素
子分離、ラッチアップ対策の観点から、逆バイアスにな
っていることが必要である。よって、ドライブ回路素子
形成領域３２と伝導度変調領域３３とでは電位差が必然
的に生じるので、この２つの領域を一つの構造にまとめ
るのは不可能である。以上の理由から、ＩＧＢＴのアノ
ード部を構成するＰ+型領域をアイソレーション拡散層
として用いることによって、集積度を低下させることな
く、ドライブ回路素子と共存させることができる。
路素子とＩＧＢＴとを良好な適合性で共存させるための
構造的な特徴が含まれており、両者の間の素子分離が、
ＩＧＢＴのアノード部を構成するＰ+型領域３０，３１
を利用して達成される構造になっている。即ち、ドライ
ブ回路素子形成領域３２は、Ｐ+型領域３０，３１との
間の逆バイアスによって周囲から電気的に分離される。
これは通常のアイソレーション技術と同じであるが、Ｉ
ＧＢＴの部分についてみると、Ｐ型領域３０はＩＧＢＴ
中のＰＮＰトランジスタのエミッタであり、通常動作で
はこの部分に高電圧がかかる。よって、Ｐ型領域３０と
伝導度変調領域３３とは順バイアスになる。一方、Ｐ型
領域３０とドライブ回路素子形成領域３２との間は、素
子分離、ラッチアップ対策の観点から、逆バイアスにな
っていることが必要である。よって、ドライブ回路素子
形成領域３２と伝導度変調領域３３とでは電位差が必然
的に生じるので、この２つの領域を一つの構造にまとめ
るのは不可能である。以上の理由から、ＩＧＢＴのアノ
ード部を構成するＰ+型領域をアイソレーション拡散層
として用いることによって、集積度を低下させることな
く、ドライブ回路素子と共存させることができる。
また、上記の半導体装置５０によれば、その動作時に、
ＩＧＢＴ部分においてはＰ+型領域３０，３１とＮ型の
伝導度変調領域３３との間の接合が順バイアスとなる。
その結果、Ｐ+型領域３０，３１からＮ型領域３３への
キャリア（正孔）の注入が生じる。Ｎ型領域３３は本来
はキャリアが少ないために伝導度が低いが、このキャリ
アの注入によって伝導度が増大する。Ｎ型領域３３を伝
導度変調領域と呼ぶ理由はここにある。このような伝導
度変調は、バイポーラ素子に特有の作用であり、ＩＧＢ
Ｔの名称はこの作用に起因する。Ｎ型領域３３のこの伝
導度変調によって、ＩＧＢＴに含まれるＭＯＳトランジ
スタのドレイン抵抗が減少するため、駆動電力を小さく
且つ大きな出力電流を取り出すことができる。しかも、
伝導度変調領域３３におけるキャリアのライフタイム制
御により、ＰＮＰまたはＮＰＮトランジスタに比べて高
速動作を達成することができる。また、スイッチング特
性はＭＯＳＦＥＴと同一と考えればよいので、高入力イ
ンピーダンス、即ち高速動作を達成することができる。
ＩＧＢＴ部分においてはＰ+型領域３０，３１とＮ型の
伝導度変調領域３３との間の接合が順バイアスとなる。
その結果、Ｐ+型領域３０，３１からＮ型領域３３への
キャリア（正孔）の注入が生じる。Ｎ型領域３３は本来
はキャリアが少ないために伝導度が低いが、このキャリ
アの注入によって伝導度が増大する。Ｎ型領域３３を伝
導度変調領域と呼ぶ理由はここにある。このような伝導
度変調は、バイポーラ素子に特有の作用であり、ＩＧＢ
Ｔの名称はこの作用に起因する。Ｎ型領域３３のこの伝
導度変調によって、ＩＧＢＴに含まれるＭＯＳトランジ
スタのドレイン抵抗が減少するため、駆動電力を小さく
且つ大きな出力電流を取り出すことができる。しかも、
伝導度変調領域３３におけるキャリアのライフタイム制
御により、ＰＮＰまたはＮＰＮトランジスタに比べて高
速動作を達成することができる。また、スイッチング特
性はＭＯＳＦＥＴと同一と考えればよいので、高入力イ
ンピーダンス、即ち高速動作を達成することができる。
なお、ドライブ回路素子形成領域３２と伝導度変調領域
３３の分離は、第６図に示す如く、不純物を含有しない
ＳｉＯ２（または多結晶シリコン）膜５１で形成しても
よい。また、第７図に示す如く、伝導度変調領域３３の
直下に高濃度のＮ型不純物領域５２を形成して更に高速
動作をさせるようにしてもよい。また、Ｐ+サブストレ
イトからなる半導体基板３０上にＮ-型の不純物領域を
形成する代わりに、Ｎ+サブストレイトからなる半導体
基板上にＰ-型の不純物領域を形成してＰチャネル型の
伝導度変調素子を形成することも可能である。
３３の分離は、第６図に示す如く、不純物を含有しない
ＳｉＯ２（または多結晶シリコン）膜５１で形成しても
よい。また、第７図に示す如く、伝導度変調領域３３の
直下に高濃度のＮ型不純物領域５２を形成して更に高速
動作をさせるようにしてもよい。また、Ｐ+サブストレ
イトからなる半導体基板３０上にＮ-型の不純物領域を
形成する代わりに、Ｎ+サブストレイトからなる半導体
基板上にＰ-型の不純物領域を形成してＰチャネル型の
伝導度変調素子を形成することも可能である。
以上説明した如く、本発明に係る半導体装置によれば、
駆動電力が小さく、低順方向抵抗で高速動作及び大電圧
大電流動作が可能であり、かつ、集積度の向上を達成で
きるものである。
駆動電力が小さく、低順方向抵抗で高速動作及び大電圧
大電流動作が可能であり、かつ、集積度の向上を達成で
きるものである。
第１図乃至第４図は、従来の半導体装置の構成を示す説
明図、第５図（Ａ）乃至同図（Ｄ）は、本発明の一実施
例の半導体装置の構成を製造工程に沿って示す説明図、
第６図及び第７図は、本発明の他の実施例を示す説明図
である。 ３０……半導体基板、３１……アイソレーション層、３
２……ドライブ回路素子形成領域、３３……伝導度変調
領域、３４……絶縁膜、３５，３６……拡散窓、３７…
…窓、３８……ゲート絶縁膜、３９……ゲート電極、４
０……第１不純物領域、４１……Ｐ−Ｗｅｌｌ領域、４
２……Ｐベース領域、４３……第２不純物領域、４４…
…不純物領域、４５……Ｎ-領域、４６……不純物領
域、４７……ゲート絶縁膜、４８……ゲート絶縁膜、５
０……半導体装置、５１……不純物を含有しないＳｉＯ
２（または多結晶シリコン）膜、５２……高濃度のＮ型
不純物領域、５３……絶縁膜。
明図、第５図（Ａ）乃至同図（Ｄ）は、本発明の一実施
例の半導体装置の構成を製造工程に沿って示す説明図、
第６図及び第７図は、本発明の他の実施例を示す説明図
である。 ３０……半導体基板、３１……アイソレーション層、３
２……ドライブ回路素子形成領域、３３……伝導度変調
領域、３４……絶縁膜、３５，３６……拡散窓、３７…
…窓、３８……ゲート絶縁膜、３９……ゲート電極、４
０……第１不純物領域、４１……Ｐ−Ｗｅｌｌ領域、４
２……Ｐベース領域、４３……第２不純物領域、４４…
…不純物領域、４５……Ｎ-領域、４６……不純物領
域、４７……ゲート絶縁膜、４８……ゲート絶縁膜、５
０……半導体装置、５１……不純物を含有しないＳｉＯ
２（または多結晶シリコン）膜、５２……高濃度のＮ型
不純物領域、５３……絶縁膜。
Claims (3)
- 【請求項１】高不純物濃度を有する第一導電型の半導体
基板と、 該半導体基板に接してその上に形成された第二導電型半
導体層と、 該第二導電型半導体層の所定領域を上下に貫通して、選
択的に形成されたアイソレーション層と、 該アイソレーション層による前記第二導電型半導体層の
分離により形成された、ドライブ回路素子形成用の第二
導電型素子領域および出力素子形成用第二導電型素子領
域と、 前記ドライブ回路素子形成用の第二導電型素子領域内に
形成されたドライブ回路素子と、 前記出力素子形成用第二導電型素子領域表面に所定間隔
をおいて形成された、第一導電型の二つのバックゲート
領域と、 これら夫々のバックゲート領域内に形成された、第二導
電型のソース領域と、 前記バックゲート領域表面に、ゲート絶縁膜を介して形
成されたゲート電極とを具備し、 前記出力素子形成用第二導電型素子領域、前記バックゲ
ート領域、前記ゲート絶縁膜および前記ゲート電極は絶
縁ゲートバイポーラトランジスタのＭＩＳトランジスタ
部を構成すると共に、前記バックゲート領域、前記第二
導電型半導体層、前記第一導電型半導体基板とで絶縁ゲ
ートバイポーラトランジスタの伝導度変調素子を構成す
ることを特徴とする半導体装置。 - 【請求項２】前記アイソレーション層が、高不純物濃度
を有する第一導電型拡散層である特許請求の範囲第１項
に記載の半導体装置。 - 【請求項３】前記アイソレーション層が、不純物を含有
しないＳｉＯ2 膜または多結晶シリコン膜である特許請
求の範囲第１項に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067081A JPH0618255B2 (ja) | 1984-04-04 | 1984-04-04 | 半導体装置 |
| EP85104142A EP0158292B1 (en) | 1984-04-04 | 1985-04-04 | Semiconductor device having a drive circuit element and an output transistor |
| DE8585104142T DE3579182D1 (de) | 1984-04-04 | 1985-04-04 | Halbleiteranordnung mit einem treiberschaltungselement und einem ausgangstransistor. |
| US07/436,004 US5065212A (en) | 1984-04-04 | 1989-11-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067081A JPH0618255B2 (ja) | 1984-04-04 | 1984-04-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60210861A JPS60210861A (ja) | 1985-10-23 |
| JPH0618255B2 true JPH0618255B2 (ja) | 1994-03-09 |
Family
ID=13334564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59067081A Expired - Lifetime JPH0618255B2 (ja) | 1984-04-04 | 1984-04-04 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5065212A (ja) |
| EP (1) | EP0158292B1 (ja) |
| JP (1) | JPH0618255B2 (ja) |
| DE (1) | DE3579182D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0688455B2 (ja) * | 1985-09-02 | 1994-11-09 | 富士写真フイルム株式会社 | 感熱記録材料 |
| JPH0812918B2 (ja) * | 1986-03-28 | 1996-02-07 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH07105447B2 (ja) * | 1988-12-15 | 1995-11-13 | 株式会社東芝 | 伝送ゲート |
| US4918026A (en) * | 1989-03-17 | 1990-04-17 | Delco Electronics Corporation | Process for forming vertical bipolar transistors and high voltage CMOS in a single integrated circuit chip |
| US5278076A (en) * | 1990-02-28 | 1994-01-11 | At&T Bell Laboratories | Method of marking a lateral mos controlled thyristor |
| JP2735407B2 (ja) * | 1990-08-30 | 1998-04-02 | 株式会社東芝 | 半導体装置およびその製造方法 |
| KR940009357B1 (ko) * | 1991-04-09 | 1994-10-07 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| JPH0567753A (ja) * | 1991-04-17 | 1993-03-19 | Mitsubishi Electric Corp | 二重構造ウエルを有する半導体装置およびその製造方法 |
| US5591661A (en) * | 1992-04-07 | 1997-01-07 | Shiota; Philip | Method for fabricating devices for electrostatic discharge protection and voltage references, and the resulting structures |
| JP3075892B2 (ja) * | 1993-07-09 | 2000-08-14 | 株式会社東芝 | 半導体装置 |
| JPH07161845A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体不揮発性記憶装置 |
| DE69420565T2 (de) * | 1994-10-27 | 2000-03-30 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Treiberschaltung für elektronische Halbleiterbauelemente mit wenigstens einem Leistungstransistor |
| US5798538A (en) * | 1995-11-17 | 1998-08-25 | International Rectifier Corporation | IGBT with integrated control |
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| US8378382B2 (en) * | 2004-12-30 | 2013-02-19 | Macronix International Co., Ltd. | High aspect-ratio PN-junction and method for manufacturing the same |
| JP5609087B2 (ja) * | 2009-12-04 | 2014-10-22 | 富士電機株式会社 | 内燃機関点火装置用半導体装置 |
Family Cites Families (15)
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|---|---|---|---|---|
| SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
| US4546370A (en) * | 1979-02-15 | 1985-10-08 | Texas Instruments Incorporated | Monolithic integration of logic, control and high voltage interface circuitry |
| US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
| SE8107136L (sv) * | 1980-12-02 | 1982-06-03 | Gen Electric | Styrelektrodforsedd likriktaranordning |
| JPS57162359A (en) * | 1981-03-30 | 1982-10-06 | Toshiba Corp | Semiconductor device |
| JPS57176746A (en) * | 1981-04-21 | 1982-10-30 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit and manufacture thereof |
| US4659421A (en) * | 1981-10-02 | 1987-04-21 | Energy Materials Corporation | System for growth of single crystal materials with extreme uniformity in their structural and electrical properties |
| IE53895B1 (en) * | 1981-11-23 | 1989-04-12 | Gen Electric | Semiconductor device having rapid removal of majority carriers from an active base region thereof at device turn-off and method of fabricating this device |
| JPS58212173A (ja) * | 1982-04-01 | 1983-12-09 | 株式会社東芝 | 制御装置を備えたバイポ−ラ・トランジスタ装置 |
| US4417385A (en) * | 1982-08-09 | 1983-11-29 | General Electric Company | Processes for manufacturing insulated-gate semiconductor devices with integral shorts |
| US4477310A (en) * | 1983-08-12 | 1984-10-16 | Tektronix, Inc. | Process for manufacturing MOS integrated circuit with improved method of forming refractory metal silicide areas |
| JPS60196974A (ja) * | 1984-03-19 | 1985-10-05 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| GB2186117B (en) * | 1986-01-30 | 1989-11-01 | Sgs Microelettronica Spa | Monolithically integrated semiconductor device containing bipolar junction,cmosand dmos transistors and low leakage diodes and a method for its fabrication |
| JPS63198367A (ja) * | 1987-02-13 | 1988-08-17 | Toshiba Corp | 半導体装置 |
| JPH01147854A (ja) * | 1987-12-04 | 1989-06-09 | Nissan Motor Co Ltd | 半導体装置 |
-
1984
- 1984-04-04 JP JP59067081A patent/JPH0618255B2/ja not_active Expired - Lifetime
-
1985
- 1985-04-04 DE DE8585104142T patent/DE3579182D1/de not_active Expired - Lifetime
- 1985-04-04 EP EP85104142A patent/EP0158292B1/en not_active Expired
-
1989
- 1989-11-13 US US07/436,004 patent/US5065212A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0158292A3 (en) | 1987-05-27 |
| US5065212A (en) | 1991-11-12 |
| JPS60210861A (ja) | 1985-10-23 |
| DE3579182D1 (de) | 1990-09-20 |
| EP0158292B1 (en) | 1990-08-16 |
| EP0158292A2 (en) | 1985-10-16 |
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