JP2008305998A - 半導体装置 - Google Patents
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Abstract
【課題】横型のIGBTやMOSFETにおいて、オン電圧を低くし、かつ、素子耐圧およびラッチアップ耐量を高くすること。
【解決手段】支持基板1上に絶縁膜2を介してn型ドリフト層3が設けられている。また、n型ドリフト層3の表面層のp型ベース層4およびn型バッファ層7に挟まれた部分にトレンチ13が設けられている。そして、このトレンチ13の底部と支持基板1上の絶縁膜2との距離が、1μm以上、かつ、n型ドリフト層3の厚さの75%以下になるようにする。
【選択図】図2
【解決手段】支持基板1上に絶縁膜2を介してn型ドリフト層3が設けられている。また、n型ドリフト層3の表面層のp型ベース層4およびn型バッファ層7に挟まれた部分にトレンチ13が設けられている。そして、このトレンチ13の底部と支持基板1上の絶縁膜2との距離が、1μm以上、かつ、n型ドリフト層3の厚さの75%以下になるようにする。
【選択図】図2
Description
この発明は、横型IGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)や横型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)等のMOS構造(金属−酸化膜−半導体)を有する高耐圧横型半導体装置に関する。
一般に、SOI(Silicon On Insulator)基板上に設けられた高電圧スイッチング素子は、プラズマディスプレイ等のフラットパネルディスプレイのドライバーICや車載用ICの出力段に使われている。このような素子の中には、MOS駆動素子とバイポーラトランジスタを融合したIGBTがある。IGBTは、MOS駆動素子のように駆動回路の構成が簡素であり、かつ、バイポーラトランジスタのように耐圧部分の導電度変調によりオン抵抗が低いという利点を有する。それゆえ、高耐圧と大電力レベルを必要とする分野で重要視されている。
以下に、従来のIGBTの構造について説明する。なお、本明細書において、nまたはpを冠した半導体は、それぞれ電子、正孔が多数キャリアであることを意味する。また、n+やn-などのように、nやpに付す「+」または「-」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。
図23は、従来の横型IGBTの構造を示す断面図である(たとえば、下記非特許文献1参照。)。図23に示すように、SOI基板は、支持基板201上に絶縁膜202を介して、活性層となるn-型ドリフト領域203を積層した構成となっている。したがって、支持基板201とn-型ドリフト領域203とは、絶縁膜202によって絶縁されている。n-型ドリフト領域203の表面層の一部に、p型ベース領域204が設けられている。p型ベース領域204の表面層の一部には、n+型ソース領域205と、不純物濃度の高いp+型コンタクト領域206が設けられている。p+型コンタクト領域206は、n+型ソース領域205と隣接している。このp+型コンタクト領域206の一部は、n+型ソース領域205の下側の一部を占めている。
n-型ドリフト領域203の表面層の一部に、p+型コレクタ領域207が、p型ベース領域204から離れて設けられている。また、n-型ドリフト領域203中に、n型バッファ領域208がp+型コレクタ領域207を包囲するように設けられている。n型バッファ領域208は、n-型ドリフト領域203よりも不純物濃度が高い。エミッタ電極209は、SOI基板の表面において、n+型ソース領域205とp+型コンタクト領域206とを短絡させるように設けられている。n-型ドリフト領域203、p型ベース領域204およびn+型ソース領域205の表面には、絶縁膜210を介して制御電極211が設けられている。また、p+型コレクタ領域207の表面には、コレクタ電極212が設けられている。
図23に示したように、従来の横型IGBT200は、p型ベース領域204と、n-型ドリフト領域203およびn型バッファ領域208と、p+型コレクタ領域207と、によって第1のバイポーラトランジスタが構成される。また、n+型ソース領域205とp型ベース領域204とn-型ドリフト領域203によって第2のバイポーラトランジスタが構成される。第1のバイポーラトランジスタと、第2のバイポーラトランジスタとは、寄生サイリスタを構成する。この寄生サイリスタのラッチアップを避けるために、オン電流の上限が制限される。
オン電流の上限を上げる方法としては、いくつかの方法が提案されている。まず、n+型ソース領域205下のチャンネル端側からp+型コンタクト領域206に到達する抵抗を下げる方法が挙げられる(たとえば、下記非特許文献2参照。)。この方法によれば、第2のバイポーラトランジスタの動作を制御することができる。
つぎに、p+型コレクタ領域207を形成する際のマスクアライメントの不正確さをなくして、第1のバイポーラトランジスタおよび第2のバイポーラトランジスタの通路の長さを最小限にするために、ゲート電極と自己整合を取る方法が挙げられる(たとえば、下記非特許文献3参照。)。さらに、素子オン時に、p+型コレクタ領域207からn-型ドリフト領域203に流れ込むキャリアの大部分を、第1のバイポーラトランジスタまたは第2のバイポーラトランジスタの通路を通らせずにp+型コンタクト領域206へ到達させる方法が挙げられる(たとえば、下記非特許文献4参照。)。
しかしながら、図23に示したような従来の横型IGBT200は、上述の非特許文献1〜4の方法を用いても、素子導通時に電流の大部分が素子表面を流れるため、素子内の電流分布に偏りが生じやすい。このため、以下の問題が生じる。まず、第1に、n-型ドリフト領域203内が均一に伝導度変調せず、オン電圧が高くなるという問題がある。第2に、素子表面に電流の大部分が流れて、n+型ソース領域205の下に電流が流れやすくなる。このため、ラッチアップが生じるという問題がある。第3に、高耐圧化素子を設計する場合、n-型ドリフト領域203が素子の表面方向に沿って形成されるため、n-型ドリフト領域203を長くする必要がある。そのため、高耐圧で大きい電流が必要な用途の場合、オン電圧が高くなり、また、チップ面積も大きくなるという問題がある。
このような問題を解決する方法としては、n-型ドリフト領域203に絶縁物領域を形成する方法が提案されている(たとえば、下記特許文献1、下記非特許文献5参照。)。この方法によれば、n-型ドリフト領域203が屈曲するため、n-型ドリフト領域203の平面寸法が増加することなく、ドリフト長を長くすることができる。また、n-型ドリフト領域203にトレンチを形成し、このトレンチの下にn-型ドリフト領域203よりも抵抗率の低い第1導電型のバイパス層を形成する方法が提案されている(たとえば、下記特許文献2参照。)。この方法によれば、電子電流がバイパス層を流れるため減少しない。したがって、素子のオン電圧が減少する。
また、n-型ドリフト領域203に形成されたトレンチ内にフィールドプレートを埋め込む構成が提案されている(たとえば、下記特許文献3参照。)。この方法によれば、トレンチの開口部付近の電界を緩和することができる。
さらに、ゲート電極部分をトレンチゲート化する方法が提案されている(たとえば、下記特許文献4参照。)。図24は、ゲート電極部分をトレンチゲート化した横型IGBTの構造を示す断面図である。図24に示す横型IGBT220は、図23に示した横型IGBT200と異なり、n+型ソース領域205の表面から、p型ベース領域204を貫通し、n-型ドリフト領域203に達する複数のトレンチ221が設けられている。この方法によれば、単位面積あたりの総チャンネル幅が増える。したがって、MOSFET部分からの電子電流が増大し、オン電圧が低減する。また、図23に示した横型IGBT200と比べると、素子内の電流分布が均一になるため、伝導度変調が均一となる。これによっても、素子のオン電圧が低減する。
しかしながら、上述した従来技術では、縦型IGBTと比べると、素子内の電流の流れが不均一であり、伝導度変調も不均一となる。このため、縦型IGBTより、オン電圧が高くなり、素子耐圧およびラッチアップ耐量が低くなるという問題がある。また、フィールドプレートなどを付加する場合、構造が複雑となり、作製するのに手間がかかるといった問題がある。また、ドリフト領域にトレンチを形成する場合、トレンチの深さが長くなると、ドリフト長が大きくなり、オン電圧が上昇してしまうため、トレンチの深さを好適な範囲内にしなければならないといった問題がある。
この発明は、上述した従来技術による問題点を解消するため、オン電圧が低く、かつ、素子耐圧およびラッチアップ耐量の高い横型半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項1の発明にかかる半導体装置は、支持持基板上に絶縁膜を介して、第1導電型のドリフト層が設けられている。このドリフト層の表面層の一部には、第2導電型のベース層が設けられ、このベース層の表面層の一部に第1導電型のエミッタ層が設けられている。ゲート電極は、ドリフト層とエミッタ層との間のベース層の表面上にゲート絶縁膜を介して設けられている。また、エミッタ電極は、ベース層とエミッタ層とに電気的に接続されるように設けられている。ドリフト層の表面層の一部には、ベース層から離れて第1導電型のバッファ層が設けられ、このバッファ層の一部に第2導電型のコレクタ層が設けられている。コレクタ電極は、コレクタ層に電気的に接続されるように設けられている。さらに、ベース層とコレクタ層との間には、トレンチが設けられている。このトレンチの内部は、絶縁膜によって充填されている。また、トレンチの底部と支持基板上の絶縁膜との距離は、1μm以上であり、かつ、ドリフト層の厚さの75%以下であることを特徴とする。
また、請求項2の発明にかかる半導体装置は、支持基板上に絶縁膜を介して、第1導電型のドリフト層が設けられている。このドリフト層の表面層の一部には第2導電型のベース層が設けられ、さらに、ベース層の表面層の一部には第1導電型のエミッタ層が設けられている。また、ゲートトレンチは、エミッタ層の下側のベース層を貫通し、ドリフト層まで達するように設けられている。ゲート電極は、このゲートトレンチ内の表面上にゲート絶縁膜を介して設けられている。また、エミッタ電極は、ベース層とエミッタ層とに電気的に接続されるように設けられている。ドリフト層の表面層の一部には、ベース層から離れて第1導電型のバッファ層が設けられ、このバッファ層の一部に第2導電型のコレクタ層が設けられている。コレクタ電極は、コレクタ層に電気的に接続されるように設けられている。さらに、ベース層とコレクタ層との間にはトレンチが設けられている。このトレンチの内部は絶縁膜によって充填されている。また、トレンチの底部と支持基板上の絶縁膜との距離は、1μm以上であり、かつ、ドリフト層の厚さの75%以下であることを特徴とする。
また、請求項3の発明にかかる半導体装置は、支持基板上に絶縁膜を介して、第1導電型のドリフト層が設けられている。このドリフト層の表面層の一部には第2導電型のベース層が設けられ、さらに、ベース層の表面層の一部には第1導電型のソース層が設けられている。ゲート電極は、ドリフト層と前記ソース層との間のベース層の表面上にゲート絶縁膜を介して設けられている。また、ソース電極は、ベース層とソース層とに電気的に接続されるように設けられている。ドリフト層の表面層の一部には、ベース層から離れて第1導電型のバッファ層が設けられ、このバッファ層の一部に第1導電型のドレイン層が設けられている。ドレイン電極は、ドレイン層に電気的に接続されるように設けられている。さらに、ベース層とドレイン層との間にはトレンチが設けられている。このトレンチの内部は絶縁膜によって充填されている。また、トレンチの底部と支持基板上の絶縁膜との距離は、1μm以上であり、かつ、ドリフト層の厚さの75%以下であることを特徴とする。
また、請求項4の発明にかかる半導体装置は、支持基板上に絶縁膜を介して、第1導電型のドリフト層が設けられている。このドリフト層の表面層の一部には第2導電型のベース層が設けられ、さらに、ベース層の表面層の一部に第1導電型のソース層が設けられている。また、ゲートトレンチは、ソース層の下側のベース層を貫通し、ドリフト層まで達するように設けられている。ゲート電極は、このゲートトレンチ内の表面上にゲート絶縁膜を介して設けられている。また、ソース電極は、ベース層とソース層とに電気的に接続されるように設けられている。ドリフト層の表面層の一部には、ベース層から離れて第1導電型のバッファ層が設けられ、このバッファ層の一部に第1導電型のドレイン層が設けられている。ドレイン電極は、ドレイン層に電気的に接続されるように設けられている。さらに、ベース層とドレイン層との間にはトレンチが設けられている。このトレンチの内部は絶縁膜によって充填されている。また、トレンチの底部と支持基板上の絶縁膜との距離は、1μm以上であり、かつ、ドリフト層の厚さの75%以下であることを特徴とする。
また、請求項5の発明にかかる半導体装置は、請求項1〜4のいずれか一つに記載の発明において、トレンチは、中心位置が、エミッタ電極もしくはソース電極の中心位置からコレクタ電極もしくはドレイン電極の中心位置までの距離の3分の1以上、かつ、3分の2以下の範囲に設けられていることを特徴とする。
また、請求項6の発明にかかる半導体装置は、請求項1〜5のいずれか一つに記載の発明において、トレンチは、ベース層に接触しないように設けられていることを特徴とする。
また、請求項7の発明にかかる半導体装置は、請求項1〜6のいずれか一つに記載の発明において、トレンチの上部において、ゲート電極と、エミッタ電極もしくはソース電極と、の少なくとも一つが、トレンチのエミッタ電極側もしくはソース電極側の端からコレクタ電極側もしくはドレイン電極側に突出していることを特徴とする。
また、請求項8の発明にかかる半導体装置は、請求項1〜7のいずれか一つに記載の発明において、トレンチの内部に充填される絶縁膜は、シリコン酸化膜であることを特徴とする。
また、請求項9の発明にかかる半導体装置は、請求項1〜8のいずれか一つに記載の発明において、ゲート絶縁膜は、シリコン酸化膜であることを特徴とする。
また、請求項10の発明にかかる半導体装置は、請求項1〜9のいずれか一つに記載の発明において、各半導体層は、シリコンであることを特徴とする。
上記各発明によれば、横型半導体装置に縦型半導体装置の特徴を加えた構造であるため、素子内の電流が極めて均一に流れ、オン電圧が低減する。また、トレンチの内部に充填された絶縁膜によって、素子耐圧が垂直方向に保持されるため、素子耐圧が向上し、単位セルの所要面積を小さくすることができる。また、電流が縦型半導体装置のように流れるため、ラッチアップ耐量が向上する。さらに、ドリフト層に設けられたトレンチの底部と支持基板上の絶縁膜との距離は、1μm以上、かつ、ドリフト層の厚さの75%以下であることが好ましい。
また、上記各発明によれば、トレンチ内にフィールドプレートなどを設ける必要がないため、素子の構造が簡単になる。したがって、簡便に素子を作製することができる。
また、請求項2および請求項4の発明によれば、エミッタ層もしくはソース層の下側のベース層を貫通し、ドリフト層まで達するように設けられたゲートトレンチ内に、ゲート電極が設けられているため、セルピッチを短くすることができる。したがって、オン電圧の増加を抑えつつ、高耐圧化を図ることができる。
また、請求項5の発明によれば、トレンチの中心位置を、エミッタ電極もしくはソース電極の中心位置からコレクタ電極もしくはドレイン電極の中心位置までの距離の3分の1以上、かつ、3分の2以下の範囲に設けることで、オン電圧を低く、素子耐圧およびラッチアップ耐量を高くすることができる。
本発明にかかる半導体装置によれば、ドリフト層内に設けられたトレンチの深さを好適な範囲にすることで、オン電圧が低く、かつ、素子耐圧およびラッチアップ耐量が高くなるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
(実施の形態1)
図1は、実施の形態1にかかる半導体装置の概要を示す説明図である。図1に示すように、本発明にかかる半導体装置100は、従来の横型IGBT200に、従来の縦型IGBT230の特徴を加えた構造となっている。本発明においては、縦型IGBT230の特徴を従来の横型IGBT200に適用させるため、縦型IGBT230のドリフト層(n-層)の中心付近を折り曲げた形状とする。すなわち、素子裏面に位置するコレクタ電極(C)を素子のおもて面に設けるようにする。また、ドリフト層の折り曲げられた部分にSOI構造の絶縁膜(SiO2:酸化ケイ素)を埋め込む。
図1は、実施の形態1にかかる半導体装置の概要を示す説明図である。図1に示すように、本発明にかかる半導体装置100は、従来の横型IGBT200に、従来の縦型IGBT230の特徴を加えた構造となっている。本発明においては、縦型IGBT230の特徴を従来の横型IGBT200に適用させるため、縦型IGBT230のドリフト層(n-層)の中心付近を折り曲げた形状とする。すなわち、素子裏面に位置するコレクタ電極(C)を素子のおもて面に設けるようにする。また、ドリフト層の折り曲げられた部分にSOI構造の絶縁膜(SiO2:酸化ケイ素)を埋め込む。
図2は、実施の形態1にかかる半導体装置の構造を示す断面図である。図1または図2に示すように、実施の形態1にかかる半導体装置は、横型IGBT構造を有している。実施の形態1にかかる半導体装置100は、SOI基板を用いて作製されている。SOI基板は、支持基板1の上に絶縁膜2、n型ドリフト層3を、この順に積層した構成となっている。n型ドリフト層3は、比較的高い抵抗率を有している。たとえば、n型ドリフト層3の厚さは14μmであり、比抵抗は10Ωcmである。絶縁膜2の厚さは、たとえば、1μmである。また、絶縁膜2は、たとえば、シリコン酸化膜である。本実施の形態におけるSOI基板の各半導体層は、たとえば、シリコンである。なお、SOI基板として、シリコン以外の半導体や酸化膜以外の絶縁膜により構成された基板を用いることができる。
p型ベース層4は、n型ドリフト層3の表面層の一部に設けられている。たとえば、p型ベース層4の拡散深さは2.0μmであり、不純物濃度は2.5×1017cm-3である。n型エミッタ層5は、p型ベース層4の表面の一部に設けられている。たとえば、n型エミッタ層5の拡散深さは0.2μmであり、不純物濃度は3.0×1020cm-3である。p+型層6は、p型ベース層4内の不純物濃度の高い領域であり、n型エミッタ層5に接して設けられている。p+型層6は、p型ベース層4よりも低い抵抗率を有する。たとえば、p+型層6の拡散深さは0.2μmであり、不純物濃度は5.0×1019cm-3である。
n型バッファ層7は、n型ドリフト層3の表面層の一部に、p型ベース層4から所定の距離だけ離れて選択的に設けられている。n型バッファ層7は、n型ドリフト層3よりも低い抵抗率を有する。たとえば、n型バッファ層7の拡散深さは2.9μmであり、不純物濃度は1.0×1017cm-3である。p型コレクタ層8は、n型バッファ層7の表面の一部に設けられており、n型バッファ層7によりn型ドリフト層3から隔離されている。p型コレクタ層8は、比較的低い抵抗率を有している。たとえば、p型コレクタ層8の拡散深さは0.12μmであり、不純物濃度は7.0×1017cm-3である。
ゲート電極9は、n型エミッタ層5とn型ドリフト層3に挟まれたp型ベース層4およびp+型層6の表面と、p型ベース層4に接するn型ドリフト層3の表面とに、ゲート酸化膜10を介して設けられている。ゲート電極9は、たとえば、リンをドープしたポリシリコンである。また、ゲート酸化膜10の厚さは、たとえば、20nm程度である。
n型ドリフト層3の表面層には、酸化膜14が積層されている。酸化膜14は、たとえば、シリコン酸化膜である。また、酸化膜14は、選択的に除去され、開口部が設けられている。エミッタ電極11は、この酸化膜14の開口部においてn型エミッタ層5とp+型層6の表面に接するように設けられている。コレクタ電極12は、酸化膜14の開口部においてp型コレクタ層8の表面に接するように設けられている。また、電極としての金属膜15は、支持基板1の裏面に接するように設けられている。
トレンチ13は、n型ドリフト層3の、p型ベース層4とn型バッファ層7との間に設けられている。また、トレンチ13内には、酸化膜14が充填されている。トレンチ13の幅は、たとえば、表面で1.6μm程度であり、底部で1.45μm程度である。また、トレンチ13の深さは、たとえば、10μmである。トレンチ13は、その形成位置がエミッタ電極11の中心からコレクタ電極12の中心までの半分の位置となるように形成されている。具体的には、単位セルピッチが19.5μmの場合、トレンチ13の中心線の位置は、エミッタ電極11の中心から9.75μmの位置である。すなわち、トレンチ13の中心線が単位セルの中心線に一致する。
ここで、トレンチ13の形成方法の一例について説明する。トレンチ13は、たとえば、RIE(Reactive Ion Etching)法でエッチングすることによって形成される。この場合、RIE後のダメージを熱酸化で除去する。そして、トレンチ13内に、酸化膜14をすができないように充填する。酸化膜14は、たとえば、TEOS(テトラエトキシシラン)酸化膜である。
実施の形態1においては、トレンチ13を形成する前にMOSFET部が形成されている。したがって、ゲート電極9は、トレンチ13の上部に形成することはできない。このため、エミッタ電極11は、酸化膜14を介してトレンチ13の上部を跨いで、コレクタ側に大きく突出した形状とする。具体的には、トレンチ13のコレクタ側の端からコレクタ電極12側に、たとえば、1μm突出した形状にする。このことは、コレクタ電極12に電圧を印加する場合に、p型ベース層4とn型ドリフト層3の接合にかかる電界を緩和するためである。なお、ゲート電極9のコレクタ側の端とトレンチ13のエミッタ側の端との距離は1μm程度あればよい。
つぎに、図3を用いて実施の形態1にかかる半導体装置100および従来の横型IGBT200の素子耐圧について説明する。図3は、実施の形態1にかかる半導体装置および従来の横型IGBTの素子の耐圧波形を示す特性図である。図3において、縦軸はコレクタ電流Iceであり、横軸はコレクタ・エミッタ間電圧Vceである。また、●および▲のプロットは、それぞれ、実施の形態1にかかる半導体装置100および従来の横型IGBT200の特性を示している。図3においては、従来の横型IGBT200の各層は、厚さ、比抵抗、拡散深さおよび不純物濃度を、実施の形態1にかかる半導体装置100と同様とする。
また、従来の横型IGBT200および実施の形態1にかかる半導体装置100は、たとえば、活性面積を106μm×670μmとし、定格電流を0.4Aとする。従来の横型IGBT200のセルピッチは素子耐圧を190V確保しようとすると25.0μmと
なり、実施の形態1にかかる半導体装置100のセルピッチ(19.5μm)と比べると、5.5μm長い。セルピッチが短くなった分チャネル幅を長くすることができ、オン抵抗を低減できる。また、測定は、室温(25℃)において実施した。図3に示すように、実施の形態1にかかる半導体装置100の素子耐圧は248Vとなり、従来の横型IGBT200の素子耐圧(190V)と比べて、+54V(+31%)向上する。これは活性領域内に掲載したトレンチ13とそこに充填された酸化膜14がコレクタ・エミッタ間電圧を十分負担しているためであり、その結果半導体装置100のセルピッチは小さくできるのである。
なり、実施の形態1にかかる半導体装置100のセルピッチ(19.5μm)と比べると、5.5μm長い。セルピッチが短くなった分チャネル幅を長くすることができ、オン抵抗を低減できる。また、測定は、室温(25℃)において実施した。図3に示すように、実施の形態1にかかる半導体装置100の素子耐圧は248Vとなり、従来の横型IGBT200の素子耐圧(190V)と比べて、+54V(+31%)向上する。これは活性領域内に掲載したトレンチ13とそこに充填された酸化膜14がコレクタ・エミッタ間電圧を十分負担しているためであり、その結果半導体装置100のセルピッチは小さくできるのである。
つぎに、図4を用いて、実施の形態1にかかる半導体装置100および従来の横型IGBT200において、コレクタ・エミッタ間に素子耐圧が印加された場合の素子内部の電圧分布をデバイスシミュレーションによって解析した結果を示す。図4は、実施の形態1にかかる半導体装置および従来の横型IGBTの素子内部の電圧分布を示す特性図である。図4に示すように、実施の形態1にかかる半導体装置100は、従来の横型IGBT200と比べて、酸化膜14が充填されたトレンチ13に多くの電気力線が通っている。したがって、このトレンチ13内の酸化膜14において多くの電圧を負担したため、素子耐圧が向上する。
つぎに、図5を用いて実施の形態1にかかる半導体装置100および従来の横型IGBT200における電流導通特性のI−V特性曲線を示す。図5は、実施の形態1にかかる半導体装置および従来の横型IGBTにおける電流導通特性のI−V特性曲線を示す特性図である。図5においては、縦軸はコレクタ電流Iceであり、横軸はコレクタ・エミッタ間電圧Vceである。また、●および▲のプロットは、それぞれ、実施の形態1にかかる半導体装置100および従来の横型IGBT200の特性を示している。
図5に示すように、実施の形態1にかかる半導体装置100のオン電圧は、1.84Vである。ここでオン電圧は、コレクタ電流Iceが0.4A流れた場合のコレクタ・エミッタ間電圧Vceである。実施の形態1にかかる半導体装置100のオン電圧は、従来の横型IGBT200のオン電圧(2.60V)と比べると、0.76V低減している。これによって、電流導通能力が大幅に向上したことがわかる。具体的には、たとえば、コレクタ・エミッタ間電圧Vce=2.6Vの場合、実施の形態1にかかる半導体装置100のコレクタ電流Iceは0.75Aとなり、従来の横型IGBT200のコレクタ電流Iceは0.4Aとなる。したがって、コレクタ・エミッタ間電圧Vce=2.6Vの場合、実施の形態1にかかる半導体装置100のコレクタ電流Iceは、従来の横型IGBT200のコレクタ電流Iceと比べると、87.5%増大する。
つぎに、図6を用いて定格電流を導通した場合の素子内部の電流分布をデバイスシミュレーションによって解析した結果を示す。図6は、実施の形態1にかかる半導体装置および従来の横型IGBTに定格電流を導通した場合の素子内部の電流分布を示す特性図である。図6においては、図中の網掛け部分が電流の導通する電流導通領域である。図6に示すように、実施の形態1にかかる半導体装置100は、従来の横型IGBT200と比べると、n型ドリフト層3に均等に電流が流れている。このことと、酸化膜14の充填されたトレンチ13が設けられたことによるセルピッチの短縮により、低オン電圧特性および電流導通特性が改善される。
つぎに、実施の形態1にかかる半導体装置100のラッチアップ耐量について説明する。図7は、ラッチアップ耐量について説明する特性図である。図7においては、縦軸はコレクタ電流Iceであり、横軸はコレクタ・エミッタ間電圧Vceである。図7に示すように、ラッチアップ耐量は、I−V特性曲線において負性抵抗が発生するコレクタ電流Ice値である。ラッチアップ耐量の評価は、温度が125℃、ゲート電圧Vgが7Vの状態で、コレクタ電極12に電圧を印加した場合のI−V特性曲線を比較することで評価する。素子をこの状態にすることで、素子内により多くの電流が流れることとなり、ラッチアップ耐量の比較が容易となる。
実施の形態1にかかる半導体装置100のラッチアップ耐量は、4.30Aとなり、従来の横型IGBT200のラッチアップ耐量(2.25A)と比べると、約1.9倍となる。これは、実施の形態1にかかる半導体装置100が縦型IGBT230の特徴を備えているためである。これによって、エミッタ電極11近傍での電流の流れが従来の横型IGBT200とは異なり、n型エミッタ層5の下を横切る正孔電流が小さくなる。
つぎに、図8を用いて実施の形態1にかかる半導体装置100の負荷短絡耐量について説明する。図8は、実施の形態1にかかる半導体装置の負荷短絡耐量について示した特性図である。図8において、縦軸はコレクタ電流Iceであり、横軸は時間tである。また、図8において、素子はコレクタ・エミッタ間にVce=200Vが直接印加された状態である。この状態は、無負荷状態であり、アーム短絡となっている。さらに、ゲート電圧Vg=5.5Vを印加して、素子が破壊するまでの時間tを測定した。図8に示すように、負荷短絡耐量は、20μsec以上となる。これは、負荷短絡耐量としては十分に大きな値である。
つぎに、図9〜図11を用いてトレンチ13の深さと電気特性との関係について説明する。図9は、n型ドリフト層3の厚さが14μmの場合の、トレンチ13の深さと電気特性との関係を測定した測定結果の一覧である。ここで、電気特性は、オン電圧、素子耐圧およびラッチアップ耐量である。図9に示すように、トレンチ13の深さが1μm以上13μm以下の場合、実施の形態1にかかる半導体装置100は、従来の横型IGBT200と比べると、オン電圧、素子耐圧およびラッチアップ耐量がともに向上している。また、特にトレンチ13の深さが3μm以上13μm以下の場合、すなわち、トレンチ13の底部と絶縁膜2との距離が1μm以上11μm以下の場合、電気特性にほとんど変化がなく、良好な特性を示している。なお、トレンチ13の深さが14μmの場合、電流が流れず、スイッチング素子としての機能を果たさない。これは、トレンチ13の底部が絶縁膜2と接触し、エミッタ電極11とコレクタ電極12とが絶縁されたためである。
図10は、n型ドリフト層3の厚さが8μmの場合の、トレンチ13の深さと電気特性との関係を測定した測定結果の一覧である。図10において、n型ドリフト層3の厚さは8μmであり、比抵抗は7Ωcmである。ここで、比抵抗が異なるのは、n型ドリフト層3の厚さを変更した場合にも、所望の耐圧以上の耐圧を確保するためである。図10においては、トレンチ13の深さが2μm以上7μm以下の場合、すなわち、トレンチ13の底部と絶縁膜2との距離が1μm以上6μm以下の場合、電気特性にほとんど変化がなく、良好な特性を示している。なお、トレンチ13の深さが8μmの場合、トレンチ13の底部が絶縁膜2と接触するため電流が流れない。
図11は、n型ドリフト層3の厚さが16μmの場合の、トレンチ13の深さと電気特性との関係を測定した測定結果の一覧である。図11において、n型ドリフト層3の厚さは16μmであり、比抵抗は15Ωcmである。図11においては、トレンチ13の深さが4μm以上15μm以下の場合、すなわち、トレンチ13の底部と絶縁膜2との距離が1μm以上12μm以下の場合、電気特性にほとんど変化がなく、良好な特性を示している。なお、トレンチ13の深さが16μmの場合、トレンチ13の底部が絶縁膜2と接触するため電流が流れない。
つぎに、図12〜図14を用いて、トレンチ13の底部と絶縁膜2との距離を細かく変化させた場合の、電気特性との関係について説明する。図12〜図14は、それぞれn型ドリフト層3の厚さが14μm、8μm、16μmの場合の、トレンチ13の深さと電気特性との詳細な関係を測定した測定結果の一覧である。図12〜図14に示すように、トレンチ13の底部と絶縁膜2との距離が1μm以上の場合、電気特性にほとんど変化がなく、良好な特性を示している。一方、トレンチ13の底部と絶縁膜2との距離が1μm未満の場合、オン電圧が急激に上昇している。これは、トレンチ13の底部と絶縁膜2との距離が1μm未満となると、この領域で電位降下が顕著化するためである。
上述したように、実施の形態1にかかる半導体装置100によれば、従来の横型IGBT200に、従来の縦型IGBT230の特徴を加えた構造となっている。一般に縦型IGBT230は電流を導通した場合、素子内の電流が極めて均一に流れる。このため、ドリフト層内の伝導度変調は、従来の横型IGBT200と比べて均一になり、オン電圧が低減する。また、ドリフト層の折り曲げられた部分に埋め込まれた絶縁膜によって、素子耐圧が垂直方向に保持される。これによって、単位セルの所要面積を従来の横型IGBT200よりも小さくすることができる。また、シリコンなどの半導体層と絶縁膜とを比較すると、同じ長さで保持できる耐圧は絶縁膜のほうが十分高いことが周知である。したがって、絶縁膜で保持された電圧分だけ、素子耐圧が向上されることとなる。このように、本発明にかかる半導体装置100は、横型素子であるにも関わらず、電流が縦型IGBT230のように流れる。このため、従来の横型IGBT200と比べると、ラッチアップ耐量が格段に向上する。また、トレンチ13と絶縁膜2との距離は、1μm以上、かつ、n型ドリフト層3の厚さの75%以下であることが好ましい。
(実施の形態2)
つぎに、図15を用いて実施の形態2にかかる半導体装置110について説明する。図15に示すように、実施の形態2にかかる半導体装置110は、横型IGBT構造を有している。図15は、実施の形態2にかかる半導体装置の構造を示す断面図である。実施の形態2にかかる半導体装置110は、実施の形態1にかかる半導体装置100と異なり、ゲート電極がトレンチゲート構造となっている。図15においては、p型ベース層4を貫通し、n型ドリフト層3に達するゲートトレンチ16が設けられている。たとえば、ゲートトレンチ16の幅は0.8μmであり、深さは3.0μmである。
つぎに、図15を用いて実施の形態2にかかる半導体装置110について説明する。図15に示すように、実施の形態2にかかる半導体装置110は、横型IGBT構造を有している。図15は、実施の形態2にかかる半導体装置の構造を示す断面図である。実施の形態2にかかる半導体装置110は、実施の形態1にかかる半導体装置100と異なり、ゲート電極がトレンチゲート構造となっている。図15においては、p型ベース層4を貫通し、n型ドリフト層3に達するゲートトレンチ16が設けられている。たとえば、ゲートトレンチ16の幅は0.8μmであり、深さは3.0μmである。
ゲートトレンチ16の内部には、厚さ20nm程度の酸化膜17が設けられている。また、ゲートトレンチ16内は、たとえば、ポリシリコンで埋められている。このポリシリコン部分が、トレンチゲート電極18となる。p型ベース層4は、ゲートトレンチ16によって分断される。実施の形態2においてはコレクタ電極12側のp型ベース層4は、エミッタ電極11と離れている。
つぎに、図16を用いて実施の形態2にかかる半導体装置110および従来の横型IGBT200の素子耐圧について説明する。図16は、実施の形態2にかかる半導体装置および従来の横型IGBTの素子の耐圧波形を示す特性図である。図16において、縦軸はコレクタ電流Iceであり、横軸はコレクタ・エミッタ間電圧Vceである。また、●および▲のプロットは、それぞれ、実施の形態2にかかる半導体装置110および従来の横型IGBT200の特性を示している。なお、実施の形態2における各層は、厚さ、比抵抗、拡散深さおよび不純物濃度が、実施の形態1と同様である。また、実施の形態2にかかる半導体装置110は、実施の形態1にかかる半導体装置100および従来の横型IGBT200と同様に、たとえば、活性面積を106μm×670μmとし、定格電流を0.4Aとする。実施の形態2にかかる半導体装置110のセルピッチはトレンチゲートを適用した分だけ15.0μmと小さくなり、実施の形態1にかかる半導体装置100のセルピッチ(19.5μm)と比べると、4.5μm短くなる。図16に示すように、実施の形態2にかかる横型IGBTの素子耐圧は249Vとなり、従来の横型IGBT200の素子耐圧(190V)と比べると、55V(31%)向上する。
つぎに、図17を用いて実施の形態2にかかる半導体装置110および従来の横型IGBT200における電流導通特性のI−V特性曲線を示す。図17は、実施の形態2にかかる半導体装置および従来のIGBTにおける電流導通特性のI−V特性曲線を示す特性図である。図17においては、縦軸はコレクタ電流Iceであり、横軸はコレクタ・エミッタ間電圧Vceである。また、●および▲のプロットは、それぞれ、実施の形態2にかかる半導体装置110および従来の横型IGBT200の特性を示している。図17に示すように、コレクタ電流Iceが0.4A流れた場合の実施の形態2にかかる半導体装置110におけるコレクタ・エミッタ間電圧Vce、すなわち、実施の形態2にかかる半導体装置110のオン電圧は、1.79Vである。実施の形態2にかかる半導体装置110のオン電圧は、従来の横型IGBT200のオン電圧(2.60V)と比べると、0.81V低減する。また、たとえば、コレクタ・エミッタ間電圧Vce=2.6Vの場合、実施の形態2にかかる半導体装置110のコレクタ電流Iceは0.88Aとなり、従来の横型IGBT200のコレクタ電流Ice(0.4A)と比べると、120.0%増大する。したがって、電流導通能力が大幅に向上していることがわかる。また、負荷短絡耐量は、20μsec以上を示した。
つぎに、図18を用いてトレンチ13の深さと電気特性との関係について説明する。図18は、トレンチ13の深さと電気特性との関係を測定した測定結果の一覧である。図18においては、トレンチ13の深さが1μm以上13μm以下の場合、実施の形態2にかかる半導体装置110は、従来の横型IGBT200と比べると、オン電圧、素子耐圧およびラッチアップ耐量がともに向上している。また、特にトレンチ13の深さが3μm以上13μm以下の場合、すなわち、トレンチ13の底部と絶縁膜2との距離が1μm以上7μm以内の場合、電気特性にほとんど変化がなく、良好な特性を示している。また、実施の形態1と同様に、n型ドリフト層3の厚さが8μmまたは16μmの場合のトレンチ13の深さと電気特性との関係を測定した結果、実施の形態1と同様の結果を得ることができた。
上述したように、実施の形態2にかかる半導体装置110によれば、ゲート電極構造が、トレンチゲート型によって形成されている。トレンチゲート型構造は、プレーナーゲート型に比べて単位セル寸法が小さくできる。したがって、オン電圧および電流導通能力がさらに向上することができる。これによって、実施の形態2にかかる半導体装置110は、実施の形態1にかかる半導体装置100の電気特性を維持したまま、実施の形態1にかかる半導体装置100よりチップ面積を少なくすることができる。
(実施の形態3)
つぎに、図19を用いて実施の形態3にかかる半導体装置120の構造について説明する。図19に示すように、実施の形態3にかかる半導体装置120は、横型IGBT構造を有している。図19は、実施の形態3にかかる半導体装置の構造を示した断面図である。実施の形態3にかかる半導体装置120は、実施の形態1または実施の形態2にかかる横型IGBTと異なり、トレンチ13の中心線が単位セルの中心線に一致しない。図19においては、具体的には、単位セルピッチが19.5μmとして形成された場合、トレンチ13は、中心線がエミッタ電極11の中心から8.75μmとなる位置に設けられている。
つぎに、図19を用いて実施の形態3にかかる半導体装置120の構造について説明する。図19に示すように、実施の形態3にかかる半導体装置120は、横型IGBT構造を有している。図19は、実施の形態3にかかる半導体装置の構造を示した断面図である。実施の形態3にかかる半導体装置120は、実施の形態1または実施の形態2にかかる横型IGBTと異なり、トレンチ13の中心線が単位セルの中心線に一致しない。図19においては、具体的には、単位セルピッチが19.5μmとして形成された場合、トレンチ13は、中心線がエミッタ電極11の中心から8.75μmとなる位置に設けられている。
コレクタ電流Ice=0.4A、室温(25℃)で測定した結果、素子耐圧は246Vとなり、オン電圧は1.89Vとなる。また、コレクタ・エミッタ間電圧Vce=2.60V、室温(25℃)で測定した結果、電流導通能力Iceは0.77Aとなる。さらに、コレクタ・エミッタ間電圧Vce=200V、室温(25℃)で測定した結果、負荷短絡耐量は20μsec以上となる。これらすべてが従来の横型IGBT200と比べると、大きく向上していることがわかる。
つぎに、図20を用いて、エミッタ電極11の中心からトレンチ13の中心線の距離Xが変更された場合の電気特性を説明する。図20は、エミッタ電極11の中心からトレンチ13の中心線の距離Xが変更された場合の電気特性の一覧である。図20に示すように、Xが6.5μm以上13.0μm以下の範囲で、オン電圧および素子耐圧が従来の横型IGBT200と比べると、良好な値を示す。ここでX=6.5μmは、セルピッチの3分の1の距離であり、X=13.0μmは、セルピッチの3分の2の距離である。したがって、エミッタ電極11の中心から、セルピッチの3分の1以上3分の2以下の距離において、オン電圧および素子耐圧が従来の横型IGBT200と比べて良好な値を示すことがわかる。また、X=13.0μmの場合の素子の負荷短絡耐量は20μsec以上であった。
なお、図20に示すように、X=2.5μm、3.5μmの場合、オン電圧が測定されない。これは、トレンチ13がp型ベース層4と接触したためである。この場合、MOSFET部分からの電子電流がn型ドリフト層3まで到達せず、素子がIGBT動作をおこなえない。
上述したように、実施の形態3にかかる半導体装置120によれば、エミッタ電極11の中心からコレクタ電極12の中心までの距離の3分の1以上3分の2以下の領域にトレンチ13を形成することで、オン電圧を低減し、素子耐圧を向上させることができる。
(実施の形態4)
つぎに、図21を用いて実施の形態4にかかる半導体装置130の構造を説明する。図21に示すように、実施の形態4にかかる半導体装置130は、横型IGBT構造を有している。図21は、実施の形態4にかかる半導体装置の構造を示す断面図である。実施の形態4にかかる半導体装置130は、実施の形態1〜3にかかる横型IGBTと、ゲート電極9およびエミッタ電極11の長さが異なる。具体的には、ゲート電極9は、トレンチ13のエミッタ側の端の真上まで伸びている。また、エミッタ電極11は、トレンチ13のエミッタ電極11側の端から離れており、p型ベース層4の上あたりまでにしか形成されていない。実施の形態4にかかる半導体装置130は、実施の形態1〜3にかかる横型IGBTと異なり、ゲート酸化膜10やゲート電極9などのMOSFET部分を形成する前にトレンチ13を形成する。そして、トレンチ13に酸化膜14を充填した後に、MOSFET部分を形成する。
つぎに、図21を用いて実施の形態4にかかる半導体装置130の構造を説明する。図21に示すように、実施の形態4にかかる半導体装置130は、横型IGBT構造を有している。図21は、実施の形態4にかかる半導体装置の構造を示す断面図である。実施の形態4にかかる半導体装置130は、実施の形態1〜3にかかる横型IGBTと、ゲート電極9およびエミッタ電極11の長さが異なる。具体的には、ゲート電極9は、トレンチ13のエミッタ側の端の真上まで伸びている。また、エミッタ電極11は、トレンチ13のエミッタ電極11側の端から離れており、p型ベース層4の上あたりまでにしか形成されていない。実施の形態4にかかる半導体装置130は、実施の形態1〜3にかかる横型IGBTと異なり、ゲート酸化膜10やゲート電極9などのMOSFET部分を形成する前にトレンチ13を形成する。そして、トレンチ13に酸化膜14を充填した後に、MOSFET部分を形成する。
実施の形態4にかかる半導体装置130の電気特性は、実施の形態1にかかる半導体装置100の電気特性とほぼ同等の値を示した。したがって、従来の横型IGBT200と比べると、電気特性が大きく向上する。
上述したように、実施の形態4にかかる半導体装置130によれば、コレクタ電極12に大きな電圧が印加された場合、p型ベース層4とn型ドリフト層3の接合にかかる電界を緩和することができる。これによって、素子耐圧を保持することができる。
(実施の形態5)
つぎに、図22を用いて、実施の形態5にかかる半導体装置140の構造を示す。図22は、実施の形態5にかかる半導体装置の構造を示す断面図である。実施の形態5にかかる半導体装置140は、実施の形態1〜4にかかる半導体装置と異なり、n型バッファ層7の表面層の一部にp型コレクタ層8ではなく、n+型ドレイン層19が設けられている。したがって、実施の形態5にかかる半導体装置140は、横型MOSFET構造を有している。ここで、IGBT構造におけるコレクタは、MOSFET構造においては、ドレインと呼ばれる。また、IGBT構造におけるエミッタは、MOSFET構造においては、ソースと呼ばれる。これらは、呼称は異なるが構造は同じである。本明細書では、ソースについてはエミッタと同じ符号を付す。たとえば、n+型ドレイン層19の拡散深さは0.2μmであり、不純物濃度は3.0×1020cm-3である。n+型ドレイン層19以外の各層は、厚さ、比抵抗、拡散深さおよび不純物濃度が、実施の形態1と同様である。
つぎに、図22を用いて、実施の形態5にかかる半導体装置140の構造を示す。図22は、実施の形態5にかかる半導体装置の構造を示す断面図である。実施の形態5にかかる半導体装置140は、実施の形態1〜4にかかる半導体装置と異なり、n型バッファ層7の表面層の一部にp型コレクタ層8ではなく、n+型ドレイン層19が設けられている。したがって、実施の形態5にかかる半導体装置140は、横型MOSFET構造を有している。ここで、IGBT構造におけるコレクタは、MOSFET構造においては、ドレインと呼ばれる。また、IGBT構造におけるエミッタは、MOSFET構造においては、ソースと呼ばれる。これらは、呼称は異なるが構造は同じである。本明細書では、ソースについてはエミッタと同じ符号を付す。たとえば、n+型ドレイン層19の拡散深さは0.2μmであり、不純物濃度は3.0×1020cm-3である。n+型ドレイン層19以外の各層は、厚さ、比抵抗、拡散深さおよび不純物濃度が、実施の形態1と同様である。
実施の形態5にかかる半導体装置140の素子耐圧は260Vとなる。したがって、従来の横型IGBT200のコレクタ層をn+型とした従来の横型MOSFETの素子耐圧(195V)と比べると、65V(33%)向上する。ここで、従来の横型MOSFETにおけるn+型ドレイン層は、拡散深さおよび不純物濃度を、実施の形態5にかかる横型MOSFETと同様とする。実施の形態5にかかる半導体装置140のオン抵抗RonAは、13mΩcm2となり、従来の横型MOSFETのオン抵抗RonA(18mΩcm2)と比べると、28%低減する。なお、トレンチゲート構造の場合も同様である。
上述したように、実施の形態5にかかる半導体装置140によれば、横型MOSFET構造であっても、実施の形態1〜4にかかる半導体装置(横型IGBT)と同様の効果を得ることができる。
以上のように、本発明にかかる半導体装置は、高電圧スイッチング素子に有用であり、特に、プラズマディスプレイ等のフラットパネルディスプレイのドライバーICや車載用ICの出力段に用いる高電圧スイッチング素子に適している。
1 支持基板
2 絶縁膜
3 n型ドリフト層
4 p型ベース層
5 n型エミッタ層(n型ソース層)
6 p+型層
7 n型バッファ層
8 p型コレクタ層
9 ゲート電極
10 ゲート酸化膜
11 エミッタ電極(ソース電極)
12 コレクタ電極(ドレイン電極)
13 トレンチ
14 酸化膜
2 絶縁膜
3 n型ドリフト層
4 p型ベース層
5 n型エミッタ層(n型ソース層)
6 p+型層
7 n型バッファ層
8 p型コレクタ層
9 ゲート電極
10 ゲート酸化膜
11 エミッタ電極(ソース電極)
12 コレクタ電極(ドレイン電極)
13 トレンチ
14 酸化膜
Claims (10)
- 支持基板上に絶縁膜を介して設けられた第1導電型のドリフト層と、
前記ドリフト層の表面層の一部に設けられた第2導電型のベース層と、
前記ベース層の表面層の一部に設けられた第1導電型のエミッタ層と、
前記ドリフト層と前記エミッタ層との間の前記ベース層の表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記ベース層と前記エミッタ層とに電気的に接続されるように設けられたエミッタ電極と、
前記ドリフト層の表面層の一部に、前記ベース層から離れて設けられた第1導電型のバッファ層と、
前記バッファ層の一部に設けられた第2導電型のコレクタ層と、
前記コレクタ層に電気的に接続されるように設けられたコレクタ電極と、
前記ベース層と前記コレクタ層との間に設けられたトレンチと、
を備え、
前記トレンチの内部が絶縁膜によって充填され、当該トレンチの底部と前記支持基板上の絶縁膜との距離が、1μm以上であり、かつ、前記ドリフト層の厚さの75%以下であることを特徴とする半導体装置。 - 支持基板上に絶縁膜を介して設けられた第1導電型のドリフト層と、
前記ドリフト層の表面層の一部に設けられた第2導電型のベース層と、
前記ベース層の表面層の一部に設けられた第1導電型のエミッタ層と、
前記エミッタ層の下側の前記ベース層を貫通し、前記ドリフト層まで達するように設けられたゲートトレンチと、
前記ゲートトレンチ内の表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記ベース層と前記エミッタ層とに電気的に接続されるように設けられたエミッタ電極と、
前記ドリフト層の表面層の一部に、前記ベース層から離れて設けられた第1導電型のバッファ層と、
前記バッファ層の一部に設けられた第2導電型のコレクタ層と、
前記コレクタ層に電気的に接続されるように設けられたコレクタ電極と、
前記ベース層と前記コレクタ層との間に設けられたトレンチと、
を備え、
前記トレンチの内部が絶縁膜によって充填され、当該トレンチの底部と前記支持基板上の絶縁膜との距離が、1μm以上であり、かつ、前記ドリフト層の厚さの75%以下であることを特徴とする半導体装置。 - 支持基板上に絶縁膜を介して設けられた第1導電型のドリフト層と、
前記ドリフト層の表面層の一部に設けられた第2導電型のベース層と、
前記ベース層の表面層の一部に設けられた第1導電型のソース層と、
前記ドリフト層と前記ソース層との間の前記ベース層の表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記ベース層と前記ソース層とに電気的に接続されるように設けられたソース電極と、
前記ドリフト層の表面層の一部に、前記ベース層から離れて設けられた第1導電型のバッファ層と、
前記バッファ層の一部に設けられた第1導電型のドレイン層と、
前記ドレイン層に電気的に接続されるように設けられたドレイン電極と、
前記ベース層と前記ドレイン層との間に設けられたトレンチと、
を備え、
前記トレンチの内部が絶縁膜によって充填され、当該トレンチの底部と前記支持基板上の絶縁膜との距離が、1μm以上であり、かつ、前記ドリフト層の厚さの75%以下であることを特徴とする半導体装置。 - 支持基板上に絶縁膜を介して設けられた第1導電型のドリフト層と、
前記ドリフト層の表面層の一部に設けられた第2導電型のベース層と、
前記ベース層の表面層の一部に設けられた第1導電型のソース層と、
前記ソース層の下側の前記ベース層を貫通し、前記ドリフト層まで達するように設けられたゲートトレンチと、
前記ゲートトレンチ内の表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記ベース層と前記ソース層とに電気的に接続されるように設けられたソース電極と、
前記ドリフト層の表面層の一部に、前記ベース層から離れて設けられた第1導電型のバッファ層と、
前記バッファ層の一部に設けられた第1導電型のドレイン層と、
前記ドレイン層に電気的に接続されるように設けられたドレイン電極と、
前記ベース層と前記ドレイン層との間に設けられたトレンチと、
を備え、
前記トレンチの内部が絶縁膜によって充填され、当該トレンチの底部と前記支持基板上の絶縁膜との距離が、1μm以上であり、かつ、前記ドリフト層の厚さの75%以下であることを特徴とする半導体装置。 - 前記トレンチは、当該トレンチの中心位置が、前記エミッタ電極もしくは前記ソース電極の中心位置から前記コレクタ電極もしくは前記ドレイン電極の中心位置までの距離の3分の1以上、かつ、3分の2以下の範囲に設けられていることを特徴とする請求項1〜4のいずれか一つに記載の半導体装置。
- 前記トレンチは、前記ベース層に接触しないように設けられていることを特徴とする請求項1〜5のいずれか一つに記載の半導体装置。
- 前記トレンチの上部において、前記ゲート電極と、前記エミッタ電極もしくは前記ソース電極と、の少なくとも一つが、当該トレンチの前記エミッタ電極側もしくは前記ソース電極側の端から前記コレクタ電極側もしくは前記ドレイン電極側に突出していることを特徴とする請求項1〜6のいずれか一つに記載の半導体装置。
- 前記トレンチの内部に充填される絶縁膜は、シリコン酸化膜であることを特徴とする請求項1〜7のいずれか一つに記載の半導体装置。
- 前記ゲート絶縁膜は、シリコン酸化膜であることを特徴とする請求項1〜8のいずれか一つに記載の半導体装置。
- 前記各半導体層は、シリコンであることを特徴とする請求項1〜9のいずれか一つに記載の半導体装置。
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