JP2008305998A - 半導体装置 - Google Patents

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Abstract

【課題】横型のＩＧＢＴやＭＯＳＦＥＴにおいて、オン電圧を低くし、かつ、素子耐圧およびラッチアップ耐量を高くすること。
【解決手段】支持基板１上に絶縁膜２を介してｎ型ドリフト層３が設けられている。また、ｎ型ドリフト層３の表面層のｐ型ベース層４およびｎ型バッファ層７に挟まれた部分にトレンチ１３が設けられている。そして、このトレンチ１３の底部と支持基板１上の絶縁膜２との距離が、１μｍ以上、かつ、ｎ型ドリフト層３の厚さの７５％以下になるようにする。
【選択図】図２

Description

この発明は、横型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）や横型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のＭＯＳ構造（金属−酸化膜−半導体）を有する高耐圧横型半導体装置に関する。
一般に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に設けられた高電圧スイッチング素子は、プラズマディスプレイ等のフラットパネルディスプレイのドライバーＩＣや車載用ＩＣの出力段に使われている。このような素子の中には、ＭＯＳ駆動素子とバイポーラトランジスタを融合したＩＧＢＴがある。ＩＧＢＴは、ＭＯＳ駆動素子のように駆動回路の構成が簡素であり、かつ、バイポーラトランジスタのように耐圧部分の導電度変調によりオン抵抗が低いという利点を有する。それゆえ、高耐圧と大電力レベルを必要とする分野で重要視されている。
以下に、従来のＩＧＢＴの構造について説明する。なお、本明細書において、ｎまたはｐを冠した半導体は、それぞれ電子、正孔が多数キャリアであることを意味する。また、ｎ+やｎ-などのように、ｎやｐに付す「+」または「-」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。
図２３は、従来の横型ＩＧＢＴの構造を示す断面図である（たとえば、下記非特許文献１参照。）。図２３に示すように、ＳＯＩ基板は、支持基板２０１上に絶縁膜２０２を介して、活性層となるｎ-型ドリフト領域２０３を積層した構成となっている。したがって、支持基板２０１とｎ-型ドリフト領域２０３とは、絶縁膜２０２によって絶縁されている。ｎ-型ドリフト領域２０３の表面層の一部に、ｐ型ベース領域２０４が設けられている。ｐ型ベース領域２０４の表面層の一部には、ｎ+型ソース領域２０５と、不純物濃度の高いｐ+型コンタクト領域２０６が設けられている。ｐ+型コンタクト領域２０６は、ｎ+型ソース領域２０５と隣接している。このｐ+型コンタクト領域２０６の一部は、ｎ+型ソース領域２０５の下側の一部を占めている。
ｎ-型ドリフト領域２０３の表面層の一部に、ｐ+型コレクタ領域２０７が、ｐ型ベース領域２０４から離れて設けられている。また、ｎ-型ドリフト領域２０３中に、ｎ型バッファ領域２０８がｐ+型コレクタ領域２０７を包囲するように設けられている。ｎ型バッファ領域２０８は、ｎ-型ドリフト領域２０３よりも不純物濃度が高い。エミッタ電極２０９は、ＳＯＩ基板の表面において、ｎ+型ソース領域２０５とｐ+型コンタクト領域２０６とを短絡させるように設けられている。ｎ-型ドリフト領域２０３、ｐ型ベース領域２０４およびｎ+型ソース領域２０５の表面には、絶縁膜２１０を介して制御電極２１１が設けられている。また、ｐ+型コレクタ領域２０７の表面には、コレクタ電極２１２が設けられている。
図２３に示したように、従来の横型ＩＧＢＴ２００は、ｐ型ベース領域２０４と、ｎ-型ドリフト領域２０３およびｎ型バッファ領域２０８と、ｐ+型コレクタ領域２０７と、によって第１のバイポーラトランジスタが構成される。また、ｎ+型ソース領域２０５とｐ型ベース領域２０４とｎ-型ドリフト領域２０３によって第２のバイポーラトランジスタが構成される。第１のバイポーラトランジスタと、第２のバイポーラトランジスタとは、寄生サイリスタを構成する。この寄生サイリスタのラッチアップを避けるために、オン電流の上限が制限される。
オン電流の上限を上げる方法としては、いくつかの方法が提案されている。まず、ｎ+型ソース領域２０５下のチャンネル端側からｐ+型コンタクト領域２０６に到達する抵抗を下げる方法が挙げられる（たとえば、下記非特許文献２参照。）。この方法によれば、第２のバイポーラトランジスタの動作を制御することができる。
つぎに、ｐ+型コレクタ領域２０７を形成する際のマスクアライメントの不正確さをなくして、第１のバイポーラトランジスタおよび第２のバイポーラトランジスタの通路の長さを最小限にするために、ゲート電極と自己整合を取る方法が挙げられる（たとえば、下記非特許文献３参照。）。さらに、素子オン時に、ｐ+型コレクタ領域２０７からｎ-型ドリフト領域２０３に流れ込むキャリアの大部分を、第１のバイポーラトランジスタまたは第２のバイポーラトランジスタの通路を通らせずにｐ+型コンタクト領域２０６へ到達させる方法が挙げられる（たとえば、下記非特許文献４参照。）。
しかしながら、図２３に示したような従来の横型ＩＧＢＴ２００は、上述の非特許文献１〜４の方法を用いても、素子導通時に電流の大部分が素子表面を流れるため、素子内の電流分布に偏りが生じやすい。このため、以下の問題が生じる。まず、第１に、ｎ-型ドリフト領域２０３内が均一に伝導度変調せず、オン電圧が高くなるという問題がある。第２に、素子表面に電流の大部分が流れて、ｎ+型ソース領域２０５の下に電流が流れやすくなる。このため、ラッチアップが生じるという問題がある。第３に、高耐圧化素子を設計する場合、ｎ-型ドリフト領域２０３が素子の表面方向に沿って形成されるため、ｎ-型ドリフト領域２０３を長くする必要がある。そのため、高耐圧で大きい電流が必要な用途の場合、オン電圧が高くなり、また、チップ面積も大きくなるという問題がある。
このような問題を解決する方法としては、ｎ-型ドリフト領域２０３に絶縁物領域を形成する方法が提案されている（たとえば、下記特許文献１、下記非特許文献５参照。）。この方法によれば、ｎ-型ドリフト領域２０３が屈曲するため、ｎ-型ドリフト領域２０３の平面寸法が増加することなく、ドリフト長を長くすることができる。また、ｎ-型ドリフト領域２０３にトレンチを形成し、このトレンチの下にｎ-型ドリフト領域２０３よりも抵抗率の低い第１導電型のバイパス層を形成する方法が提案されている（たとえば、下記特許文献２参照。）。この方法によれば、電子電流がバイパス層を流れるため減少しない。したがって、素子のオン電圧が減少する。
また、ｎ-型ドリフト領域２０３に形成されたトレンチ内にフィールドプレートを埋め込む構成が提案されている（たとえば、下記特許文献３参照。）。この方法によれば、トレンチの開口部付近の電界を緩和することができる。
さらに、ゲート電極部分をトレンチゲート化する方法が提案されている（たとえば、下記特許文献４参照。）。図２４は、ゲート電極部分をトレンチゲート化した横型ＩＧＢＴの構造を示す断面図である。図２４に示す横型ＩＧＢＴ２２０は、図２３に示した横型ＩＧＢＴ２００と異なり、ｎ+型ソース領域２０５の表面から、ｐ型ベース領域２０４を貫通し、ｎ-型ドリフト領域２０３に達する複数のトレンチ２２１が設けられている。この方法によれば、単位面積あたりの総チャンネル幅が増える。したがって、ＭＯＳＦＥＴ部分からの電子電流が増大し、オン電圧が低減する。また、図２３に示した横型ＩＧＢＴ２００と比べると、素子内の電流分布が均一になるため、伝導度変調が均一となる。これによっても、素子のオン電圧が低減する。
特開平２−１８００７４号公報 特開平８−８８３５７号公報 特開２００６−５１７５号公報 特開平９−７４１９７号公報 Ｈ．スミダ、Ａ．ヒラバヤシ、Ｈ．コバヤシ（Ｈ．Ｓｕｍｉｄａ，Ａ．Ｈｉｒａｂａｙａｓｈｉ ａｎｄ Ｈ．Ｋｏｂａｙａｓｈｉ）、「ア ハイ ボルテージ レイトラル ＩＧＢＴ ウィズ シグニフィカントリー インプルーブド オン―ステージ キャラクタリスティックス オン ＳＯＩ フォア アン アドバンスド ＰＤＰ スキャン ドライバー ＩＣ（Ａ Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｌａｔｅｒａｌ ＩＧＢＴ ｗｉｔｈ Ｓｉｇｎｉｆｉｃａｎｔｌｙ Ｉｍｐｒｏｖｅｄ Ｏｎ−ｓｔａｔｅ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｎ ＳＯＩ ｆｏｒ ａｎ Ａｄｖａｎｃｅｄ ＰＤＰ Ｓｃａｎ Ｄｒｉｖｅｒ ＩＣ）」 ２００２ ＩＥＥＥ Ｉｎｔ． ＳＯＩ Ｃｏｎｆ．、２００２年、６４−６５頁 Ｄ．Ｒ．ディズニー、Ｊ．Ｄ．プラマー（Ｄ．Ｒ．Ｄｉｓｎｅｙ ａｎｄ Ｊ．Ｄ．Ｐｌｕｍｍｅｒ）「ＳＯＩ ＬＩＧＢＴ デバイス ウィズ ア デュアル Ｐ−ウェル インプラント フォア インプルーブド ラッチング キャラクタリスティック（ＳＯＩ ＬＩＧＢＴ Ｄｅｖｉｃｅｓ ｗｉｔｈ ａ Ｄｕａｌ Ｐ−ｗｅｌｌ Ｉｍｐｌａｎｔ ｆｏｒ Ｉｍｐｒｏｖｅｄ Ｌａｔｃｈｉｎｇ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，）」、プロセディング オブ ＩＳＰＳＤ'９３（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＳＰＳＤ'９３）、１９９３年、２５４−２５８頁 Ｐ．Ｋ．Ｔ．モック、Ａ．ニーザ、Ｃ．Ａ．Ｔ．サラマ（Ｐ．Ｋ．Ｔ．Ｍｏｋ，Ａ．Ｎｅｚａｒ ａｎｄ Ｃ．Ａ．Ｔ．Ｓａｌａｍａ）、「ア セルフ アレインド トレンチド カソード レイトラル インシュレッティッド ゲート バイポーラ トランジスタ ウィズ ハイ ラッチアップ レジスタンス（Ａ Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｔｒｅｎｃｈｅｄ Ｃａｔｈｏｄｅ ｌａｔｅｒａｌ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ Ｈｉｇｈ Ｌａｔｃｈ−ｕｐ Ｒｅｓｉｓｔａｎｃｅ）」、アイトリプルイー トランス オン エレクトロン デバイスズ（ＩＥＥＥ Ｔｒａｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、ｖｏｌ．４２、ｎｏ．１２、１９９５年、２２３６−２２３９頁 ジュン・カイ、ジョニーＫ．Ｏ．シン、フィリップＫ．Ｔ．モック、ワイ‐タン Ｎｇ、ピーターＰ．Ｔ．（Ｊｕｎ Ｃａｉ， Ｊｏｈｎｎｙ Ｋ． Ｏ． Ｓｉｎ， Ｐｈｉｌｉｐ Ｋ． Ｔ． Ｍｏｋ， Ｗａｉ−Ｔｕｎｇ Ｎｇ ａｎｄ Ｐｅｔｅｒ Ｐ． Ｔ． Ｌａｉ）「ア ニュウ レイトラル トレンチ ゲート コンダクティビティ モデュレイティッド パワー トランジスタ（Ａ Ｎｅｗ Ｌａｔｅｒａｌ Ｔｒｅｎｃｈ−ｇａｔｅ Ｃｏｎｄｕｃｔｉｖｉｔｙ Ｍｏｄｕｌａｔｅｄ Ｐｏｗｅｒ Ｔｒａｎｓｉｓｔｏｒ）」、アイトリプルイー トランス オン エレクトロン デバイスズ（ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、ｖｏｌ．４６、ｎｏ．８、１９９９年、１７８８−１７９３頁 デビッド・ホンフェイ・ルー、シンイチ・ジンボ、ナオト・フジシマ（Ｄａｖｉｄ Ｈｏｎｇｆｅｉ Ｌｕ， Ｓｈｉｎｉｃｈｉ Ｊｉｍｂｏ ａｎｄ Ｎａｏｔｏ Ｆｕｊｉｓｈｉｍａ）、「ア ロウ オン‐レジスタンス アンド ハイ ボルテージ ＳＯＩ−ＬＩＧＢＴ ウィズ オキシド トレンチ イン ドリフト リージョン アンド ホール バイパス ゲート コンフィグレーション（Ａ Ｌｏｗ Ｏｎ−Ｒｅｓｉｓｔａｎｃｅ ａｎｄ Ｈｉｇｈ Ｖｏｌｔａｇｅ ＳＯＩ−ＬＩＧＢＴ ｗｉｔｈ Ｏｘｉｄｅ Ｔｒｅｎｃｈ ｉｎ Ｄｒｉｆｔ Ｒｅｇｉｏｎ ａｎｄ Ｈｏｌｅ Ｂｙｐａｓｓ Ｇａｔｅ Ｃｏｎｆｉｇｕｒａｔｉｏｎ）」、アイトリプルイー ＩＥＤＭ テック ディグ（ＩＥＥＥ ＩＥＤＭ Ｔｅｃｈ．、Ｄｉｇ．）、２００５年、３９３−３９６頁
しかしながら、上述した従来技術では、縦型ＩＧＢＴと比べると、素子内の電流の流れが不均一であり、伝導度変調も不均一となる。このため、縦型ＩＧＢＴより、オン電圧が高くなり、素子耐圧およびラッチアップ耐量が低くなるという問題がある。また、フィールドプレートなどを付加する場合、構造が複雑となり、作製するのに手間がかかるといった問題がある。また、ドリフト領域にトレンチを形成する場合、トレンチの深さが長くなると、ドリフト長が大きくなり、オン電圧が上昇してしまうため、トレンチの深さを好適な範囲内にしなければならないといった問題がある。
この発明は、上述した従来技術による問題点を解消するため、オン電圧が低く、かつ、素子耐圧およびラッチアップ耐量の高い横型半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、支持持基板上に絶縁膜を介して、第１導電型のドリフト層が設けられている。このドリフト層の表面層の一部には、第２導電型のベース層が設けられ、このベース層の表面層の一部に第１導電型のエミッタ層が設けられている。ゲート電極は、ドリフト層とエミッタ層との間のベース層の表面上にゲート絶縁膜を介して設けられている。また、エミッタ電極は、ベース層とエミッタ層とに電気的に接続されるように設けられている。ドリフト層の表面層の一部には、ベース層から離れて第１導電型のバッファ層が設けられ、このバッファ層の一部に第２導電型のコレクタ層が設けられている。コレクタ電極は、コレクタ層に電気的に接続されるように設けられている。さらに、ベース層とコレクタ層との間には、トレンチが設けられている。このトレンチの内部は、絶縁膜によって充填されている。また、トレンチの底部と支持基板上の絶縁膜との距離は、１μｍ以上であり、かつ、ドリフト層の厚さの７５％以下であることを特徴とする。
また、請求項２の発明にかかる半導体装置は、支持基板上に絶縁膜を介して、第１導電型のドリフト層が設けられている。このドリフト層の表面層の一部には第２導電型のベース層が設けられ、さらに、ベース層の表面層の一部には第１導電型のエミッタ層が設けられている。また、ゲートトレンチは、エミッタ層の下側のベース層を貫通し、ドリフト層まで達するように設けられている。ゲート電極は、このゲートトレンチ内の表面上にゲート絶縁膜を介して設けられている。また、エミッタ電極は、ベース層とエミッタ層とに電気的に接続されるように設けられている。ドリフト層の表面層の一部には、ベース層から離れて第１導電型のバッファ層が設けられ、このバッファ層の一部に第２導電型のコレクタ層が設けられている。コレクタ電極は、コレクタ層に電気的に接続されるように設けられている。さらに、ベース層とコレクタ層との間にはトレンチが設けられている。このトレンチの内部は絶縁膜によって充填されている。また、トレンチの底部と支持基板上の絶縁膜との距離は、１μｍ以上であり、かつ、ドリフト層の厚さの７５％以下であることを特徴とする。
また、請求項３の発明にかかる半導体装置は、支持基板上に絶縁膜を介して、第１導電型のドリフト層が設けられている。このドリフト層の表面層の一部には第２導電型のベース層が設けられ、さらに、ベース層の表面層の一部には第１導電型のソース層が設けられている。ゲート電極は、ドリフト層と前記ソース層との間のベース層の表面上にゲート絶縁膜を介して設けられている。また、ソース電極は、ベース層とソース層とに電気的に接続されるように設けられている。ドリフト層の表面層の一部には、ベース層から離れて第１導電型のバッファ層が設けられ、このバッファ層の一部に第１導電型のドレイン層が設けられている。ドレイン電極は、ドレイン層に電気的に接続されるように設けられている。さらに、ベース層とドレイン層との間にはトレンチが設けられている。このトレンチの内部は絶縁膜によって充填されている。また、トレンチの底部と支持基板上の絶縁膜との距離は、１μｍ以上であり、かつ、ドリフト層の厚さの７５％以下であることを特徴とする。
また、請求項４の発明にかかる半導体装置は、支持基板上に絶縁膜を介して、第１導電型のドリフト層が設けられている。このドリフト層の表面層の一部には第２導電型のベース層が設けられ、さらに、ベース層の表面層の一部に第１導電型のソース層が設けられている。また、ゲートトレンチは、ソース層の下側のベース層を貫通し、ドリフト層まで達するように設けられている。ゲート電極は、このゲートトレンチ内の表面上にゲート絶縁膜を介して設けられている。また、ソース電極は、ベース層とソース層とに電気的に接続されるように設けられている。ドリフト層の表面層の一部には、ベース層から離れて第１導電型のバッファ層が設けられ、このバッファ層の一部に第１導電型のドレイン層が設けられている。ドレイン電極は、ドレイン層に電気的に接続されるように設けられている。さらに、ベース層とドレイン層との間にはトレンチが設けられている。このトレンチの内部は絶縁膜によって充填されている。また、トレンチの底部と支持基板上の絶縁膜との距離は、１μｍ以上であり、かつ、ドリフト層の厚さの７５％以下であることを特徴とする。
また、請求項５の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、トレンチは、中心位置が、エミッタ電極もしくはソース電極の中心位置からコレクタ電極もしくはドレイン電極の中心位置までの距離の３分の１以上、かつ、３分の２以下の範囲に設けられていることを特徴とする。
また、請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、トレンチは、ベース層に接触しないように設けられていることを特徴とする。
また、請求項７の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、トレンチの上部において、ゲート電極と、エミッタ電極もしくはソース電極と、の少なくとも一つが、トレンチのエミッタ電極側もしくはソース電極側の端からコレクタ電極側もしくはドレイン電極側に突出していることを特徴とする。
また、請求項８の発明にかかる半導体装置は、請求項１〜７のいずれか一つに記載の発明において、トレンチの内部に充填される絶縁膜は、シリコン酸化膜であることを特徴とする。
また、請求項９の発明にかかる半導体装置は、請求項１〜８のいずれか一つに記載の発明において、ゲート絶縁膜は、シリコン酸化膜であることを特徴とする。
また、請求項１０の発明にかかる半導体装置は、請求項１〜９のいずれか一つに記載の発明において、各半導体層は、シリコンであることを特徴とする。
上記各発明によれば、横型半導体装置に縦型半導体装置の特徴を加えた構造であるため、素子内の電流が極めて均一に流れ、オン電圧が低減する。また、トレンチの内部に充填された絶縁膜によって、素子耐圧が垂直方向に保持されるため、素子耐圧が向上し、単位セルの所要面積を小さくすることができる。また、電流が縦型半導体装置のように流れるため、ラッチアップ耐量が向上する。さらに、ドリフト層に設けられたトレンチの底部と支持基板上の絶縁膜との距離は、１μｍ以上、かつ、ドリフト層の厚さの７５％以下であることが好ましい。
また、上記各発明によれば、トレンチ内にフィールドプレートなどを設ける必要がないため、素子の構造が簡単になる。したがって、簡便に素子を作製することができる。
また、請求項２および請求項４の発明によれば、エミッタ層もしくはソース層の下側のベース層を貫通し、ドリフト層まで達するように設けられたゲートトレンチ内に、ゲート電極が設けられているため、セルピッチを短くすることができる。したがって、オン電圧の増加を抑えつつ、高耐圧化を図ることができる。
また、請求項５の発明によれば、トレンチの中心位置を、エミッタ電極もしくはソース電極の中心位置からコレクタ電極もしくはドレイン電極の中心位置までの距離の３分の１以上、かつ、３分の２以下の範囲に設けることで、オン電圧を低く、素子耐圧およびラッチアップ耐量を高くすることができる。
本発明にかかる半導体装置によれば、ドリフト層内に設けられたトレンチの深さを好適な範囲にすることで、オン電圧が低く、かつ、素子耐圧およびラッチアップ耐量が高くなるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、実施の形態１にかかる半導体装置の概要を示す説明図である。図１に示すように、本発明にかかる半導体装置１００は、従来の横型ＩＧＢＴ２００に、従来の縦型ＩＧＢＴ２３０の特徴を加えた構造となっている。本発明においては、縦型ＩＧＢＴ２３０の特徴を従来の横型ＩＧＢＴ２００に適用させるため、縦型ＩＧＢＴ２３０のドリフト層（ｎ-層）の中心付近を折り曲げた形状とする。すなわち、素子裏面に位置するコレクタ電極（Ｃ）を素子のおもて面に設けるようにする。また、ドリフト層の折り曲げられた部分にＳＯＩ構造の絶縁膜（ＳｉＯ2：酸化ケイ素）を埋め込む。
図２は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１または図２に示すように、実施の形態１にかかる半導体装置は、横型ＩＧＢＴ構造を有している。実施の形態１にかかる半導体装置１００は、ＳＯＩ基板を用いて作製されている。ＳＯＩ基板は、支持基板１の上に絶縁膜２、ｎ型ドリフト層３を、この順に積層した構成となっている。ｎ型ドリフト層３は、比較的高い抵抗率を有している。たとえば、ｎ型ドリフト層３の厚さは１４μｍであり、比抵抗は１０Ωｃｍである。絶縁膜２の厚さは、たとえば、１μｍである。また、絶縁膜２は、たとえば、シリコン酸化膜である。本実施の形態におけるＳＯＩ基板の各半導体層は、たとえば、シリコンである。なお、ＳＯＩ基板として、シリコン以外の半導体や酸化膜以外の絶縁膜により構成された基板を用いることができる。
ｐ型ベース層４は、ｎ型ドリフト層３の表面層の一部に設けられている。たとえば、ｐ型ベース層４の拡散深さは２．０μｍであり、不純物濃度は２．５×１０17ｃｍ-3である。ｎ型エミッタ層５は、ｐ型ベース層４の表面の一部に設けられている。たとえば、ｎ型エミッタ層５の拡散深さは０．２μｍであり、不純物濃度は３．０×１０20ｃｍ-3である。ｐ+型層６は、ｐ型ベース層４内の不純物濃度の高い領域であり、ｎ型エミッタ層５に接して設けられている。ｐ+型層６は、ｐ型ベース層４よりも低い抵抗率を有する。たとえば、ｐ+型層６の拡散深さは０．２μｍであり、不純物濃度は５．０×１０19ｃｍ-3である。
ｎ型バッファ層７は、ｎ型ドリフト層３の表面層の一部に、ｐ型ベース層４から所定の距離だけ離れて選択的に設けられている。ｎ型バッファ層７は、ｎ型ドリフト層３よりも低い抵抗率を有する。たとえば、ｎ型バッファ層７の拡散深さは２．９μｍであり、不純物濃度は１．０×１０17ｃｍ-3である。ｐ型コレクタ層８は、ｎ型バッファ層７の表面の一部に設けられており、ｎ型バッファ層７によりｎ型ドリフト層３から隔離されている。ｐ型コレクタ層８は、比較的低い抵抗率を有している。たとえば、ｐ型コレクタ層８の拡散深さは０．１２μｍであり、不純物濃度は７．０×１０17ｃｍ-3である。
ゲート電極９は、ｎ型エミッタ層５とｎ型ドリフト層３に挟まれたｐ型ベース層４およびｐ+型層６の表面と、ｐ型ベース層４に接するｎ型ドリフト層３の表面とに、ゲート酸化膜１０を介して設けられている。ゲート電極９は、たとえば、リンをドープしたポリシリコンである。また、ゲート酸化膜１０の厚さは、たとえば、２０ｎｍ程度である。
ｎ型ドリフト層３の表面層には、酸化膜１４が積層されている。酸化膜１４は、たとえば、シリコン酸化膜である。また、酸化膜１４は、選択的に除去され、開口部が設けられている。エミッタ電極１１は、この酸化膜１４の開口部においてｎ型エミッタ層５とｐ+型層６の表面に接するように設けられている。コレクタ電極１２は、酸化膜１４の開口部においてｐ型コレクタ層８の表面に接するように設けられている。また、電極としての金属膜１５は、支持基板１の裏面に接するように設けられている。
トレンチ１３は、ｎ型ドリフト層３の、ｐ型ベース層４とｎ型バッファ層７との間に設けられている。また、トレンチ１３内には、酸化膜１４が充填されている。トレンチ１３の幅は、たとえば、表面で１．６μｍ程度であり、底部で１．４５μｍ程度である。また、トレンチ１３の深さは、たとえば、１０μｍである。トレンチ１３は、その形成位置がエミッタ電極１１の中心からコレクタ電極１２の中心までの半分の位置となるように形成されている。具体的には、単位セルピッチが１９．５μｍの場合、トレンチ１３の中心線の位置は、エミッタ電極１１の中心から９．７５μｍの位置である。すなわち、トレンチ１３の中心線が単位セルの中心線に一致する。
ここで、トレンチ１３の形成方法の一例について説明する。トレンチ１３は、たとえば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法でエッチングすることによって形成される。この場合、ＲＩＥ後のダメージを熱酸化で除去する。そして、トレンチ１３内に、酸化膜１４をすができないように充填する。酸化膜１４は、たとえば、ＴＥＯＳ（テトラエトキシシラン）酸化膜である。
実施の形態１においては、トレンチ１３を形成する前にＭＯＳＦＥＴ部が形成されている。したがって、ゲート電極９は、トレンチ１３の上部に形成することはできない。このため、エミッタ電極１１は、酸化膜１４を介してトレンチ１３の上部を跨いで、コレクタ側に大きく突出した形状とする。具体的には、トレンチ１３のコレクタ側の端からコレクタ電極１２側に、たとえば、１μｍ突出した形状にする。このことは、コレクタ電極１２に電圧を印加する場合に、ｐ型ベース層４とｎ型ドリフト層３の接合にかかる電界を緩和するためである。なお、ゲート電極９のコレクタ側の端とトレンチ１３のエミッタ側の端との距離は１μｍ程度あればよい。
つぎに、図３を用いて実施の形態１にかかる半導体装置１００および従来の横型ＩＧＢＴ２００の素子耐圧について説明する。図３は、実施の形態１にかかる半導体装置および従来の横型ＩＧＢＴの素子の耐圧波形を示す特性図である。図３において、縦軸はコレクタ電流Ｉｃｅであり、横軸はコレクタ・エミッタ間電圧Ｖｃｅである。また、●および▲のプロットは、それぞれ、実施の形態１にかかる半導体装置１００および従来の横型ＩＧＢＴ２００の特性を示している。図３においては、従来の横型ＩＧＢＴ２００の各層は、厚さ、比抵抗、拡散深さおよび不純物濃度を、実施の形態１にかかる半導体装置１００と同様とする。
また、従来の横型ＩＧＢＴ２００および実施の形態１にかかる半導体装置１００は、たとえば、活性面積を１０６μｍ×６７０μｍとし、定格電流を０．４Ａとする。従来の横型ＩＧＢＴ２００のセルピッチは素子耐圧を１９０Ｖ確保しようとすると２５．０μｍと
なり、実施の形態１にかかる半導体装置１００のセルピッチ（１９．５μｍ）と比べると、５．５μｍ長い。セルピッチが短くなった分チャネル幅を長くすることができ、オン抵抗を低減できる。また、測定は、室温（２５℃）において実施した。図３に示すように、実施の形態１にかかる半導体装置１００の素子耐圧は２４８Ｖとなり、従来の横型ＩＧＢＴ２００の素子耐圧（１９０Ｖ）と比べて、＋５４Ｖ（＋３１％）向上する。これは活性領域内に掲載したトレンチ１３とそこに充填された酸化膜１４がコレクタ・エミッタ間電圧を十分負担しているためであり、その結果半導体装置１００のセルピッチは小さくできるのである。
つぎに、図４を用いて、実施の形態１にかかる半導体装置１００および従来の横型ＩＧＢＴ２００において、コレクタ・エミッタ間に素子耐圧が印加された場合の素子内部の電圧分布をデバイスシミュレーションによって解析した結果を示す。図４は、実施の形態１にかかる半導体装置および従来の横型ＩＧＢＴの素子内部の電圧分布を示す特性図である。図４に示すように、実施の形態１にかかる半導体装置１００は、従来の横型ＩＧＢＴ２００と比べて、酸化膜１４が充填されたトレンチ１３に多くの電気力線が通っている。したがって、このトレンチ１３内の酸化膜１４において多くの電圧を負担したため、素子耐圧が向上する。
つぎに、図５を用いて実施の形態１にかかる半導体装置１００および従来の横型ＩＧＢＴ２００における電流導通特性のＩ−Ｖ特性曲線を示す。図５は、実施の形態１にかかる半導体装置および従来の横型ＩＧＢＴにおける電流導通特性のＩ−Ｖ特性曲線を示す特性図である。図５においては、縦軸はコレクタ電流Ｉｃｅであり、横軸はコレクタ・エミッタ間電圧Ｖｃｅである。また、●および▲のプロットは、それぞれ、実施の形態１にかかる半導体装置１００および従来の横型ＩＧＢＴ２００の特性を示している。
図５に示すように、実施の形態１にかかる半導体装置１００のオン電圧は、１．８４Ｖである。ここでオン電圧は、コレクタ電流Ｉｃｅが０．４Ａ流れた場合のコレクタ・エミッタ間電圧Ｖｃｅである。実施の形態１にかかる半導体装置１００のオン電圧は、従来の横型ＩＧＢＴ２００のオン電圧（２．６０Ｖ）と比べると、０．７６Ｖ低減している。これによって、電流導通能力が大幅に向上したことがわかる。具体的には、たとえば、コレクタ・エミッタ間電圧Ｖｃｅ＝２．６Ｖの場合、実施の形態１にかかる半導体装置１００のコレクタ電流Ｉｃｅは０．７５Ａとなり、従来の横型ＩＧＢＴ２００のコレクタ電流Ｉｃｅは０．４Ａとなる。したがって、コレクタ・エミッタ間電圧Ｖｃｅ＝２．６Ｖの場合、実施の形態１にかかる半導体装置１００のコレクタ電流Ｉｃｅは、従来の横型ＩＧＢＴ２００のコレクタ電流Ｉｃｅと比べると、８７．５％増大する。
つぎに、図６を用いて定格電流を導通した場合の素子内部の電流分布をデバイスシミュレーションによって解析した結果を示す。図６は、実施の形態１にかかる半導体装置および従来の横型ＩＧＢＴに定格電流を導通した場合の素子内部の電流分布を示す特性図である。図６においては、図中の網掛け部分が電流の導通する電流導通領域である。図６に示すように、実施の形態１にかかる半導体装置１００は、従来の横型ＩＧＢＴ２００と比べると、ｎ型ドリフト層３に均等に電流が流れている。このことと、酸化膜１４の充填されたトレンチ１３が設けられたことによるセルピッチの短縮により、低オン電圧特性および電流導通特性が改善される。
つぎに、実施の形態１にかかる半導体装置１００のラッチアップ耐量について説明する。図７は、ラッチアップ耐量について説明する特性図である。図７においては、縦軸はコレクタ電流Ｉｃｅであり、横軸はコレクタ・エミッタ間電圧Ｖｃｅである。図７に示すように、ラッチアップ耐量は、Ｉ−Ｖ特性曲線において負性抵抗が発生するコレクタ電流Ｉｃｅ値である。ラッチアップ耐量の評価は、温度が１２５℃、ゲート電圧Ｖｇが７Ｖの状態で、コレクタ電極１２に電圧を印加した場合のＩ−Ｖ特性曲線を比較することで評価する。素子をこの状態にすることで、素子内により多くの電流が流れることとなり、ラッチアップ耐量の比較が容易となる。
実施の形態１にかかる半導体装置１００のラッチアップ耐量は、４．３０Ａとなり、従来の横型ＩＧＢＴ２００のラッチアップ耐量（２．２５Ａ）と比べると、約１．９倍となる。これは、実施の形態１にかかる半導体装置１００が縦型ＩＧＢＴ２３０の特徴を備えているためである。これによって、エミッタ電極１１近傍での電流の流れが従来の横型ＩＧＢＴ２００とは異なり、ｎ型エミッタ層５の下を横切る正孔電流が小さくなる。
つぎに、図８を用いて実施の形態１にかかる半導体装置１００の負荷短絡耐量について説明する。図８は、実施の形態１にかかる半導体装置の負荷短絡耐量について示した特性図である。図８において、縦軸はコレクタ電流Ｉｃｅであり、横軸は時間ｔである。また、図８において、素子はコレクタ・エミッタ間にＶｃｅ＝２００Ｖが直接印加された状態である。この状態は、無負荷状態であり、アーム短絡となっている。さらに、ゲート電圧Ｖｇ＝５．５Ｖを印加して、素子が破壊するまでの時間ｔを測定した。図８に示すように、負荷短絡耐量は、２０μｓｅｃ以上となる。これは、負荷短絡耐量としては十分に大きな値である。
つぎに、図９〜図１１を用いてトレンチ１３の深さと電気特性との関係について説明する。図９は、ｎ型ドリフト層３の厚さが１４μｍの場合の、トレンチ１３の深さと電気特性との関係を測定した測定結果の一覧である。ここで、電気特性は、オン電圧、素子耐圧およびラッチアップ耐量である。図９に示すように、トレンチ１３の深さが１μｍ以上１３μｍ以下の場合、実施の形態１にかかる半導体装置１００は、従来の横型ＩＧＢＴ２００と比べると、オン電圧、素子耐圧およびラッチアップ耐量がともに向上している。また、特にトレンチ１３の深さが３μｍ以上１３μｍ以下の場合、すなわち、トレンチ１３の底部と絶縁膜２との距離が１μｍ以上１１μｍ以下の場合、電気特性にほとんど変化がなく、良好な特性を示している。なお、トレンチ１３の深さが１４μｍの場合、電流が流れず、スイッチング素子としての機能を果たさない。これは、トレンチ１３の底部が絶縁膜２と接触し、エミッタ電極１１とコレクタ電極１２とが絶縁されたためである。
図１０は、ｎ型ドリフト層３の厚さが８μｍの場合の、トレンチ１３の深さと電気特性との関係を測定した測定結果の一覧である。図１０において、ｎ型ドリフト層３の厚さは８μｍであり、比抵抗は７Ωｃｍである。ここで、比抵抗が異なるのは、ｎ型ドリフト層３の厚さを変更した場合にも、所望の耐圧以上の耐圧を確保するためである。図１０においては、トレンチ１３の深さが２μｍ以上７μｍ以下の場合、すなわち、トレンチ１３の底部と絶縁膜２との距離が１μｍ以上６μｍ以下の場合、電気特性にほとんど変化がなく、良好な特性を示している。なお、トレンチ１３の深さが８μｍの場合、トレンチ１３の底部が絶縁膜２と接触するため電流が流れない。
図１１は、ｎ型ドリフト層３の厚さが１６μｍの場合の、トレンチ１３の深さと電気特性との関係を測定した測定結果の一覧である。図１１において、ｎ型ドリフト層３の厚さは１６μｍであり、比抵抗は１５Ωｃｍである。図１１においては、トレンチ１３の深さが４μｍ以上１５μｍ以下の場合、すなわち、トレンチ１３の底部と絶縁膜２との距離が１μｍ以上１２μｍ以下の場合、電気特性にほとんど変化がなく、良好な特性を示している。なお、トレンチ１３の深さが１６μｍの場合、トレンチ１３の底部が絶縁膜２と接触するため電流が流れない。
つぎに、図１２〜図１４を用いて、トレンチ１３の底部と絶縁膜２との距離を細かく変化させた場合の、電気特性との関係について説明する。図１２〜図１４は、それぞれｎ型ドリフト層３の厚さが１４μｍ、８μｍ、１６μｍの場合の、トレンチ１３の深さと電気特性との詳細な関係を測定した測定結果の一覧である。図１２〜図１４に示すように、トレンチ１３の底部と絶縁膜２との距離が１μｍ以上の場合、電気特性にほとんど変化がなく、良好な特性を示している。一方、トレンチ１３の底部と絶縁膜２との距離が１μｍ未満の場合、オン電圧が急激に上昇している。これは、トレンチ１３の底部と絶縁膜２との距離が１μｍ未満となると、この領域で電位降下が顕著化するためである。
上述したように、実施の形態１にかかる半導体装置１００によれば、従来の横型ＩＧＢＴ２００に、従来の縦型ＩＧＢＴ２３０の特徴を加えた構造となっている。一般に縦型ＩＧＢＴ２３０は電流を導通した場合、素子内の電流が極めて均一に流れる。このため、ドリフト層内の伝導度変調は、従来の横型ＩＧＢＴ２００と比べて均一になり、オン電圧が低減する。また、ドリフト層の折り曲げられた部分に埋め込まれた絶縁膜によって、素子耐圧が垂直方向に保持される。これによって、単位セルの所要面積を従来の横型ＩＧＢＴ２００よりも小さくすることができる。また、シリコンなどの半導体層と絶縁膜とを比較すると、同じ長さで保持できる耐圧は絶縁膜のほうが十分高いことが周知である。したがって、絶縁膜で保持された電圧分だけ、素子耐圧が向上されることとなる。このように、本発明にかかる半導体装置１００は、横型素子であるにも関わらず、電流が縦型ＩＧＢＴ２３０のように流れる。このため、従来の横型ＩＧＢＴ２００と比べると、ラッチアップ耐量が格段に向上する。また、トレンチ１３と絶縁膜２との距離は、１μｍ以上、かつ、ｎ型ドリフト層３の厚さの７５％以下であることが好ましい。
（実施の形態２）
つぎに、図１５を用いて実施の形態２にかかる半導体装置１１０について説明する。図１５に示すように、実施の形態２にかかる半導体装置１１０は、横型ＩＧＢＴ構造を有している。図１５は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置１１０は、実施の形態１にかかる半導体装置１００と異なり、ゲート電極がトレンチゲート構造となっている。図１５においては、ｐ型ベース層４を貫通し、ｎ型ドリフト層３に達するゲートトレンチ１６が設けられている。たとえば、ゲートトレンチ１６の幅は０．８μｍであり、深さは３．０μｍである。
ゲートトレンチ１６の内部には、厚さ２０ｎｍ程度の酸化膜１７が設けられている。また、ゲートトレンチ１６内は、たとえば、ポリシリコンで埋められている。このポリシリコン部分が、トレンチゲート電極１８となる。ｐ型ベース層４は、ゲートトレンチ１６によって分断される。実施の形態２においてはコレクタ電極１２側のｐ型ベース層４は、エミッタ電極１１と離れている。
つぎに、図１６を用いて実施の形態２にかかる半導体装置１１０および従来の横型ＩＧＢＴ２００の素子耐圧について説明する。図１６は、実施の形態２にかかる半導体装置および従来の横型ＩＧＢＴの素子の耐圧波形を示す特性図である。図１６において、縦軸はコレクタ電流Ｉｃｅであり、横軸はコレクタ・エミッタ間電圧Ｖｃｅである。また、●および▲のプロットは、それぞれ、実施の形態２にかかる半導体装置１１０および従来の横型ＩＧＢＴ２００の特性を示している。なお、実施の形態２における各層は、厚さ、比抵抗、拡散深さおよび不純物濃度が、実施の形態１と同様である。また、実施の形態２にかかる半導体装置１１０は、実施の形態１にかかる半導体装置１００および従来の横型ＩＧＢＴ２００と同様に、たとえば、活性面積を１０６μｍ×６７０μｍとし、定格電流を０．４Ａとする。実施の形態２にかかる半導体装置１１０のセルピッチはトレンチゲートを適用した分だけ１５．０μｍと小さくなり、実施の形態１にかかる半導体装置１００のセルピッチ（１９．５μｍ）と比べると、４．５μｍ短くなる。図１６に示すように、実施の形態２にかかる横型ＩＧＢＴの素子耐圧は２４９Ｖとなり、従来の横型ＩＧＢＴ２００の素子耐圧（１９０Ｖ）と比べると、５５Ｖ（３１％）向上する。
つぎに、図１７を用いて実施の形態２にかかる半導体装置１１０および従来の横型ＩＧＢＴ２００における電流導通特性のＩ−Ｖ特性曲線を示す。図１７は、実施の形態２にかかる半導体装置および従来のＩＧＢＴにおける電流導通特性のＩ−Ｖ特性曲線を示す特性図である。図１７においては、縦軸はコレクタ電流Ｉｃｅであり、横軸はコレクタ・エミッタ間電圧Ｖｃｅである。また、●および▲のプロットは、それぞれ、実施の形態２にかかる半導体装置１１０および従来の横型ＩＧＢＴ２００の特性を示している。図１７に示すように、コレクタ電流Ｉｃｅが０．４Ａ流れた場合の実施の形態２にかかる半導体装置１１０におけるコレクタ・エミッタ間電圧Ｖｃｅ、すなわち、実施の形態２にかかる半導体装置１１０のオン電圧は、１．７９Ｖである。実施の形態２にかかる半導体装置１１０のオン電圧は、従来の横型ＩＧＢＴ２００のオン電圧（２．６０Ｖ）と比べると、０．８１Ｖ低減する。また、たとえば、コレクタ・エミッタ間電圧Ｖｃｅ＝２．６Ｖの場合、実施の形態２にかかる半導体装置１１０のコレクタ電流Ｉｃｅは０．８８Ａとなり、従来の横型ＩＧＢＴ２００のコレクタ電流Ｉｃｅ（０．４Ａ）と比べると、１２０．０％増大する。したがって、電流導通能力が大幅に向上していることがわかる。また、負荷短絡耐量は、２０μｓｅｃ以上を示した。
つぎに、図１８を用いてトレンチ１３の深さと電気特性との関係について説明する。図１８は、トレンチ１３の深さと電気特性との関係を測定した測定結果の一覧である。図１８においては、トレンチ１３の深さが１μｍ以上１３μｍ以下の場合、実施の形態２にかかる半導体装置１１０は、従来の横型ＩＧＢＴ２００と比べると、オン電圧、素子耐圧およびラッチアップ耐量がともに向上している。また、特にトレンチ１３の深さが３μｍ以上１３μｍ以下の場合、すなわち、トレンチ１３の底部と絶縁膜２との距離が１μｍ以上７μｍ以内の場合、電気特性にほとんど変化がなく、良好な特性を示している。また、実施の形態１と同様に、ｎ型ドリフト層３の厚さが８μｍまたは１６μｍの場合のトレンチ１３の深さと電気特性との関係を測定した結果、実施の形態１と同様の結果を得ることができた。
上述したように、実施の形態２にかかる半導体装置１１０によれば、ゲート電極構造が、トレンチゲート型によって形成されている。トレンチゲート型構造は、プレーナーゲート型に比べて単位セル寸法が小さくできる。したがって、オン電圧および電流導通能力がさらに向上することができる。これによって、実施の形態２にかかる半導体装置１１０は、実施の形態１にかかる半導体装置１００の電気特性を維持したまま、実施の形態１にかかる半導体装置１００よりチップ面積を少なくすることができる。
（実施の形態３）
つぎに、図１９を用いて実施の形態３にかかる半導体装置１２０の構造について説明する。図１９に示すように、実施の形態３にかかる半導体装置１２０は、横型ＩＧＢＴ構造を有している。図１９は、実施の形態３にかかる半導体装置の構造を示した断面図である。実施の形態３にかかる半導体装置１２０は、実施の形態１または実施の形態２にかかる横型ＩＧＢＴと異なり、トレンチ１３の中心線が単位セルの中心線に一致しない。図１９においては、具体的には、単位セルピッチが１９．５μｍとして形成された場合、トレンチ１３は、中心線がエミッタ電極１１の中心から８．７５μｍとなる位置に設けられている。
コレクタ電流Ｉｃｅ＝０．４Ａ、室温（２５℃）で測定した結果、素子耐圧は２４６Ｖとなり、オン電圧は１．８９Ｖとなる。また、コレクタ・エミッタ間電圧Ｖｃｅ＝２．６０Ｖ、室温（２５℃）で測定した結果、電流導通能力Ｉｃｅは０．７７Ａとなる。さらに、コレクタ・エミッタ間電圧Ｖｃｅ＝２００Ｖ、室温（２５℃）で測定した結果、負荷短絡耐量は２０μｓｅｃ以上となる。これらすべてが従来の横型ＩＧＢＴ２００と比べると、大きく向上していることがわかる。
つぎに、図２０を用いて、エミッタ電極１１の中心からトレンチ１３の中心線の距離Ｘが変更された場合の電気特性を説明する。図２０は、エミッタ電極１１の中心からトレンチ１３の中心線の距離Ｘが変更された場合の電気特性の一覧である。図２０に示すように、Ｘが６．５μｍ以上１３．０μｍ以下の範囲で、オン電圧および素子耐圧が従来の横型ＩＧＢＴ２００と比べると、良好な値を示す。ここでＸ＝６．５μｍは、セルピッチの３分の１の距離であり、Ｘ＝１３．０μｍは、セルピッチの３分の２の距離である。したがって、エミッタ電極１１の中心から、セルピッチの３分の１以上３分の２以下の距離において、オン電圧および素子耐圧が従来の横型ＩＧＢＴ２００と比べて良好な値を示すことがわかる。また、Ｘ＝１３．０μｍの場合の素子の負荷短絡耐量は２０μｓｅｃ以上であった。
なお、図２０に示すように、Ｘ＝２．５μｍ、３．５μｍの場合、オン電圧が測定されない。これは、トレンチ１３がｐ型ベース層４と接触したためである。この場合、ＭＯＳＦＥＴ部分からの電子電流がｎ型ドリフト層３まで到達せず、素子がＩＧＢＴ動作をおこなえない。
上述したように、実施の形態３にかかる半導体装置１２０によれば、エミッタ電極１１の中心からコレクタ電極１２の中心までの距離の３分の１以上３分の２以下の領域にトレンチ１３を形成することで、オン電圧を低減し、素子耐圧を向上させることができる。
（実施の形態４）
つぎに、図２１を用いて実施の形態４にかかる半導体装置１３０の構造を説明する。図２１に示すように、実施の形態４にかかる半導体装置１３０は、横型ＩＧＢＴ構造を有している。図２１は、実施の形態４にかかる半導体装置の構造を示す断面図である。実施の形態４にかかる半導体装置１３０は、実施の形態１〜３にかかる横型ＩＧＢＴと、ゲート電極９およびエミッタ電極１１の長さが異なる。具体的には、ゲート電極９は、トレンチ１３のエミッタ側の端の真上まで伸びている。また、エミッタ電極１１は、トレンチ１３のエミッタ電極１１側の端から離れており、ｐ型ベース層４の上あたりまでにしか形成されていない。実施の形態４にかかる半導体装置１３０は、実施の形態１〜３にかかる横型ＩＧＢＴと異なり、ゲート酸化膜１０やゲート電極９などのＭＯＳＦＥＴ部分を形成する前にトレンチ１３を形成する。そして、トレンチ１３に酸化膜１４を充填した後に、ＭＯＳＦＥＴ部分を形成する。
実施の形態４にかかる半導体装置１３０の電気特性は、実施の形態１にかかる半導体装置１００の電気特性とほぼ同等の値を示した。したがって、従来の横型ＩＧＢＴ２００と比べると、電気特性が大きく向上する。
上述したように、実施の形態４にかかる半導体装置１３０によれば、コレクタ電極１２に大きな電圧が印加された場合、ｐ型ベース層４とｎ型ドリフト層３の接合にかかる電界を緩和することができる。これによって、素子耐圧を保持することができる。
（実施の形態５）
つぎに、図２２を用いて、実施の形態５にかかる半導体装置１４０の構造を示す。図２２は、実施の形態５にかかる半導体装置の構造を示す断面図である。実施の形態５にかかる半導体装置１４０は、実施の形態１〜４にかかる半導体装置と異なり、ｎ型バッファ層７の表面層の一部にｐ型コレクタ層８ではなく、ｎ+型ドレイン層１９が設けられている。したがって、実施の形態５にかかる半導体装置１４０は、横型ＭＯＳＦＥＴ構造を有している。ここで、ＩＧＢＴ構造におけるコレクタは、ＭＯＳＦＥＴ構造においては、ドレインと呼ばれる。また、ＩＧＢＴ構造におけるエミッタは、ＭＯＳＦＥＴ構造においては、ソースと呼ばれる。これらは、呼称は異なるが構造は同じである。本明細書では、ソースについてはエミッタと同じ符号を付す。たとえば、ｎ+型ドレイン層１９の拡散深さは０．２μｍであり、不純物濃度は３．０×１０20ｃｍ-3である。ｎ+型ドレイン層１９以外の各層は、厚さ、比抵抗、拡散深さおよび不純物濃度が、実施の形態１と同様である。
実施の形態５にかかる半導体装置１４０の素子耐圧は２６０Ｖとなる。したがって、従来の横型ＩＧＢＴ２００のコレクタ層をｎ+型とした従来の横型ＭＯＳＦＥＴの素子耐圧（１９５Ｖ）と比べると、６５Ｖ（３３％）向上する。ここで、従来の横型ＭＯＳＦＥＴにおけるｎ+型ドレイン層は、拡散深さおよび不純物濃度を、実施の形態５にかかる横型ＭＯＳＦＥＴと同様とする。実施の形態５にかかる半導体装置１４０のオン抵抗ＲｏｎＡは、１３ｍΩｃｍ2となり、従来の横型ＭＯＳＦＥＴのオン抵抗ＲｏｎＡ（１８ｍΩｃｍ2）と比べると、２８％低減する。なお、トレンチゲート構造の場合も同様である。
上述したように、実施の形態５にかかる半導体装置１４０によれば、横型ＭＯＳＦＥＴ構造であっても、実施の形態１〜４にかかる半導体装置（横型ＩＧＢＴ）と同様の効果を得ることができる。
以上のように、本発明にかかる半導体装置は、高電圧スイッチング素子に有用であり、特に、プラズマディスプレイ等のフラットパネルディスプレイのドライバーＩＣや車載用ＩＣの出力段に用いる高電圧スイッチング素子に適している。
実施の形態１にかかる半導体装置の概要を示す説明図である。 実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置および従来の横型ＩＧＢＴの素子の耐圧波形を示す特性図である。 実施の形態１にかかる半導体装置および従来の横型ＩＧＢＴの素子内部の電圧分布を示す特性図である。 実施の形態１にかかる半導体装置および従来の横型ＩＧＢＴにおける電流導通特性のＩ−Ｖ特性曲線を示す特性図である。 実施の形態１にかかる半導体装置および従来の横型ＩＧＢＴに定格電流を導通した場合の素子内部の電流分布を示す特性図である。 ラッチアップ耐量について説明する特性図である。 実施の形態１にかかる半導体装置の負荷短絡耐量について示した特性図である。 ｎ型ドリフト層の厚さが１４μｍの場合の、トレンチの深さと電気特性との関係を測定した測定結果の一覧を示す図である。 ｎ型ドリフト層の厚さが８μｍの場合の、トレンチの深さと電気特性との関係を測定した測定結果の一覧を示す図である。 ｎ型ドリフト層の厚さが１６μｍの場合の、トレンチの深さと電気特性との関係を測定した測定結果の一覧を示す図である。 ｎ型ドリフト層の厚さが１４μｍの場合の、トレンチの深さと電気特性との詳細な関係を測定した測定結果の一覧を示す図である。 ｎ型ドリフト層の厚さが８μｍの場合の、トレンチの深さと電気特性との詳細な関係を測定した測定結果の一覧を示す図である。 ｎ型ドリフト層の厚さが１６μｍの場合の、トレンチの深さと電気特性との詳細な関係を測定した測定結果の一覧を示す図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態２にかかる半導体装置および従来の横型ＩＧＢＴの素子の耐圧波形を示す特性図である。 実施の形態２にかかる半導体装置および従来の横型ＩＧＢＴにおける電流導通特性のＩ−Ｖ特性曲線を示す特性図である。 トレンチの深さと電気特性との関係を測定した測定結果の一覧を示す図である。 実施の形態３にかかる半導体装置の構造を示した断面図である。 エミッタ電極の中心からトレンチの中心線の距離Ｘが変更された場合の電気特性の一覧を示す図である。 実施の形態４にかかる半導体装置の構造を示す断面図である。 実施の形態５にかかる半導体装置の構造を示す断面図である。 従来の横型ＩＧＢＴの構造を示す断面図である。 ゲート電極部分をトレンチゲート化した横型ＩＧＢＴの構造を示す断面図である。
符号の説明
１ 支持基板
２ 絶縁膜
３ ｎ型ドリフト層
４ ｐ型ベース層
５ ｎ型エミッタ層（ｎ型ソース層）
６ ｐ+型層
７ ｎ型バッファ層
８ ｐ型コレクタ層
９ ゲート電極
１０ ゲート酸化膜
１１ エミッタ電極（ソース電極）
１２ コレクタ電極（ドレイン電極）
１３ トレンチ
１４ 酸化膜

Claims (10)

  1. 支持基板上に絶縁膜を介して設けられた第１導電型のドリフト層と、
    前記ドリフト層の表面層の一部に設けられた第２導電型のベース層と、
    前記ベース層の表面層の一部に設けられた第１導電型のエミッタ層と、
    前記ドリフト層と前記エミッタ層との間の前記ベース層の表面上にゲート絶縁膜を介して設けられたゲート電極と、
    前記ベース層と前記エミッタ層とに電気的に接続されるように設けられたエミッタ電極と、
    前記ドリフト層の表面層の一部に、前記ベース層から離れて設けられた第１導電型のバッファ層と、
    前記バッファ層の一部に設けられた第２導電型のコレクタ層と、
    前記コレクタ層に電気的に接続されるように設けられたコレクタ電極と、
    前記ベース層と前記コレクタ層との間に設けられたトレンチと、
    を備え、
    前記トレンチの内部が絶縁膜によって充填され、当該トレンチの底部と前記支持基板上の絶縁膜との距離が、１μｍ以上であり、かつ、前記ドリフト層の厚さの７５％以下であることを特徴とする半導体装置。
  2. 支持基板上に絶縁膜を介して設けられた第１導電型のドリフト層と、
    前記ドリフト層の表面層の一部に設けられた第２導電型のベース層と、
    前記ベース層の表面層の一部に設けられた第１導電型のエミッタ層と、
    前記エミッタ層の下側の前記ベース層を貫通し、前記ドリフト層まで達するように設けられたゲートトレンチと、
    前記ゲートトレンチ内の表面上にゲート絶縁膜を介して設けられたゲート電極と、
    前記ベース層と前記エミッタ層とに電気的に接続されるように設けられたエミッタ電極と、
    前記ドリフト層の表面層の一部に、前記ベース層から離れて設けられた第１導電型のバッファ層と、
    前記バッファ層の一部に設けられた第２導電型のコレクタ層と、
    前記コレクタ層に電気的に接続されるように設けられたコレクタ電極と、
    前記ベース層と前記コレクタ層との間に設けられたトレンチと、
    を備え、
    前記トレンチの内部が絶縁膜によって充填され、当該トレンチの底部と前記支持基板上の絶縁膜との距離が、１μｍ以上であり、かつ、前記ドリフト層の厚さの７５％以下であることを特徴とする半導体装置。
  3. 支持基板上に絶縁膜を介して設けられた第１導電型のドリフト層と、
    前記ドリフト層の表面層の一部に設けられた第２導電型のベース層と、
    前記ベース層の表面層の一部に設けられた第１導電型のソース層と、
    前記ドリフト層と前記ソース層との間の前記ベース層の表面上にゲート絶縁膜を介して設けられたゲート電極と、
    前記ベース層と前記ソース層とに電気的に接続されるように設けられたソース電極と、
    前記ドリフト層の表面層の一部に、前記ベース層から離れて設けられた第１導電型のバッファ層と、
    前記バッファ層の一部に設けられた第１導電型のドレイン層と、
    前記ドレイン層に電気的に接続されるように設けられたドレイン電極と、
    前記ベース層と前記ドレイン層との間に設けられたトレンチと、
    を備え、
    前記トレンチの内部が絶縁膜によって充填され、当該トレンチの底部と前記支持基板上の絶縁膜との距離が、１μｍ以上であり、かつ、前記ドリフト層の厚さの７５％以下であることを特徴とする半導体装置。
  4. 支持基板上に絶縁膜を介して設けられた第１導電型のドリフト層と、
    前記ドリフト層の表面層の一部に設けられた第２導電型のベース層と、
    前記ベース層の表面層の一部に設けられた第１導電型のソース層と、
    前記ソース層の下側の前記ベース層を貫通し、前記ドリフト層まで達するように設けられたゲートトレンチと、
    前記ゲートトレンチ内の表面上にゲート絶縁膜を介して設けられたゲート電極と、
    前記ベース層と前記ソース層とに電気的に接続されるように設けられたソース電極と、
    前記ドリフト層の表面層の一部に、前記ベース層から離れて設けられた第１導電型のバッファ層と、
    前記バッファ層の一部に設けられた第１導電型のドレイン層と、
    前記ドレイン層に電気的に接続されるように設けられたドレイン電極と、
    前記ベース層と前記ドレイン層との間に設けられたトレンチと、
    を備え、
    前記トレンチの内部が絶縁膜によって充填され、当該トレンチの底部と前記支持基板上の絶縁膜との距離が、１μｍ以上であり、かつ、前記ドリフト層の厚さの７５％以下であることを特徴とする半導体装置。
  5. 前記トレンチは、当該トレンチの中心位置が、前記エミッタ電極もしくは前記ソース電極の中心位置から前記コレクタ電極もしくは前記ドレイン電極の中心位置までの距離の３分の１以上、かつ、３分の２以下の範囲に設けられていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記トレンチは、前記ベース層に接触しないように設けられていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記トレンチの上部において、前記ゲート電極と、前記エミッタ電極もしくは前記ソース電極と、の少なくとも一つが、当該トレンチの前記エミッタ電極側もしくは前記ソース電極側の端から前記コレクタ電極側もしくは前記ドレイン電極側に突出していることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記トレンチの内部に充填される絶縁膜は、シリコン酸化膜であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 前記ゲート絶縁膜は、シリコン酸化膜であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
  10. 前記各半導体層は、シリコンであることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
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