JPH0513561A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0513561A JPH0513561A JP16257691A JP16257691A JPH0513561A JP H0513561 A JPH0513561 A JP H0513561A JP 16257691 A JP16257691 A JP 16257691A JP 16257691 A JP16257691 A JP 16257691A JP H0513561 A JPH0513561 A JP H0513561A
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Abstract
(57)【要約】
【目的】アナログ・デジタル混載の半導体集積回路に関
し、ノイズ干渉を防止することを目的とする。 【構成】絶縁性基板上に該絶縁性基板と底部を接して形
成されたトレンチと、前記絶縁性基板上に形成され前記
トレンチを介して相互に区画された一の導電形の複数の
回路領域とを備え、該各回路領域に電源を供給する電源
ラインが、相互に異なる電源供給端子に接続されて相互
に分離されるＳＯＩ半導体集積回路として構成する。
し、ノイズ干渉を防止することを目的とする。 【構成】絶縁性基板上に該絶縁性基板と底部を接して形
成されたトレンチと、前記絶縁性基板上に形成され前記
トレンチを介して相互に区画された一の導電形の複数の
回路領域とを備え、該各回路領域に電源を供給する電源
ラインが、相互に異なる電源供給端子に接続されて相互
に分離されるＳＯＩ半導体集積回路として構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ半導体集積回路
に関し、特に、このＳＯＩ半導体集積回路は、アナログ
・デジタル混載の半導体集積回路として好適である。
に関し、特に、このＳＯＩ半導体集積回路は、アナログ
・デジタル混載の半導体集積回路として好適である。
【０００２】近年、アナログ回路とデジタル回路とが同
一基板上に形成されるアナログ・デジタル混載の半導体
集積回路の需要が増えている。かかるアナログ・デジタ
ル混載回路では、特にデジタル回路からアナログ回路に
対してノイズ干渉が生じないように図る必要がある。
一基板上に形成されるアナログ・デジタル混載の半導体
集積回路の需要が増えている。かかるアナログ・デジタ
ル混載回路では、特にデジタル回路からアナログ回路に
対してノイズ干渉が生じないように図る必要がある。
【０００３】
【従来の技術】従来、種別の異なる回路ブロック間相
互、例えば入出力回路ブロックと内部回路ブロック間に
おいて、双方の電源回路を分離区分して電源ラインから
回り込むノイズ干渉を防止する例がある。このようなノ
イズ干渉の防止は、前記アナログ・デジタル混載の半導
体集積回路では、アナログ回路ブロックとデジタル回路
ブロックの相互間において要請されている。しかし、同
一基板上に形成される複数の回路ブロックの各電源相互
間の分離においては以下の如き事情がある。
互、例えば入出力回路ブロックと内部回路ブロック間に
おいて、双方の電源回路を分離区分して電源ラインから
回り込むノイズ干渉を防止する例がある。このようなノ
イズ干渉の防止は、前記アナログ・デジタル混載の半導
体集積回路では、アナログ回路ブロックとデジタル回路
ブロックの相互間において要請されている。しかし、同
一基板上に形成される複数の回路ブロックの各電源相互
間の分離においては以下の如き事情がある。
【０００４】図７は、種別の異なる回路ブロックが夫々
形成される二つの回路領域Ａ及びＢを同一基板上に備え
る半導体集積回路の模式的断面図である。この集積回路
は、例えばＣＭＯＳ半導体集積回路であり、同図（ａ）
は基板がｎ形基板の場合を、同図（ｂ）は基板がｐ形基
板の場合を夫々示している。
形成される二つの回路領域Ａ及びＢを同一基板上に備え
る半導体集積回路の模式的断面図である。この集積回路
は、例えばＣＭＯＳ半導体集積回路であり、同図（ａ）
は基板がｎ形基板の場合を、同図（ｂ）は基板がｐ形基
板の場合を夫々示している。
【０００５】同図（ａ）においては、ｎ形基板を成しｎ
-領域を形成する基板１上には、回路領域Ａ及びＢが形
成され、双方の回路領域Ａ（３）及びＢ（４）には夫
々、高電位電源ＶDD1又はＶDD2を供給されるＰチャネル
トランジスタ部３１、４１と、ｐ−ウエル内に夫々形成
され低電位電源ＶSS1又はＶSS2を供給されるＮチャネル
トランジスタ部３２、４２とが多数形成されており、こ
れら双方の回路領域Ａ及びＢに夫々電源を供給する電源
ライン相互は、電源パッド及び電源系統を異にしてい
る。しかし、高電位電源ＶDD1及びＶDD2を供給する一方
の電源ライン９ｂ、９ｄは、共に共通のｎ-領域に夫々
電源を供給するものであり、ｎ形基板１を介して相互に
導通しているものであるため、電気的には完全に分離さ
れていない。
-領域を形成する基板１上には、回路領域Ａ及びＢが形
成され、双方の回路領域Ａ（３）及びＢ（４）には夫
々、高電位電源ＶDD1又はＶDD2を供給されるＰチャネル
トランジスタ部３１、４１と、ｐ−ウエル内に夫々形成
され低電位電源ＶSS1又はＶSS2を供給されるＮチャネル
トランジスタ部３２、４２とが多数形成されており、こ
れら双方の回路領域Ａ及びＢに夫々電源を供給する電源
ライン相互は、電源パッド及び電源系統を異にしてい
る。しかし、高電位電源ＶDD1及びＶDD2を供給する一方
の電源ライン９ｂ、９ｄは、共に共通のｎ-領域に夫々
電源を供給するものであり、ｎ形基板１を介して相互に
導通しているものであるため、電気的には完全に分離さ
れていない。
【０００６】図７（ａ）の回路では双方の回路ブロック
は高電位電源を供給する電源ライン９ｂ、９ｄ相互にお
いて電気的に導通する構造であるが、同図（ｂ）は、基
板がｐ形基板１から構成されており、この場合、同図
（ａ）とは異なり低電位電源ＶSS1及びＶSS2を供給する
電源ライン９ａ、９ｃ相互が電気的に導通している。こ
のように、同一基板上に形成される種別の異なる回路ブ
ロックに供給される電源は、たとえ電源端子で分離され
ていてもそのうちの一方の電源ラインについては基板の
導電部を介して導通する。
は高電位電源を供給する電源ライン９ｂ、９ｄ相互にお
いて電気的に導通する構造であるが、同図（ｂ）は、基
板がｐ形基板１から構成されており、この場合、同図
（ａ）とは異なり低電位電源ＶSS1及びＶSS2を供給する
電源ライン９ａ、９ｃ相互が電気的に導通している。こ
のように、同一基板上に形成される種別の異なる回路ブ
ロックに供給される電源は、たとえ電源端子で分離され
ていてもそのうちの一方の電源ラインについては基板の
導電部を介して導通する。
【０００７】上記電源分離において、一方の電源ライン
が導通することについては、基板上の導電部を介しての
導通は、金属配線での導通に比してより高抵抗を介して
の導通であるため、その影響が小さいと考えられ問題と
されることはなかった。
が導通することについては、基板上の導電部を介しての
導通は、金属配線での導通に比してより高抵抗を介して
の導通であるため、その影響が小さいと考えられ問題と
されることはなかった。
【０００８】
【発明が解決しようとする課題】近年半導体集積回路で
は、集積度及び作動の速度が飛躍的に高まり、このため
電源ラインにおける電流密度が増大し、特にデジタル回
路において各素子の作動時にその電源ラインに生ずるノ
イズが無視できなくなってきた。このため、例えば前記
アナログ・デジタル混載回路においては、たとえ双方の
回路ブロックの電源系統を相互に分離しても、前記基板
を介して導通している一方の電源ラインを経由してのノ
イズ干渉、特にデジタル回路からアナログ回路に対して
ノイズ干渉の生ずるおそれが残る。しかし、従来かかる
点について特に問題とされる例はなく、また半導体集積
回路の構造上においてかかるノイズ干渉を簡単に防止す
る方法も知られておらず、この点について解決される例
はなかった。
は、集積度及び作動の速度が飛躍的に高まり、このため
電源ラインにおける電流密度が増大し、特にデジタル回
路において各素子の作動時にその電源ラインに生ずるノ
イズが無視できなくなってきた。このため、例えば前記
アナログ・デジタル混載回路においては、たとえ双方の
回路ブロックの電源系統を相互に分離しても、前記基板
を介して導通している一方の電源ラインを経由してのノ
イズ干渉、特にデジタル回路からアナログ回路に対して
ノイズ干渉の生ずるおそれが残る。しかし、従来かかる
点について特に問題とされる例はなく、また半導体集積
回路の構造上においてかかるノイズ干渉を簡単に防止す
る方法も知られておらず、この点について解決される例
はなかった。
【０００９】従って、本発明は、前記従来のアナログ・
デジタル混載回路におけるデジタル回路からアナログ回
路に対するノイズ干渉の問題に鑑み、一般的に回路ブロ
ック相互間において、電源ラインを経由するノイズ干渉
を簡単な構造によって防止可能な半導体集積回路を提供
することを目的とする。
デジタル混載回路におけるデジタル回路からアナログ回
路に対するノイズ干渉の問題に鑑み、一般的に回路ブロ
ック相互間において、電源ラインを経由するノイズ干渉
を簡単な構造によって防止可能な半導体集積回路を提供
することを目的とする。
【００１０】
【課題を達成するための手段】図１は本発明の一実施例
の半導体集積回路の断面図の一例である。同図におい
て、１は支持基板、２は絶縁膜、３及び４は夫々素子基
板上の回路領域、５は分離領域を成すトレンチ、９は電
源ライン、１１は電源パッドである。なお、１及び２で
絶縁性基板を構成する。
の半導体集積回路の断面図の一例である。同図におい
て、１は支持基板、２は絶縁膜、３及び４は夫々素子基
板上の回路領域、５は分離領域を成すトレンチ、９は電
源ライン、１１は電源パッドである。なお、１及び２で
絶縁性基板を構成する。
【００１１】前記目的を達成するため、本発明の半導体
集積回路は、図１示したように、絶縁性基板上に該絶縁
性基板と底部を接して形成された分離領域（５）と、前
記絶縁性基板上に形成され前記分離領域を介して相互に
区画された複数の回路領域（３、４）とを備え、該各回
路領域（３、４）に電源を供給する電源ライン（９）
が、相互に異なる電源供給端子（１１）に接続されて前
記回路領域（３、４）毎に設けられていることを特徴と
するものである。
集積回路は、図１示したように、絶縁性基板上に該絶縁
性基板と底部を接して形成された分離領域（５）と、前
記絶縁性基板上に形成され前記分離領域を介して相互に
区画された複数の回路領域（３、４）とを備え、該各回
路領域（３、４）に電源を供給する電源ライン（９）
が、相互に異なる電源供給端子（１１）に接続されて前
記回路領域（３、４）毎に設けられていることを特徴と
するものである。
【００１２】本発明の半導体集積回路としては、図１に
例示した如き導電材料から成る支持基板１上に絶縁膜２
を形成した絶縁性基板上に回路領域を形成したＳＯＩ半
導体集積回路の外に、絶縁材料から成る絶縁性基板上に
回路領域を形成したＳＯＩ半導体集積回路も含まれる。
また、絶縁性（支持）基板上に形成される素子基板を成
す回路領域の導電形はｐ形及びｎ形の何れも可能であ
る。
例示した如き導電材料から成る支持基板１上に絶縁膜２
を形成した絶縁性基板上に回路領域を形成したＳＯＩ半
導体集積回路の外に、絶縁材料から成る絶縁性基板上に
回路領域を形成したＳＯＩ半導体集積回路も含まれる。
また、絶縁性（支持）基板上に形成される素子基板を成
す回路領域の導電形はｐ形及びｎ形の何れも可能であ
る。
【００１３】また、分離領域としては、図１に示したト
レンチの他に区画ウエルとして構成することも出来る。
レンチの他に区画ウエルとして構成することも出来る。
【００１４】
【作用】ＳＯＩ半導体集積回路の絶縁性基板上に底部を
接する分離領域によって、回路領域相互が分離され、こ
れら回路領域に夫々電源を供給する電源ラインが相互に
異なる電源端子に夫々接続されて分離されている構成に
より、各回路領域の電源ラインを経由して各回路領域に
夫々形成される回路ブロック相互間に生ずるノイズ干渉
を防止することができる。
接する分離領域によって、回路領域相互が分離され、こ
れら回路領域に夫々電源を供給する電源ラインが相互に
異なる電源端子に夫々接続されて分離されている構成に
より、各回路領域の電源ラインを経由して各回路領域に
夫々形成される回路ブロック相互間に生ずるノイズ干渉
を防止することができる。
【００１５】従来、ＳＯＩ半導体集積回路は、寄生容量
が低い、絶縁抵抗が高い或いは消費電力が低い等の特徴
を有している旨については知られていたが、本発明のよ
うに構成することで、ＳＯＩ半導体基板回路の絶縁性基
板を回路領域間の絶縁の一部として利用し、ウエル又は
トレンチの底部をこの絶縁性基板に接するように形成す
るという簡単な構造によって電源ライン相互間を区画分
離する構成については全く知られていなかった。
が低い、絶縁抵抗が高い或いは消費電力が低い等の特徴
を有している旨については知られていたが、本発明のよ
うに構成することで、ＳＯＩ半導体基板回路の絶縁性基
板を回路領域間の絶縁の一部として利用し、ウエル又は
トレンチの底部をこの絶縁性基板に接するように形成す
るという簡単な構造によって電源ライン相互間を区画分
離する構成については全く知られていなかった。
【００１６】
【実施例】図面を参照して本発明を更に詳しく説明す
る。図１に示した本発明の第一の実施例の半導体集積回
路の断面図において、この実施例のＳＯＩ半導体集積回
路では、支持基板１上に形成されたＳiＯ2から成る絶縁
膜２上に、この絶縁膜２に底部を接して分離領域を成す
トレンチ５が形成され、トレンチ５内部にはその表面に
絶縁膜が形成されている。
る。図１に示した本発明の第一の実施例の半導体集積回
路の断面図において、この実施例のＳＯＩ半導体集積回
路では、支持基板１上に形成されたＳiＯ2から成る絶縁
膜２上に、この絶縁膜２に底部を接して分離領域を成す
トレンチ５が形成され、トレンチ５内部にはその表面に
絶縁膜が形成されている。
【００１７】トレンチ５を挟んでその両側に夫々回路領
域３、４が配され、双方の回路領域３、４には夫々回路
ブロックが形成されている。双方の回路ブロックには、
相互に異なる電源供給端子１１に夫々接続された各電源
ライン９を介して電源が供給されている。
域３、４が配され、双方の回路領域３、４には夫々回路
ブロックが形成されている。双方の回路ブロックには、
相互に異なる電源供給端子１１に夫々接続された各電源
ライン９を介して電源が供給されている。
【００１８】図２は第二の実施例の半導体集積回路の断
面略図である。同図では、分離領域が、図１のトレンチ
５とは異なり、一の導電型の区画ウエル５ａとして構成
されており、この区画ウエル５ａは各回路領域３、４と
異なる導電型を成している。その他の構成は図１の構成
と同様である。
面略図である。同図では、分離領域が、図１のトレンチ
５とは異なり、一の導電型の区画ウエル５ａとして構成
されており、この区画ウエル５ａは各回路領域３、４と
異なる導電型を成している。その他の構成は図１の構成
と同様である。
【００１９】図３は、図１に示した第一の実施例の半導
体集積回路の構造を詳細に示す断面図である。同図にお
いて、支持基板を成すシリコン基板１上には熱酸化を介
してＳｉＯ2酸化膜２が形成され、その上にポリシリコ
ン（多結晶Ｓｉ）の再結晶化等の方法によってｎ形素子
基板を成す各ｎ-回路領域３、４が形成されている。双
方のｎ-回路領域３、４間にはＲＩＥ（反応性イオンエ
ッチング）を介して深く幅の狭いトレンチ５が形成さ
れ、トレンチ５内部にはＳiＯ2から成る酸化膜が形成さ
れている。なお、この場合、溝表面のみにＳｉＯ2絶縁
膜を形成し、その上から多結晶Ｓｉを充填した後エッチ
バック法によって平坦化を行う構成も採用できる。双方
のｎ-回路領域３、４は、このトレンチによって相互に
絶縁されると共に夫々の内部に回路ブロックが形成され
ている。
体集積回路の構造を詳細に示す断面図である。同図にお
いて、支持基板を成すシリコン基板１上には熱酸化を介
してＳｉＯ2酸化膜２が形成され、その上にポリシリコ
ン（多結晶Ｓｉ）の再結晶化等の方法によってｎ形素子
基板を成す各ｎ-回路領域３、４が形成されている。双
方のｎ-回路領域３、４間にはＲＩＥ（反応性イオンエ
ッチング）を介して深く幅の狭いトレンチ５が形成さ
れ、トレンチ５内部にはＳiＯ2から成る酸化膜が形成さ
れている。なお、この場合、溝表面のみにＳｉＯ2絶縁
膜を形成し、その上から多結晶Ｓｉを充填した後エッチ
バック法によって平坦化を行う構成も採用できる。双方
のｎ-回路領域３、４は、このトレンチによって相互に
絶縁されると共に夫々の内部に回路ブロックが形成され
ている。
【００２０】ｎ-回路領域３は、その内部にアナログ回
路ブロックが形成される回路領域Ａを成し、図面上その
一つが例示された多数のｐ−ウエル６が、更に、この各
ｐ−ウエル６内に一以上のＮＭＯＳトランジスタが夫々
イオン注入等を介して形成される。また、このＮＭＯＳ
トランジスタ部のｐ−ウエル６内にはガードリングを成
すｐ+拡散領域７が形成されており、ｐ+拡散領域７は金
属電極（Ａl）から成る第一の低電位電源ライン９ａを
介して第一の低電位電源ＶSS1（図示せず）に接続され
ている。また、このｐ−ウエル６と隣接するｎ-回路領
域３の他の部分にはイオン注入を介して多数のＰＭＯＳ
トランジスタが形成され、このＰＭＯＳトランジスタ部
のガードリングを成すｎ+領域８は、Ａl材から成る第一
の高電位電源ライン９ｂを介して第一の高電位電源ＶDD
1に接続されている。
路ブロックが形成される回路領域Ａを成し、図面上その
一つが例示された多数のｐ−ウエル６が、更に、この各
ｐ−ウエル６内に一以上のＮＭＯＳトランジスタが夫々
イオン注入等を介して形成される。また、このＮＭＯＳ
トランジスタ部のｐ−ウエル６内にはガードリングを成
すｐ+拡散領域７が形成されており、ｐ+拡散領域７は金
属電極（Ａl）から成る第一の低電位電源ライン９ａを
介して第一の低電位電源ＶSS1（図示せず）に接続され
ている。また、このｐ−ウエル６と隣接するｎ-回路領
域３の他の部分にはイオン注入を介して多数のＰＭＯＳ
トランジスタが形成され、このＰＭＯＳトランジスタ部
のガードリングを成すｎ+領域８は、Ａl材から成る第一
の高電位電源ライン９ｂを介して第一の高電位電源ＶDD
1に接続されている。
【００２１】ｎ-回路領域４は、その内部にデジタル回
路ブロックが形成される回路領域Ｂを成し、先のｎ-回
路領域３と同様に、多数のＮＭＯＳ及びＰＭＯＳトラン
ジスタが夫々形成される。デジタル回路ブロックは、第
二の高電位及び低電位電源ライン９ｄ、９ｃを介して夫
々第二の高電位及び低電位電源ＶDD2及びＶSS2に接続さ
れる。
路ブロックが形成される回路領域Ｂを成し、先のｎ-回
路領域３と同様に、多数のＮＭＯＳ及びＰＭＯＳトラン
ジスタが夫々形成される。デジタル回路ブロックは、第
二の高電位及び低電位電源ライン９ｄ、９ｃを介して夫
々第二の高電位及び低電位電源ＶDD2及びＶSS2に接続さ
れる。
【００２２】双方の回路ブロックの各電源ライン９ａ、
９ｂ、９ｃ、９ｄの一端は、phospho-silicate glass
（ＰＳＧ）で形成されたカバー膜１０の剥離部分を成す
コンタクトホールにおいて対応する各拡散領域部分７、
８とコンタクトを形成しており、その他端が夫々電源パ
ッドに接続されて外部端子に接続される構成である。
９ｂ、９ｃ、９ｄの一端は、phospho-silicate glass
（ＰＳＧ）で形成されたカバー膜１０の剥離部分を成す
コンタクトホールにおいて対応する各拡散領域部分７、
８とコンタクトを形成しており、その他端が夫々電源パ
ッドに接続されて外部端子に接続される構成である。
【００２３】図４は、第一の実施例の半導体集積回路の
平面略図である。同図において、この半導体集積回路の
チップにおいては、アナログ回路ブロックが形成される
アナログ回路領域３はその周囲全体が、底部がＳＯＩ基
板のＳｉＯ2絶縁膜に接するトレンチ５によって囲まれ
た構造をしており、このアナログ回路ブロックに電源を
供給する第一の電源ラインを成す高電位及び低電位電源
ライン９ｂ及び９ａは、デジタル回路ブロックが形成さ
れたデジタル回路領域４の上部に形成されたＰＳＧ上に
延びて、相互に対向するチップ辺近傍に夫々配されたパ
ッド部１１ｂ、１１ａに接続されている。同様にデジタ
ル回路ブロックに電源を供給する第二の電源ライン９
ｃ、９ｄも夫々対応するパッド部１１ｃ、１１ｄに接続
されている。
平面略図である。同図において、この半導体集積回路の
チップにおいては、アナログ回路ブロックが形成される
アナログ回路領域３はその周囲全体が、底部がＳＯＩ基
板のＳｉＯ2絶縁膜に接するトレンチ５によって囲まれ
た構造をしており、このアナログ回路ブロックに電源を
供給する第一の電源ラインを成す高電位及び低電位電源
ライン９ｂ及び９ａは、デジタル回路ブロックが形成さ
れたデジタル回路領域４の上部に形成されたＰＳＧ上に
延びて、相互に対向するチップ辺近傍に夫々配されたパ
ッド部１１ｂ、１１ａに接続されている。同様にデジタ
ル回路ブロックに電源を供給する第二の電源ライン９
ｃ、９ｄも夫々対応するパッド部１１ｃ、１１ｄに接続
されている。
【００２４】図５は、第一の実施例の半導体集積回路の
電源構成をブロック図として示すものである。同図に示
したように、この実施例の半導体集積回路では、アナロ
グ回路には第一の電源ライン９ａ、９ｂから、デジタル
回路には第二の電源ライン９ｃ、９ｄから夫々電源を供
給することとし、双方の電源ライン９ａ、９ｂ;９ｃ、
９ｄは夫々一対のパッド部１１ａ、１１ｂ；１１ｃ、１
１ｄを介して図示しない相互に異なる各電源装置に接続
される構成である。
電源構成をブロック図として示すものである。同図に示
したように、この実施例の半導体集積回路では、アナロ
グ回路には第一の電源ライン９ａ、９ｂから、デジタル
回路には第二の電源ライン９ｃ、９ｄから夫々電源を供
給することとし、双方の電源ライン９ａ、９ｂ;９ｃ、
９ｄは夫々一対のパッド部１１ａ、１１ｂ；１１ｃ、１
１ｄを介して図示しない相互に異なる各電源装置に接続
される構成である。
【００２５】上記の如く、第一及び第二の電源ライン９
ａ、９ｂ;９ｃ、９ｄが夫々接続される回路領域３、４
相互をトレンチを介して分離することにより、デジタル
回路において、例えばＣＭＯＳトランジスタの作動時に
ＣＭＯＳトランジスタを流れる貫通電流によって発生す
るノイズが、電源ラインを介してアナログ回路に侵入し
てノイズ干渉を発生させることが防止される。この場
合、デジタル回路及びアナログ回路相互間に介在する配
線は単に信号ライン１３、１４のみであり、信号ライン
１３、１４に生ずるノイズは電源ライン９ａ、９ｂ、９
ｃ、９ｄに生ずるノイズに比べると極めて小さいので、
従来の半導体集積回路において生じるおそれがあったデ
ジタル回路からアナログ回路へのノイズ干渉が軽減され
る。
ａ、９ｂ;９ｃ、９ｄが夫々接続される回路領域３、４
相互をトレンチを介して分離することにより、デジタル
回路において、例えばＣＭＯＳトランジスタの作動時に
ＣＭＯＳトランジスタを流れる貫通電流によって発生す
るノイズが、電源ラインを介してアナログ回路に侵入し
てノイズ干渉を発生させることが防止される。この場
合、デジタル回路及びアナログ回路相互間に介在する配
線は単に信号ライン１３、１４のみであり、信号ライン
１３、１４に生ずるノイズは電源ライン９ａ、９ｂ、９
ｃ、９ｄに生ずるノイズに比べると極めて小さいので、
従来の半導体集積回路において生じるおそれがあったデ
ジタル回路からアナログ回路へのノイズ干渉が軽減され
る。
【００２６】なお、上記実施例においては、分離領域を
成すトレンチ５内にＳｉＯ2絶縁膜を形成する例を挙げ
たが、ＳｉＯ2をトレンチ内に配すること自体は必ずし
も必要ではない。
成すトレンチ５内にＳｉＯ2絶縁膜を形成する例を挙げ
たが、ＳｉＯ2をトレンチ内に配すること自体は必ずし
も必要ではない。
【００２７】図６は図２に示した第二の実施例の半導体
集積回路の構造を詳細に示す断面図である。同図の場
合、先の実施例におけるＳｉＯ2絶縁を内部に備えるト
レンチ５に代えて、ダミーのｐ−ウエル領域を成す区画
ウエル５ａをイオン注入によって形成し、この区画ウエ
ル５ａを介してアナログ及びデジタル回路領域３、４相
互を分離することによって双方の電源ライン９ａ、９ｂ
と９ｃ、９ｄとを分離する構成である。この半導体集積
回路の場合、夫々複数のアナログ回路領域３及びデジタ
ル回路領域４が設けられ、各アナログ回路領域３の電源
ライン相互及びデジタル回路領域４の電源ライン相互
は、夫々共通の電源パッド１１ａ〜１１ｄに接続されて
いる。
集積回路の構造を詳細に示す断面図である。同図の場
合、先の実施例におけるＳｉＯ2絶縁を内部に備えるト
レンチ５に代えて、ダミーのｐ−ウエル領域を成す区画
ウエル５ａをイオン注入によって形成し、この区画ウエ
ル５ａを介してアナログ及びデジタル回路領域３、４相
互を分離することによって双方の電源ライン９ａ、９ｂ
と９ｃ、９ｄとを分離する構成である。この半導体集積
回路の場合、夫々複数のアナログ回路領域３及びデジタ
ル回路領域４が設けられ、各アナログ回路領域３の電源
ライン相互及びデジタル回路領域４の電源ライン相互
は、夫々共通の電源パッド１１ａ〜１１ｄに接続されて
いる。
【００２８】区画ウエル５ａは電源ライン９ｅ及びこの
電源ライン９ｅと接続されたパッド１１ｅを介してＧＮ
Ｄ（アース）に接続されている。パッド１１ｅは、デジ
タル及びアナログ回路領域３、４の各電源ライン９ａ〜
９ｄが接続された電源パッド１１ａ〜１１ｄとは別に単
独に設けられている。このように、区画ウエル５ａをＧ
ＮＤ電位に維持することで、ＧＮＤ電位は極めて安定で
あることから、双方の回路領域相互間に生ずるノイズ干
渉を極めて効果的に防止する。
電源ライン９ｅと接続されたパッド１１ｅを介してＧＮ
Ｄ（アース）に接続されている。パッド１１ｅは、デジ
タル及びアナログ回路領域３、４の各電源ライン９ａ〜
９ｄが接続された電源パッド１１ａ〜１１ｄとは別に単
独に設けられている。このように、区画ウエル５ａをＧ
ＮＤ電位に維持することで、ＧＮＤ電位は極めて安定で
あることから、双方の回路領域相互間に生ずるノイズ干
渉を極めて効果的に防止する。
【００２９】上記の電源構成とは別に、区画ウエル５ａ
の電源ライン９ｅをデジタル回路領域の電源ライン９ｃ
（ＶSS2）と共通のパッド１１ｃに接続することが出来
る。この構成の場合には、区画ウエル５ａのパッドを単
独に設けた先の場合に比べるとノイズ軽減の効果は若干
劣る。即ち、電源ライン９ｅに生じたノイズは、電源ラ
インを経由してデジタル側に伝達される。しかし、デジ
タル回路はノイズの影響を受け難いのでその影響は小さ
く、アナログ回路に伝達されるノイズが防止できること
から本発明の目的は実質的に達成できる。
の電源ライン９ｅをデジタル回路領域の電源ライン９ｃ
（ＶSS2）と共通のパッド１１ｃに接続することが出来
る。この構成の場合には、区画ウエル５ａのパッドを単
独に設けた先の場合に比べるとノイズ軽減の効果は若干
劣る。即ち、電源ライン９ｅに生じたノイズは、電源ラ
インを経由してデジタル側に伝達される。しかし、デジ
タル回路はノイズの影響を受け難いのでその影響は小さ
く、アナログ回路に伝達されるノイズが防止できること
から本発明の目的は実質的に達成できる。
【００３０】また、図６とは逆に、各回路領域３、４の
素子基板がｐ形基板として構成され、従って区画ウエル
５ａがｎーウエルとして構成される場合には、電源ライ
ン９ｅは、独立のパッド１１ｅを介して双方の回路領域
の電源と分離された高電位電源に接続され、或いは電源
パッド１１ｄにおいてデジタル回路領域の高電位電源ラ
イン９ｄと共通に接続される。この場合、先のＧＮＤに
接続される例に比してノイズ軽減効果は若干劣る。
素子基板がｐ形基板として構成され、従って区画ウエル
５ａがｎーウエルとして構成される場合には、電源ライ
ン９ｅは、独立のパッド１１ｅを介して双方の回路領域
の電源と分離された高電位電源に接続され、或いは電源
パッド１１ｄにおいてデジタル回路領域の高電位電源ラ
イン９ｄと共通に接続される。この場合、先のＧＮＤに
接続される例に比してノイズ軽減効果は若干劣る。
【００３１】なお、区画ウエル５ａは、ｐ−ウエル或い
はｎ−ウエルの何れの導電型ウエルとして形成する場合
であっても、必ずしも電源ラインに接続すること自体を
要するものではないが、区画ウエル５ａのフローティン
グを防止してこれを所定の電位に維持することにより、
区画ウエル５ａと双方の回路領域３、４との間に夫々生
ずる容量結合を防止し、容量結合を介して回路ブロック
相互間に生ずるノイズ干渉を効果的に防止できる。
はｎ−ウエルの何れの導電型ウエルとして形成する場合
であっても、必ずしも電源ラインに接続すること自体を
要するものではないが、区画ウエル５ａのフローティン
グを防止してこれを所定の電位に維持することにより、
区画ウエル５ａと双方の回路領域３、４との間に夫々生
ずる容量結合を防止し、容量結合を介して回路ブロック
相互間に生ずるノイズ干渉を効果的に防止できる。
【００３２】上記各実施例において説明した、基板材
料、絶縁膜、ウエル、或いはトレンチ等の各部の構成及
び材料は、周知の構成及び材料によって夫々置き換えが
可能であり、これら構成及び材料を上記実施例から置き
換えたものも本発明の範囲に含まれる。
料、絶縁膜、ウエル、或いはトレンチ等の各部の構成及
び材料は、周知の構成及び材料によって夫々置き換えが
可能であり、これら構成及び材料を上記実施例から置き
換えたものも本発明の範囲に含まれる。
【００３３】
【発明の効果】以上説明したように本発明の半導体集積
回路によると、極めて簡単な構造によって回路ブロック
相互間に生ずるノイズ干渉を防止することができ、デジ
タル・アナログ混載の半導体集積回路に採用した場合、
ノイズ干渉の防止によりアナログ回路の信号精度の向上
が可能になる等の顕著な効果を奏する。
回路によると、極めて簡単な構造によって回路ブロック
相互間に生ずるノイズ干渉を防止することができ、デジ
タル・アナログ混載の半導体集積回路に採用した場合、
ノイズ干渉の防止によりアナログ回路の信号精度の向上
が可能になる等の顕著な効果を奏する。
【図１】本発明の原理を説明するための一実施例の半導
体集積回路の模式的断面図で、分離領域をトレンチとし
て構成する例である。
体集積回路の模式的断面図で、分離領域をトレンチとし
て構成する例である。
【図２】本発明の第二の実施例の半導体集積回路の模式
的断面図である。
的断面図である。
【図３】図１の半導体集積回路の構造断面図である。
【図４】図１の半導体集積回路の平面図である。
【図５】図１の実施例の半導体集積回路の電源構成を示
すブロック図である。
すブロック図である。
【図６】図２の半導体集積回路の構造断面図である。
【図７】従来の半導体集積回路の模式的断面図で、
（ａ）はｎ形基板を、（ｂ）はｐ形基板を夫々示す。
（ａ）はｎ形基板を、（ｂ）はｐ形基板を夫々示す。
１：支持基板
２：絶縁膜（絶縁体）
３、４：回路領域
５：分離領域（トレンチ）
５ａ：区画ウエル
６：ウエル
９：電源ライン
１１：電源端子（パッド）
Claims (6)
- 【請求項１】絶縁性基板上に該絶縁性基板と底部を接し
て形成された分離領域（５）と、前記絶縁性基板上に形
成され前記分離領域（５）を介して相互に区画された複
数の回路領域（３、４）とを備え、該各回路領域（３、
４）に電源を供給する電源ライン（９）が、相互に異な
る電源供給端子（１１）に接続されて前記回路領域
（３、４）毎に設けられていることを特徴とする半導体
集積回路。 - 【請求項２】前記分離領域は、表面に絶縁膜が形成され
たトレンチとして構成されることを特徴とする請求項１
記載の半導体集積回路。 - 【請求項３】前記分離領域が一の導電型の区画ウエル
（５ａ）として構成され、前記各回路領域（３、４）が
該一の導電型と反対の導電型に形成されることを特徴と
する請求項１記載の半導体集積回路。 - 【請求項４】前記回路領域（３、４）は、アナログ回路
が形成されたアナログ回路領域（３）と、デジタル回路
が形成されたデジタル回路領域（４）とを含むことを特
徴とする請求項１及至３記載の半導体集積回路。 - 【請求項５】前記区画ウエル（５ａ）が、双方の回路領
域（３、４）の前記各電源ライン（９ａ〜９ｄ）が接続
される前記電源供給端子（１１ａ〜１１ｄ）とは独立に
配される端子（１１ｅ）に接続されていることを特徴と
する請求項３記載の半導体集積回路。 - 【請求項６】前記回路領域（３、４）がアナログ回路が
形成されたアナログ回路領域（３）とデジタル回路が形
成されたデジタル回路領域（４）とを含み、前記区画ウ
エル（５ａ）に接続される電源ライン（９ｅ）が該デジ
タル回路領域（４）の電源ライン（９ｃ、９ｄ）の一方
と共通に接続されることを特徴とする請求項３記載の半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16257691A JPH0513561A (ja) | 1991-07-03 | 1991-07-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16257691A JPH0513561A (ja) | 1991-07-03 | 1991-07-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513561A true JPH0513561A (ja) | 1993-01-22 |
Family
ID=15757215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16257691A Pending JPH0513561A (ja) | 1991-07-03 | 1991-07-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513561A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051868A (en) * | 1996-11-15 | 2000-04-18 | Nec Corporation | Semiconductor device |
| US6384676B2 (en) | 2000-02-29 | 2002-05-07 | Hitachi, Ltd. | Signal processing semiconductor integrated circuit device |
| JP2007027563A (ja) * | 2005-07-20 | 2007-02-01 | Sony Corp | 高周波スイッチ回路を有する高周波装置 |
| JP2011119542A (ja) * | 2009-12-04 | 2011-06-16 | Fuji Electric Systems Co Ltd | 内燃機関点火装置用半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63156373A (ja) * | 1986-12-19 | 1988-06-29 | Matsushita Electric Works Ltd | フオトダイオ−ドアレイの製法 |
| JPH01206646A (ja) * | 1988-02-15 | 1989-08-18 | Toshiba Corp | 半導体集積回路 |
| JPH02271567A (ja) * | 1989-04-12 | 1990-11-06 | Takehide Shirato | 半導体装置 |
| JPH03148852A (ja) * | 1989-11-06 | 1991-06-25 | Fujitsu Ltd | 半導体装置 |
-
1991
- 1991-07-03 JP JP16257691A patent/JPH0513561A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7095999B2 (en) | 2000-02-29 | 2006-08-22 | Renesas Technology Corp. | Signal processing semiconductor integrated circuit device |
| JP2007027563A (ja) * | 2005-07-20 | 2007-02-01 | Sony Corp | 高周波スイッチ回路を有する高周波装置 |
| US8598629B2 (en) | 2005-07-20 | 2013-12-03 | Sony Corporation | High-frequency device including high-frequency switching circuit |
| US9105564B2 (en) | 2005-07-20 | 2015-08-11 | Sony Corporation | High-frequency device including high-frequency switching circuit |
| US9406696B2 (en) | 2005-07-20 | 2016-08-02 | Sony Corporation | High-frequency device including high-frequency switching circuit |
| US9824986B2 (en) | 2005-07-20 | 2017-11-21 | Sony Corporation | High-frequency device including high-frequency switching circuit |
| JP2011119542A (ja) * | 2009-12-04 | 2011-06-16 | Fuji Electric Systems Co Ltd | 内燃機関点火装置用半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980310 |