JP5342752B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えばパワーエレクトロニクス用途に適した半導体装置に関する。
縦形パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）のオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定するドープ濃度は、ベースとドリフト層が形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界が有り、この限界を越える事が既存のパワー素子を越える低オン抵抗素子の実現への道である。
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層に「スーパージャンクション構造」と呼ばれるｐ型ピラー領域とｎ型ピラー領域とを埋め込んだ構造が知られている。スーパージャンクション構造はｐ型ピラー領域とｎ型ピラー領域に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー領域を通して電流を流すことで、材料限界を越えた低オン抵抗を実現する。耐圧を保持するためには、ｎ型ピラー領域とｐ型ピラー領域との不純物量を精度良く制御する必要がある。
このようなドリフト層にスーパージャンクション構造を形成されたＭＯＳＦＥＴでは、終端構造の設計も通常のパワーＭＯＳＦＥＴと異なる。素子部と同様に終端部も高耐圧を保持しなければならないため、終端部にもスーパージャンクション構造を形成する。この場合、ｎ型ピラー領域とｐ型ピラー領域との不純物量が等しくなくなった場合に、素子部（セル部）よりも大きく終端部の耐圧が低下してしまう。終端部の耐圧低下の抑制を図らんとするべく終端部を高抵抗層で形成し、スーパージャンクション構造を形成しない構造が提案されている（特許文献１）。
しかし、そのような構造では、スーパージャンクション構造が素子部と終端部で不連続となり、スーパージャンクション構造の最外部では、ｐ型ピラー領域もしくはｎ型ピラー領域の不純物濃度をセル部の半分程度としなければならない。このように場所によりピラー領域の不純物濃度を変化させるには、イオン注入のドーズ量を場所によって変化させるか、注入マスクの開口幅を変化させなければならない。ドーズ量を場所によって変化させるのは、注入を２回に分けるなどスループットの低下につながる。一方、マスク幅を変化させることは、リソグラフィーのマスク幅を変化させることで容易に実現できる。しかし、リソグラフィーマスクと、実際の注入用のマスクとなるレジストマスクとの間には変換差が生じる。この変換差がばらつくと、不純物量がばらついたのと同じことになる。このようなことから、原理的には高耐圧が得られるはずの終端構造を実現することが困難であり、プロセス上のばらつきに影響を受け易いという欠点がある。
また、特許文献２には、終端部に、段階的に深さが変化しているｐ型ピラー領域を有するスーパージャンクション構造を設けた構造が開示されている。しかし、特許文献２では、終端部に高抵抗層は設けられず、素子部と同様なスーパージャンクション構造を設けているため、その終端部のスーパージャンクション構造におけるピラー不純物量のばらつきにより、終端部における耐圧低下が起きやすい。
特開２０００−２７７７２６号公報 特開２０００−１８３３５０号公報
本発明は、プロセス上のばらつきに対する耐圧の低下が小さい半導体装置を提供する。
本発明の一態様によれば、第１導電型の半導体層と、前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、前記半導体層の前記主面に対して略平行な方向に前記第１の半導体ピラー領域と交互に前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、前記半導体層に接続された第１の主電極と、前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の上に選択的に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、前記第１の半導体領域、前記第２の半導体領域および前記第１の半導体ピラー領域の上に絶縁膜を介して設けられた制御電極と、前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域を囲む終端部における前記半導体層上に設けられ、前記第１の半導体ピラー領域よりも不純物濃度が低い高抵抗半導体層と、前記第１の半導体領域及び前記第２の半導体領域に接して設けられ、前記終端部に囲まれた素子領域に延在する第２の主電極と、を備え、前記素子領域における前記第２の半導体領域と前記制御電極とを含む素子中央領域と前記終端部との間の境界領域における前記第２の主電極の下の前記第１の半導体領域は、前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の上全体に設けられ、前記高抵抗半導体層に隣接する前記境界領域における前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の深さが、前記終端部に向かうにしたがって段階的に浅くなり、かつ段階的に浅くなった前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域と前記半導体層との間には前記高抵抗半導体層の一部が位置することを特徴とする半導体装置が提供される。
本発明によれば、プロセス上のばらつきに対する耐圧の低下が小さい半導体装置が提供される。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。また、各図面中の同一部分には同一符号を付している。
［第１の実施形態］
図１は本発明の第1の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
図２は、本実施形態に係る半導体装置においてピラー領域の平面パターンの一例を示す模式図である。
なお、図１は、図２におけるＡ−Ａ断面を表す。
高不純物濃度のｎ＋型シリコンからなる半導体層（ドレイン層）２の主面上に、ｎ型シリコンからなる第１の半導体ピラー領域３（以下、単に「ｎ型ピラー領域」とも称する）と、ｐ型シリコンからなる第２の半導体ピラー領域４（以下、単に「ｐ型ピラー領域」とも称する）とが、半導体層２の主面に対して略平行な方向に周期的に配列されて設けられている。ｎ型ピラー領域３及びｐ型ピラー領域４の平面パターンは、図２に表すように、例えばストライプ状である。
ｎ型ピラー領域３とｐ型ピラー領域４は、いわゆる「スーパージャンクション構造」を構成している。すなわち、ｎ型ピラー領域３とｐ型ピラー領域４は互いに隣接してｐｎ接合部を形成している。
本実施形態に係る半導体装置は、素子領域（セル部）５０と、終端部６０とに大きく分けられる。終端部６０は、スーパージャンクション構造及びこの上に選択的に設けられたｐ型ベース領域５よりも外周側に位置し、素子領域５０を囲んでいる。終端部６０における半導体層２の主面上には、スーパージャンクション構造は設けられず、高抵抗半導体層１２が設けられている。高抵抗半導体層１２は、ｎ型ピラー領域３よりも不純物濃度が低い（高抵抗な）例えばｎ型シリコンからなる。素子領域５０は、さらに、素子中央領域（メインセル部）５１と、境界領域５２とに分けられる。境界領域５２は、制御電極（ゲート電極）８よりも終端部６０側に位置し、境界領域５２におけるスーパージャンクション構造部は、高抵抗半導体層１２に隣接している。
素子中央領域５１におけるｐ型ピラー領域４の上には、ｐ型シリコンからなるベース領域（第１の半導体領域）５が、ｐ型ピラー領域４に接して設けられている。また、ベース領域５も、ｐ型ピラー領域４と同様に、ｎ型ピラー領域３に隣接してｐｎ接合部を形成している。ベース領域５の表面には、ｎ＋型シリコンからなるソース領域（第２の半導体領域）６が選択的に設けられている。ベース領域５およびソース領域６の平面パターンは、それぞれ、例えばストライプ状である。また、ｐ型ベース領域５は、境界領域５２におけるｎ型ピラー領域３及びｐ型ピラー領域４の上にも形成されている。
ｎ型ピラー領域３から、ベース領域５を経てソース領域６に至る部分の上には、絶縁膜７が設けられている。絶縁膜７は、例えば、シリコン酸化膜であり、膜厚は約０．１μｍである。絶縁膜７の上には、制御電極（ゲート電極）８が設けられている。
ソース領域６の一部、およびベース領域５におけるソース領域６間の部分の上には、ソース電極（第２の主電極）９が設けられている。また、半導体層２の主面の反対側の面には、ドレイン電極（第１の主電極）１が設けられている。
制御電極８に所定の電圧が印加されると、その直下のベース領域５の表面付近にチャネルが形成され、ソース領域６とｎ型ピラー領域３とが導通する。その結果、ソース領域６、ｎ型ピラー領域３、半導体層２を介して、ソース電極９とドレイン電極１間に主電流経路が形成され、それら主電極間はオン状態とされる。
終端部６０における、半導体層（ｎ＋ドレイン層）２上には、前述したように高抵抗半導体層１２が設けられ、その表面上にはフィールド絶縁膜１０が設けられている。そのフィールド絶縁膜１０上にソース電極９が接して設けられることで、フィールドプレート効果により終端部６０での耐圧低下を抑制できる。また、終端部６０にスーパージャンクション構造を形成せず、高抵抗（低不純物濃度）層１２を設けることで、空乏層が伸びやすく、素子領域（セル部）５０よりも高い終端耐圧を実現することができる。
また、終端部最外部には、高電圧印加時に空乏層がダイシングラインまで到達しないようにフィールドストップ層１１が設けられている。図１では、フィールドプレート電極がソース電極９と一体形成されているが、ゲート電極８に接続された構造でも実施可能である。また、フィールドストップ層１１上部にフィールドストップ電極を形成してもよい。高電圧印加時にフィールドストップ層１１側の電界を上がり難くするために、高抵抗半導体層１２はｎ型であることが望ましい。そして、高耐圧な終端耐圧を実現するために、高抵抗半導体層１２の不純物濃度は、ｎ型ピラー領域３の不純物濃度の１／１００〜１／１０程度とすることが望ましい。
スーパージャンクション構造では、ある一つのピラー領域の両隣に反対導電型のピラー領域が形成されていることで、両側から空乏層が伸び、高耐圧を保持している。終端部にスーパージャンクション構造を形成しない場合、高抵抗半導体層に接する最外部のピラー領域には片側にしか隣接するピラー領域が存在しないため片側からしか空乏層が伸びない。このため、最外部のピラー領域の不純物量は、内側（素子中央領域側）のピラー領域の半分にする必要がある。しかし、最外部のみ不純物量を半分にすることは制御性が悪く、不純物量がばらつくことで最外部のみ耐圧が低下しやすくなってしまう。
そこで、本実施形態では、終端部にスーパージャンクション構造を形成しなくとも耐圧変動の少ない構造を提案する。すなわち、本実施形態では、素子中央領域５１と終端部６０との間の境界領域５２において、高抵抗半導体層１２に隣接するｎ型ピラー領域３及びｐ型ピラー領域４の深さ（ソース電極９からドレイン電極１に向かう方向の深さ）が、終端部６０に向かうにしたがって段階的に浅くなるようにしている。
図１に表す具体例では、境界領域５２において終端部側の右隣に隣接するピラー領域は、その左隣のピラー領域に対して、例えば１つのピラー領域の幅分程、浅くなっている。右隣にピラー領域が存在しない部分のピラー領域は高抵抗半導体層１２に接している。境界領域５２におけるｎ型ピラー領域３及びｐ型ピラー領域４のドレイン電極１側の端部が階段状に変化している。
このように、ピラー領域の深さを段階的に変化させた場合、片側に接するピラー領域がない部分、つまり、ピラー領域の存在バランスが崩れている部分は、あるピラー領域について深さ方向全体にわたってではなく、一部分である。すなわち、ピラー領域の存在バランスが崩れている部分が分散されているため耐圧の低下は小さい。
また、図１では、最も終端部側の最外部をｐ型ピラー領域４としているがｎ型ピラー領域３であってもよい。また、図１では、境界領域５２におけるｎ型ピラー領域３及びｐ型ピラー領域４の深さが５段階に変化しているが、これに限ることなく、５段階以外の段階に深さが変化しても実施可能である。また、ｎ型ピラー領域３及びｐ型ピラー領域４の深さが段階的に変化していればよく、深さの変化の程度は同一でなくとも実施可能である。
図１に表した境界領域におけるスーパージャンクション構造は、図３乃至図４に表すようなプロセスフローにより実現可能である。
まず、図３（ａ）に表すように、ｎ＋型半導体層１の主面上に形成された高抵抗半導体層１２に、レジストなどのマスク１３ａを用いて、ｐ型ピラー領域形成用の不純物である例えばボロン１４をイオン注入する。次に、図３（ｂ）に表すように、マスク１３ｂを用いて、ｎ型ピラー領域形成用の不純物である例えばリン１５をイオン注入する。その後、図３（ｃ）〜図４（ｂ）に表すように、イオン注入した層を高抵抗半導体層１２で埋め込み、その高抵抗半導体層１２に再びイオン注入を行うといったプロセスを繰り返す。このとき、終端部寄りの最外のマスク開口部を、一層ごとに変化させていくことで、イオン注入される箇所を制御し、これにより、その後に行われる、注入されたイオンの拡散工程で、図４（ｃ）に表すように、ｎ型ピラー領域３及びｐ型ピラー領域４の深さが段階的に変わるスーパージャンクション構造が得られる。
このように、各層で最外ピラー領域を形成するためのマスク開口位置を変化させるだけで、マスク開口幅は変化させなくともよい。このため、片側からの空乏化に対応した半分の不純物量にするためにマスク開口幅を半分に制御する必要はなく、ある部分にピラー領域を作るか、作らないか（イオン注入するか、しないか）という単純な制御となるため、不純物量のばらつきが少なく、耐圧低下を抑制することができる。すなわち、プロセス上のばらつきに対する耐圧の低下が小さいスーパージャンクション構造を有する半導体装置を提供することができる。プロセス上のばらつきに対する耐圧低下が小さいということは、スーパージャンクション構造における不純物濃度をさらに高くすることが可能となり、低オン抵抗化も図れる。
深さが段階的に変化するスーパージャンクション構造は、複数回の埋め込み成長を繰り返すプロセスに限らず、図５に表すように、厚さが段階的に変化しているマスクを用いて、高加速イオン注入により段階的に注入深さを制御しても実施可能である。
すなわち、図５（ａ）においては、複数のレジスト膜や金属膜など１３ｃ〜１３ｅを組み合わせて厚さが段階的に変化しているマスクを用いて、例えばボロン１４を高加速イオン注入により段階的に注入深さを制御して注入する。図５（ｂ）においては、複数のレジスト膜や金属膜など１３ｆ〜１３ｈを組み合わせて厚さが段階的に変化しているマスクを用いて、例えばリン１５を高加速イオン注入により段階的に注入深さを制御して注入する。
また、図６（ａ）に表すように、高抵抗半導体層１２にｐ型ピラー領域４をイオン注入及びその後の拡散により形成した後、図６（ｂ）に表すように、ｐ型ピラー領域４に、例えばＲＩＥ（Reactive Ion Etching）法によりトレンチＴを形成して、その後、図６（ｃ）に表すように、トレンチＴ内をｎ型半導体で埋め込むことでｎ型ピラー領域３を形成してもよい。
終端部側（図６において右側）に向かってトレンチＴの開口幅を狭くすることで、ＲＩＥによるエッチング深さが終端部に向かって浅くなるため、ｎ型ピラー領域３の深さを段階的に変化させることが可能であり、さらに不純物の横方向拡散を利用して、ｐ型ピラー領域４の深さも段階的に変化させることができる。
最も終端部寄りの最外ピラー領域（図１においてはｐ型ピラー領域４）の端部が、最外ｐベース領域５の端部に近いと、ピラー領域端部における電界集中と、ｐベース端部における電界集中とが合わさって、耐圧低下が起きやすい。このため、最外ピラー領域の端部は、ｐベース端部よりも内側に位置している必要がある。ｐベース端部における電界集中の影響を受けないようにするため、最外ピラー領域端部がｐベース端部よりも内側に離間している距離は、ピラー領域１本分の幅（空乏層が伸びる距離）よりも長いことが望ましい。
ただし、最外ピラー領域を、ｐベース領域５と同じ導電型のｐ型ピラー領域４として、そのｐ型ピラー領域４をｐベース領域５の端部に近づけた場合にはｐベース角部の曲率を大きくする作用が得られることがあり、ｐベース角部における電界集中の緩和が期待できる。
図１に表した具体例では、ｎ型ピラー領域３とｐ型ピラー領域４とが１本ずつ交互に深さが変化しているが、図７に表すように、複数本のピラー領域ずつ深さを変化させてもよい。図７では、２本のピラー領域ずつ深さを変化させたが、３本以上でも実施可能である。
スーパージャンクション構造を、図２に表すようにストライプ状の平面パターンで形成した場合、図２におけるＢ−Ｂ断面を表す図８に表されるように、ストライプ延在方向の端部においてもピラー領域の深さを段階的に変えてもよい。図８に表す具体例では、終端部側（図８において右側）に向かうにしたがってｐ型ピラー領域４が段階的に浅くなるように階段状に形成されている。同様に、ｎ型ピラー領域３も、ｐ型ピラー領域４に合わせて、ストライプ延在方向の端部においてピラー領域の深さを段階的に変える。
図３乃至図４に表すプロセスを用いた場合、スーパージャンクション構造のストライプ延在方向の端部の位置は、各埋め込み層を形成するリソグラフィー工程における位置合わせ精度によりずれが生じる。このため、前記端部でｐｎピラー領域の局所的なアンバランスが生じ易い。しかし、図８に表すように、意図的に階段状に制御してピラー領域を形成するようにすれば、リソグラフィー時の位置合わせずれによるｐｎピラー領域のアンバランスが生じ難くなる。各埋め込み層ごとにピラー領域の端部位置をずらす長さは、リソグラフィー工程における位置合わせずれが無視できるような長さ（例えば１μｍ以上）とすることが望ましい。
以下、本発明の他の実施形態について説明する。なお、前述したものと同様の要素については、同一の符号を付して詳細な説明は省略する。
［第２の実施形態］
図９（ａ）は、本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式図であり、図９（ｂ）は、図９（ａ）に表されるピラー領域の不純物濃度の横方向（素子中央領域から終端部に向かう方向）の変化を表す模式図である。図９（ｂ）における縦軸は、ピラー領域の不純物濃度を表す。
図９に表す実施形態では、素子中央領域（メインセル部）におけるｎ型ピラー領域３及びｐ型ピラー領域４の不純物濃度に比べて、深さが段階的に変化している境界領域におけるｎ型ピラー領域３及びｐ型ピラー領域４の不純物濃度を低くしている。ｎ型ピラー領域３及びｐ型ピラー領域４の深さを段階的に変化させることで片側にピラー領域が隣接しない部分が局所的に存在するため、全体にスーパージャンクション構造を形成するよりも耐圧が低下し易い。その境界領域におけるピラー領域の不純物濃度を低減することで、局所的にｐｎピラー領域の存在アンバランスがあっても素子中央領域（メインセル部）よりも耐圧を高くすることが可能となる。
図９に表した構造では、素子中央領域（メインセル部）から境界領域にかけて、極端に不純物濃度が変化しているが、図１０に表すように、不純物濃度が略一定な素子中央領域（メインセル部）から、境界領域にかけて徐々に段階的に不純物濃度を低減させてもよい。
段階的に不純物濃度を変化させることは、イオン注入のマスク開口幅を段階的に変化させることで実現可能である。また、ｐ型ピラー領域４の不純物濃度とｎ型ピラー領域３の不純物濃度とが同様な傾きを持って低下し、ｎ型ピラー領域３の不純物濃度が、これに隣り合う２つのｐ型ピラー領域４の平均の不純物濃度となることが望ましい。これは、ｎ型ピラー領域形成用マスクの開口幅と、ｐ型ピラー領域形成用マスクの開口幅とを、同様な割合で狭くしていくことで実現可能である。例えば、ｐ型ピラー領域形成用マスクの開口幅を、２μｍ、１．８μｍ、１．６μｍ、１．４μｍと変化させる場合、その間に配置されるｎ型ピラー領域形成用マスクの開口幅は、１．９μｍ、１．７μｍ、１．５μｍと変化させればよい。図９のように不純物濃度を極端に変化させるよりも、図１０のように不純物濃度を徐々に変化させる濃度遷移領域を設けることで、マスク開口幅のばらつきの影響が受け難くなって、高耐圧が得られ易い。
図１１は、メインセル部（素子中央領域）のピラー領域と、境界領域のピラー領域との不純物濃度比を変化させた場合の、境界領域とメインセル部との耐圧差の変化を表すグラフ図である。横軸は、メインセル部のピラー領域の不純物濃度に対する境界領域のピラー領域の不純物濃度の比を表す。縦軸は、（境界領域の耐圧）−（メインセル部の耐圧）を表す。
図１１の結果より、境界領域のピラー領域不純物濃度を、メインセル部のピラー領域不純物濃度の０．７５倍以下とすることで、境界領域はメインセル部よりも高い耐圧が得られる。電力用半導体素子では、終端部およびこれに近い部分の耐圧が高い方が安定した動作を得やすい傾向にある。したがって、境界領域のピラー領域不純物濃度は、メインセル部のピラー領域不純物濃度の０．７５倍以下であることが望ましい。イオン注入マスクの開口幅の制御により、境界領域のピラー領域と、メインセル部のピラー領域との不純物濃度差を制御可能である。
［第３の実施形態］
図１２は、本発明の第３の実施形態に係る半導体装置における、ピラー領域形成用マスクの開口パターンを例示する模式図である。
図１３は、図１２におけるＣ−Ｃ断面部分に注入された不純物を表す模式図である。
図１４は、図１２におけるＤ−Ｄ断面部分に注入された不純物を表す模式図である。
図１５は、図１２におけるＥ−Ｅ断面部分に注入された不純物を表す模式図である。
図１２に表すピラー領域形成用マスクの開口パターンは、ストライプ状にスーパージャンクション構造を形成する場合のパターン例である。ｐ型ピラー領域形成用マスクの開口部１７からは、ｐ型ピラー領域形成用不純物として例えばボロン１４が注入される。ｎ型ピラー領域形成用マスクの開口部１６からは、ｎ型ピラー領域形成用不純物として例えばリン１５が注入される。
ｐｎピラー領域のストライプ延在方向端部に向けて、マスク開口幅を徐々に狭くすることで、ピラー領域不純物濃度を低下させ、ストライプ延在方向の端部において、各埋め込み層どうしの位置合わせずれが生じても耐圧低下が起き難くなる。
また、ストライプ延在方向に対して直交する方向でも、マスク開口幅を徐々に狭くすることで、ピラー濃度を徐々に低下させて、境界領域のピラー領域不純物濃度を、素子中央領域（メインセル部）のピラー領域不純物濃度より低くして、境界領域におけるピラー領域アンバランスによる耐圧低下が起き難いようにしている。
さらに、ｐベース領域５のコーナー部に沿ってスーパージャンクション構造を形成するため、そのコーナー部近傍内側で、境界領域を階段状に設けている。ｐベース領域５の外周には、高電圧印加時に電界集中が起き易い。この電界集中を抑制するためにｐベース領域５のコーナー部の曲率は大きくする必要があり、ドリフト層厚（スーパージャンクション構造厚）の２〜３倍程度とすることが望ましい。このため、曲率が付いた領域の面積が大きくなってしまう。コーナー部分にスーパージャンクション構造が形成できないと、素子有効面積が小さくなって、チップオン抵抗が高くなってしまう。
そこで、スーパージャンクション構造をｐベース領域５のコーナーに沿って配置させる必要がある。このため、本実施形態では、図１２に表すように、不純物濃度を徐々に低下させた濃度遷移領域形成用マスク開口部を階段状に配置し、且つ、その外側（終端部寄りの部分）に段階的にピラー深さを浅くしていく境界領域形成用マスク開口部を階段状に配置している。このようにマスクパターンを階段状に配置することで、ｐベースコーナー部に沿って、スーパージャンクション構造を形成することが可能となり、素子有効面積の損失を抑えて低チップオン抵抗を実現することができる。
［第４の実施形態］
図１６（ａ）は、本発明の第４の実施形態に係る半導体装置の要部断面構造を例示する模式図であり、図１６（ｂ）は、図１６（ａ）に表されるピラー領域の深さ方向（縦方向）の不純物濃度の変化を表す模式図である。図１６（ｂ）において、実線はｐ型ピラー領域４の不純物濃度プロファイルを表し、点線はｎ型ピラー領域３の不純物濃度プロファイルを表す。
本実施形態では、ｐ型ピラー領域４の不純物濃度が、ソース電極９側からドレイン電極１側に向かう方向で段階的に低下している。すなわち、ｐ型ピラー領域４の不純物濃度は、ソース電極９側ではｎ型ピラー領域３よりも高く、ドレイン電極１側ではｎ型ピラー領域３よりも低い。このような不純物濃度プロファイルとすることで安定した耐圧と高アバランシェ耐量を得ることができる。
すなわち、本実施形態のように深さ方向の不純物濃度プロファイルに傾斜を付けると、ｎ型ピラー領域３とｐ型ピラー領域４との不純物量が等しくなくなった時の耐圧低下が、傾斜を付けない場合よりも小さくできる。これにより、工程ばらつきによる耐圧低下が抑えられ、安定した耐圧が得られる。
また、スーパージャンクション構造における上下端の電界が小さくなるため、高アバランシェ耐量が得られる。アバランシェ降伏が起きると、ドリフト層内に大量のキャリアが発生し、ドリフト層上下端の電界が増加する。ドリフト層上下端の電界がある程度を越えると、電界集中が止まらずに負性抵抗が発生して、素子が破壊してしまう。これによりアバランシェ耐量が決まっている。深さ方向の不純物濃度プロファイルに傾斜を付けて、予め上下端の電界を小さくしておくことで、負性抵抗が発生し難くなり、高アバランシェ耐量を得ることができる。
本実施形態のような不純物濃度プロファイルの傾斜は、各埋め込みプロセスにおけるイオン注入ドーズを変化させることで実現することができる。スーパージャンクション構造における上下端の電界を下げるためには、ソース電極９側でｐ型ピラー領域４の方がｎ型ピラー領域３よりも不純物量が多く、ドレイン電極１側で少なくなっていればよい。なお、図１６では、ｐ型ピラー領域４の不純物量を変化させた場合を示したが、ｐ型ピラー領域４の不純物量を一定として、ｎ型ピラー領域３の不純物量がドレイン電極１側に向かって高くなるようにしても実施可能であり、あるいは、ｐ型ピラー領域４とｎ型ピラー領域３の両方の不純物量を変化させても実施可能である。
［第５の実施形態］
図１７は、本発明の第５の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
本実施形態では、終端部におけるｎ＋ドレイン層２上に、例えばｎ型シリコンからなるバッファー層１８を設けている。終端部におけるｎ＋ドレイン層２上が全て高抵抗半導体層１２となっていると、終端部の耐圧はスーパージャンクション構造部よりも高い。しかし、終端部耐圧以上の電圧が印加されて、終端部でアバランシェ降伏が起こると、終端部上下端の電界が上がり易く、負性抵抗が発生し易い。このため、終端部のみのアバランシェ耐量は低い。そこで、図１７に表すようにドレイン電極１側にｎ型バッファー層１８を設けることで下側の電界を下げることでアバランシェ耐量を向上することができる。
また、図１８に表すように、ｎ型ピラー領域３と同様に周期的にｎ型バッファー層１８を設けてもよく、さらには、図１９に表すように、スーパージャンクション構造部と終端部の両方におけるｎ＋ドレイン層２上にｎ型バッファー層１８を設けてもよい。図１９において、ｎ型バッファー層１８は、スーパージャンクション構造部とｎ＋ドレイン層２との間、および高抵抗半導体層１２とｎ＋ドレイン層２との間に介在される。
［第６の実施形態］
図２０は、本発明の第６の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
本実施形態では、スーパージャンクション構造部（ｎ型ピラー領域３及びｐ型ピラー領域４）とｎ＋ドレイン層２との間、および高抵抗半導体層１２とｎ＋ドレイン層２との間に、ｎ型ピラー領域３よりも不純物濃度が低い例えばｎ−型シリコンからなるｎ−層１９が設けられている。このため、高電圧印加時にはｎ−層１９に空乏層が伸びて、ｎ−層１９でも電圧を保持することができる。
したがって、スーパージャンクション構造部と、ｎ−層１９との両方で電圧を保持するため、高耐圧が得られ易い。そして、高電圧印加時にｎ−層１９中に空乏層が伸びることで、ドレイン・ソース間容量（Ｃｄｓ）−ドレイン・ソース間電圧（Ｖｄｓ）特性が緩やかになって、内蔵ダイオードのリカバリーがソフトになる。また、高電圧印加時のドレイン電極１側の電界が小さくなることから、前述したｎ型バッファー層を形成したのと同様にアバランシェ耐量が高いといった効果も得ることができる。
［第７の実施形態］
図２１は、本発明の第７の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
図２２は、本実施形態に係る半導体装置における、ピラー領域形成用マスクの開口パターンと、埋め込みガードリング層２２との位置関係を例示する模式図である。
本実施形態では、ｐベース領域５端部（角部）に、ｐベース領域５と同じｐ型半導体からなる埋め込みガードリング層２２を形成している。
図２２に表すように、ｐベース領域５のコーナー部において、境界領域の最外ピラー端の位置は変化する。このため、境界領域の最外部とｐベース領域５端部との距離が変化してしまう。この距離が変化することで、境界領域端部の電界分布が変化し、耐圧が場所によって変動してしまう。本実施形態のように、ｐベース領域５端部に埋め込みガードリング層２２を形成することで、境界領域の耐圧を安定させることができる。
図２３は、ｐベース端から最外ピラー端までの距離が変化した場合の耐圧変化を示すグラフ図である。横軸は、ｐベース領域５の端から、最外ピラー領域（ｎ型ピラー領域３）の端までの距離（μｍ）を表し、縦軸は、境界領域の耐圧（Ｖ）を表す。
埋め込みガードリング層２２を形成しない場合は、ｐベース端から最外ピラー端までの距離が０〜４０（μｍ）の範囲で耐圧が変化してしまう。このため、安定した耐圧を得るためには、４０（μｍ）以上、最外ピラー領域をｐベース端から離す必要がある。この場合、電流を流すことができるセル部の面積が減ってしまい、チップオン抵抗が高くなってしまう。
一方、埋め込みガードリング層２２を形成すると、ｐベース端から最外ピラー端までの距離が６（μｍ）以上の範囲では、ほとんど耐圧が変化しない。このように埋め込みガードリング層２２を形成することで、耐圧が変動してしまう距離を短くすることができる。これにより、電流を流すことができない領域を減らすことができ、チップオン抵抗を下げることが可能となる。
［第８の実施形態］
図２４は、本発明の第８の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
図２４に表す構造では、境界領域５２における最外部のピラー不純物量が半分となっている。徐々にピラー深さを変化させた構造において、最外部に位置する一部のみピラー不純物量を半分にすれば、全体を半分にするのに対して、ばらつきによる影響が少なくなる。ピラー不純物量が半分となっている部分においてばらつきが発生しても、ピラーが形成されていない部分の耐圧は高抵抗層１２の不純物量で決まり、ピラーが形成されていない部分の耐圧は変化しない。これにより、高耐圧が得られ易い。
このような構造とすることで、図１０に示したような濃度遷移領域を設けなくとも高耐圧を実現することができる。これにより、素子有効面積が大きくなって、チップオン抵抗を下げることが可能となる。また、境界領域の耐圧を確実にセル部よりも高くするために、図に示す構造に濃度遷移領域を加えても実施可能である。
前述した実施形態では、終端部表面に、フィールドプレート構造を設けた構造を示したが、図２５に表すようにリサーフ（ＲＥＳＵＲＦ：Reduced-Surface-Field）２０を設けた構造、図２６に表すようにガードリング２１を設けた構造、フローティングフィールドプレート構造やフィールドプレート構造とガードリング構造の組合せた構造などで実施可能であり、表面の構造には限定されない。
［第９の実施形態］
図２７は本発明の第９の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
図２８は、本実施形態に係る半導体装置においてピラー領域の平面パターンの一例を示す模式図である。
なお、図２７は、図２８におけるＣ−Ｃ断面を表す。
本実施形態においても、終端部にスーパージャンクション構造を形成しなくとも耐圧変動の少ない構造を提案する。すなわち、本実施形態では、素子中央領域５１と終端部６０との間の境界領域５２において、高抵抗半導体層１２に隣接するｎ型ピラー領域３及びｐ型ピラー領域４の深さが、終端部６０に向かうにしたがって段階的に浅くなるようにしている。
境界領域５２において終端部側の右隣に隣接するピラー領域は、その左隣のピラー領域に対して、例えば１つのピラー領域の幅分程、浅くなっている。右隣にピラー領域が存在しない部分のピラー領域は高抵抗半導体層１２に接している。境界領域５２におけるｎ型ピラー領域３及びｐ型ピラー領域４のソース電極９側の端部が階段状に変化している。
このように、ピラー領域の深さを段階的に変化させた場合、片側に接するピラー領域がない部分、つまり、ピラー領域の存在バランスが崩れている部分は、あるピラー領域について深さ方向全体にわたってではなく、一部分である。すなわち、ピラー領域の存在バランスが崩れている部分が分散されているため耐圧の低下は小さい。
図２７に示すような構造では、段階的に深さが変化しているピラー領域４、３は、ｐ型ベース領域５に接していない。このため、境界領域５２の端が、ｐ型ベース領域５の端の電界に影響を及ぼし難い。このため、図１に示した構造よりも境界領域５２の端をｐ型ベース領域５の端に近づけることが可能であり、電流を流すことができない無効領域を減らすことが可能である。
また、図２７では、最も終端部側の最外部をｎ型ピラー領域３としているがｐ型ピラー領域４であってもよい。また、図２７では、境界領域５２におけるｎ型ピラー領域３及びｐ型ピラー領域４の深さが５段階に変化しているが、これに限ることなく、５段階以外の段階に深さが変化しても実施可能である。また、ｎ型ピラー領域３及びｐ型ピラー領域４の深さが段階的に変化していればよく、深さの変化の程度は同一でなくとも実施可能である。
図２７に表した境界領域におけるスーパージャンクション構造は、図２９乃至図３０に表すようなプロセスフローにより実現可能である。
まず、図２９（ａ）に表すように、ｎ＋型半導体層１の主面上に形成された高抵抗半導体層１２に、レジストなどのマスク１３ａを用いて、ｐ型ピラー領域形成用の不純物である例えばボロン１４をイオン注入する。次に、図２９（ｂ）に表すように、マスク１３ｂを用いて、ｎ型ピラー領域形成用の不純物である例えばリン１５をイオン注入する。その後、図２９（ｃ）〜図３０（ｂ）に表すように、イオン注入した層を高抵抗半導体層１２で埋め込み、その高抵抗半導体層１２に再びイオン注入を行うといったプロセスを繰り返す。このとき、終端部寄りの最外のマスク開口部を、一層ごとに変化させていくことで、イオン注入される箇所を制御し、これにより、その後に行われる、注入されたイオンの拡散工程で、図３０（ｃ）に表すように、ｎ型ピラー領域３及びｐ型ピラー領域４の深さが段階的に変わるスーパージャンクション構造が得られる。
このように、各層で最外ピラー領域を形成するためのマスク開口位置を変化させるだけで、マスク開口幅は変化させなくともよい。このため、片側からの空乏化に対応した半分の不純物量にするためにマスク開口幅を半分に制御する必要はなく、ある部分にピラー領域を作るか、作らないか（イオン注入するか、しないか）という単純な制御となるため、不純物量のばらつきが少なく、耐圧低下を抑制することができる。すなわち、プロセス上のばらつきに対する耐圧の低下が小さいスーパージャンクション構造を有する半導体装置を提供することができる。プロセス上のばらつきに対する耐圧低下が小さいということは、スーパージャンクション構造における不純物濃度をさらに高くすることが可能となり、低オン抵抗化も図れる。
図２７に表した具体例では、ｎ型ピラー領域３とｐ型ピラー領域４とが１本ずつ交互に深さが変化しているが、図３１に表すように、複数本のピラー領域ずつ深さを変化させてもよい。図３１では、２本のピラー領域ずつ深さを変化させたが、３本以上でも実施可能である。
スーパージャンクション構造を、図２８に表すようにストライプ状の平面パターンで形成した場合、図２８におけるＤ−Ｄ断面を表す図３２に表されるように、ストライプ延在方向の端部においてもピラー領域の深さを段階的に変えてもよい。図３２に表す具体例では、終端部側（図３２において右側）に向かうにしたがってｐ型ピラー領域４が段階的に浅くなるように階段状に形成されている。同様に、ｎ型ピラー領域３も、ｐ型ピラー領域４に合わせて、ストライプ延在方向の端部においてピラー領域の深さを段階的に変える。
図２９乃至図３０に表すプロセスを用いた場合、スーパージャンクション構造のストライプ延在方向の端部の位置は、各埋め込み層を形成するリソグラフィー工程における位置合わせ精度によりずれが生じる。このため、前記端部でｐｎピラー領域の局所的なアンバランスが生じ易い。しかし、図３２に表すように、意図的に階段状に制御してピラー領域を形成するようにすれば、リソグラフィー時の位置合わせずれによるｐｎピラー領域のアンバランスが生じ難くなる。各埋め込み層ごとにピラー領域の端部位置をずらす長さは、リソグラフィー工程における位置合わせずれが無視できるような長さ（例えば１μｍ以上）とすることが望ましい。
第９の実施形態では、終端部表面に、フィールドプレート構造を設けた構造を示したが、リサーフ（ＲＥＳＵＲＦ：Reduced-Surface-Field）を設けた構造、ガードリングを設けた構造、フローティングフィールドプレート構造やフィールドプレート構造とガードリング構造の組合せた構造などで実施可能であり、表面の構造には限定されない。
以上、本発明の実施形態について説明したが、本発明は、前述した実施形態に限定されるものではない。
以上説明した実施形態では、第１導電型をｎ型、第２導電型をｐ型としたが、第１導電型をｐ型、第２導電型をｎ型としても実施可能である。
また、境界領域における最外ピラー領域はｐ型ピラー領域に限らず、ｎ型ピラー領域としても同様な設計を行うことで同等の効果を得ることができる。
また、ＭＯＳゲート部やスーパージャンクション構造の平面パターンは、ストライプ状に限らず、格子状や千鳥状に形成してもよい。
また、ＭＯＳゲート構造はプレーナ構造にて説明したが、トレンチ構造でも実施可能である。
また、ｐ型ピラー領域４は、ｎ＋ドレイン層２に接していなくとも実施可能である。高抵抗層が成長されている基板表面にイオン注入を行うことでスーパージャンクション構造を形成しているため、ｐ型ピラー領域４はｎ＋ドレイン層２に接しているが、ｎ＋ドレイン層２上にｎ型半導体層を成長させることで、ｐ型ピラー領域がｎ＋ドレイン層に接していない構造を形成することも可能である。
また半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
更にスーパージャンクション構造を有するＭＯＳＦＥＴで説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、ＳＢＤ（Schottky Barrier Diode）や、ＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ（Static Induction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子でも適用可能である。
本発明の第1の実施形態に係る半導体装置の要部断面構造を例示する模式図。 本発明の実施形態に係る半導体装置においてピラー領域の平面パターンの一例を示す模式図。 本発明の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図。 図３に続く工程断面図。 本発明の実施形態に係る半導体装置の他の具体例による製造工程の要部を例示する工程断面図。 本発明の実施形態に係る半導体装置のさらに他の具体例による製造工程の要部を例示する工程断面図。 第1の実施形態に係る半導体装置の変形例を表す模式断面図。 図２におけるＢ−Ｂ断面図。 （ａ）は、本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式図であり、（ｂ）は、（ａ）に表されるピラー領域の不純物濃度の横方向（素子中央領域から終端部に向かう方向）の変化を表す模式図。 （ａ）は、本発明の第２の実施形態に係る半導体装置の変形例による要部断面構造を例示する模式図であり、（ｂ）は、（ａ）に表されるピラー領域の不純物濃度の横方向の変化を表す模式図。 メインセル部（素子中央領域）のピラー領域と、境界領域のピラー領域との不純物濃度比を変化させた場合の、境界領域とメインセル部との耐圧差の変化を表すグラフ図。 本発明の第３の実施形態に係る半導体装置における、ピラー領域形成用マスクの開口パターンを例示する模式図。 図１２におけるＣ−Ｃ断面部分に注入された不純物を表す模式図。 図１２におけるＤ−Ｄ断面部分に注入された不純物を表す模式図。 図１２におけるＥ−Ｅ断面部分に注入された不純物を表す模式図。 （ａ）は、本発明の第４の実施形態に係る半導体装置の要部断面構造を例示する模式図であり、（ｂ）は、（ａ）に表されるピラー領域の深さ方向（縦方向）の不純物濃度の変化を表す模式図。 本発明の第５の実施形態に係る半導体装置の要部断面構造を例示する模式図。 本発明の第５の実施形態に係る半導体装置の変形例による要部断面構造を例示する模式図。 本発明の第５の実施形態に係る半導体装置の他の変形例による要部断面構造を例示する模式図。 本発明の第６の実施形態に係る半導体装置の要部断面構造を例示する模式図。 本発明の第７の実施形態に係る半導体装置の要部断面構造を例示する模式図。 本実施形態に係る半導体装置における、ピラー領域形成用マスクの開口パターンと、埋め込みガードリング層２２との位置関係を例示する模式図。 ｐベース端から最外ピラー端までの距離が変化した場合の耐圧変化を示すグラフ図。 本発明の第８の実施形態に係る半導体装置の要部断面構造を例示する模式図。 終端部表面にリサーフ構造を設けた本発明の実施形態に係る半導体装置の要部断面構造を例示する模式図。 終端部表面にガードリング構造を設けた本発明の実施形態に係る半導体装置の要部断面構造を例示する模式図。 本発明の第９の実施形態に係る半導体装置の要部断面構造を例示する模式図。 同第９の実施形態に係る半導体装置においてピラー領域の平面パターンの一例を示す模式図。 同実施形態に係る半導体装置の製造工程の要部を例示する工程断面図。 図２９に続く工程断面図。 同実施形態に係る半導体装置の変形例を表す模式断面図。 図２８におけるＤ−Ｄ断面図。
符号の説明
１…ドレイン電極（第１の主電極）、２…ｎ＋型ドレイン層、３…ｎ型ピラー領域（第１の半導体ピラー領域）、４…ｐ型ピラー領域（第２の半導体ピラー領域）、５…ベース領域（第１の半導体領域）、６…ソース領域（第２の半導体領域）、７…ゲート絶縁膜、８…制御電極、９…ソース電極（第２の主電極）、１０…フィールド絶縁膜、１１…フィールドストップ層、１２…高抵抗半導体層、１８…ｎ型バッファー層、１９…ｎ−型層、２０…リサーフ層、２１…ガードリング層、２２…埋め込みガードリング層、５０…素子領域（セル部）、５１…素子中央領域（メインセル部）、５２…境界領域、６０…終端部

Claims (5)

  1. 第１導電型の半導体層と、
    前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
    前記半導体層の前記主面に対して略平行な方向に前記第１の半導体ピラー領域と交互に前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、
    前記半導体層に接続された第１の主電極と、
    前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の上に選択的に設けられた第２導電型の第１の半導体領域と、
    前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、
    前記第１の半導体領域、前記第２の半導体領域および前記第１の半導体ピラー領域の上に絶縁膜を介して設けられた制御電極と、
    前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域を囲む終端部における前記半導体層上に設けられ、前記第１の半導体ピラー領域よりも不純物濃度が低い高抵抗半導体層と、
    前記第１の半導体領域及び前記第２の半導体領域に接して設けられ、前記終端部に囲まれた素子領域に延在する第２の主電極と、
    を備え、
    前記素子領域における前記第２の半導体領域と前記制御電極とを含む素子中央領域と前記終端部との間の境界領域における前記第２の主電極の下の前記第１の半導体領域は、前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の上全体に設けられ、前記高抵抗半導体層に隣接する前記境界領域における前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の深さが、前記終端部に向かうにしたがって段階的に浅くなり、かつ段階的に浅くなった前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域と前記半導体層との間には前記高抵抗半導体層の一部が位置することを特徴とする半導体装置。
  2. 前記境界領域における前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の不純物濃度が、前記素子中央領域における前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の不純物濃度よりも低いことを特徴とする請求項１記載の半導体装置。
  3. 前記素子中央領域から前記境界領域にかけて前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の不純物濃度が徐々に低下していることを特徴とする請求項２記載の半導体装置。
  4. 前記境界領域が、前記第１の主電極から前記第２の主電極に向かう方向に対して略垂直ないずれか一方向において、階段状に配置されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記半導体層と、前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域と、の間に第１導電型半導体のバッファー層を設けたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
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