CN115497934B - 一种超结器件终端保护的版图结构 - Google Patents

一种超结器件终端保护的版图结构 Download PDF

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Abstract

本发明提供一种超结器件终端保护的版图结构,所述超结器件终端保护的版图结构包括过渡区及终端区;所述终端区设置于所述过渡区的外周;所述过渡区内包括:交替排布的第一导电类型柱和第二导电类型柱,及形成于所述第一导电类型柱和所述第二导电类型柱上方的第二导电类型基区;其中,位于所述过渡区拐角部的所述第二导电类型基区的版图图形呈阶梯状,且阶梯状图形中每级台阶的台面起点均位于所述第二导电类型柱上。本发明提供的一种超结器件终端保护的版图结构能够解决传统超结器件耗尽层扩展至过渡区拐角和终端区拐角时,N型柱两侧电荷耗尽不均衡,耗尽层形态有缺陷,导致器件击穿电压低的问题。

Description

一种超结器件终端保护的版图结构
技术领域
本发明涉及功率半导体器件领域,特别是涉及一种超结器件终端保护的版图结构。
背景技术
常规的功率半导体器件的导通电阻随耐压增长导致功耗急剧增加。以超结(Super-Junction)器件为代表的电荷平衡类器件的出现打破了这一限制,改善了导通电阻和耐压之间的制约关系,可同时实现低通态功耗和高阻断电压,因此迅速在各种高能效场合取得应用,市场前景非常广泛。
在超结器件中,其采用交替相间的P型柱和N型柱结构替代传统功率器件中单一导电类型材料作为电压维持层,在漂移区中引入了横向电场;且P型柱、N型柱满足电荷平衡条件,在反向偏压下,P型柱和N型柱将完全耗尽,只有外部电压大于内部的横向电场,才能将此区域击穿,所以,这个区域(有源区,并且有源区又分为电荷流动区及位于电荷流动区四周的过渡区)的耐压极高,能够达到提高击穿电压并降低导通电阻的目的。
目前应用最广泛的超结器件的终端结构是采用和有源区相同的结构,如图1及图2所示,为应用最广泛的超结器件(N型沟道器件)的版图结构,可以看出,终端区也具有多个交替的P型柱和N型柱,但是,由于终端区与过渡区拐角处的P型基区图形是直角型(如图1中虚线框内所示)或圆弧型(如图2中虚线框内所示),这个位置的耗尽层形态容易出现缺陷:
由于反向击穿的电压作用,耗尽在整个器件内是近似以球状形貌进行扩展的,对于如图1所示的直角型边界线,当耗尽层扩展至直角型边界线的尖角处时,尖角处存在的电荷集中会影响耗尽层的耗尽形态,降低超结器件的击穿电压;对于如图2所示的圆弧型边界线,当耗尽层扩展至边界线时,边界线处的P型柱无法完全耗尽N型柱,会影响耗尽层的形成速度及形态,降低超结器件的击穿电压。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种超结器件终端保护的版图结构,用于解决现有超结器件耗尽层扩展至过渡区拐角和终端区拐角时,N型柱两侧电荷耗尽不均衡,耗尽层形态有缺陷,导致器件击穿电压低的问题。
为实现上述目的,本发明提供一种超结器件终端保护的版图结构,所述版图结构包括过渡区及终端区;
所述终端区设置于所述过渡区的外周;
所述过渡区内包括:交替排布的第一导电类型柱和第二导电类型柱,及形成于所述第一导电类型柱和所述第二导电类型柱上方的第二导电类型基区;
其中,位于所述过渡区拐角部的所述第二导电类型基区的版图图形呈阶梯状,且阶梯状图形中每级台阶的台面起点均位于所述第二导电类型柱上。
可选地,每级所述台阶的台面起点共同形成一条弧线,且所述弧线的开口朝向所述过渡区内侧。
可选地,每级所述台阶的台面起点及台面终点都位于所述第二导电类型柱的纵向中心轴线上。
可选地,第K级所述台阶的台面起始点位于第K个所述第二导电类型柱上,则第K级所述台阶的台面终点位于第K+1个所述第二导电类型柱上,K≥1。
可选地,所述版图结构还包括电荷流动区,其中,所述过渡区形成于所述电荷流动区与所述终端区之间;在所述电荷流动区内的所述第二导电类型柱上形成有第二导电类型基区,在所述过渡区内的所述第一导电类型柱及所述第二导电类型柱上都形成有所述第二导电类型基区。
可选地,所述版图结构还包括截止环,所述截止环位于所述终端区的外周。
可选地,所述第一导电类型柱的长度与所述第二导电类型柱的长度相同。
可选地,所述第一导电类型为N型,所述第二导电类型为P型。
如上所述,本发明的超结器件终端保护的版图结构,过渡区拐角部的第二导电类型基区的版图图形呈阶梯状,拐角部的多级台阶共同承担电荷集中,相比于直角型的版图图形仅由一个直角承担电荷集中,能够显著降低电荷集中产生的影响;并且每级台阶的台面起点及台面终点都位于所述第二导电类型柱的中心,当耗尽层扩展过渡区的拐角部和终端区拐角部时,第二导电类型柱两侧的电荷耗尽均衡,不会影响耗尽层的扩展耗尽形态,不会降低超结器件的击穿电压。
附图说明
图1显示为背景技术中所述过渡区拐角部的第二导电类型基区的版图图形为直角型的超结器件终端保护的版图结构。
图2显示为背景技术中所述过渡区拐角部的第二导电类型基区的版图图形为圆弧型的终端保护的版图结构。
图3显示为发明所述超结器件终端保护的版图结构。
图4显示为发明所述超结器件终端保护的版图结构的四分之一等份。
图5显示为发明所述超结器件的立体结构示意图。
组件标号说明
10 超结器件终端保护的版图结构
A-A’,B-B’ 超结器件终端保护的版图结构的两条中心轴线
11 超结器件终端保护的版图结构的四分之一等份
111 电荷流动区
112 过渡区
120 终端区
130 N型柱(第一导电类型柱)
140 P型柱(第二导电类型柱)
131 第K级N型柱
141 第K级P型柱
142 第K+1级P型柱
150 P基区(第二导电类型基区)
160 截止环
M-M’ 第K级N型柱的中线
L-L’ 第K级P型柱的中线
R-R’ 第K+1级P型柱的中线
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3至图5。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
本实施例提供一种超结器件终端保护的版图结构10,如图3所示,所述版图结构10包括过渡区112及终端区120。
本实施例中,为了方便说明,如图3所示,沿超结器件终端保护的版图结构10的两条中心轴线(轴线A-A’及轴线B-B’),将版图结构10划分为4等份的结构,如图4所示,此后的附图都是基于位于左上角的四分之一等份11作为示例对超结器件终端保护的版图结构10进行说明。
所述终端区120设置于所述过渡区112的外周,所述过渡区112内包括:交替排布的第一导电类型柱130和第二导电类型柱140,及形成于所述第一导电类型柱130和所述第二导电类型柱140上方的第二导电类型基区150。
本实施例中,第一导电类型柱130既可以是N型柱也可以是P型柱,第二导电类型柱140既可以是N型柱也可以是P型柱,并且,第一导电类型柱130的导电类型与第二导电类型柱140的导电类型相反;其中,以沟道区为N型的超结器件作为示例(第一导电类型柱为N型柱,第二导电类型柱为P型柱),如图4所示,超结器件终端保护的版图结构10的过渡区112内,若干个P型柱140和若干个N型柱130平行排列且相邻交替设置,并且,终端区120内形成的P型柱与N型柱排列方向、P型柱及N型柱的长度与过渡区112内的相同。作为一个优选的实施例,每个P型柱140与N型柱130之间的长度尺寸均可相同;需要说明的是,在一些变化实施例中,其他拓扑结构的超结单元也同样适用于本发明的超结器件。
具体的,所述超结器件终端保护的版图结构10还包括电荷流动区111,其中,所述过渡区112形成于所述电荷流动区111与所述终端区120之间;在所述电荷流动区111内的所述第二导电类型柱140上形成有第二导电类型基区150,在所述过渡区120内的所述第一导电类型柱130及所述第二导电类型柱140上都形成有所述第二导电类型基区150。
本实施例中,第二导电类型基区150的导电类型与第二导电类型柱140的导电类型相同,都为P型导电,因此,其为P基区(P-body);如图4及图5所示,图中斜线阴影覆盖的区域即为P基区,P基区通过离子注入等方式形成在P型柱或N型柱的上端;其中,如图4所示,在电荷流动区111上,P基区仅形成在P型柱的上端(P基区宽度与P型柱宽度相同),需要说明的是,在一些实施例中,在电荷流动区111上的P基区也可以比P型柱的宽度稍宽,有部分区域是形成在N型柱的上端,但是不会完全覆盖一个N型柱,预先为超结器件预留出足够的沟道区宽度;在过渡区112上,无论是N型柱的上端,还是P型柱的上端,都形成有P基区,且完全覆盖P型柱及B型柱;在终端区120内,无论是N型柱的上端,还是P型柱的上端,都未形成有P基区。
位于所述过渡区112角部的所述第二导电类型基区140的版图图形呈阶梯状,且阶梯状图形中每级台阶的台面起点均位于所述第二导电类型柱140上。
本实施例中,如图4所示,位于所述过渡区112拐角部的P基区的版图图形呈阶梯状,P基区的版图图形的外部线条实际上就是过渡区112与终端区120的边界,过渡区112内需要形成P基区,终端区内无需形成P基区。当P基区的版图图形呈阶梯状时,P基区拐角处汇聚的电荷由N个台阶共同承担,相对于图1中P基区拐角处汇聚的电荷全部由一个直角承担,其能够显著降低电荷集中的影响,降低拐角处电荷集中对于耗尽形态的影响。
具体的,每级所述台阶的台面起点及台面终点都位于所述第二导电类型柱150的纵向中心轴线上。
本实施例中,如图5所示,耗尽层扩展至过渡区112与终端区120的拐角处时,每个台阶的下方的N型柱与P型柱都可以完全耗尽,不会存在图2中虚线框内的N型柱两侧电荷耗尽不均衡,影响耗尽层耗尽形态的问题。以过渡区112中第K级台阶作为示例说明,第K级台阶横跨的一个N型柱131定义为第K级N型柱,第K级N型柱131的中心线为M,紧靠在第K级N型柱131左侧的第K级P型柱141的中心线为L,紧靠在第K级N型柱131右侧的第K+1级P型柱142的中心线为R;则,中心线L到中心线M的间距与中心线M到中心线R的间距相等,当耗尽层扩展时,以M为中心线,中心线L至中心线R的内的区域能够完全耗尽,不会影响耗尽层扩展至过渡区拐角和终端区拐角时耗尽层的扩展形态。
具体的,每级所述台阶的台面起点共同形成一条弧线,且所述弧线的开口朝向所述过渡区112内侧。
本实施例中,如图3所示,在超结器件内,耗尽层扩展时,是近似球形扩展,当台阶的级数足够多时,如果台阶的台面起始点都在一条平滑圆弧上依次分布(如图3中虚线曲线),那么,如图4所示,可以将由多个微小台阶构成的阶梯状图形视为一个呈圆弧状的平滑曲线,耗尽层扩展至过渡区112与终端区120的拐角处时,耗尽层扩展的形态近似为曲面,使得耗尽层继续以球形扩展,扩展时耗尽层形态不受影响,能够有效的降低超结器件的击穿电压。作为优选示例,当第K级所述台阶的台面起始点位于第K个P型柱上,第K级所述台阶的台面终点位于第K+1个所述P型柱上时(K≥1),可以使得构成弧线的点位最多,曲线最为平滑,与耗尽层扩展形态更相似,进而使耗尽层扩展形态受到的影响更微小。
具体的,所述版图结构还包括截止环160,所述截止环160位于所述终端区120的外周。
本实施例中,在终端区120内,N型柱130与P型柱140的交替排列的外侧还设置有截止环160,截止环160的导电类型为N型,相对于N型衬底,其为N+掺杂,掺杂浓度大于1e16cm-3。
具体的,所述第一导电类型柱130的长度与所述第二导电类型柱140的长度相同。
本实施例中,第K级N型柱131与第K级P型柱141及第K+1级P型柱142在中心线L至中心线R的内的区域能否完全耗尽,取决于N型柱130及P型柱140的宽度及浓度,且当,N型柱130宽度和浓度的乘积与P型柱140宽度和浓度的乘积相等时,中心线L至中心线R的内的区域完全耗尽并显示出本征特性,有利于提高超结器件的击穿电压。
本实施例还提供一种光罩及一种超结器件,所述光罩基于如前所述的超结器件终端保护的版图结构得到,所述光罩用于形成所述第二导电类型基区。
本实施例中,因超结器件终端保护的版图结构的改进,为了形成相应的器件结构,需要对制程中应用的光罩进行相应更改,本实施例中的超结器件终端保护的版图结构实际涉及两层版图,第一层版图是定义N型柱和P型柱分布、形状、尺寸的版图图层,第二层版图是定义P基区分布、形状、尺寸的版图图层,制程中应用的光罩需根据第二层版图进行相应更改,以制备得到符合本实施例中所述超结器件版图的P基区。
本实施例还提供一种超结器件,所述超结器件采用如前所述的光罩制备得到。
本实施例中,在制备时,首先提供一基底,并在基底上采用上述光罩制备超结器件,因上文中已详细阐述超结器件终端保护的版图结构,因此此处不再赘述。
综上所述,本发明的超结器件终端保护的版图结构,过渡区拐角部的第二导电类型基区的版图图形呈阶梯状,拐角部的多级台阶共同承担电荷集中,相比于直角型的版图图形仅由一个直角承担电荷集中,能够显著降低电荷集中产生的影响;并且每级台阶的台面起点及台面终点都位于所述第二导电类型柱的中心,当耗尽层扩展至过渡区的拐角部和终端区拐角部时,第二导电类型柱两侧的电荷耗尽均衡,不会影响耗尽层的耗尽扩展形态,不会降低超结器件的击穿电压。因此,本发明具有极大的产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种超结器件终端保护的版图结构,其特征在于,所述版图结构包括过渡区及终端区;
所述终端区设置于所述过渡区的外周;
所述过渡区内包括:交替排布的第一导电类型柱和第二导电类型柱,及形成于所述第一导电类型柱和所述第二导电类型柱上方的第二导电类型基区;
其中,位于所述过渡区拐角部的所述第二导电类型基区的版图图形呈阶梯状,且阶梯状图形中每级台阶的台面起点均位于所述第二导电类型柱上。
2.根据权利要求1所述的超结器件终端保护的版图结构,其特征在于,每级所述台阶的台面起点共同形成一条弧线,且所述弧线的开口朝向所述过渡区内侧。
3.根据权利要求1所述的超结器件终端保护的版图结构,其特征在于,每级所述台阶的台面起点及台面终点都位于所述第二导电类型柱的纵向中心轴线上。
4.根据权利要求1所述的超结器件终端保护的版图结构,其特征在于,第K级所述台阶的台面起始点位于第K个所述第二导电类型柱上,则第K级所述台阶的台面终点位于第K+1个所述第二导电类型柱上,K≥1。
5.根据权利要求1所述的超结器件终端保护的版图结构,其特征在于,所述版图结构还包括电荷流动区,其中,所述过渡区形成于所述电荷流动区与所述终端区之间;在所述电荷流动区内的所述第二导电类型柱上形成有第二导电类型基区,在所述过渡区内的所述第一导电类型柱及所述第二导电类型柱上都形成有所述第二导电类型基区。
6.根据权利要求1所述的超结器件终端保护的版图结构,其特征在于,所述版图结构还包括截止环,所述截止环位于所述终端区的外周。
7.根据权利要求1所述的超结器件终端保护的版图结构,其特征在于,所述第一导电类型柱的长度与所述第二导电类型柱的长度相同。
8.根据权利要求1所述的超结器件终端保护的版图结构,其特征在于,所述第一导电类型为N型,所述第二导电类型为P型。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1663049A (zh) * 2002-06-26 2005-08-31 剑桥半导体有限公司 横向半导体器件
JP2007335844A (ja) * 2006-05-16 2007-12-27 Toshiba Corp 半導体装置
CN104183627A (zh) * 2014-08-29 2014-12-03 电子科技大学 一种超结功率器件终端结构
CN106057888A (zh) * 2015-04-02 2016-10-26 富士电机株式会社 半导体装置以及半导体装置的制造方法
CN106328688A (zh) * 2015-07-02 2017-01-11 北大方正集团有限公司 一种超结器件终端分压区的结构和制作方法
CN113782584A (zh) * 2021-08-05 2021-12-10 上海华虹宏力半导体制造有限公司 超结器件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4289123B2 (ja) * 2003-10-29 2009-07-01 富士電機デバイステクノロジー株式会社 半導体装置
JP5052025B2 (ja) * 2006-03-29 2012-10-17 株式会社東芝 電力用半導体素子

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1663049A (zh) * 2002-06-26 2005-08-31 剑桥半导体有限公司 横向半导体器件
JP2007335844A (ja) * 2006-05-16 2007-12-27 Toshiba Corp 半導体装置
CN104183627A (zh) * 2014-08-29 2014-12-03 电子科技大学 一种超结功率器件终端结构
CN106057888A (zh) * 2015-04-02 2016-10-26 富士电机株式会社 半导体装置以及半导体装置的制造方法
CN106328688A (zh) * 2015-07-02 2017-01-11 北大方正集团有限公司 一种超结器件终端分压区的结构和制作方法
CN113782584A (zh) * 2021-08-05 2021-12-10 上海华虹宏力半导体制造有限公司 超结器件

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Denomination of invention: A Layout Structure for Terminal Protection of Hyperjunction Devices

Effective date of registration: 20231228

Granted publication date: 20230526

Pledgee: Wuding Road Sub branch of Bank of Shanghai Co.,Ltd.

Pledgor: Shanghai Gongcheng Semiconductor Technology Co.,Ltd.

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