JP5172330B2 - 半導体デバイスおよびその製造方法 - Google Patents

Description

本発明は全体的に半導体に関し、特に、半導体デバイスおよびその製造方法に関する。

集積回路に関し、その半導体基板内に半導体デバイスによって注入される電流を制限することはしばしば重要である。これは、より高い電圧および電流で作動するパワー集積回路では特に重要である。また、パワー集積回路で使用されうる最大電圧を増大させることが望まれる。

本発明のある実施形態の半導体デバイスは、第１の伝導タイプの基板と、前記第１の伝導タイプのアノードとを有し、該アノードが複数のドーパント濃度を含み、第１の部分のドーパント濃度が、第２の部分のドーパント濃度よりも高いオーダーの大きさであり、第１の部分又は第２の部分のいずれもが、オーミック接触を作るように用いられ、前記第１の伝導タイプとは異なる第２の伝導タイプのカソードとを有し、アノードは、カソードと隣接して配設され、アノード／カソード接合インターフェースを形成し、前記第２の伝導タイプの伝導絶縁機構とを有し、前記伝導絶縁機構が、埋設層と、前記埋設層と電気的に結合する伝導垂直部分と含み、前記埋設層が、気マント、アノード及びカソードの領域との間に配置され、前記伝導垂直部分が、前記アノード及びカソードの領域の側面から前記アノード及びカソードの領域を取り囲み、アノードの頂部と、前記伝導絶縁機構の伝導垂直部分の頂部との間の半導体デバイスの一部の中に配置された誘電絶縁領域と、を有することを特徴とする。

本発明の他の実施形態では、前記基板が、Ｐ型基板を含み、前記Ｐ型基板が、基板の上に横たわるＰ型エピタキシャル層を含み、前記第１の伝導タイプが、Ｐ型を含み、前記第２の伝導タイプが、Ｎ型を含むことを特徴とする。

更に、複数のドーパント濃度が、高ドーパント濃度、低ドーパント濃度、及び、中間のドーパント濃度の別々の部分を含み、前記高ドーパント濃度が、２×１０¹⁷乃至５×１０¹⁷のオーダーであり、前記低ドーパント濃度が、１×１０¹⁵乃至５×１０¹⁵のオーダーであり、前記中間のドーパント濃度が、２×１０¹⁶乃至５×１０¹⁶のオーダーであり、カソードが、３×１０¹⁶乃至６×１０¹⁶のオーダーのドーパント濃度を有することを特徴とする。

また、前記伝導垂直部分が、前記領域の表面から、埋設層まで下がるように延び、前記伝導垂直部分の幅が、垂直ＮＰＮ及び垂直ＰＮＰ領域によって形成される寄生トランジスタから生じる基板内に注入される寄生電流の量を制御し、伝導垂直部分が、基板の寄生電流を実質的に除去するように選択し、前記埋設層が、Ｎ+埋設層を含み、前記伝導垂直部分がＮ+伝導シンカーを含むことを特徴とする。

また、前記伝導絶縁機構が、前記アノードに電気的に接続されたことを特徴とし、前記伝導絶縁機構が、前記カソードに電気的に接続され、前記伝導絶縁機構が、電気的に浮遊し、アノード／カソード接合にわたる部分を少なくとも含む前記アノードとカソードとの間の領域の上に横たわる誘電体と、前記誘電体の上に横たわる伝導層とを更に有し、前記伝導層が前記アノードと電気的に接続され、伝導絶縁機構が、前記アノードと電気的に接続され、前記誘電体が、酸化物からなることを特徴とし、前記伝導層がポリシリコンからなることを特徴とする。

また、前記半導体デバイスが、高電圧及び高電流で作動可能なパワー集積回路内に組み込まれることを特徴とする。
更に、前記カソードがオーミック領域と、前記オーミック領域だけの垂直側面のまわりに前記オーミック領域を取り囲む誘電絶縁領域とを含み、前記オーミック領域と誘電絶縁領域とが、前記カソードの頂部部分に配置され、更に、前記オーミック領域が、オーミック接触のために適当なヘビードープ領域を有し、前記アノードが、前記アノードの頂部部分に配置されたオーミック領域を更に含み、前記オーミック領域が、オーミック接触のために適当なヘビードープ領域を有し、前記伝導絶縁機構の側面から前記伝導絶縁機構を取り囲むトレンチ誘電絶縁領域を更に有し、前記トレンチ誘電絶縁領域が、前記基板内に下がるように前記伝導絶縁機構の表面から延びることを特徴とする。

本発明のある実施形態の半導体デバイスを形成する方法は、第１の伝導タイプの基板を用意するステップと、第２の伝導タイプの埋設層を埋め込むステップと、を有し、前記埋設層が伝導絶縁機構の一部を形成し、前記埋設層の上に横たわる前記第１の伝導タイプのエピタキシャル層を堆積させるステップと、を有し、前記エピタキシャル層の一部がアノードの第１の部分を形成し、前記第１の伝導タイプ及び前記第２の伝導タイプをそれぞれ備えた第１及び第２の領域を注入するステップと、を有し、前記第１の領域が前記アノードの第１の部分に対応し、前記第２の領域がカソードの第１の部分に対応し、酸化絶縁体のための領域をエッチングし、エッチングされた領域内に酸化物を堆積させるステップと、前記第１の伝導タイプに第３の領域を注入するステップとを有し、前記第３の領域が、前記アノードの第３の部分に対応し、前記第２の伝導タイプに第４の領域を注入するステップとを有し、前記第４の領域が、前記伝導絶縁機構の第２の部分を形成することを特徴とする。

また、前記アノードが、複数のドーパント濃度を含み、ある部分のドーパント濃度が、他の部分のドーパント濃度よりも高い大きさのオーダーであり、いずれの部分もオーミック接触を作るのに使用されないことを特徴とし、前記アノードが前記カソードに隣接して配置され、アノード／カソード接合インターフェースを形成し、前記伝導絶縁機構が前記埋設層に電気的に接続された伝導シンカーと埋設層とを含み、前記埋設層が基板とアノード及びカソードの領域との間に配置され、前記伝導シンカーがアノード及びカソードの領域の側面からアノード及びカソードの領域を取り囲むことを特徴とする。

更に、前記伝導絶縁機構の第２の部分が、伝導シンカーを含み、前記伝導シンカーが前記第２の部分の表面から前記埋設層の下に延び、酸化絶縁物のための領域をエッチングし、前記エッチングされた領域内に酸化物を堆積し、アノードの頂部と前記伝導絶縁機構の前記伝導シンカーの頂部との間の半導体デバイスの一部に堆積された誘電絶縁領域を形成することを含むことを特徴とする。

本発明を例示によって図示するが、添付の図によって限定されるものではない。また同様の参照番号は同じエレメントを示す。
図におけるエレメントは簡略化されており、正確なスケールで図示されていないことは、当業者には理解されるであろう。例えば、図におけるいくつかのエレメントの寸法は、本発明の実施形態の理解の向上を助けるために、他のエレメントに対して誇張されている。

同じチップ上にアナログ及びＣＭＯＳ（complementary metal-oxide-semiconductor）に沿ってパワーデバイスを集積するためのＳＭＡＲＴＭＯＳ技術の急速な発展は、システム−オン−チップ・ソリューションに関する機会を生み出す。自動車、ポータブル、及び、コンピュータ周辺アプリケーションにおけるパワー管理は、数十ボルトの高電圧までの全ての方法で、低いバッテリー電圧から動作を可能にする多用途のスマートパワー技術に関する必要性を駆動する。しかしながら、ダイオードのような在来の半導体デバイスのいくつかは、所定の状況において寄生基板注入の問題から被害をこうむる。基板注入を抑圧する目的のためにスマートパワー技術内に、ダイオードデバイスを絶縁する高電圧を注入することは、新しい構造及び製造方法を要求する。

図１は、本発明のある実施形態による半導体デバイスの断面図を図示する。図１で用いられている、「Ｐ-、Ｐ、Ｐ+及びＰ++」は、Ｐ型伝導を備えた半導体材料を現し、ドーパント濃度は、最も低いドーパント濃度Ｐ-から、より高いドーパント濃度Ｐ、次いで、さらに高いドーパント濃度Ｐ+、及び最も高いドーパント濃度Ｐ++ま変化する。同様に、「Ｎ、Ｎ+及びＮ++」は、Ｎ型伝導を備えた半導体材料を現し、ドーパント濃度は、最も低いドーパント濃度Ｎから、より高いドーパント濃度Ｎ+、及び最も高いドーパント濃度Ｎ++ま変化する。

図１に示した本発明の実施形態では、半導体デバイス１０はダイオードであり、アノード４２はＰ++領域３０、Ｐ+領域２０、Ｐ-領域２４及びＰ領域２６から形成され、カソード４０は、Ｎ++領域３２及びＮ領域２２から形成される。Ｐ領域１２は、半導体基板であり、Ｎ+領域１３は、埋設された層であり、又は、別の実施形態では、何らかの仕方で形成されたＮ+層であってよい。Ｎ+領域１６は、伝導シンカーとして実装されうる。Ｎ+層１３と共同してＮ+領域１６は、集積回路の残りからダイオード１０を伝導的に絶縁するために使用され得る絶縁特性又は絶縁タブを形成する。誘電層１４は、ダイオード１０を取り囲むように使用されうる。誘電層１４は、集積回路の残りからダイオード１０を絶縁するように使用されうる絶縁バリアを形成する。誘電層１４は、いかなる誘電材料から形成されても良い。酸化物は、使用されうるたった一つの誘電材料に過ぎない。例えば、酸化物とポリシリコンとの組み合わせのような、他のいかなる適切な材料を使用することができ得る。

アノード４２は、Ｐ++領域３０を含み、カソード４０は、Ｎ++領域３２を含み、絶縁領域１６は、Ｎ++領域３４を含む。これらの領域３０，３２及び３４は、良好なオーミック接触とするために全て多量にドープされ、かくして、ここをオーミック領域と呼ぶこともある。本発明のいくつかの実施形態では、金属接触（図示せず）は、領域３０，３２及び３４のそれぞれの上に横たわるように形成されうる。

本発明の図示した実施形態では、誘電層２７は、アノード４２とカソード４０との間の接合の上に横たわるように形成される。誘電層２７は、いかなる誘電材料から形成されても良いことに注意すべきである。ある実施形態では、薄い酸化物層は、誘電層２７を形成するのに用いられる。伝導層２８は、誘電層２７の上に横たわるように形成される。伝導層２８は、いかなる伝導、又は、半導材料から形成されても良いことに注意すべきである。ある実施形態では、ポリシリコン層が、伝導層２８を形成知るのに用いられる。誘電層２７及び伝導層２８の各々は、複数の層を使用して形成されうることに注意すべきである。

本発明の図示した実施形態では、誘電層１９が、アノード４２とN+領域１６との間に形成される。誘電層１９は、いかなる誘電材料から形成されても良いことに注意すべきである。
ある実施形態では、電界酸化膜層（field oxide layer）が、誘電層１９を形成するのに用いられる。酸化物は、使用されうる可能性のある一例としての誘電材料に過ぎない。他の如何なる適当な誘電材料をも使用することができ得る。

本発明の図示した実施形態では、誘電層１８は、N++領域３２を取り囲むリングとして形成される。誘電層１８が、いかなる誘電材料から形成されても良いことに注意すべきである。ある実施形態では、電界酸化膜層（field oxide layer）が、誘電層１８を形成するのに用いられる。酸化物は、使用されうる可能性のある一例としての誘電材料に過ぎない。他の如何なる適当な誘電材料をも使用することができ得る。ある実施形態では、誘電層１８は、浅いトレンチ絶縁領域であってよい。誘電層の目的の１つは、Ｎ++領域３２と、伝導層又は伝導プレート２８との間の高い電位差をサポートすることである。本発明の他の実施形態では、誘電層１８は用いられず、代わりに表面平面まで他の領域が延びることができうる（即ち、表面平面が、層２７の底部表面と近接する）。

本発明のある実施形態では、アノード４２は、伝導層４４の道によって伝導層２８と電気的に結合される。伝導層４４は、所望のトポロジーを用いることができ、簡潔にするために特定のトポロジーでは図示されていない。誘電層４４は、半導体デバイス１０の上に形成されることができるいかなる伝導材料を使用して形成されうる。

本発明の別の実施形態では、垂直寄生ＮＰＮ及びＰＮＰデバイスから基板１２内に注入された寄生電流を低減させるために、Ｎ++領域３４、Ｎ+領域１６及びＮ+領域１３によって形成されたＮ絶縁領域に電気的にバイアスをかけ得る。図示された実施形態では、垂直寄生ＮＰＮトランジスタは、領域３２及び２２から形成された第１のＮ領域を有し、領域３０，２０，２４及び２６から形成されたＰ領域を有し、領域１３から形成された第２のＮ領域を有することに注意すべきである。同様に、垂直寄生ＰＮＰトランジスタは、領域３０、２０，２４及び２６から形成された第１のＰ領域を有し、領域１３から形成されたＮ領域を有し、領域１２から形成された第２のＰ領域を有する。

Ｎ++領域３４がアノード４２に電気的に結合されている（即ち、ショートしている）ならば、垂直寄生ＰＮＰトランジスタのベース及びエミッタは、おおよそ同じ電圧であり、かくして、エミッタ／ベース・バイアスは存在しない。従って、垂直寄生ＰＮＰトランジスタは、Ｐ基板１２内に注入される非常に小さなコレクタ電流を生成する。また、Ｎ++領域３４が、アノード４２に電気的に結合されている（即ち、ショートしている）ならば、垂直寄生ＮＰＮトランジスタのコレクタ及びベースは、おおよそ同じ電圧であり、かくして、負電圧までグランドを下げるようなコレクタ電圧のための道はない。コレクタが、負電圧まで下げられることが許容されるならば、Ｎ+領域１３とＰ基板１２との間の接合は、伝導ダイオード接合を形成し、かくして、基板１２内に電流を注入する。

Ｎ++領域３４がカソード４０に電気的に結合されている（即ち、ショートしている）ならば、カソード４０で高い電圧を支持することが可能である。Ｎ++領域３４とカソード４０とを電気的に結合することにより、Ｎ領域２２とＰ領域２６との間の接合、並びに、Ｐ領域２６とＮ+領域１３との間の接合にも負バイアスを生成する。これらの２つのリバースバイアス接合は、Ｎ領域２２、特に、Ｐ領域２４に最も近いＮ領域２２、及び、誘電層１８に最も近いＮ領域２２の電界を一緒に低減させる。この低減された電界により、より高い最大電圧がカソード４０で支持される。

Ｎ++領域３４がアノード４２又はカソード４０のいずれにも電気的に接続されておらず、電気的に浮遊することが可能であれば、カソード４０でより高い電圧を支持することが可能である。Ｎ+領域１３の電圧を浮遊させることができるならば、カソード４０で支持される最大電圧は、Ｐ+領域２０とＮ+領域１３との間の物理的な拒理によって制限されないが、デバイス１０の他の特性（例えば、Ｎ+領域１３及びＰ領域１２の領域のドーピング濃度）によって制限される。

本発明のある実施形態では、アノード４２は、複数のドーパント濃度を含む。ある実施形態では、Ｐ++領域３０は、１×１０²⁰（cm^-3）オーダーのドーパント濃度を有し、Ｐ+領域２０は、２×１０¹⁷乃至４×１０¹⁷（cm^-3）のレンジのドーパント濃度を有し、Ｐ-領域２４は、１×１０¹⁵乃至５×１０¹⁵（cm^-3）のレンジのドーパント濃度を有し、Ｐ領域２６は、２×１０¹⁶乃至５×１０¹⁶（cm^-3）のレンジのドーパント濃度を有する。これらのドーパント濃度は、例示目的だけのものである。本発明の別の実施形態では、他の適当なドーパント濃度を使用することができ得る。Ｐ++領域３０のヘビードーパント濃度は、上に横たわる伝導層（図示せず）と良好なオーミック接合を形成するための目的による。かくして、Ｐ++領域３０は、ここではオーミック領域と呼ぶ。本発明のある実施形態では、アノード４２で使用される最低のＰ型ドーパント濃度と、アノード４２で使用される最高のＰ型ドーパント濃度との間の、少なくとも１桁の差の大きさ（即ち、１０の１乗）があることに注意すべきである。本発明の別の実施形態では、アノード４２で使用される最低のＰ型ドーパント濃度と、アノード４２で使用される最高のＰ型ドーパント濃度との間の、少なくとも２桁の差の大きさ（即ち、１０の２乗、又は、１００倍）がありうる。本発明の別の実施形態では、集積回路製造技術によって許容される０（即ち、無差）と最大の差との間のどんな所望のポイントでも、最低と最高のドーパント濃度の間の差を示す。

本発明のある実施形態では、カソード４０は、複数のドーパント濃度を含む。ある実施形態では、Ｎ++領域３２は、５×１０²⁰のオーダのドーパント濃度を有し、Ｎ領域２２は、３×１０¹⁶乃至６×１０¹⁶のレンジのドーパント濃度を有する。これらのドーパント濃度は、例示の目的だけのために与えられたものである。本発明の別の実施形態では、他のいかなるドーパント濃度を使用することもでき得る。Ｎ++領域３２の高いドーパント濃度は、上に横たわる伝導層（図示せず）と良好なオーミック接触を形成する目的のためであることに注意すべきである。かくして、Ｎ++領域３２は、ここではオーミック領域とも呼ばれる。インターフェース４９は、アノード４２とカソード４０との間に、アノード／カソード接合インターフェースを形成する。

本発明のある実施形態では、絶縁領域（３４，１６，１３）は、複数のドーパント濃度を含む。ある実施形態では、Ｎ++領域３４は、５×１０²⁰のオーダーのドーパント濃度を有し、Ｎ+領域１６は、５×１０¹⁷乃至８×１０¹⁷のレンジのドーパント濃度を有し、Ｎ+領域は、１×１０¹⁸乃至５×１０¹⁸のレンジのドーパント濃度を有する。これらのドーパント濃度は、例示の目的のためだけに与えられたものである。本発明の別の実施形態では、他のいかなるドーパント濃度を使用することもでき得る。Ｎ++領域３４の高いドーパント濃度は、上に横たわっている伝導層（図示せず）と良好なオーミック接触を形成する目的であることに注意すべきである。かくして、Ｎ++領域３４は、ここではオーミック領域とも呼ばれうる。

本発明の他の実施形態では、Ｐ基板１２は、Ｐ+基板１２からドープされうる。本発明の別の実施形態では、基板１２は、そこに形成された上に横たわるＰ型エピタキシャル層を備えたＰ++基板であって良い。次いで、図１で図示されたＮ+領域１３として同様に機能するように、Ｎ型埋設層を形成するように、インプランテーション及び拡散が使用され得る。次いで、第２のＰ型エピタキシャル層が、Ｎ型埋設層の上に横たわるように堆積されうる。この第２のＰ型エピタキシャル層は、図１に図示したようにＰ領域２４として同様な機能として役立つ。次いで、Ｐ領域２６及びＮ領域２２を形成するようにインプランテーションが使用されうる。ある実施形態では、同じインプランテーションマスクが、領域２６及び２２を形成するのに使用されうる。次いで、層１４，１８及び１９を形成するために、エッチング及び酸化物体積が実施されうる。次いで、Ｐ+領域２０を形成するためにインプランテーションが用いられ、Ｎ+領域１６を形成するために別のインプランテーションを用いることができ得る。本発明の別の実施形態では、Ｎ+領域１６を形成するための複数のインプラ・ステップとマスクを使用することができ得る。次いで、層２７を形成するために酸化物堆積が実行され、層２８を形成するためにポリシリコン堆積が実行されうる。次いで、Ｎ++領域３２及び３４を形成するためにインプランテーションが用いられ、Ｐ++領域３０を形成するために別のインプランテーションが用いられ得る。本発明の別の実施形態では、半導体デバイス１０の種々の実施形態を形成するために適当なオーダーの別のいかなる適当なステップを使用することもでき得る。

図２は、図１の半導体デバイス１０によって生成された基板電流（Ｉ基板５２）とカソード電流（Ｉカソード５０）とを図示する、電流対電圧（カソード-アノード間電圧）をグラフ形式で図示する。基板１２（図１参照）内に注入された寄生電流（Ｉ基板５２）は、カソード電流（Ｉカソード５０）よりもおおよそ６桁オーダー小さい大きさであることに注意すべきである。図２は、Ｎ++領域３４（絶縁領域）がアノード４２にショートされており、両者はおおよそ０ボルトであり、カソード４０の電圧は０ボルトより下に引き下げられ、基板１２は−１０ボルトにバイアスされ、半導体デバイス１０の温度はおおよそ摂氏１５０°であると仮定する。１０マイクロメータを超えたＮ+領域１６の幅を増やすことにより、基板１２内に注入されるカソード電流を低減させるが；半導体デバイス１０を形成するのに要求される半導体面積の量と、半導体デバイス１０の電子性能との間にトレードオフが生じうる。在来の非絶縁ダイオードに関しては、基板内に注入された寄生電流は、カソード電流のおおよそ１０％であることに注意すべきである。かくして、在来の非絶縁ダイオードは、非常に大きな寄生電流を基板内に注入し、同じ集積回路に形成された隣接する回路の潜在的な誤作動を生じさせる。

本発明が、潜在的な極性又は特定の伝導タイプに関して記載されているけれども、潜在的な極性及び伝導タイプを評価する当業者は反対にすることができ得る。また、半導体デバイス１０の種々の部分を形成するのに使用された半導体材料は、いかなる適当な材料であって良い。例えば、基板１２は、シリコン又はいかなる他の適切な半導体材料であって良い。また、半導体デバイス１０は、高電圧及び高電流で作動可能なパワー集積回路内に組み込まれても良い。

先の明細書では、本発明は特定の実施形態を参照して記載されている。しかしながら、当業者は、添付の特許請求の範囲の本発明の範囲から逸脱することなく、種々の修正及び変更をすることができうる。従って、明細書及び図面は、観念を制限するのではなく例示であり、係る全ての修正は、本発明の範囲内に含まれるものである。

本発明の一つの実施形態による半導体デバイスの断面図を図示したものである。 図１の半導体デバイスによって生成された基板電流とカソード電流とを図示する電流対電圧（カソード-アノード電圧）グラフをグラフ形式で図示したものである。

Claims (6)

1. 第１の伝導タイプの基板と、
   前記第１の伝導タイプのアノードとを有し、
   前記アノードが、
   前記基板上に横たわるエピタキシャル層からなる低ドーパント濃度の第２の部分と、
   前記エピタキシャル層に形成された高ドーパント濃度の第１の部分と、
   前記エピタキシャル層に形成された中間のドーパント濃度の第３の部分と、
   前記第１の部分に形成され第１の部分よりもドーパント濃度が高いオーミック
   接触を作る領域とからなり、
   前記エピタキシャル層に形成された前記第１の伝導タイプとは異なる第２の伝導タイプのカソードとを有し、
   前記第３の部分はカソードと隣接して配設され、アノード／カソード接合インターフェースを形成し、
   前記第２の伝導タイプの伝導絶縁機構とを有し、
   前記伝導絶縁機構が、埋設層と、前記埋設層と電気的に結合する伝導垂直部分と含み、
   前記埋設層が、前記基板と前記エピタキシャル層との間に配置されるとともに、前記第３の部分と隣接して配置され、
   前記伝導垂直部分が、前記アノード及びカソードの領域の側面から前記アノード及びカソードの領域を取り囲み、
   前記伝導絶縁機構が、前記基板との接合を形成し、前記伝導絶縁機構が、前記カソード、前記第３の部分、前記埋設層から構成される垂直ＮＰＮ、および、前記第３の部分、前記埋設層、前記基板から構成される垂直ＰＮＰ領域によって形成される寄生トランジスタから生じる前記基板内に注入される寄生電流の量を低減させるように電気的にバイアスをかけられ、
   前記オーミック接触を作る領域と、前記伝導絶縁機構の伝導垂直部分の頂部との間の前記エピタキシャル層中に配置された誘電絶縁領域と、
   を有することを特徴とする半導体デバイス。
2. 前記伝導垂直部分が、前記領域の表面から、埋設層まで下がるように延びる、ことを特徴とする請求項１に記載の半導体デバイス。
3. 前記伝導垂直部分の幅が、垂直ＮＰＮ及び垂直ＰＮＰ領域によって形成される寄生トランジスタから生じる基板内に注入される寄生電流の量を制御することを特徴とする、請求項２に記載の半導体デバイス。
4. 伝導垂直部分が、基板の寄生電流を実質的に除去するように選択されたことを特徴とする請求項３に記載の半導体デバイス。
5. 前記伝導絶縁機構が、前記アノードと前記カソードの一方に電気的に接続されたことを特徴とする請求項４に記載の半導体デバイス。
6. 複数のドーパント濃度が、高ドーパント濃度、低ドーパント濃度、及び、中間のドーパント濃度の別々の部分を含み、
   前記高ドーパント濃度が、２×１０¹⁷乃至５×１０¹⁷のオーダーであり、前記低ドーパント濃度が、１×１０¹⁵乃至５×１０¹⁵のオーダーであり、前記中間のドーパント濃度が、２×１０¹⁶乃至５×１０¹⁶のオーダーであることを特徴とする請求項５に記載の半導体デバイス。

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